KR20150068482A - 부분 워드 프로그래밍을 위한 비휘발성 메모리 어레이 및 이를 사용하는 방법 - Google Patents

부분 워드 프로그래밍을 위한 비휘발성 메모리 어레이 및 이를 사용하는 방법 Download PDF

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Abstract

비휘발성 메모리 셀들의 N개(여기서 N은 1보다 큰 정수임)의 평면들(102a, 102b)을 포함하는 비휘발성 메모리 디바이스. 비휘발성 메모리 셀들(10)의 각 평면은 행들(22) 및 열들(20)로 구성되는 복수의 메모리 셀들을 포함한다. N개의 평면들 각각은 내부의 행의 메모리 셀들을 가로질러서 연장되지만 비휘발성 메모리 셀들의 N개의 평면들 중의 다른 것들에는 연장되지 않는 게이트 라인들(26, 14, 28)을 포함한다. 제어기가 복수의 워드 데이터들 각각을 N개의 부분 워드로 나누고, 그리고 각 워드 데이터의 N개의 부분 워드 각각을 비휘발성 메모리 셀들의 N개의 평면들 중의 상이한 하나의 평면 내에 프로그래밍하도록 구성된다. 제어기는 프로그래밍을 위한 프로그래밍 전류 및 프로그램 기간을 이용하고, 프로그래밍 전류를 인자만큼 변화시키고 그리고 프로그램 기간을 인자만큼 역으로 변화시키도록 구성될 수 있다.

Description

부분 워드 프로그래밍을 위한 비휘발성 메모리 어레이 및 이를 사용하는 방법{NON-VOLATILE MEMORY ARRAY AND METHOD OF USING SAME FOR FRACTIONAL WORD PROGRAMMING}
본 발명은 비휘발성 메모리 셀 디바이스 및 그 동작 방법에 관한 것이다. 보다 구체적으로, 본 발명은 임의의 주어진 시간에 워드의 일부분만이 어레이에 기록되도록 메모리 어레이가 세그먼트화되는 그러한 메모리 디바이스에 관한 것이다.
비휘발성 메모리 셀들은 당해 기술 분야에 잘 알려져 있다. 하나의 종래 기술의 비휘발성 메모리 셀(10)이 도 1에 도시되어 있다. 메모리 셀(10)은 P형과 같은 제1 도전성 타입의 반도체 기판(12)을 포함한다. 기판(12)은 N형과 같은 제2 도전성 타입의 제1 영역(14)(또한, 소스 라인(source line, SL)으로도 알려짐)이 형성된 표면을 갖는다. 또한, N형의 제2 영역(16)(또한, 드레인 라인(drain line)으로도 알려짐)이 기판(12)의 표면 상에 형성된다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 있다. 비트 라인(BL)(20)이 제2 영역(16)에 연결된다. 워드 라인(WL)(22)(선택 게이트 또는 행 라인으로도 지칭됨)이 채널 영역(18)의 제1 부분 위에 위치되고 그로부터 절연된다. 워드 라인(22)은 제2 영역(16)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(24)가 채널 영역(18)의 다른 부분 위에 있다. 플로팅 게이트(24)는 그로부터 절연되고, 워드 라인(22)에 인접한다. 또한, 플로팅 게이트(24)는 제1 영역(14)에 인접한다. 커플링 게이트(CG)(26)(또한, 제어 게이트로도 알려짐)가 플로팅 게이트(24) 위에 있고, 그로부터 절연된다. 소거 게이트(EG)(28)가 제1 영역(14) 위에 있고, 플로팅 게이트(24) 및 커플링 게이트(26)에 인접하고, 그로부터 절연된다. 또한, 소거 게이트(28)는 제1 영역(14)으로부터 절연된다. 셀(10)은 미국 특허 제7,868,375호에 더욱 상세하게 설명되며, 그 개시 내용은 전체적으로 본 명세서에 참고로서 포함된다.
소거 및 프로그램을 위한 하나의 예시적인 동작은 다음과 같다. 다른 단자들이 0볼트인 채로 소거 게이트(28) 상에 고전압을 인가함으로써, 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해, 셀(10)이 소거된다. 전자들이 플로팅 게이트(24)로부터 소거 게이트(28) 내로 터널링하여 플로팅 게이트(24)가 양으로 대전되게 하여, 판독 동작 시에 셀(10)을 턴온시키며, 그 결과 메모리 셀의 소거된 상태는 '1' 상태로 알려져 있다. 커플링 게이트(26) 상에 고전압을, 소스 라인(14) 상에 고전압을, 소거 게이트(28) 상에 중간 전압을, 그리고 비트 라인(20) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자(hot electron) 프로그래밍 메커니즘을 통해 셀(10)이 프로그래밍된다. 워드 라인(22)과 플로팅 게이트(24) 사이의 갭을 가로질러 흐르는 전자들 중 일부는 플로팅 게이트(24) 내로 주입될 충분한 에너지를 획득하여 플로팅 게이트(24)가 음으로 대전되게 하여, 판독 동작 시에 셀(10)을 턴오프시키며, 그 결과 메모리 셀의 프로그래밍된 상태는 '0' 상태로 알려져 있다. 동일한 행에서 셀(10)은 그것의 비트 라인(20) 상에 억제 전압(inhibit voltage)을 인가함으로써 프로그래밍 동안 억제된다.
종래의 어레이 아키텍처가 도 2에 도시된다. 어레이는 반도체 기판(12)에서 복수의 행들 및 열들로 배열된, 도 1에 도시된 타입의 비휘발성 메모리 셀들(10)을 포함한다. 비휘발성 메모리 셀들의 어레이에는 선택된 메모리 셀들에 대한 판독, 프로그램, 및 소거 동작들 동안에 어드레스들을 디코딩하고, 소스, 드레인 및 비트 라인(14, 16, 20), WL(22), FG(24), CG(26), 및 EG(28)에 다양한 전압을 공급하는데 사용되는 어드레스 디코더(예컨대, XDEC(40), YMUX(42), HVDEC(44)) 및 비트 라인 제어기(BLINHCTL, 46))가 비휘발성 메모리 셀들의 어레이에 인접한다.
소거 및 프로그램 동작들은 상대적으로 고전압을 요구하는데, 이는 전하 펌프 CHRGPMP(48)에 의해 공급된다. 일반적으로, 전체 워드의 데이터(예컨대, 32 비트의 데이터 및 5 비트의 ECC를 포함하는 37 비트)가 단일 프로그램 동작 동안에 단일 행의 메모리 셀들 내에 기록된다. 따라서, 어레이에 대한 일반적인 구성은 4096열의 메모리 셀들이 존재하며, 각각의 행에서 전체 워드의 데이터를 저장하기에 충분한 메모리 셀들을 제공한다. 도 3은 다양한 행들 및 열들의 전기적 구성을 도시한다. 도시된 예에서, 어레이는 섹터들로 나누어지는데, 각각의 섹터는 8개의 행들(즉, 행 0 내지 행 7)을 포함한다. 동작에서, 그것의 선택된 메모리 셀들을 갖는 행이 하나의 프로그래밍 동작으로 프로그래밍된다. 이를 달성하기 위해, 워드 라인들(WL), 커플링 게이트 라인들(CG), 및 소거 게이트 라인들(EG)이 각 행을 완전히 가로질러 연장되고, 행 내의 각각의 메모리 셀에 전기적으로 연결된다. 이는 프로그램 동작 동안에 전하 펌프(48)가 행의 선택된 메모리 셀들의 전체에 고전압을 공급할 수 있어야 한다는 것을 의미한다. 소거 동작에 대해서도 동일하다. 한 가지 결론은 행의 선택된 메모리 셀들의 전체에 걸쳐서 고전압을 공급하는 용량을 갖는 그러한 전하 펌프가 크기 면에서 상대적으로 크고, 이에 따라 칩 상에서 상당한 양의 공간을 소모한다는 것이다. 다른 결론은 전하 펌프에 의해 소비되는 전력의 양이다.
전하 펌프의 크기 및 전력 소비를 줄일 수 있는 메모리 셀 설계 및 그 동작이 필요하다.
전술된 문제는 비휘발성 메모리 셀들의 N개(여기서 N은 1보다 큰 정수임)의 평면을 포함하는 비휘발성 메모리 디바이스에 의해 해결된다. 비휘발성 메모리 셀들의 각 평면은 행들 및 열들로 구성되는 복수의 메모리 셀들을 포함한다. N개의 평면 각각은 내부의 행의 메모리 셀들을 가로질러서 연장되지만 비휘발성 메모리 셀들의 N개의 평면들 중의 다른 것들에는 연장되지 않는 게이트 라인들을 포함한다. 복수의 워드 데이터 각각을 N개의 부분 워드로 나누고 각 워드 데이터의 N개의 부분 워드 각각을 비휘발성 메모리 셀들의 N개의 평면들 중의 상이한 평면 내에 프로그래밍하도록 제어기가 구성된다.
본 발명의 다른 태양에서, 비휘발성 메모리 디바이스를 동작시키는 방법이 있다. 메모리 디바이스는 비휘발성 메모리 셀들의 N개(여기서 N은 1보다 큰 정수임)의 평면을 포함한다. 비휘발성 메모리 셀들의 각 평면은 행들 및 열들로 구성되는 복수의 메모리 셀들을 포함한다. N개의 평면 각각은 내부의 행의 메모리 셀들을 가로질러서 연장되지만 비휘발성 메모리 셀들의 N개의 평면들 중의 다른 것들에는 연장되지 않는 게이트 라인들을 포함한다. 방법은 복수의 워드 데이터 각각을 N개의 부분 워드로 나누는 단계와, 각 워드 데이터의 N개의 부분 워드 각각을 비휘발성 메모리 셀들의 N개의 평면들 중의 상이한 하나의 평면에 프로그래밍하는 단계를 포함한다.
본 발명의 다른 태양은 비휘발성 메모리 셀들의 N개의 평면을 포함하는 비휘발성 메모리 디바이스이며, 여기서 N은 1 이상의 정수이다. 비휘발성 메모리 셀들의 각 평면은 행들 및 열들로 구성되는 복수의 메모리 셀들을 포함한다. N개의 평면 각각은 내부의 행의 메모리 셀들을 가로질러서 연장되는 게이트 라인들을 포함한다. 제어기는 복수의 워드 데이터 각각을 N개의 부분 워드로 나누고, 프로그래밍 전류를 이용하여 그리고 프로그램 기간 내에 각 워드 데이터의 N개의 부분 워드 각각을 비휘발성 메모리 셀들의 N개의 평면들 중의 하나의 평면 내에 프로그래밍하고, 프로그래밍 전류를 인자만큼 변화시키고, 그리고 프로그램 기간을 인자만큼 역으로 변화시키도록 구성된다.
본 발명의 다른 태양에서, 비휘발성 메모리 디바이스가 제1 메모리 어레이 및 제2 메모리 어레이를 포함한다. 메모리 어레이들 각각은 비휘발성 메모리 셀들의 N개의 평면들을 포함하며, 여기서 N은 1보다 큰 정수이다. 비휘발성 메모리 셀들의 각 평면은 행들 및 열들로 구성되는 복수의 메모리 셀들을 포함한다. N개의 평면 각각은 내부의 행의 메모리 셀들을 가로질러서 비휘발성 메모리 셀들의 N개의 평면들 중의 다른 것들에는 연장되지 않는 게이트 라인들을 포함한다. 복수의 워드 데이터 각각을 N개의 부분 워드로 나누고 각 워드 데이터의 N개의 부분 워드 각각을 비휘발성 메모리 셀들의 N개의 평면들 중의 상이한 하나의 평면 내에 프로그래밍하도록 제어기가 구성된다. 제1 행 디코더 및 제1 열 디코더는 제1 메모리 어레이의 메모리 셀들에 대한 어드레스들을 디코딩하기 위한 것이다. 제2 행 디코더 및 제2 열 디코더는 제2 메모리 어레이의 메모리 셀들에 대한 어드레스들을 디코딩하기 위한 것이다. 소스 라인 디코더는 제1 메모리 어레이 및 제2 메모리 어레이 양쪽 모두의 메모리 셀들에 대한 어드레스들을 디코딩하기 위해 제1 메모리 어레이와 제2 메모리 어레이 사이에 배치된다.
본 발명의 다른 목적들 및 특징들은 명세서, 특허청구범위, 및 첨부된 도면의 검토에 의해 명확해질 것이다.
도 1은 본 발명의 구성 및 방법이 적용될 수 있는 종래의 비휘발성 메모리 셀의 단면도이다.
도 2는 종래의 비휘발성 메모리 디바이스의 블록 다이어그램이다.
도 3은 종래의 비휘발성 메모리 디바이스의 어레이 아키텍처의 개략도이다.
도 4는 본 발명의 비휘발성 메모리 디바이스의 블록 다이어그램이다.
도 5는 본 발명의 비휘발성 메모리 디바이스의 어레이 아키텍처의 개략도이다.
도 6은 본 발명의 비휘발성 메모리 디바이스의 제어 블록 다이어그램이다.
도 7은 본 발명의 제1 기술에 따라 평면 A에서 메모리 셀들을 프로그래밍하는 데 이용되는 전압들을 나타내는 표이다.
도 8은 본 발명의 제2 기술에 따라 평면 A에서 메모리 셀들을 프로그래밍하는 데 이용되는 전압들을 나타내는 표이다.
도 9는 본 발명의 메모리 셀들을 프로그래밍, 소거, 및 판독하기 위한 전압들을 공급하는 고전압 디코더의 일부의 다이어그램이다.
도 10은 본 발명의 메모리 셀들을 프로그래밍, 소거, 및 판독하기 위한 전압들을 공급하는 고전압 디코더의 일부의 회로도이다.
도 11은 본 발명의 메모리 셀들을 프로그래밍, 소거, 및 판독하기 위한 전압들을 공급하는 고전압 디코더의 일부의 회로도이다.
도 12는 본 발명의 메모리 셀들을 프로그래밍, 소거, 및 판독하기 위한 전압들을 공급하는 고전압 디코더의 일부의 회로도이다.
도 13은 본 발명의 메모리 셀들을 프로그래밍, 소거, 및 판독하기 위한 전압들을 공급하는 고전압 디코더의 일부의 회로도이다.
도 14는 본 발명의 메모리 셀들을 프로그래밍, 소거, 및 판독하기 위한 전압들을 공급하는 저전압 디코더의 일부의 회로도이다.
도 15는 본 발명의 비휘발성 메모리 디바이스의 두 개의 메모리 어레이들의 블록 다이어그램이다.
본 발명은 비휘발성 메모리 디바이스 및 이를 동작시키는 방법으로서, 여기서 전하 펌프들과 같은 더 작은 컴포넌트들이 사용될 수 있도록 워드들의 부분들이 임의의 주어진 프로그래밍 동작 내에서 프로그래밍된다.
본 발명의 메모리 어레이의 아키텍처가 도 4에 도시된다. 메모리 어레이(100)는 반도체 기판(12)에 복수의 행들 및 열들로 배열된, 단일 칩 상에 형성된 도 1에 도시된 타입의 비휘발성 메모리 셀들(10)의 두 개의 분리된 평면들(평면 A(102a) 및 평면 B(102b))을 포함한다. 평면 A(102a)는 첫 번째 2048개의 열들의 메모리 셀들을 포함하고, 평면 B(102b)는 두 번째 2048개의 열들의 메모리 셀들을 포함한다. 비휘발성 메모리 셀들의 어레이에는 선택된 메모리 셀들에 대한 판독, 프로그램, 및 소거 동작들 동안에 어드레스들을 디코딩하고, 소스, 드레인 및 비트 라인(14, 16, 20), WL(22), FG(24), CG(26), 및 EG(28)에 다양한 전압들을 공급하는데 사용되는 어드레스 디코더(예컨대, XDEC(104)(행 디코더), SLDRV(106), YMUX(108)(열 디코더), HVDEC(110)) 및 비트 라인 제어기(BLINHCTL, 112)가 인접한다. 전하 펌프 CHRGPMP(114)는 프로그램 및 소거 동작을 위한 고전압을 공급한다.
도 5는 메모리 어레이(100)의 평면들(102a, 102b)의 전기적 구성을 도시한다. 어레이는 섹터들로 나누어지는데, 각 섹터는 평면들 중 하나의 평면(102a 또는 102b)의 8개의 행들을 포함한다. 동작에서, 메모리 디바이스는 프로그래밍 동작 동안에 각 워드 데이터의 절반을 하나의 행의 절반 내에(즉, 평면 A(102a) 또는 평면 B(102b) 내에) 프로그래밍한다. 이를 달성하기 위해, 워드 라인들(WL)(22)이 행 전체를 완전히 가로질러서 연장될 수 있다. 그러나, 프로그램 및 소거 동작들 동안 고전압을 선택적으로 취급하는 라인들인 커플링 게이트 라인들 CG(26), 소스 라인들 SL(14), 및 소거 게이트 라인들 EG(28)은 임의의 주어진 행의 절반만 가로질러서 연장된다(즉, 임의의 주어진 행에 대해 두 개의 분리된 커플링 게이트 라인들 CG(26a, 26b), 두 개의 소스 라인들 SL(14a, 14b), 및 두 개의 분리된 소거 게이트 라인들 EG(28a, 28b)이 존재하도록, 평면 A(102a) 또는 평면 B(102b)의 행에만 걸쳐 연장된다). 이는 프로그램 동작 동안에, 전하 펌프(114)가 이들 라인들을 통해 하나의 행의 메모리 셀들의 절반에만 고전압을 공급하면 된다는 것을 의미한다. 소거 동작들에 대해서도 동일하다. 따라서, 훨씬 더 작은 크기의 전하 펌프(114)가 활용되어 칩 상에 상당한 공간을 절감할 수 있다. 다른 이점은 하나의 행의 절반이 아니라 전체 행에 걸쳐서 고전압을 전달하고 있던 경우보다 전하 펌프에 의해 소비되는 전력의 양이 더 적다는 것이다. 또 다른 이점은 각 평면 A/B에 대해 각 섹터에 대한 프로그래밍 시간이 하나의 단일 평면 구성에서와 동일하다는 것이다. 이러한 아키텍처는 낮은 면적의 오버헤드(area overhead)(동일한 워드 라인의 공유 및 고전압 디코더들의 공유 때문임) 및 고성능(각 평면에 대해 분리된 소스 라인 디코더)을 유지하면서 단일 평면의 경우에서와 동일한 프로그램 교란 시간(교란 시간(disturb time)은 동일한 선택된 섹터 내의 비선택된 셀들을 교란시키는 시간임)을 유지한다.
이러한 구성의 유일한 단점은 전체 워드 데이터가 단일 프로그램 동작을 이용하여 하나의 행의 메모리 셀들 내에 프로그래밍되었던 경우에 비해, 전체 워드 데이터를 프로그래밍(이것은 워드 데이터의 절반을 하나의 행의 메모리 셀들의 절반 내에 각각 프로그래밍하는 두 가지 프로그래밍 동작을 수반한다)하는데 더 오래 걸릴 것이라는 것이다. 그러나, 이러한 단점은 본 명세서에서 "<=N'0'비트-프로그래밍 방법"으로 지칭되는 방법을 구현함으로써 경감될 수 있다. 이러한 방법은 다음과 같이 동작한다. 데이터 입력(Data in) = '0'은 동작 후에 셀이 프로그래밍된 상태 = '0'에 있어야 함을 나타낸다. 데이터 입력 = '1'은 동작 후에 셀이 소거된 상태 '1'에 있어야 함을 나타낸다. 예를 들어, 37 비트의 각 워드(예컨대, 19-비트 하프워드(halfword) 및 다른 18-비트 하프워드로 구성됨)에 대해, 프로그래밍될 데이터 입력 비트 '0'의 개수 N을 카운트한다. N이 19 이하이면, 동일한 프로그래밍 펄스에서 전체 37 비트 워드(두 개의 하프워드들)를 프로그래밍한다. 이것은 전하 펌프가 최대 19 비트까지 프로그래밍하는데 필요한 전압 및 전류를 제공할 수 있기 때문에(19-비트 하프워드 또는 18-비트 하프워드 중 어느 하나를 프로그래밍할 수 있기 때문에) 가능하다. 예를 들어, 프로그래밍될 데이터가 체커보드(checkerboard) 패턴, 역체커보드 패턴, 또는 다수 '1' 비트 패턴('1'의 개수가 '0' 비트의 개수를 초과함)이면, 하나의 프로그래밍 동작(하나의 프로그래밍 동작 기간을 소비함)에서 전체 워드(두 개의 하프워드들)가 프로그래밍될 수 있다. 이러한 기술은 다수의 메모리 어레이 평면들에 걸친 다수의 부분 워드들을 커버하도록 확대될 수 있다.
도 6은 전술된 프로그래밍 및 소거 동작들을 구현하기 위한 메모리 어레이(100)의 제어기(116)의 제어 로직을 도시한다. 데이터가 도달하면, 각 워드 데이터를 데이터의 두 개의 하프워드들로 분할하도록 부분 워드 제어가 구현되는데, 각 하프워드는 메모리의 평면들 중 하나(평면 A(102a) 또는 평면 B(102b))에 기록된다. 전술된 바와 같이 하프워드들을 메모리 어레이(100)에 기록하도록 고전압 제어(전하 펌프(114)를 사용함), 어레이 제어, 및 억제 제어(inhibit control)가 구현된다. 부분 워드 검출의 방법은 다음을 포함할 수 있다. 예를 들어, 19-비트 하프워드(데이터 입력 [0:18]) 및 18-비트 하프워드(데이터 입력 [19:36])로 구성된 37 비트의 워드(데이터 입력 [0:36])의 경우, 데이터 입력 [0:36]이 제어기(116)에 의해 모니터링된다. 데이터 입력 [0:18] = 모두 '1' 데이터이면, 18-비트 하프워드(데이터 입력 [19:36])가 프로그래밍을 위해 인에이블(enable)되는데, 이는 데이터 입력 = '1'이 프로그래밍될 필요가 없기 때문이다. 데이터 입력 [19:36] = 모두 '1' 데이터이면, 19-비트 하프워드(데이터 입력[0:18])가 프로그래밍을 위해 인에이블된다. 양쪽 데이터 입력 [0:18] 및 데이터 입력 [19:36] = '1'인 경우, 어떠한 프로그래밍 동작도 수행되지 않는다.
도 7은 제1 프로그래밍 기술에 따라 하프워드를 평면 A(102a)에 프로그래밍하는데 사용되는 비제한적인 예시적 전압들을 도시한다. 도 7의 표는 선택된 그리고 비선택된 양쪽 모두의 워드 라인 WL, 비트 라인 BL, 제어 게이트 CG, 소거 게이트 EG, 및 선택 라인 SL에 대한 전압들을 포함한다. 이러한 프로그래밍 기술에 따르면, 워드 데이터의 첫 그리고 나서 워드 데이터의 두 번째 절반들을 나타내는 모든 하프워드들이 평면 B(102b)에 프로그래밍된다. 이러한 프로그래밍 기술은 보다각 하프워드 다음에 메모리 평면들 사이에 왔다갔다 스위칭되지 않는다는 사실로 인하여 더 낮은 전력의 이점을 갖는다. 제어기(116)는 메모리의 각 평면에 대한 모든 하프워드들을 추적한다. Vinh를 생성하는 전압 억제 회로들은 메모리의 양쪽 평면들에 대해 동일할 수 있다.
도 8은 제2 프로그래밍 기술에 따라 하프워드를 평면 A(102a)에 프로그래밍하는데 사용되는 비제한적인 예시적 전압들을 도시한다. 도 8의 표는 선택된 그리고 비선택된 양쪽 모두의 워드 라인 WL, 비트 라인 BL, 제어 게이트 CG, 소거 게이트 EG, 및 선택 라인 SL에 대한 전압들을 포함한다. 이러한 프로그래밍 기술에 따르면, 제1 워드 데이터의 첫 번째 하프워드가 평면 A(102a)에 프로그래밍되고, 그리고 나서 제1 워드 데이터의 두 번째 하프워드가 평면 B(102b)에 프로그래밍되고, 그리고 나서 제2 워드 데이터의 첫 번째 하프워드 및 두 번째 하프워드에 대해서도 동일하게 행해지며, 모든 워드 데이터들이 메모리 어레이(100) 내에 프로그래밍될 때까지 계속된다. Vinh를 생성하는 전압 억제 회로들은 메모리의 평면들에 대해 상이하다.
상기 설명 및 참조된 도면들이 메모리의 두 개의 평면들로 구성되는 메모리 어레이를 개시하지만, 메모리 어레이(100)는 두 개 초과의 메모리의 평면들을 포함하도록 구성될 수 있다. 메모리 어레이(100)가 세 개 이상의 메모리의 평면들을 포함하는 실시 형태들에서, 각 워드는 메모리 평면들의 개수에 수적으로 매칭하는 복수의 부분 워드들로 나눠질 수 있다. 구체적으로, 메모리 어레이(100)가 N개 - 여기서 N은 1보다 큰 정수임 - 의 메모리의 평면들을 포함하는 경우, 각 워드 데이터는 N개의 부분 워드들로 나눠진다.
메모리 어레이(100)가 메모리의 N개의 평면들을 갖고 전술된 제1 프로그래밍 기술(즉, 평면 단위의 프로그래밍 기술)을 활용하는 경우에, 제1 워드 데이터의 제1 부분 워드를 메모리의 제1 평면 내에 프로그래밍하고, 그리고 나서 제2 워드 데이터의 제1 부분 워드를 메모리의 제1 평면 내에 프로그래밍하고, 그리고 마지막 워드 데이터의 제1 부분 워드가 메모리의 제1 평면 내에 프로그래밍될 때까지 계속함으로써 프로그래밍이 구현된다. 그리고 나서, 제2 부분 워드들에 대해 메모리의 제2 평면 내에, 그리고 제N 부분 워드들이 메모리의 제N 평면 내에 프로그래밍될 때까지 계속해서 프로세스가 반복된다.
메모리 어레이(100)가 메모리의 N개의 평면들을 갖고 전술된 제2 프로그래밍 기술(즉, 워드 단위의 프로그래밍 기술)을 활용하는 경우에, 제1 워드 데이터의 제1 부분 워드를 메모리의 제1 평면 내에 프로그래밍하고, 그리고 나서 제1 워드 데이터의 제2 부분 워드를 메모리의 제2 평면 내에 프로그래밍하고, 그리고 제1 워드 데이터의 제N 부분 워드가 메모리의 제N 평면 내에 프로그래밍될 때까지 계속함으로써 프로그래밍이 구현된다. 그리고 나서, 제2 워드 데이터에 대해 그리고 모든 워드 데이터가 프로그래밍될 때까지 계속해서 프로세서가 반복된다.
프로그램 성능을 향상시키기 위한 적응적 I-T(전류-시간) 부분 워드 프로그래밍 방법이 다음과 같이 구현될 수 있다. 프로그래밍 시간을 최대화(더 빠른 프로그래밍 시간 및 더 적은 교란 시간)하기 위해서 프로그래밍 전류 Iprog와 프로그래밍 시간 Tprog가 트레이드 오프된다. Iprog는 인자 K만큼 증가하고 Tprog는 인자 K만큼 감소하여 프로그래밍 효율을 동일하게 유지시킨다(Iprog*Tprog가 일정하기 때문에 메모리 셀이 적절한 프로그래밍된 상태로 프로그래밍될 수 있다). K는 하프워드에서의 비트들의 개수를 프로그래밍될 비트들의 개수로 나눈 것과 같다. 예를 들어, 16-비트 하프워드 데이터 = '00FF'의 경우, 이러한 적응적 I-T(전류-시간) 부분 워드 프로그래밍 방법으로는 단지 8 비트의 '0'만이 프로그래밍될 필요가 있다. 전하 펌프가 하나의 프로그램 동작에서 하프워드 내의 모든 비트들을 프로그래밍할 수 있다고 가정한다. 이러한 동작에서, Iprog는 2배(인자 K = 16/8)만큼 증가하고 Tprog는 2배만큼 감소한다. 그르므로, 프로그래밍 시간은 두 배 빠르고 교란 시간은 절반만큼 감소된다. 반대로, Iprog는 인자 K만큼 감소할 수 있고 Tprog는 인자 K만큼 증가하여 프로그래밍 효율을 동일하게 유지시킬 수 있다. 이러한 실시 형태에서, 이제 프로그래밍될 비트들의 개수는 동일한 인자 K만큼 증가될 수 있다. 이러한 방법은 예를 들어 프로그래밍 동작 당 순차적인 정기적(timed) 인에이블 및 클린업 타이밍을 위한 사전 및 사후 프로그래밍 기간(time period)을 감소시킨다. 이는 프로그램 데이터 레이트(즉, 사전 및 사후 프로그래밍 시간을 증가시키지 않고서 소정 양의 시간 내에 프로그래밍되는 동일한 개수의 비트들)를 효과적으로 증가시킨다.
도 9는 도 4의 회로(110)에 사용될 고전압 디코더(200)를 도시한다. 회로(200)는 (8개의 행 당) 하나의 어레이 섹터를 디코딩하는 데 사용되고, 도 4의 평면들 A, B 사이에 공유된다.
도 10은 도 4의 회로(110)에 사용될 고전압 EG 디코더(210)를 도시한다. 디코더(210)는 도 5의 두 개의 평면들 A, B에 대한 단자 EG(28a/28b)에 전압을 제공한다. 평면 A의 단자 EG(28a)에 대한 회로(110)로부터의 디코딩 라인들은 평면 B에 걸쳐 이어진다. EG 라인이 전류를 전달하지 않기 때문에, 전압 강하가 없고, 따라서, 낮은 면적의 오버헤드(어레이의 에지 상에서, 섹터 디코더 옆의 회로)를 유지하면서 성능에 영향을 미치지 않는다. 소거 게이트 EG가 동작에 더 높은 전압을 요구하고 그런 이유로 캐스코딩 회로 구성(cascoding circuit configuration)이 존재한다는 것에 유의해야 한다. 캐스코딩 회로 구성은 두 개의 MOS 트랜지스터들을 직렬로 갖는 것을 의미한다. 직렬인 두 개의 PMOS 트랜지스터는 또한 디코딩 및 전류 제한의 목적을 위한 것이다.
도 11은 도 4의 회로(106)에 사용될 고전압 CG 디코더(220)를 도시한다. 디코더(220)는 도 5의 단자 CG(26a/26b)에 전압을 제공하는 데 사용된다. 평면 A의 단자 CG(26a)에 대한 회로(110)로부터의 디코딩 라인들은 평면 B에 걸쳐 이어진다. CG 라인이 전류를 전달하지 않기 때문에, 전압 강하가 없고, 따라서, 낮은 면적의 오버헤드(어레이의 에지 상에서, 섹터 디코더 옆의 회로)를 유지하면서 성능에 영향을 미치지 않는다. 제어 게이트 CG가 덜 높은 전압을 요구하고, 그런 이유로, 캐스코딩 회로 구성이 필요하지 않다는 것에 유의해야 한다. 직렬인 두 개의 PMOS 트랜지스터들은 디코딩 및 전류 제한의 목적을 위한 것이다.
도 12는 도 4의 회로(106)에서 두 개의 평면들의 좌측 및 우측 상에 사용될 고전압 SL 디코더(230)를 도시한다. 디코더(230)는 도 5의 단자 SL(14a/14b)에 전압을 제공하는 데 사용된다. SL 디코더(230)의 위치는 도 4의 두 개의 평면들 A, B의 좌측 에지 및 우측 에지 상에 있어서, 면적 오버헤드를 최소화(회로(106)를 중간에 배치하는 것에 비해 오버헤드가 더 적음)하고 성능을 최적화(회로(230) 내의 드라이버가 메모리 어레이 평면들 A, B에서 SL 단자들 옆에 있기 때문에 I-R 전압 강하가 더 적음)한다. 소스 라인 SL이 덜 높은 전압을 요구하고, 그런 이유로, 캐스코딩 회로 구성이 필요하지 않다는 것에 유의해야 한다.
도 13은 도 4의 회로(110)에 사용될 대안적인 고전압 CG 디코더(240)를 도시한다. 이러한 회로는 회로(11)의 것보다 하나 더 많은 공급 레벨 전압을 공급하여 (도 7 및 도 8에 도시된 바와 같이) 대기 및 판독과 같은 동작 조건과, 선택 대 비선택 조건들을 최적화할 수 있다.
도 14는 도 4의 회로(104)에 사용될 저전압 행 디코더(250)를 도시한다. 디코더(250)는 도 5의 평면들 A, B 양쪽 모두에 대한 단자 WL0 내지 WL7(22)에 전압을 제공하는 데 사용된다.
도 15는 서로 근접하게 배치되는 메모리 어레이들 중 두 개의 어레이들(100)을 도시하는데, 여기서 두 개의 어레이들(100) 사이에 공유 소스 라인 드라이버 SSLDRV(260)가 있다. 도 14의 저전압 디코더(250)가 디코더(104)에 포함된다. 각 어레이(100)에 대해 분리된 소스 라인 드라이버들을 사용하는 대신에, SSLDRV(260)가 도 15의 양쪽 어레이들(100)을 제어하기 때문에 도 9 내지 도 13의 디코더들(200, 210, 220, 230, 240)이 드라이버 SSLDRV(260)에 포함된다. 이러한 구성은 공간을 감소시키고 효율을 증가시킨다.
본 발명은 전술한, 그리고 본 명세서에 설명된 실시 형태(들)로 제한되지 않고, 첨부된 특허청구범위의 범위 내에 있는 임의의 및 모든 변형들을 포괄함을 이해할 수 있다. 예를 들어, 본 명세서에서 본 발명에 대해 언급한 것들은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들을 단순히 참조할 수 있다. 전술된 물질들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 특허청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 특허청구범위 및 명세서로부터 명백한 바와 같이, 모든 방법 단계들이 설명된 또는 청구된 정확한 순서로 수행될 필요가 있는 것은 아니고, 오히려, 본 발명의 메모리 어레이의 적절한 동작을 허용하는 임의의 순서로 수행되면 된다.

Claims (20)

  1. 비휘발성 메모리 디바이스로서,
    비휘발성 메모리 셀들의 N개의 평면들 - N은 1보다 큰 정수이고, 비휘발성 메모리 셀들의 각 평면은 행들 및 열들로 구성되는 복수의 메모리 셀들을 포함하고, 상기 N개의 평면들 각각은 내부의 상기 행의 상기 메모리 셀들을 가로질러서 연장되지만 비휘발성 메모리 셀들의 상기 N개의 평면들 중의 다른 것들에는 연장되지 않는 게이트 라인들을 포함함 -; 및
    제어기를 포함하며, 상기 제어기는:
    복수의 워드 데이터들 각각을 N개의 부분 워드들로 나누고,
    각 워드 데이터의 상기 N개의 부분 워드들 각각을 비휘발성 메모리 셀들의 상기 N개의 평면들 중의 상이한 평면 내에 프로그래밍하도록 구성되는 비휘발성 메모리 디바이스.
  2. 제1항에 있어서, 각 워드 데이터의 상기 N개의 부분 워드들 각각을 비휘발성 메모리 셀들의 상기 N개의 평면들 중의 상이한 평면 내에 프로그래밍하는 상기 제어기 구성은:
    상기 복수의 워드 데이터들 각각에 대한 상기 N개의 부분 워드들 중 제1 부분 워드를 비휘발성 메모리 셀들의 상기 N개의 평면들 중 제1 평면 내에 프로그래밍하고, 그리고 나서,
    상기 복수의 워드 데이터들 각각에 대한 상기 N개의 부분 워드들 중 제2 부분 워드를 비휘발성 메모리 셀들의 상기 N개의 평면들 중 제2 평면 내에 프로그래밍하도록 추가로 구성되는 비휘발성 메모리 디바이스.
  3. 제1항에 있어서, 각 워드 데이터의 상기 N개의 부분 워드들 각각을 비휘발성 메모리 셀들의 상기 N개의 평면들 중의 상이한 평면 내에 프로그래밍하는 상기 제어기 구성은:
    상기 복수의 워드 데이터들 중 제1 워드에 대한 상기 N개의 부분 워드들을 비휘발성 메모리 셀들의 상기 N개의 평면들 내에 프로그래밍하고, 그리고 나서,
    상기 복수의 워드 데이터들 중 제2 워드에 대한 상기 N개의 부분 워드들을 비휘발성 메모리 셀들의 상기 N개의 평면들 내에 프로그래밍하도록 추가로 구성되는 비휘발성 메모리 디바이스.
  4. 제1항에 있어서,
    임의의 주어진 시간에 비휘발성 메모리 셀들의 상기 N개의 평면들 중 단 하나의 평면 내의 상기 게이트 라인들 중 하나 이상에 전압들을 선택적으로 공급하도록 구성되는 전하 펌프를 더 포함하는 비휘발성 메모리 디바이스.
  5. 제1항에 있어서,
    상기 게이트 라인들에 전압들을 선택적으로 공급하기 위한 전하 펌프를 더 포함하고, 상기 제어기는 임의의 주어진 시간에 비휘발성 메모리 셀들의 상기 N개의 평면들 중 단 하나의 평면 내의 상기 게이트 라인들 중 하나 이상에 상기 전압들을 선택적으로 공급하도록 상기 전하 펌프를 제어하도록 구성되는 비휘발성 메모리 디바이스.
  6. 제1항에 있어서, 비휘발성 메모리 셀들의 상기 N개의 평면들 각각은:
    그에 바로 인접하는 소스 라인 디코더 회로를 더 포함하는 비휘발성 메모리 디바이스.
  7. 비휘발성 메모리 셀들의 N개의 평면들 - N은 1보다 큰 정수이고, 비휘발성 메모리 셀들의 각 평면은 행들 및 열들로 구성되는 복수의 메모리 셀들을 포함하고, 상기 N개의 평면들 각각은 내부의 상기 행의 상기 메모리 셀들을 가로질러서 연장되지만 비휘발성 메모리 셀들의 상기 N개의 평면들 중의 다른 것들에는 연장되지 않는 게이트 라인들을 포함함 - 을 포함하는 비휘발성 메모리 디바이스를 동작시키는 방법으로서,
    복수의 워드 데이터들 각각을 N개의 부분 워드들로 나누는 단계; 및
    각 워드 데이터의 상기 N개의 부분 워드들 각각을 비휘발성 메모리 셀들의 상기 N개의 평면들 중의 상이한 평면 내에 프로그래밍하는 단계를 포함하는 방법.
  8. 제7항에 있어서, 상기 프로그래밍하는 단계는:
    상기 복수의 워드 데이터들 각각에 대한 상기 N개의 부분 워드들 중 제1 부분 워드를 비휘발성 메모리 셀들의 상기 N개의 평면들 중 제1 평면 내에 프로그래밍하는 단계; 및, 그리고 나서,
    상기 복수의 워드 데이터들 각각에 대한 상기 N개의 부분 워드들 중 제2 부분 워드를 비휘발성 메모리 셀들의 상기 N개의 평면들 중 제2 평면 내에 프로그래밍하는 단계를 더 포함하는 방법.
  9. 제7항에 있어서, 상기 프로그래밍하는 단계는:
    상기 복수의 워드 데이터들 중 제1 워드에 대한 상기 N개의 부분 워드들을 비휘발성 메모리 셀들의 상기 N개의 평면들 내에 프로그래밍하는 단계; 및, 그리고 나서,
    상기 복수의 워드 데이터들 중 제2 워드에 대한 상기 N개의 부분 워드들을 비휘발성 메모리 셀들의 상기 N개의 평면들 내에 프로그래밍하는 단계를 더 포함하는 방법.
  10. 제7항에 있어서, 상기 프로그래밍하는 단계는:
    임의의 주어진 시간에 비휘발성 메모리 셀들의 상기 N개의 평면들 중 단 하나의 평면 내의 상기 게이트 라인들 중 하나 이상에 전하 펌프로부터의 전압들을 선택적으로 공급하는 단계를 더 포함하는 방법.
  11. 제7항에 있어서, 상기 N개의 부분 워드들에 대해 프로그래밍될 비트들의 개수는 상기 부분 워드들 각각의 비트 크기보다 적고, 상기 N개의 부분 워드들 각각을 프로그래밍하는 단계는 단일 프로그래밍 동작에서 수행되는 방법.
  12. 제7항에 있어서, 상기 복수의 워드들 중 하나는 제1 하프워드 및 제2 하프워드를 포함하고, 상기 제1 하프워드는 '1'의 데이터 패턴을 갖고, 상기 방법은:
    상기 제2 하프워드의 프로그래밍을 인에이블링(enabling)하는 단계를 더 포함하는 방법.
  13. 제7항에 있어서, 상기 부분 워드들 중 하나의 부분 워드는 '1'의 데이터 패턴을 갖고, 상기 방법은:
    상기 하나의 부분 워드의 프로그래밍을 디스에이블링(disabling)하는 단계를 더 포함하는 방법.
  14. 비휘발성 메모리 디바이스로서,
    비휘발성 메모리 셀들의 N개의 평면들 - N은 1 이상의 정수이고, 비휘발성 메모리 셀들의 각 평면은 행들 및 열들로 구성되는 복수의 메모리 셀들을 포함하고, 상기 N개의 평면들 각각은 내부의 상기 행의 상기 메모리 셀들을 가로질러서 연장되는 게이트 라인들을 포함함 -; 및
    제어기를 포함하며, 상기 제어기는:
    복수의 워드 데이터들 각각을 N개의 부분 워드들로 나누고,
    프로그래밍 전류를 이용하여 그리고 프로그램 기간(time period) 내에, 각 워드 데이터의 상기 N개의 부분 워드들 각각을 비휘발성 메모리 셀들의 상기 N개 평면들 중 하나의 평면 내에 프로그래밍하고,
    상기 프로그래밍 전류를 인자만큼 변화시키고, 그리고
    상기 프로그램 기간을 상기 인자만큼 역으로 변화시키도록 구성되는 비휘발성 메모리 디바이스.
  15. 제14항에 있어서, 상기 인자는 상기 워드 데이터들 중 하나의 워드의 비트들의 개수 또는 상기 부분 워드들 중 하나의 부분 워드의 비트들의 개수에 비례하고, 프로그래밍될 비트들의 개수에 반비례하는 비휘발성 메모리 디바이스.
  16. 제14항에 있어서, 상기 N개의 부분 워드들이 독립적으로 그리고 동시에 프로그래밍되는 비휘발성 메모리 디바이스.
  17. 제14항에 있어서, 복수의 상기 N개의 부분 워드들이 독립적으로 그리고 동시에 프로그래밍되는 비휘발성 메모리 디바이스.
  18. 비휘발성 메모리 디바이스로서,
    제1 메모리 어레이 및 제2 메모리 어레이 - 상기 메모리 어레이들 각각은 비휘발성 메모리 셀들의 N개의 평면들을 포함하고, N은 1보다 큰 정수이고, 비휘발성 메모리 셀들의 각 평면은 행들 및 열들로 구성되는 복수의 메모리 셀들을 포함하고, 상기 N개의 평면들 각각은 내부의 상기 행의 상기 메모리 셀들을 가로질러서 연장되지만 비휘발성 메모리 셀들의 상기 N개의 평면들 중의 다른 것들에는 연장되지 않는 게이트 라인들을 포함함 -;
    복수의 워드 데이터들 각각을 N개의 부분 워드들로 나누고, 각 워드 데이터의 상기 N개의 부분 워드들 각각을 비휘발성 메모리 셀들의 상기 N개의 평면들 중의 상이한 평면 내에 프로그래밍하도록 구성되는 제어기;
    상기 제1 메모리 어레이의 상기 메모리 셀들에 대한 어드레스들을 디코딩하기 위한 제1 행 디코더 및 제1 열 디코더;
    상기 제2 메모리 어레이의 상기 메모리 셀들에 대한 어드레스들을 디코딩하기 위한 제2 행 디코더 및 제2 열 디코더; 및
    상기 제1 메모리 어레이 및 상기 제2 메모리 어레이 양쪽 모두의 상기 메모리 셀들에 대한 어드레스들을 디코딩하기 위한, 상기 제1 메모리 어레이와 상기 제2 메모리 어레이 사이에 배치되는 소스 라인 디코더를 포함하는 비휘발성 메모리 디바이스.
  19. 제18항에 있어서,
    상기 제1 행 디코더 및 상기 제1 열 디코더는 상기 제1 메모리 어레이에 바로 인접하고; 그리고
    상기 제2 행 디코더 및 상기 제2 열 디코더는 상기 제2 메모리 어레이에 바로 인접하는 비휘발성 메모리 디바이스.
  20. 제19항에 있어서, 상기 소스 라인 디코더는 상기 제1 메모리 어레이에 바로 인접하고 상기 제2 메모리 어레이에 바로 인접하는 비휘발성 메모리 디바이스.
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