TWI529723B - 非依電性記憶體陣列及將其用於片段字元規劃之方法 - Google Patents

非依電性記憶體陣列及將其用於片段字元規劃之方法 Download PDF

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Description

非依電性記憶體陣列及將其用於片段字元規劃之方法 發明領域
本發明係關於一非依電性記憶胞裝置以及其操作方法。更具體地說，本發明係關於記憶體裝置，於其中記憶體陣列被分段，因而在任何給予的時間，只有一字元之一片段被寫入至陣列中。
發明背景
非依電性記憶胞是眾所習知的技術。一先前技術非依電性記憶胞10被展示於圖1中。該記憶胞10包括一第一導電型(例如，P型)的半導體基片12。在基板12具有一表面，在該表面上一第二導電型(例如，N型)之第一區域14(也被稱為源極線SL)被形成。N型之一第二區域16(也被稱為汲極線)也被形成於基片12表面上。第一區域14以及第二區域16之間是通道區域18。一位元線(BL)20被連接到第二區域16。一字元線(WL)22(也被稱為選擇閘極或列線)被置於通道區域18的一第一部份之上方並且從那兒被絕緣。字元線22很少或沒有重疊於第二區域16。一浮動閘極(FG)24是在通道區域18的另一部份之上。浮動閘極24從那兒被絕緣，且相 鄰於字元線22。浮動閘極24也相鄰於第一區域14。耦合閘極(CG)26(也被稱為控制閘極極)是在浮動閘極24之上並且從那兒被絕緣。一清除閘極(EG)28是在第一區域14之上，並且相鄰於浮動閘極24以及耦合閘極26並且從那兒被絕緣。清除閘極28也從第一區域14被絕緣。記憶胞10更詳細地被說明於第USP7868375號案中，其揭示之整體內容將全部併入此處作為參考。
下面是清除以及規劃操作範例。藉由施加高電壓於清除閘極28上而其他端點等於零伏特，記憶胞10透過Fowler-Nordheim穿隧機構而被清除。從浮動閘極24到清除閘極28之電子穿隧，使得浮動閘極24將帶正電荷，而於一讀取操作中導通記憶胞10，所產生之記憶胞清除狀態是習知如'1'狀態。記憶胞10被規劃，透過源極側之熱電子規劃機構，藉由施加高電壓在耦合閘26上、施加高電壓在源極線14上、施加中間電壓在清除閘極28上、以及施加一規劃電流於位元線20上。流過字元線22與浮動閘極24之間的間隙之一部份電子獲得足夠的能量以注入到浮動閘極24中，而導致浮動閘極24將帶有負電荷，而在一個讀取操作中關閉記憶胞10，所產生的記憶胞規劃狀態習知如'0'狀態。藉由施加一抑制電壓在其位元線20上，在規劃時於相同列中之記憶胞10被抑制。
習知的陣列架構圖解地被說明於圖2中。該陣列包含被展示於圖1中之型式的非依電性記憶胞10，其以複數個列和行方式被排列在半導體基片12中。相鄰於非依電性 記憶胞之陣列的是位址解碼器(例如，XDEC 40、YMUX 42、HVDEC 44)，並且一位元線控制器(BLINHCTL 46)被使用以解碼位址，而且在對於選定的記憶胞之讀取、規劃以及清除操作期間，提供不同電壓至源極14、汲極以及位元線16/20、WL 22、FG 24、CG 26及EG 28。
清除以及規劃操作要求相對高的電壓，其藉由一電荷泵CHRGPMP 48被提供。通常情況下，一整個的資料字元(例如，37位元，其包含32位元的資料以及5位元的ECC)在一單一規劃操作期間被寫進入記憶胞之一單一列中。因此，對於該陣列之一典型組態是有4096個記憶胞行，其於每行中提供足夠的記憶胞以存儲一整個的資料字元。圖3圖解地說明各種列和行之電氣結構。在所展示之範例中，陣列被細分為複數個區段，各個區段包含8個列(即，列0-7)。在操作中，具有其選定的記憶胞之一列於一規劃操作中被規劃。為了完成這點，在字元線(WL)、耦合閘極線CG以及清除閘極線EG延伸越過各個列，並且電氣地連接到該列中的各記憶胞。這意味著，在一規劃操作期間，電荷泵48必須能夠供應高電壓至選定的記憶胞之整個列。對於清除操作也是同樣的道理。其一結果是，具有越過選定的記憶胞之整個列而供應高電壓之能力的此一電荷泵，在尺度上是相當龐大的，並且因此消耗晶片上之顯著數量的空間。另一結果是被電荷泵所消耗的功率數量。
對於一記憶胞的設計及操作是有必要能允許降低電荷泵的尺度以及功率的消耗。
發明概要
上述問題藉由一非依電性記憶體裝置被解決，該非依電性記憶體裝置包含N個平面之非依電性記憶胞(其中N是大於1的整數)。其中各非依電性記憶胞之平面包含以列和行方式被組態的複數個記憶胞。N個平面之各者包含閘極線，該等閘極線延伸越過其中記憶胞之列，但不延伸至該等N個平面之非依電性記憶胞的其他者。一控制器，其被組態以進行下列步驟：劃分複數個資料字元之各者成為N個片段字元，並且規劃各個資料字元之該等N個片段字元之各者進入該等N個平面之非依電性記憶胞的不同一者。
於本發明之另一論點，是一種操作一非依電性記憶體裝置之方法。該記憶體裝置包含N個平面之非依電性記憶胞(其中N是大於1的整數)。各非依電性記憶胞之平面包含以列和行方式被組態的複數個記憶胞。其中該等N個平面之各者包含閘極線，該等閘極線延伸越過其中記憶胞之列，但不延伸至該等N個平面之非依電性記憶胞的其他者。該方法包含劃分複數個資料字元之各者成為N個片段字元，以及規劃各個資料字元之該等N個片段字元之各者進入該等N個平面之非依電性記憶胞的不同一者。
於本發明之另一論點，是一種非依電性記憶體裝置，其包含N個平面之非依電性記憶胞，其中N是大於或等於1之一整數。其中各非依電性記憶胞之平面包含以列和行方式被組態的複數個記憶胞，並且其中該等N個平面之各者 包含延伸越過其中記憶胞之列的閘極線。一控制器，其被組態以進行下列步驟：劃分複數個資料字元之各者成為N個片段字元，使用規劃電流並且在一規劃時間週期內，規劃各個資料字元之該等N個片段字元之各者進入該等N個平面之非依電性記憶胞之一者，將該規劃電流變化一因數，並且以該因數而倒反地變化該規劃時間週期。
於本發明之另一論點，是一種非依電性記憶體裝置，其包含第一和第二記憶體陣列。該等記憶體陣列之各者包含N個平面之非依電性記憶胞，其中N是大於1的一整數。各非依電性記憶胞之平面包含以列和行方式被組態的複數個記憶胞。該等N個平面之各者包含閘極線，該等閘極線延伸越過其中記憶胞之列，但不延伸至該等N個平面之非依電性記憶胞的其他者。一控制器，其被組態以進行下列步驟：劃分複數個資料字元之各者成為N個片段字元，並且規劃各個資料字元之該等N個片段字元之各者進入該等N個平面之非依電性記憶胞的不同一者。一第一列解碼器和一第一行解碼器，其用以解碼供用於該第一記憶體陣列之記憶胞的位址。一第二列解碼器和一第二行解碼器，其用以解碼供用於該第二記憶體陣列之記憶胞的位址。一源極線解碼器，其被配置在該等第一和第二記憶體陣列之間，以供解碼供用於該等第一和第二記憶體陣列兩者的記憶胞之位址。
本發明之其他目的以及特點將藉由對說明、申請專利範圍以及附加圖式之審視而更明顯。
10‧‧‧記憶胞
12‧‧‧半導體基片
14‧‧‧源極線
16‧‧‧汲極線
18‧‧‧通道區域
20‧‧‧位元線
22‧‧‧字元線
24‧‧‧浮動閘極
26‧‧‧耦合閘極
28‧‧‧清除閘極
40‧‧‧XDEC
42‧‧‧YMUX
44‧‧‧HVDEC
46‧‧‧位元線控制器
48‧‧‧電荷泵
100‧‧‧記憶體陣列
102a‧‧‧平面A
102b‧‧‧平面B
104‧‧‧列解碼器
106‧‧‧SLDRV
108‧‧‧行解碼器
110‧‧‧HVDEC
112‧‧‧位元線控制器
114‧‧‧電荷泵
116‧‧‧控制器
200‧‧‧高電壓解碼器
210‧‧‧高電壓EG解碼器
220‧‧‧高電壓CG解碼器
230‧‧‧高電壓SL解碼器
240‧‧‧高電壓CG解碼器
250‧‧‧低電壓列解碼器
260‧‧‧源極線驅動器
圖1是本發明可被應用之習知非依電性記憶胞的組態以及方法的一橫截面圖。
圖2是習知非依電性記憶體裝置之方塊圖。
圖3是習知非依電性記憶體裝置之陣列結構的概要圖。
圖4是本發明之非依電性記憶體裝置的方塊圖。
圖5是本發明之非依電性記憶體裝置之陣列架構的概要圖。
圖6是本發明之非依電性記憶體裝置的控制方塊圖。
圖7是展示根據本發明第一技術被使用以規劃平面A(PlaneA)中的記憶胞之電壓的列表。
圖8是展示根據本發明第二技術被使用以規劃在平面A中的記憶胞之電壓的列表。
圖9是展示供應用以規劃、清除以及讀取本發明記憶胞的電壓之高電壓解碼器的部份圖式。
圖10是供應用以規劃、清除以及讀取本發明記憶胞的電壓之高電壓解碼器的部份電路圖。
圖11是供應用以規劃、清除以及讀取本發明記憶胞的電壓之高電壓解碼器的部份電路圖。
圖12是供應用以規劃、清除以及讀取本發明記憶胞的電壓之高電壓解碼器的部份電路圖。
圖13是供應用以規劃、清除以及讀取本發明記憶 胞的電壓之高電壓解碼器的部份電路圖。
圖14是供應用以規劃、清除以及讀取本發明記憶胞的電壓之低電壓解碼器的部份電路圖。
圖15是本發明非依電性記憶體裝置的兩記憶體陣列之方塊圖。
發明之詳細說明
本發明是一非依電性記憶體裝置以及其操作方法，於其中字元之片段在任何給予的規劃操作內被規劃，因而，更小的構件(例如，電荷泵)可被利用。
本發明之記憶體陣列的架構圖解地被說明於圖4中。記憶體陣列100包含被形成在一單一晶片上如圖1中所展示的型式之兩個分別的平面(平面A(PlaneA)102a以及平面B(PlaneB)102b)之非依電性記憶胞10，而以複數個列和行方式被排列在半導體基片12上。平面A 102A包含記憶胞之第一個的2048行，並且平面B 102B包含記憶胞之第二個的2048行。相鄰於非依電性記憶胞陣列的是位址解碼器(例如，XDEC 104(列解碼器)、SLDRV 106、YMUX 108(行解碼器)、HVDEC 110)，以及一位元線控制器(BLINHCTL 112)被使用以解碼位址，且在對於選定的記憶胞之讀取、規劃以及清除操作期間，提供各種電壓至源極14、汲極以及位元線16/20、WL 22、FG 24、CG 26以及EG 28。電荷泵CHRGPMP 114提供高電壓以供規劃以及清除操作。
圖5圖解地說明記憶體陣列100的平面102a以及 102b之電氣組態。該陣列被細分為複數個區段，各個區段包含平面102a或102b之一者的8個列。於操作中，記憶體裝置在一規劃操作期間將各資料之字元的一半，規劃進入一列的一半中(亦即，進入平面A 102a或平面B 102b)。為完成這點，字元線(WL)22可延伸越過整體列。然而，耦合閘極線CG 26、源極線SL 14以及清除閘極線EG 28(其是在規劃以及清除操作期間選擇性地處理高電壓的線)，只延伸越過任何給予列的一半(亦即，只延伸越過平面A 102a或平面B 102b的列，因此對於任何給予的列有兩條分別的耦合閘極線CG 26a和26b、兩條源極線SL 14a和14b、以及兩條分別的清除閘極線EG 28a和28b)。這意味著，在一規劃操作期間，電荷泵114只需要經這些線路上供應高電壓至一列記憶胞的一半即可。這對於清除操作也是同樣的。因此，一更小尺度的電荷泵114可被利用，而節省晶片上的大量空間。另一優點是，被電荷泵所消耗的功率數量將較小於，如果電荷泵越過整個列而傳送高電壓(相對於只有一半的列)。而另一優點是，對於各個平面A/B之各區段的規劃時間，是與在一單一平面組態中相同的。這種架構維持如在單一平面情況中之相同的規劃干擾時間(干擾時間是干擾在相同選定區段中未被選中的記憶胞之時間)，而同時保持低面積經常消耗(因為共用相同的字元線以及共用高電壓解碼器)以及高性能(對於每個平面各有其分別的源極線解碼器)。
此組態的唯一缺點是，比較於如果一整列的資料字元使用一單一規劃操作而被規劃進入一記憶胞列，則這 將需要更長的時間以進行規劃一整個資料的字元(其涉及兩規劃操作，各個規劃操作則將資料字元的一半規劃進入一半的一記憶胞列)。但是，此缺點，可藉由實作在此被稱為“<=N’0’位元規劃方法”而被減緩，這方法的操作如下所述。Data in='0'(資料輸入='0')指示在操作之後記憶胞是將在規劃狀態='0'。Data in='1'(資料輸入='1')指示在操作之後記憶胞是將在清除狀態'1'。對於各字元，例如，37位元(例如，由19個位元的半字元以及其他的18個位元的半字元組成)，計算N個數量之資料輸入位元'0'將被規劃。如果N是小於或等於19，則在相同的規劃脈衝中規劃整個的37個位元字元(兩個的半字元)。這是可能的，因為電荷泵可提供最多至19位元(可規劃一19位元之半字元或一18位元之半字元)之規劃所需的電壓和電流。例如，如果將被規劃的資料是棋盤樣型、反棋盤樣型、或多數'1'位元樣型('1'數量是多於'0'位元之數量)，則全字元(兩個之半字元)可在一規劃操作中被規劃(其消耗一規劃操作的時間週期)。這種技術可被擴展以越過複數個記憶體陣列平面而涵蓋複數個片段字元。
圖6圖解地說明用以實作上述之規劃以及清除操作的記憶體陣列100之控制器116的控制邏輯。當資料到達時，片段字元控制被實作，以將各資料字元分割成為兩個半字元的資料，其之各個半字元被寫入至記憶體平面之一者(平面A 102a或平面B 102b)。高電壓控制(使用電荷泵114)、陣列控制以及抑制控制被實作以如上所述地將半字元寫入至記憶體陣列100。片段字元檢測之方法可包含以下 所述者。例如，對於一37位元的字元(Datain[0：36])包含一19個位元的半字元(Datain[0：18])以及一18個位元之半字元(datain[19：36])，Datain[0：36]利用控制器116被監測。如果Datain[0：18]=所有'1'的資料，由於在='1'中之資料並將不需要被規劃，接著，18位元半字元(Datain[19：36])被致能以供規劃。Datain[19：36]=所有之'1'的資料，則19位元之半字元(Datain[0：18])被致能以供規劃。如果兩者Datain[0：18]以及Datain[19：36]='1'，則沒有規劃操作被進行。
圖7是圖解地說明非限制範例電壓，其根據第一規劃技術被使用以規劃一半字元進入平面A 102a。圖7的列表包含被選定以及未被選定的字元線WL、位元線BL、控制閘極CG、清除閘極EG以及選擇線SL之電壓。根據這規劃技術，代表資料字元之第一半的所有字元首先被規劃進入平面A 102a，接著代表資料字元之第二半的所有字元被規劃進入平面B 102b。由於在各個半字元之後於記憶體平面之間沒有來回切換的事實，這規劃技術具有低功率的優點。控制器116對於記憶體的各平面追蹤所有的半字元。用以產生Vinh之電壓抑制電路可以是對於兩記憶體平面是相同的。
圖8是圖解地說明非限制範例電壓，其根據第二規劃技術被使用以規劃一半字元進入平面A 102a。圖8之列表包含被選定以及未被選定之字元線WL、位元線BL、控制閘極CG、清除閘極EG以及選擇線SL的電壓。根據這規劃技術，第一資料字元的第一半字元被規劃進入平面A 102a，接著第一資料字元的第二半字元被規劃進入平面B102b，接著對於第二資料字元的第一以及第二半字元相同地被完成，並且依此類推，直到所有的資料字元被規劃進入記憶體陣列100為止。用以產生Vinh之電壓抑制電路對於記憶體平面是不同的。
雖然上述以及參考圖式揭示被組態而具有兩個平面之記憶體的一記憶體陣列，記憶體陣列100可被組態以包含兩個平面以上的記憶體。藉由記憶體陣列100包含三個或更多平面的記憶體之實施例，各字元可被劃分成為在數量上匹配至記憶體平面數量之複數個片段字元。具體而言，記憶體陣列100包含N個平面的記憶體，其中N是大於1的一整數，各資料字元被劃分成為N個片段字元。
在記憶體陣列100具有N個平面的記憶體並且利用上述之第一規劃技術(亦即，一個平面接著平面的規劃技術)的情況下，規劃藉由規劃第一資料字元的第一片段字元進入第一平面的記憶體而被實作，接著規劃第二資料字元的的第一片段字元進入第一平面的記憶體，並且以此類推，直到最後之資料字元的第一片段字元被規劃進入第一平面之記憶體為止。接著，對於第二片段字元進入第二平面的記憶體內之處理程序被重複，並且依此類推，直到第N個片段字元被規劃進入第N個平面的記憶體為止。
在記憶體陣列100具有N個平面的記憶體並且利用上述的第二規劃技術(亦即，一個字元接著字元的規劃技術)的情況下，規劃藉由規劃第一資料字元的第一片段字元 進入第一平面的記憶體被實作，接著規劃第一資料字元的第二片段字元進入第二平面記憶體中，並且依此類推，直到第一資料字元之第N個片段字元被規劃進入第N個平面之記憶體為止。接著，對於第二資料的字元之處理程序被重複，並且依此類推，直到所有的資料字元被規劃為止。
一種用以提高規劃性能之適應性I-T(電流-時間)片段字元規劃方法，可如下所述地被實作。規劃電流Iprog以及規劃時間Tprog進行折衷以最大化規劃時間(更快的規劃時間以及較少的干擾時間)。Iprog增加一因數K並且Tprog減少一因數K，以維持相同的規劃效能(因為Iprog*Tprog是一常數，記憶胞可被規劃至適當的規劃狀態)。K等於一半字元中之位元數量除以將被規劃的位元數。例如，利用這適應性IT(電流-時間)片段字元規劃方法，對於一個16位元的半字元資料='00FF'，只有8個位元'0'將需要被規劃。假設電荷泵可在規劃操作中規劃一半字元中的所有位元。在此操作中，Iprog增加一因數2(因數K=16/8)並且Tprog減少因數2。因此，規劃時間快兩倍，且干擾時間被降低為一半。反向地，Iprog可能降低因數K而Tprog可能增加一因數K，以保持相同的規劃效能。在這實施例中，被規劃的位元數接著可能增加相同的因數K。此方法降低預處理和後處理的規劃時間週期，例如，對於每個規劃操作的連續地計時致能以及清除時序。這有效地增加規劃資料率(亦即，在一定量時間之被規劃的相同位元數，而不增加預處理以及後處理的規劃時間)。
圖9圖解地說明將被使用於圖4之電路110的高電壓解碼器200。高電壓解碼器200被使用於解碼一陣列區段(每8列)並且被共用於圖4的平面A/B之間。
圖10圖解說明將被使用於圖4的電路110中之一高電壓EG解碼器210。解碼器210提供用於圖5之兩平面A/B的端點EG 28a/28b之電壓。供用於平面A之端點EG 28a而來自電路110之解碼線跨越過平面B。由於EG線不攜帶電流，故沒有電壓降，並且因此，對性能無影響，而可保持低面積之經常消耗(鄰近區段解碼器的電路，而在陣列邊緣上)。應注意的是，清除閘極EG需要較高的電壓以供操作，因此有級聯式電路組態。級聯式電路組態表示具有兩個串聯的MOS電晶體。此兩個串聯的PMOS電晶體也是用於解碼以及電流限制之目的。
圖11是圖解地說明被使用於圖4之電路106中的高電壓CG解碼器220。解碼器220被使用以提供圖5中之端點CG 26a/26b的電壓。來自電路110而供用於平面A之端點CG26a的解碼線跨越平面B，由於CG線不攜帶電流，故無電壓降，因此對性能沒有影響，而可保持低面積之經常消耗(鄰近於區段解碼器之電路，而在陣列邊緣上)。應注意，控制閘極CG需要較少的高電壓，並且因此是不需要級聯式電路組態。兩個串聯PMOS電晶體是用於解碼以及電流限制的目的。
圖12是圖解地說明將被使用於圖4的電路106中之兩個平面的左側和右側上的高電壓SL解碼器230。解碼器 230被使用以提供圖5之端點SL 14A/14B的電壓。SL解碼器230的位置是在圖4之兩平面A/B的左方邊緣和右方邊緣，以最小化面積經常消耗(當比較於將電路106置放在中間，有較少的經常消耗)並且最優化性能(較小的IR電壓降，因為電路230中之驅動器是鄰近於記憶體陣列平面A/B之SL端點)。應注意，源極線SL需要較少的高電壓，因此也不需要級聯式電路組態。
圖13是圖解地說明將被使用於圖4之電路110的交互式高電壓CG解碼器240。這電路可比電路11提供多於一個之供應位準電壓以最優化操作條件，例如，備用及讀取，以及選擇與不選擇條件(如在圖7以及圖8之展示)。
圖14是圖解地說明被使用於圖4的電路104中之一低電壓列解碼器250。解碼器250被使用以提供用於圖5中之兩平面A/B的端點WL0-WL7之電壓。
圖15圖解地說明被設置而彼此鄰近的兩記憶體陣列100，其具有在兩陣列100之間的一共用源極線驅動器SSLDRV 260。圖14之低電壓解碼器250被包含在解碼器104中。圖9-13之解碼器200、210、220、230以及240是被包含在驅動SSLDRV 260中。此組態減低空間，以及提高效能，因為SSLDRV 260控制圖15中之兩陣列100，而不對於陣列100使用分別的源極線驅動器。
應了解，本發明並不限定於此處之上述以及圖解被說明的實施例，且是包括落在本發明附加申請專利範圍之範疇內的任何及所有的變化。例如，於此提及之本發明 並不打算用以限定任何申請專利範圍之範疇或申請專利範圍之項目，但是，而卻僅僅是參考至可能被一個或複數個申請專利範圍所含蓋的一個或複數個特點。上述之素材、處理程序以及數值範例僅是作為範例，且不應被視為對申請專利範圍之限制。另外，從申請專利範圍以及說明文中可明白，不是所有的方法步驟需要以確切之圖解地被展示或被宣稱之順序方式被進行，但卻是可以允許本發明記憶體陣列之適當操作的任何順序被進行。
100‧‧‧記憶體陣列
100a‧‧‧平面A
100b‧‧‧平面B
104‧‧‧列解碼器
106‧‧‧SLDRV
108‧‧‧行解碼器
110‧‧‧HVDEC
112‧‧‧位元線控制器
114‧‧‧電荷泵
116‧‧‧控制器

Claims (20)

  1. 一種非依電性記憶體裝置，其包含：N個非依電性記憶胞平面，其中N是大於1之一整數，其中各非依電性記憶胞平面包括採列和行方式組配的複數個記憶胞，且其中該等N個平面之每一平面包括第一閘極線，該等第一閘極線延伸越過其中的記憶胞列，但不延伸至該等N個非依電性記憶胞平面中的其他平面，且其中該等N個平面包括各延伸越過該等N個平面之每一平面中之該等記憶胞列之一者的第二閘極線；以及一控制器，其係組配來進行下列步驟：將複數個資料字元之各者劃分為N個片段字元；以及規劃各資料字元之該等N個片段字元之各者進入該等N個非依電性記憶胞平面中的一不同平面中。
  2. 如請求項1之非依電性記憶體裝置，其中用以規劃各資料字元之該等N個片段字元之各者進入該等N個非依電性記憶胞平面中的一不同平面的控制器組配進一步包含下列步驟：針對該等複數個資料字元之各者規劃該等N個片段字元中之一第一者進入該等N個非依電性記憶胞平面中之一第一者中；以及 接著針對該等複數個資料字元之各者規劃該等N個片段字元中之一第二者進入該等N個非依電性記憶胞平面中之一第二者中。
  3. 如請求項1之非依電性記憶體裝置，其中用以規劃各資料字元之該等N個片段字元之各者進入該等N個非依電性記憶胞平面中的一不同平面的控制器組配進一步包含下列步驟：針對該等複數個資料字元之一第一者規劃該等N個片段字元進入該等N個非依電性記憶胞平面中；以及接著針對該等複數個資料字元之一第二者規劃該等N個片段字元進入該等N個非依電性記憶胞平面中。
  4. 如請求項1之非依電性記憶體裝置，其進一步包含：一電荷泵，其係組配來在任何給定的時間選擇性地僅供應電壓至該等N個非依電性記憶胞平面之一者中的一條或多條閘極線。
  5. 如請求項1之非依電性記憶體裝置，其進一步包含：一電荷泵，其用以選擇性地供應電壓至該等閘極線，其中該控制器係組配來控制該電荷泵，以在任何給定的時間選擇性地僅供應電壓至該等N個非依電性記憶胞平面之一者中的一條或多條閘極線。
  6. 如請求項1之非依電性記憶體裝置，其中該等N個非依電性記憶胞平面之每一平面進一步包含：緊鄰於該處的一源極線解碼器電路。
  7. 一種用於操作非依電性記憶體裝置之方法，該非依電性 記憶體裝置包括N個非依電性記憶胞平面，其中N是大於1之一整數，其中各非依電性記憶胞平面包括採列和行方式組配的複數個記憶胞，且其中該等N個平面之每一平面包括第一閘極線，該等第一閘極線延伸越過其中的記憶胞列，但不延伸至該等N個非依電性記憶胞平面中的其他平面，且其中該等N個平面包括各延伸越過該等N個平面之每一平面中之該等記憶胞列之一者的第二閘極線，該方法包含：將複數個資料字元之各者劃分為N個片段字元；以及規劃各資料字元之該等N個片段字元之各者進入該等N個非依電性記憶胞平面的一不同平面中。
  8. 如請求項7之方法，其中規劃步驟進一步包含下列步驟：針對該等複數個資料字元之各者規劃N個片段字元之一第一者進入該等N個非依電性記憶胞平面之一第一者中；以及接著針對該等複數個資料字元之各者規劃該等N個片段字元之一第二者進入該等N個非依電性記憶胞平面之一第二者中。
  9. 如請求項7之方法，其中規劃步驟進一步包含下列步驟：針對該等複數個資料字元之一第一者規劃該等N個片段字元進入該等N個非依電性記憶胞平面中；以及接著針對該等複數個資料字元之一第二者規劃該等N個片段字元進入該等N個非依電性記憶胞平面中。
  10. 如請求項7之方法，其中規劃步驟進一步包含：在任何給定的時間，從一電荷泵選擇性地僅供應電壓至該等N個非依電性記憶胞平面之一者中的一條或多條閘極線。
  11. 如請求項7之方法，其中將針對該等N個片段字元而規劃的一位元數是小於該等片段字元之各者的一位元尺度，且其中該等N個片段字元之各者的規劃是以一單一規劃操作進行。
  12. 如請求項7之方法，其中該等複數個字元之一者包含第一和第二半部字元，且其中該第一半部字元具有‘1’之一資料樣型，該方法進一步包含：致能該第二半部字元之規劃動作。
  13. 如請求項7之方法，其中該等片段字元之一者具有‘1’的一資料樣型，該方法進一步包含：使一片段字元之規劃動作失能。
  14. 一種非依電性記憶體裝置，其包含：N個非依電性記憶胞平面，其中N是大於1之一整數，其中各非依電性記憶胞平面包括採列和行方式組配的複數個記憶胞，且其中該等N個平面之每一平面包括延伸越過其中的記憶胞列之閘極線；以及一控制器，其係組配來進行下列步驟：將複數個資料字元之各者劃分為N個片段字元；使用一規劃電流且在一規劃時間週期內，規劃 各個資料字元之該等N個片段字元之各者進入該等N個非依電性記憶胞平面之一平面中；以一因數改變該規劃電流；及以該因數反向改變該規劃時間週期。
  15. 如請求項14之非依電性記憶體裝置，其中該因數是正比於該等資料字元之一者或該等片段字元之一者的一位元數，且是反比於待規劃的一位元數。
  16. 如請求項14之非依電性記憶體裝置，其中該等N個片段字元係獨立地且同時地規劃。
  17. 如請求項14之非依電性記憶體裝置，其中複數個該等N個片段字元係獨立地且同時地規劃。
  18. 一種非依電性記憶體裝置，其包含：第一記憶體陣列和第二記憶體陣列，其中該等記憶體陣列之各者包括N個非依電性記憶胞平面，其中N是大於1之一整數，其中各非依電性記憶胞平面包括採列和行方式組配的複數個記憶胞，且其中該等N個平面之每一平面包含第一閘極線，該第一閘極線延伸越過其中的記憶胞列，但不延伸至該等N個非依電性記憶胞平面的其他平面，且其中該等N個平面包括各延伸越過該等N個平面之每一平面中之該等記憶胞列之一者的第二閘極線；以及一控制器，其係組配來進行下列步驟：將複數個資料字元之各者劃分為N個片段字元；以及 規劃各個資料字元之該等N個片段字元之各者進入該等N個非依電性記憶胞平面的一不同平面；一第一列解碼器和一第一行解碼器，其係用以解碼供該第一記憶體陣列之記憶胞用的位址；一第二列解碼器和一第二行解碼器，其係用以解碼供該第二記憶體陣列之記憶胞用的位址；及一源極線解碼器，其係配置在該第一記憶體陣列與該第二記憶體陣列之間，用以解碼供該第一記憶體陣列和第二記憶體陣列兩者的記憶胞用之位址。
  19. 如請求項18之非依電性記憶體裝置，其中：該第一列解碼器和該第一行解碼器是直接地緊鄰於該第一記憶體陣列；以及該第二列解碼器和該第二行解碼器是直接地緊鄰於該第二記憶體陣列。
  20. 如請求項19之非依電性記憶體裝置，其中該源極線解碼器是直接地緊鄰於該第一記憶體陣列且直接地緊鄰於該第二記憶體陣列。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US9418744B2 (en) * 2014-05-12 2016-08-16 Silicon Storage Technology, Inc. System and method to reduce disturbances during programming of flash memory cells
US9286982B2 (en) * 2014-08-08 2016-03-15 Silicon Storage Technology, Inc. Flash memory system with EEPROM functionality
US9361995B1 (en) * 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
CN106158027B (zh) * 2015-04-09 2020-02-07 硅存储技术公司 用于对分离栅式非易失性存储器单元编程的系统和方法
US9953719B2 (en) 2016-05-18 2018-04-24 Silicon Storage Technology, Inc. Flash memory cell and associated decoders
US10074438B2 (en) * 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US10147734B1 (en) * 2017-08-30 2018-12-04 Cypress Semiconductor Corporation Memory gate driver technology for flash memory cells
US11087849B2 (en) 2018-05-08 2021-08-10 Sandisk Technologies Llc Non-volatile memory with bit line controlled multi-plane mixed sub-block programming
US10860918B2 (en) * 2018-08-21 2020-12-08 Silicon Storage Technology, Inc. Analog neural memory system for deep learning neural network comprising multiple vector-by-matrix multiplication arrays and shared components
KR102634434B1 (ko) * 2018-12-24 2024-02-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11423979B2 (en) * 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
US10991433B2 (en) * 2019-09-03 2021-04-27 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program
US11742024B2 (en) 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
CN113409849A (zh) * 2021-05-21 2021-09-17 芯天下技术股份有限公司 一种降低编程功耗的方法、装置、存储介质和终端

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606532A (en) * 1995-03-17 1997-02-25 Atmel Corporation EEPROM array with flash-like core
US5644531A (en) * 1995-11-01 1997-07-01 Advanced Micro Devices, Inc. Program algorithm for low voltage single power supply flash memories
JPH10334689A (ja) * 1997-05-30 1998-12-18 Fujitsu Ltd 半導体記憶装置
JP3447939B2 (ja) * 1997-12-10 2003-09-16 株式会社東芝 不揮発性半導体メモリ及びデータ読み出し方法
US5969986A (en) * 1998-06-23 1999-10-19 Invox Technology High-bandwidth read and write architectures for non-volatile memories
JP2000021183A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd 半導体不揮発性メモリ
US6297993B1 (en) * 2000-04-25 2001-10-02 Advanced Micro Devices, Inc. Acceleration voltage implementation for a high density flash memory device
JP2002269994A (ja) * 2001-03-09 2002-09-20 Oki Electric Ind Co Ltd アナログ半導体メモリの冗長メモリ回路
US6850438B2 (en) * 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
JP4712365B2 (ja) * 2004-08-13 2011-06-29 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および半導体記憶装置
US7173859B2 (en) 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
JP2006331501A (ja) * 2005-05-24 2006-12-07 Toshiba Corp 半導体記憶装置
JP5014125B2 (ja) * 2005-05-30 2012-08-29 スパンション エルエルシー 半導体装置及びプログラムデータ冗長方法
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7978518B2 (en) * 2007-12-21 2011-07-12 Mosaid Technologies Incorporated Hierarchical common source line structure in NAND flash memory
US8068365B2 (en) 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
KR101083673B1 (ko) * 2008-10-01 2011-11-16 주식회사 하이닉스반도체 반도체 스토리지 시스템 및 그 제어 방법
US8332577B2 (en) * 2008-12-10 2012-12-11 Sandisk Technologies Inc. Program control of a non-volatile memory
US7839682B2 (en) * 2009-01-29 2010-11-23 Silicon Storage Technology, Inc. Array and pitch of non-volatile memory cells
US8508998B2 (en) * 2009-02-09 2013-08-13 Rambus Inc. Multiple plane, non-volatile memory with synchronized control
JP2011014205A (ja) * 2009-07-03 2011-01-20 Renesas Electronics Corp 不揮発性半導体記憶装置
US8144511B2 (en) 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase
US8825945B2 (en) * 2011-01-31 2014-09-02 Marvell World Trade Ltd. Mapping different portions of data to different pages of multi-level non-volatile memory

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