CN104704570B - 非易失性存储器阵列以及使用非易失性存储器阵列来进行分段字编程的方法 - Google Patents

非易失性存储器阵列以及使用非易失性存储器阵列来进行分段字编程的方法 Download PDF

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Abstract

非易失性存储器装置包括非易失性存储器单元的N个平面(102a,102b)（其中N为大于1的整数）。非易失性存储器单元(10)的每个平面包括按行(22)和列(20)配置的多个存储器单元。所述N个平面中的每个均包括栅线(26,14,28)，所述栅线跨过在其中的所述存储器单元的所述行来延伸，但不延伸到非易失性存储器单元的N个平面的其它平面。控制器被配置为将多个数据字中的每个分成N个分段字，并且将每个数据字的N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中。所述控制器针对所述编程使用编程电流和编程时间周期，并且可被配置为以因数改变所述编程电流，并且以所述因数相反地改变所述编程时间周期。

Description

非易失性存储器阵列以及使用非易失性存储器阵列来进行分 段字编程的方法
技术领域
本发明涉及非易失性存储器单元装置及其操作方法。更具体地讲，本发明涉及这样的存储器装置：在该存储器装置中存储器阵列被分段，使得在任何指定的时间，仅仅字的片段被写入该阵列。
背景技术
非易失性存储器单元在本领域中是熟知的。一种现有技术的非易失性存储器单元10在图1中示出。存储器单元10包括第一导电类型（诸如P型）的半导体衬底12。衬底12具有在其上形成第二导电类型（诸如N型）的第一区14（也称为源极线SL）的表面。同为N型的第二区16（也称为漏极线）形成在衬底12的该表面上。沟道区18位于第一区14和第二区16之间。位线(BL) 20连接至第二区16。字线(WL) 22（也称为选择栅或行线）定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅(FG) 24位于沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。耦合栅(CG) 26（也称为控制栅）位于浮栅24上方并与其绝缘。擦除栅(EG) 28位于第一区14上方并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。擦除栅28也与第一区14绝缘。单元10在USP 7,868,375中进行了更为具体的描述，USP 7,868,375的公开内容的全文以引用方式并入本文。
用于擦除和编程的一种示例性操作如下所述。通过福勒-诺德海姆（Fowler-Nordheim）隧穿机制对单元10进行擦除，方法是在擦除栅28上施加高电压并且其它端子等于零伏。电子从浮栅24隧穿进入擦除栅28，使得浮栅24带正电，从而接通处于读取操作的单元10，所得存储器单元擦除状态称为“1”状态。通过源极侧热电子编程机制对单元10进行编程，方法是在耦合栅26上施加高电压，在源极线14上施加高电压，在擦除栅28上施加中压，以及在位线20上施加编程电流。流过字线22和浮栅24之间的间隙的电子的一部分获得足够的能量以射入浮栅24，使得浮栅24带负电，从而断开处于读取操作的单元10，所得存储器单元编程状态称为“0”状态。同一行中的单元10通过在其位线20上施加抑制电压而在编程中被抑制。
常规的阵列架构被图解在图2中。该阵列包括图1所示类型的非易失性存储器单元10，其被布置成半导体衬底12中的多个行和列。与非易失性存储器单元的阵列相邻的是地址解码器（例如，XDEC 40、YMUX 42、HVDEC 44）和位线控制器(BLINHCTL 46)，该地址解码器和位线控制器用于在所选存储器单元的读取、编程和擦除操作期间解码地址以及为源极14、漏极线16和位线20、WL 22、FG 24、CG 26和EG 28提供各种电压。
擦除和编程操作需要相对高的电压，该相对高的电压由电荷泵CHRGPMP 48提供。通常，整个数据字（例如，包括32位数据和5位ECC的37位）在单个编程操作期间被写入单行存储器单元中。因此，针对阵列的典型配置为存在4096列的存储器单元，该配置在每行中提供足够的存储器单元以存储整个数据字。图3图解多个行和列的电配置。在所示例子中，阵列被分解成分区，其中每个分区包括8行（即行0-7）。在操作中，具有其所选存储器单元的行在一个编程操作中被编程。为了实现这一点，字线(WL)、耦合栅线CG和擦除栅线EG跨过每行全程延伸，并且电连接到行中的每个存储器单元。这意味着在编程操作期间，电荷泵48必须能够为整行的所选存储器单元提供高电压。这同样适用于擦除操作。一种结果是，具有跨过整行所选存储器单元来提供高电压的能力的这样的电荷泵在尺寸上相对大，以及由此消耗芯片上的大量空间。另一种结果是由电荷泵消耗的功率量。
存在针对将允许电荷泵尺寸和功耗的减少的存储器单元设计和其操作的需要。
发明内容
上述问题通过非易失性存储器装置得以解决，该非易失性存储器装置包括非易失性存储器单元的N个平面（其中N为大于1的整数）。非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元。N个平面中的每个都包括栅线，该栅线跨过在其中的存储器单元的行来延伸，但不延伸到非易失性存储器单元的N个平面的其它平面。控制器被配置为将多个数据字中的每个分成N个分段字（fractional-word），并且将每个数据字的N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中。
在本发明的另一方面中是操作非易失性存储器装置的方法。存储器装置包括非易失性存储器单元的N个平面（其中N为大于1的整数）。非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元。N个平面中的每个都包括栅线，该栅线跨过在其中的存储器单元的行来延伸，但不延伸到非易失性存储器单元的N个平面的其它平面。该方法包括将多个数据字中的每个分成N个分段字，并且将每个数据字的N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中。
本发明的另一方面是非易失性存储器装置，该非易失性存储器装置包括非易失性存储器单元的N个平面，其中N为大于或等于1的整数。非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元。N个平面中的每个都包括栅线，该栅线跨过在其中的存储器单元的行来延伸。控制器被配置为将多个数据字中的每个分成N个分段字，使用编程电流在编程时间周期内将每个数据字的N个分段字中的每个编程到非易失性存储器单元的N个平面中的一个中，并且以因数改变编程电流且以该因数相反地改变编程时间周期。
在本发明的另一方面中，非易失性存储器装置包括第一存储器阵列和第二存储器阵列。存储器阵列中的每个包括非易失性存储器单元的N个平面，其中N为大于1的整数。非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元。N个平面中的每个都包括栅线，该栅线跨过在其中的存储器单元的行来延伸，但不延伸到非易失性存储器单元的N个平面的其它平面。控制器被配置为将多个数据字中的每个分成N个分段字，并且将每个数据字的N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中。第一行解码器和第一列解码器用于针对第一存储器阵列中的存储器单元来解码地址。第二行解码器和第二列解码器用于针对第二存储器阵列中的存储器单元来解码地址。源极线解码器设置在第一存储器阵列和第二存储器阵列之间，用于针对第一存储器阵列和第二存储器阵列两者中的存储器单元来解码地址。
通过对说明书、权利要求和附图的查看，本发明的其它目标和特征将变得明显。
附图说明
图1为可向其应用本发明的配置和方法的常规非易失性存储器单元的横截面视图。
图2为常规非易失性存储器装置的框图。
图3为常规非易失性存储器装置的阵列架构的示意图。
图4为本发明的非易失性存储器装置的框图。
图5为本发明的非易失性存储器装置的阵列架构的示意图。
图6为本发明的非易失性存储器装置的控制框图。
图7为表，其示出用于根据本发明的第一技术对平面A中的存储器单元进行编程的电压。
图8为表，其示出用于根据本发明的第二技术对平面A中的存储器单元进行编程的电压。
图9为高电压解码器的一部分的图，该高电压解码器提供用于对本发明的存储器单元进行编程、擦除和读取的电压。
图10为高电压解码器的一部分的电路图，该高电压解码器提供用于对本发明的存储器单元进行编程、擦除和读取的电压。
图11为高电压解码器的一部分的电路图，该高电压解码器提供用于对本发明的存储器单元进行编程、擦除和读取的电压。
图12为高电压解码器的一部分的电路图，该高电压解码器提供用于对本发明的存储器单元进行编程、擦除和读取的电压。
图13为高电压解码器的一部分的电路图，该高电压解码器提供用于对本发明的存储器单元进行编程、擦除和读取的电压。
图14为低电压解码器的一部分的电路图，该低电压解码器提供用于对本发明的存储器单元进行编程、擦除和读取的电压。
图15为本发明的非易失性存储器装置的两个存储器阵列的框图。
具体实施方式
本发明是非易失性存储器装置及其操作方法，其中在任何给定的编程操作内对字的片段进行编程，使得可利用较小的组件，诸如电荷泵。
本发明的存储器阵列的架构被图解在图4中。存储器阵列100包括在单个芯片上形成的、在半导体衬底12中以多个行和列来布置的图1中所示类型的非易失性存储器单元10的两个单独的平面（平面A 102a和平面B 102b）。平面A 102a包括存储器单元的第一2048列，而平面B 102b包括存储器单元的第二2048列。与非易失性存储器单元的阵列相邻的是地址解码器（例如，XDEC 104（行解码器）、SLDRV 106、YMUX 108（列解码器）、HVDEC 110）和位线控制器(BLINHCTL 112)，所述地址解码器和位线控制器用于在针对所选存储器单元的读取、编程和擦除操作期间解码地址以及为源极14、漏极线16和位线20、WL 22、FG 24、CG26和EG 28提供各种电压。电荷泵CHRGPMP 114为编程和擦除操作提供高电压。
图5示出存储器阵列100的平面102a和平面102b的电配置。阵列被分解成分区，其中每个分区包括平面102a或平面102b中的一个的8行。在操作中，存储器装置在编程操作期间将每个数据字的一半编程为行的一半（即，编程到平面A 102a或平面B 102b中）。为了实现这一点，字线(WL) 22可以跨过整行全程延伸。然而，耦合栅线CG 26、源极线SL 14和擦除栅线EG 28（这些是在编程和擦除操作期间选择性地处理高电压的线）跨过任何给定的行仅半程延伸（即，仅跨过平面A 102a或平面B 102b的行延伸，使得对于任何给定的行，存在两根单独的耦合栅线CG 26a和26b、两根源极线SL 14a和14b、以及两根单独的擦除栅线EG28a和28b）。这意味着在编程操作期间，电荷泵114只需为这些线上方的存储器单元的半行提供高电压。这同样适用于擦除操作。因此，可利用尺寸小得多的电荷泵114，从而节省芯片上的大量空间。另一个优点是，由电荷泵所消耗的功率量小于在电荷泵跨过整行而非仅半行来递送高电压时的情况。又一个优点是，针对每个平面A/B的每个分区的编程时间与在一个单平面配置中相同。这种架构保持与在该单平面情况中相同的编程干扰时间（干扰时间是干扰相同所选分区中的未选择的单元的时间），同时保持低面积开销（由于共享了相同的字线并且共享了高电压解码器）和高性能（针对每个平面的单独的源极线解码器）。
这种配置的唯一缺点是：与如果使用单个编程操作将整个数据字编程到一行存储器单元中相比，编程整个数据字所花的时间将更长（这涉及两个编程操作，每个操作将数据字的一半编程到半行存储器单元中）。然而，这个缺点可通过实施本文称之为“<=N‘0’位编程方法”的方法来缓解。该方法按如下方式操作。输入数据=‘0’表示单元将在操作后将处于编程状态＝‘0’。输入数据=‘1’表示单元将在操作后将处于擦除状态‘1’。对于例如37位中的每个字（例如，由19位半字和另一18位半字组成）而言，对待编程的输入数据位‘0’的个数N计数。如果N小于或等于19，则以相同的编程脉冲对整个37位字（两个半字）进行编程。这是可行的，因为电荷泵可以为最多19位提供编程所需的电压和电流（可对19位半字或18位半字进行编程）。例如，如果待编程的数据为棋盘模式、反棋盘模式、或多数‘1’位模式（‘1’的个数大于‘0’位的个数），则整个字（两个半字）可在一个编程操作中被编程（消耗一个编程操作时间周期）。可对该技术进行扩展以覆盖跨过多个存储器阵列平面的多个分段字。
图6示出用于实施上述编程和擦除操作的存储器阵列100的控制器116的控制逻辑。当数据到达时，实施分段字控制以将每个数据字分成两个数据半字，其中每个半字被写入存储器的平面中的一个（平面A 102a或平面B 102b）中。实施高电压控制（使用电荷泵114）、阵列控制和抑制控制以将半字写入存储器阵列100，如上所述。分段字检测的方法可包括如下操作。例如，对于由19位半字（输入数据[0:18]）和18位半字（输入数据[19:36]）组成的37位的字（输入数据[0:36]）而言，输入数据[0:36]由控制器116监控。如果输入数据[0:18] =所有‘1’数据，则启用18位半字（输入数据[19:36]）进行编程，因为不需要对输入数据=‘1’进行编程。如果输入数据[19:36] =所有‘1’数据，则启用19位半字（输入数据[0:18]）进行编程。如果输入数据[0:18]和输入数据[19:36]均=‘1’，则不执行任何编程操作。
图7图解用于根据第一编程技术将半字编程到平面A 102a的非限制性示例电压。图7的表包括用于所选择和未选择的字线WL、位线BL、控制栅CG、擦除栅EG和选择线SL的电压。根据该编程技术，首先将表示第一半数据字的所有半字编程到平面A 102a，然后将表示第二半数据字的所有半字编程到平面B 102b。由于没有在每个半字之后在存储器平面之间的来回切换的事实，该编程技术具有更低功率的优点。控制器116保持跟踪针对每个存储器平面的所有半字。对于两个存储器平面而言，用于产生Vinh的电压抑制电路可以是相同的。
图8图解用于根据第二编程技术将半字编程到平面A 102a的非限制性示例电压。图8的表包括用于所选择和未选择的字线WL、位线BL、控制栅CG、擦除栅EG和选择线SL的电压。根据该编程技术，将第一数据字的第一半字编程到平面A 102a，然后将第一数据字的第二半字编程到平面B 102b，接着对第二数据字的第一半字和第二半字执行相同的操作，依此类推，直到所有数据字都被编程到存储器阵列100中。用于生成Vinh的电压抑制电路针对存储器平面是不同的。
虽然上面的描述以及所参考的附图公开了用两个存储器平面配置的存储器阵列，但存储器阵列100可被配置为包括两个以上的存储器平面。对于其中存储器阵列100包括三个或更多个存储器平面的实施例，可将每个字分成在个数上与存储器平面的个数相匹配的多个分段字。具体地讲，在存储器阵列100包括存储器的N个平面，其中N为大于1的整数的情况下，将每个数据字分成N个分段字。
在其中存储器阵列100具有存储器的N个平面并且利用上述的第一编程技术（即，逐平面编程技术）的情况下，通过以下方式来实施编程：将第一数据字的第一分段字编程到第一存储器平面中，然后将第二数据字的第一分段字编程到第一存储器平面中，依此类推，直到最后数据字的第一分段字被编程到第一存储器平面中。然后，针对到第二存储器平面中的第二分段字重复该过程，依此类推，直到第N分段字被编程到第N存储器平面中。
在存储器阵列100具有N个存储器平面并且利用上述的第二编程技术（即，逐字编程技术）的情况下，通过以下方式来实施编程：将第一数据字的第一分段字编程到第一存储器平面中，然后将第一数据字的第二分段字编程到第二存储器平面中，依此类推，直到第一数据字的第N分段字被编程到第N存储器平面中。然后，针对第二数据字重复该过程，依此类推，直到所有数据字都被编程。
可以按照如下方式来实施用于增强编程性能的自适应I-T（电流-时间）分段字编程方法。权衡编程电流Iprog和编程时间Tprog以使编程时间最大化（更快的编程时间和更少的干扰时间）。Iprog增加至原来的K倍并且Tprog减小至原来的1/K，从而使编程效率保持相同（由于Iprog*Tprog为常数，因此可将存储器单元编程到正确的编程状态）。K等于半字中的位数除以待编程的位数。例如，对于16位半字数据＝‘00FF’而言，仅8位‘0’需要用该自适应I-T（电流-时间）分段字编程方法进行编程。假设电荷泵可在一个编程操作中编程半字中的所有位。在该操作中，Iprog增加至原来的2倍（因数K = 16/8），并且Tprog减小至原来的1/2。因此，编程时间快了一倍，并且干扰时间缩短了一半。相反，Iprog可以减小至原来的1/K，并且Tprog可以增加至原来的K倍，从而使编程效率保持相同。在该实施例中，待编程的位数现在可以增加至原来的相同倍数K。该方法缩短了前后编程时间周期，诸如用于每个编程操作的顺序定时启用和清理定时。这有效地增加了编程数据率（即，在一定量的时间内编程相同的位数，而不增加前后编程时间）。
图9图解将在图4的电路110中使用的高电压解码器200。电路200用于解码阵列分区（每8行）并且在图4的平面A/B之间共享。
图10图解将在图4的电路110中使用的高电压EG解码器210。解码器210为图5中的两个平面A/B的端子EG 28a/28b提供电压。来自电路110的用于平面A的端子EG 28a的解码线穿过平面B。由于EG线不承载电流，因此不存在电压降，并且因此对性能没有影响且同时保持了低面积开销（分区解码器旁边的电路，位于阵列的边缘上）。应该指出的是，擦除栅EG需要较高的工作电压，因此存在共发共基放大器电路配置。共发共基放大器电路配置是指具有两个串联的MOS晶体管。这两个串联的PMOS晶体管也用于解码和限流的目的。
图11图解将在图4的电路106中使用的高电压CG解码器220。解码器220用于为图5中的端子CG 26a/26b提供电压。来自电路110的用于平面A的端子CG 26a的解码线穿过平面B。由于CG线不承载电流，因此不存在电压降，因此对性能没有影响且同时保持了低面积开销（分区解码器旁边的电路，位于阵列的边缘上）。应该指出的是，控制栅CG需要不那么高的电压，因此无需共发共基放大器电路配置。两个串联的PMOS晶体管用于解码和限流的目的。
图12图解将在图4的电路106中两个平面的左侧和右侧使用的高电压SL解码器230。解码器230用于为图5中的端子SL 14a/14b提供电压。SL解码器230的位置位于图4中两个平面A/B的左边缘和右边缘上，以使面积开销最小化（与将电路106放置在中部相比，开销更小）并优化性能（I-R电压降更小，因为电路230中的驱动器位于存储器阵列平面A/B中的SL端子旁边）。应该指出的是，源极线SL需要不那么高的电压，因此无需共发共基放大器电路配置。
图13图解将在图4的电路110中使用的替选的高电压CG解码器240。该电路可提供比电路11多一个的电源级电压，以优化操作条件（诸如待机和读取）以及选择比对未选择条件（如图7和图8所示）。
图14图解将在图4的电路104中使用的低电压行解码器250。解码器250用于为图5中的两个平面A/B的端子WL0-WL7 (22)提供电压。
图15图解邻近彼此设置的存储器阵列100中的两个，其中共享的源极线驱动器SSLDRV 260位于两个阵列100之间。在解码器104中包括图14的低电压解码器250。在驱动器SSLDRV 260中包括图9-13的解码器200、210、220、230和240。这种配置减少了空间并且提高了效率，因为SSLDRV 260控制图15中的两个阵列100，而不是针对每个阵列100使用单独的源极线驱动器。
要理解的是，本发明不限于以上描述的并且在本文中图解的（一个或多个）实施例，而是涵盖落在所附权利要求的范围内的任何和所有变型形式。例如，在本文中对本发明的引用并非旨在限制任何权利要求或权利要求术语的范围，而相反地仅对可以被权利要求中的一项或多项所覆盖的一个或多个特征进行引用。以上描述的材料、工艺和数字例子仅仅是示例性的，并且不应被认为限制了权利要求。进一步，如根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所图解或所声称的精确顺序来执行，而是以允许本发明的存储器阵列的适当操作的任何顺序来执行。

Claims (20)

1.一种非易失性存储器装置，包括：
非易失性存储器单元的N个平面，其中N为大于1的整数，其中非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元，并且其中所述N个平面中的每个包括第一栅线，所述第一栅线各自跨过所述存储器单元的行中的一个来延伸而将N个平面中的存储器单元的第一栅极电连接在一起，但不延伸到非易失性存储器单元的N个平面中的其它平面，并且其中所述N个平面包括第二栅线，所述第二栅线各自跨过在所述N个平面中的每个中的存储器单元的行中的一个来延伸而将N个平面中的存储器单元的第二栅极电连接在一起；
控制器，所述控制器被配置为：
将多个数据字中的每个分成N个分段字，并且
将每个数据字的所述N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中。
2.根据权利要求1所述的非易失性存储器装置，其中用于将每个数据字的所述N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中的控制器配置还包括：
将所述多个数据字中的每个的所述N个分段字中的第一分段字编程到非易失性存储器单元的N个平面中的第一平面中；并且然后
将所述多个数据字中的每个的所述N个分段字中的第二分段字编程到非易失性存储器单元的N个平面中的第二平面中。
3.根据权利要求1所述的非易失性存储器装置，其中用于将每个数据字的所述N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中的控制器配置还包括：
将针对所述多个数据字中的第一数据字的所述N个分段字编程到非易失性存储器单元的N个平面中；并且然后
将针对所述多个数据字中的第二数据字的所述N个分段字编程到非易失性存储器单元的N个平面中。
4.根据权利要求1所述的非易失性存储器装置，还包括：
电荷泵，所述电荷泵被配置为在任何给定的时间为非易失性存储器单元的N个平面的仅一个中的一根或多根栅线选择性地提供电压。
5.根据权利要求1所述的非易失性存储器装置，还包括：
用于为栅线选择性地提供电压的电荷泵，其中所述控制器被配置为控制所述电荷泵以在任何指定的时间为非易失性存储器单元的所述N个平面的仅一个中的一根或多根栅线选择性地提供电压。
6.根据权利要求1所述的非易失性存储器装置，其中非易失性存储器单元的N个平面中的每个还包括：
与其紧邻的源极线解码器电路。
7.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括非易失性存储器单元的N个平面，其中N为大于1的整数，其中非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元，并且其中所述N个平面中的每个包括第一栅线，所述第一栅线各自跨过所述存储器单元的行中的一个来延伸而将N个平面中的存储器单元的第一栅极电连接在一起，但不延伸到非易失性存储器单元的N个平面中的其它平面，并且其中所述N个平面包括第二栅线，所述第二栅线各自跨过在所述N个平面中的每个中的存储器单元的行中的一个来延伸而将N个平面中的存储器单元的第二栅极电连接在一起，所述方法包括：
将多个数据字中的每个分成N个分段字；以及
将每个数据字的所述N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中。
8.根据权利要求7所述的方法，其中所述编程还包括：
将针对所述多个数据字中的每个的所述N个分段字中的第一分段字编程到非易失性存储器单元的N个平面中的第一平面中；并且然后
将针对所述多个数据字中的每个的所述N个分段字中的第二分段字编程到非易失性存储器单元的N个平面中的第二平面中。
9.根据权利要求7所述的方法，其中所述编程还包括：
将针对所述多个数据字中的第一数据字的所述N个分段字编程到非易失性存储器单元的N个平面中；并且然后
将针对所述多个数据字中的第二数据字的所述N个分段字编程到非易失性存储器单元的N个平面中。
10.根据权利要求7所述的方法，其中所述编程还包括：
在任何给定的时间从电荷泵为非易失性存储器单元的N个平面的仅一个中的一根或多根栅线选择性地提供电压。
11.根据权利要求7所述的方法，其中将要针对所述N个分段字进行编程的位数小于所述分段字中的每个的位大小，并且其中所述N个分段字中的每个的编程在单个编程操作中执行。
12.根据权利要求7所述的方法，其中多个数据字中的一个包括第一半字和第二半字，并且其中所述第一半字具有数据模式‘1’，所述方法还包括：
启用所述第二半字的编程。
13.根据权利要求7所述的方法，其中所述分段字中的一个具有数据模式‘1’，所述方法还包括：
禁用一个分段字的编程。
14.一种非易失性存储器装置，包括：
非易失性存储器单元的N个平面，其中N为大于1的整数，其中非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元，并且其中所述N个平面中的每个包括栅线，所述栅线跨过所述N个平面中的所述存储器单元的行来延伸；
控制器，所述控制器被配置为：
将多个数据字中的每个分成N个分段字，
使用编程电流在编程时间周期内将每个数据字的所述N个分段字中的每个编程到非易失性存储器单元的N个平面中的一个中，
以因数改变所述编程电流，并且
以所述因数相反地改变所述编程时间周期。
15.根据权利要求14所述的非易失性存储器装置，其中所述因数与所述数据字中的一个或所述分段字中的一个的位数成比例，并且与待编程的位数成反比。
16.根据权利要求14所述的非易失性存储器装置，其中所述N个分段字独立地并且同时地被编程。
17.根据权利要求14所述的非易失性存储器装置，其中所述N个分段字中的多个独立地并且同时地被编程。
18.一种非易失性存储器装置，包括：
第一存储器阵列和第二存储器阵列，其中所述存储器阵列中的每个包括非易失性存储器单元的N个平面，其中N为大于1的整数，其中非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元，并且其中所述N个平面中的每个包括第一栅线，所述第一栅线各自跨过所述存储器单元的行中的一个来延伸而将N个平面中的存储器单元的第一栅极电连接在一起，但不延伸到非易失性存储器单元的N个平面中的其它平面，并且其中所述N个平面包括第二栅线，所述第二栅线各自跨过在所述N个平面中的每个中的存储器单元的行中的一个来延伸而将N个平面中的存储器单元的第二栅极电连接在一起；
控制器，所述控制器被配置为：
将多个数据字中的每个分成N个分段字，并且
将每个数据字的所述N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中；
第一行解码器和第一列解码器，所述第一行解码器和所述第一列解码器用于解码所述第一存储器阵列中的所述存储器单元的地址；
第二行解码器和第二列解码器，所述第二行解码器和所述第二列解码器用于解码所述第二存储器阵列中的所述存储器单元的地址；以及
设置在所述第一存储器阵列和所述第二存储器阵列之间的源极线解码器，所述源极线解码器用于解码所述第一存储器阵列和所述第二存储器阵列两者中的所述存储器单元的地址。
19.根据权利要求18所述的非易失性存储器装置，其中：
所述第一行解码器和所述第一列解码器紧邻所述第一存储器阵列；并且
所述第二行解码器和所述第二列解码器紧邻所述第二存储器阵列。
20.根据权利要求19所述的非易失性存储器装置，其中所述源极线解码器紧邻所述第一存储器阵列并且紧邻所述第二存储器阵列。
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