CN101933095A - 具有可配置页面尺寸的非易失性存储器设备 - Google Patents

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Abstract

一种具有至少一个体的闪速存储器设备，其中每个体具有独立可配置的页面尺寸。每个体包括至少两个具有对应页面缓存器的存储器平面，其中响应于配置数据和地址数据可以选择性地同时存取任意数量和组合的存储器平面。对于体的静态页面配置，在上电时可将配置数据载入存储器设备，或者配置数据可以与每个命令一起接收以允许体的动态页面配置。通过选择性调整存储体的页面尺寸，可以相应调整块尺寸。

Description

具有可配置页面尺寸的非易失性存储器设备
相关申请的交叉引用
本申请要求2008年2月4日提交的美国临时专利申请号61/025920和2008年7月18日提交的美国临时专利申请号61/081910的优先权的权益，其二者全部内容通过引用包括进来。
背景技术
闪速存储器是常用的一类非易失性存储器，其广泛用作消费电子设备和大容量存储应用的存储设备。闪速存储器普遍用在诸如数字音频/视频播放器、蜂窝电话和数字摄像机的大众消费产品中，用于保存应用数据和/或媒体数据。闪速存储器还可以用作专用存储设备，诸如可插入个人计算机的通用串行端口(USB)的便携式闪速驱动器，并且例如用作磁质硬盘驱动器(HDD)的替代品。公知的是，闪速存储器是非易失性的，意味着其在断电时可以保持所保存的数据，这可为上述消费者产品提供功率节省的益处。闪速存储器由于其存储器阵列的给定面积上的相对高的密度而适于这样的应用。
图1是现有技术的异步闪速存储器设备的框图。闪速存储器设备10包括还称为外围电路的接口和控制电路，以及内核电路。接口和控制电路包括I/O缓存器12、14和16，寄存器18、20和22，以及控制电路24。内核电路包括高压发生器26、行预译码器28、行译码器30、列预译码器32、列译码器34、页面缓存器36和存储器阵列38。本领域内普通技术人员应该理解接口和控制电路的电路功能，并且为了简化电路图没有示出更多的细节。例如，互连电路块的线路仅示出所连接块之间的功能关系，而没有详细描述所使用的特定信号。输出缓存器12驱动R/B#输出引脚或者端口，控制缓存器14包括每一个连接到相应的输入控制引脚或者端口的输入缓存器，并且数据缓存器16包括用于在相应的I/O引脚或者端口上接收和驱动数据的双向缓存器。在此描述的例子中，控制缓存器14包括用于CE#、CLE、ALE、WE#、RE#和WP#输入控制引脚或者端口的输入缓存器。在此描述的例子中存在八个数据I/O引脚或者端口，从而存在八个双向缓存器。异步输入缓存器和输出缓存器电路是本领域内公知的，并且无需进一步详细描述。
为了在异步闪速存储器设备10中执行诸如擦除、编程和读出的操作，经由数据I/O引脚提供命令。基于所执行的操作，该命令可以包括对应于特定操作的操作码(OP码)、地址信息和数据。注意到，因为地址和写(编程)数据长度上可以多于8位，所以在所有地址和写数据位被锁存在适当的寄存器中之前需要进行多个输入迭代或者循环。OP码数据锁存在命令寄存器18中，并且用于读和编程操作的地址信息锁存在地址寄存器20中。OP码数据提供到控制电路24，控制电路24包括用于将OP码译码的逻辑，诸如命令译码器或者解析器。控制电路24包括产生具有操作闪速存储器设备10的内核电路和任意外围电路所需时序的内部控制信号的控制逻辑。
包括高压发生器26、行预译码器28、行译码器30、列预译码器32、列译码器34、页面缓存器36和存储器阵列38的内核电路对于熟悉闪速存储器的技术人员而言是公知的。高压发生器26用于读出、编程和擦除操作。关于读出操作，以下提供与此关联的电路描述。
关于读出操作，行预译码器28接收来自地址寄存器20的行地址，而列预译码器32接收来自地址寄存器20的列地址。预译码的行信号由行译码器30用来驱动存储器阵列38的字线，用于存取数据页面。保存在连接到所选择字线的存储器单元中的数据被读取并且经由位线保存在页面缓存器36中。在示例存储器阵列38中，连续的字线从行译码器30的左侧水平延伸到存储器阵列38的右侧。预译码的列信号由列译码器34用来从页面缓存器36中选择一组8位数据以输出到数据缓存器16。8位是用于示例，也可以使用其他配置。应该注意到，确立有效的控制信号的序列和时序是响应于所接收的OP码而从控制电路24发出的。
图2是示出任意NAND闪速存储器阵列的基本结构的示意图。存储器阵列40被组织为从块[1]到块[k]的块，并且每一块包括页面WL1到WLi，其中k和i是非零整数值。每个页面对应于耦合到公共字线的存储器单元行。以下是对块中的存储器单元的详细描述。每个块包括NAND存储器单元串，其具有互相串行耦合的闪速存储器单元42。相应地，字线WL1到WLi耦合到存储器单元串中的每一个闪速存储器单元的栅极。与串选择线路信号SSL耦合的串选择设备44选择性地将存储器单元串连接到位线46，而耦合到接地选择线路信号GSL的接地选择设备48将存储器单元串选择性地连接到诸如VSS的电源线。在本例中串选择设备44和接地选择设备48为n沟道晶体管。对于存储器阵列40的所有块而言位线BL1到BLj46是公用的，其中j是非零整数值，并且每一位线46耦合到块[1]到[k]的每一块中的一个NAND存储器单元串。每一字线WL1到WLi、SSL和GSL信号耦合到块中的每个NAND存储器单元串中的相同的对应晶体管设备。本领域内的普通技术人员应该可以意识到保存在沿着一个字线的闪速存储器单元中的数据称为一个页面的数据。
页面缓存器50耦合到存储器阵列40外部的每一位线，用于保存将要编程到闪速存储器单元的一个页面的一个页面写数据。页面缓存器50还包括寄存器、用于读取从闪速存储器单元的一个页面读出数据的读取电路，和验证逻辑。在编程操作期间，页面缓存器50执行编程验证操作，以确保该数据被正确编程到与所选字线相耦合的闪速存储器单元中。为了实现高密度，每一闪速存储器单元可以是用于保存两个逻辑状态的单级单元(SLC)或者用于保存至少两个数据位的多级单元(MLC)。
返回图1，具有对应行译码器30、页面缓存器36和列译码器34的存储器阵列38通称为平面。该平面的尺寸会受到实际限制，其由字线和位线的长度来限定。这可能是由于当字线和位线变得过长时性能、产量或者其组合会降低，该效应本领域内的普通技术人员公知。用于解决这个问题的一个公知技术是将行译码器置于存储器阵列的中间，从而导致逻辑上相同的分段的物理字线。由于行译码器可以共享，所以这允许平面在尺寸上增加。增加平面的尺寸的其中一个驱动因素是期望增加页面尺寸。大的页面尺寸更好的适于诸如音乐、图像和视频的多媒体应用，这是因为要编程的文件尺寸一般大于最大页面尺寸。此外，不管尺寸大小总的编程时间可以基本相同，从而导致更有益于多媒体应用的更高的编程吞吐量。
虽然平面中字线段的长度可以增加，但是最终随着字线长度增加会引发同样的性能和产量的问题。从而为了适应大容量存储器设备，引入第二平面作为存储器阵列的一部分。图3是存储器阵列的示意图，诸如图1的存储器阵列38，其被组织为两个平面。
在图3中，平面60包括位于行译码器60的两侧上的两个子阵列64和66，和位于子阵列64和66的一个端部的页面缓存器68。平面62包括位于行译码器74的两侧上的两个子阵列70和72，和位于子阵列70和72的一个端部的页面缓存器76。页面缓存器68和76合起来保存一个页面的数据。每个子阵列具有如之前图2中所示的基本NAND闪速存储器组织。在此例中，每个平面的两个子阵列共享一个公共行译码器，使得同样的逻辑字线从行译码器水平延伸到每个子阵列中。这里假设页面缓存器包括图1中所示的列译码电路。
在图3的两个平面存储器阵列配置中，通过同时选择或者激活两个平面60和62中的一行来读出或者编程一个页面数据。例如，通过使页面缓存器68载入半个页面的数据并且使页面缓存器76载入另半个页面的数据来编程平面60，随后执行编程操作来将数据写到页面部分78和80。例如当读出时，两个平面60和62中的一个行(即页面78和80)被激活，并且数据被读取并且保存在页面缓存器68和76中，用于随后的突发读出。
虽然多媒体应用得到页面尺寸增加的益处，但是使用这样的NAND闪速存储器的其它应用将经受降低的性能和稳定性的影响。这样的应用包括用于替代硬盘驱动器(HDD)的闪速高速缓冲存储器和固态驱动器(SSD)。在这些应用中，文件尺寸小于多媒体文件，并且被频繁更新。例如，小的文件可以仅占用1/4的页面尺寸容量，其数量上是页面的小部分并且相比于和页面相关的存储块更小。然而，每当修改数据时，必须首先擦除整个存储块，而这种数据修改对于SSD和高速缓冲存储器应用来说是频繁产生的。在图3中，例如在编程操作之前，首先擦除页面部分78和80。如前所提及，每个存储块包括保存其它之前所编程数据的许多页面。因此必须执行诸如页面复制操作的公知操作来保持其它未被修改的数据。因为未被修改的同一页面中的其它存储器单元经受了不必要的擦除和编程周期，这导致存储器装置的耐久性显著下降。在此描述的例子中，对应于剩余的3/4页面的存储器单元经受编程和擦除周期。该问题可以使用复杂的损耗平衡方案解决，但是代价是降低系统性能。因此，相对于每页只有少量数据需要编程或者修改而言，功耗较高。
发明内容
本发明的目的是用来消除或者减轻前述NAND闪速存储器架构的至少一个缺陷。
在第一方面中，提供一种闪速存储器设备。闪速存储器设备包括存储体和页面尺寸配置器。存储体具有多个平面，其中多个平面的每一个具有用于保存编程到对应平面的写数据的页面缓存器。页面缓存器保存来自对应平面的读数据。页面尺寸配置器在存储器操作期间响应于配置数据和地址数据来选择性地同时启用多个页面的组合。
在第二方面中，提供用于存取存储体的方法。存储体可以具有M个平面，其中M是大于1的整数。该方法包括接收配置数据，逻辑配置译码电路，产生平面使能信号，并且使能行译码器电路。在接收步骤中，配置数据对应于页面尺寸，其中页面尺寸对应于存储器操作期间同时存取的一个和M个平面之间的一个值。在逻辑配置步骤中，使用配置数据配置译码电路。在产生步骤中，译码电路响应于地址数据产生平面使能信号。在使能步骤中，响应于平面使能信号来使能行译码器电路，用于同时驱动1到M个平面的字线。
对本领域普通技术人员来说，当结合附图阅读本发明下面具体描述时，本发明的其他方面和特征是显而易见的。
附图说明
参考附图，仅通过示例方式来描述本发明的实施例，其中：
图1是NAND闪速存储器设备的框图；
图2是示出NAND闪速存储器组织的电路示意图；
图3是现有技术存储器阵列的框图；
图4a-4d示出同时选择不同平面和页面缓存器单元的不同方法；
图5是具有可配置页面尺寸的存储体的总的实施例；
图6是用在图5的存储体中的行译码器/块译码器电路的电路示意图；
图7是图6中所示块译码器电路的电路示意图；
图8是图6中所示行驱动器的电路示意图；
图9是根据本实施例具有固定平面可配置页面尺寸的存储体的框图；
图10是图9中所示配置译码器的电路示意图；
图11示出图9中所示的平面选择器的电路示意图；
图12是根据本实施例具有灵活平面可配置页面尺寸的存储体的框图；
图13是图12中所示配置译码器的电路示意图；
图14示出图12中所示平面选择器的电路示意图；
图15是根据本实施例用于操作可配置页面尺寸存储体的方法的流程图；
图16是根据本实施例用于控制可配置页面尺寸存储体的方法的流程图；
图17是根据本实施例用于完成多平面读出操作的方法的流程图；
图18是根据本实施例用于执行多平面读出操作的操作序列；
图19是根据本实施例用于执行多平面编程操作的操作序列；
图20是根据本实施例用于执行多平面擦除操作的操作序列；
图21是根据本实施例的存储体的示例逻辑分区；
图22是根据本实施例的存储体的另一个示例逻辑分区。
具体实施方式
本发明的多个实施例描述一种具有至少一个体(bank)的闪速存储器设备，其中每个体具有独立可配置的页面大小。每个体包括至少两个具有对应页面缓存器的存储器平面，其中响应于配置数据可以同时选择性存取任意数量和组合的存储器平面。对于体的静态页面配置，在上电时可以将配置数据载入存储器设备，或者该配置数据可以和命令一起被接收下来以允许体的动态页面配置。该命令可以是用于指令闪速存储器设备来执行操作的操作命令，或者该命令可以是用于配置所选择体的页面尺寸的专用指令。
图4a到4d是示出闪速存储器设备的一个体的示意图，其中闪速存储器设备可以具有任意适合数量的体。在此处描述的实施例中所示的示例体可以适于在图1的设备中用作存储器阵列38。可替代地，此处描述的实施例中所示的示例体可以适合用在配置用于串行操作的存储器设备中，诸如2006年7月31提交的、题名为“DAISY CHAIN CASCADING DEVICES”的共有美国专利公开号2007-0076502中所描述，2005年12月30日提交的、题名为“MULTIPLE INDEPENDENT SERIAL LINK MEMORY”的美国专利公开号2007-0076479以及2006年10月19日提交的、题名为“MEMORY WITHOUTPUT CONTROL”的美国专利公开号2007-0153576。参考图4a，体100包括分别标以平面1、平面2、平面3和平面4的四个平面102、104、106和108。每个平面具有对应的页面缓存器110、112、114和116，其具有与图3中所示页面缓存器68相同的功能。为了最小化电路面积，平面102和104共享公共行译码器118，并且类似地，平面106和108共享公共行译码器120。尽管在图4a到4d中没有示出，但是平面102、104、106和108的每一个具有从它们相应的公共行译码器118和120水平延伸的字线，和从它们相应的页面缓存器110、112、114和116垂直延伸的位线。在替代电路配置中，由于专用行译码器不在平面间彼此共享，每个平面可以具有布置在其右侧或者左侧上的相应的行译码器。
在此处描述的实施例中，行译码器118在编程、读出或者擦除操作期间选择性地启用或者激活平面102或者104中的一个字线，或者平面102和104二者中的一个字线。行译码器120在编程、读出或者擦除操作期间还选择性地激活平面106或者108中的一个字线，或者平面106和108二者中的一个字线。注意到存在和体100关联的内核控制电路，控制其中用于编程、读出和擦除操作的电路的时序和激活。从而，体中的所有平面执行由内核控制电路指定的相同操作。
图4a示出一个例子，其中体100配置为具有等价于和单个平面对应的页面缓存器的页面尺寸。单个平面页面缓存器是用于体的最小页面缓存器尺寸，并且从此时起称为页面缓存器单元。相应地，最小页面尺寸是一个页面单元。例如，最小页面缓存器单元尺寸可以是宽度512k位。在图4a中，平面102中一个页面122被选中用于读出或者编程操作。如果操作是擦除操作，则选择包含页面122的块用于擦除。对于当前描述的实施例中，字线的选择类似于通过将字线驱至读出、编程或者擦除其所连接的存储器单元所需电压的电平来激活该字线。由于图4的体100的页面尺寸配置为一个页面缓存器单元，所以平面102、104、106和108的任一页面可以被选中用于任意操作。
图4b示出一个例子，其中体100配置为具有等价于两个页面缓存器单元的页面尺寸。因此，跨越平面102和104的页面124同时被选择。替代地，页面124可以包括从体100中两个平面的任意组合中选择的两个页面单元。
图4c示出一个例子，其中体100配置为具有等价于三个页面缓存器单元的页面尺寸。因此，跨越平面102、104和106的页面126可以同时被选择。替代地，页面126可以包括选自体100中三个平面的任意组合的三个页面单元。
图4d示出一个例子，其中体100配置为有等价于四个页面缓存器单元的页面尺寸。因此，跨越平面102、104、106和108的页面128可以同时被选择。由于体100中仅存在四个平面，所以同时选择来自四个相应平面的所有四个页面单元。在图4b到4d中，假设对应于每个平面的行译码逻辑相同。从而，通过行译码器118和120接收的一个行地址将导致相同物理字线激活。在每个平面具有专用行译码器的替代实施例中，在每个平面中可以同时激活不同的物理字线。
图5是示出根据此处描述的实施例的存储器设备中一个体的功能电路块的框图。体200包括具有四个平面202、204、206和208的存储器阵列、行译码器210和212、以及页面缓存器214、216、218和220。自此向下，因为半导体设备可以包括相同存储器阵列片(tile)的多个实例，所以平面202和204布置在共享的行译码器210的每一侧上的存储器阵列配置可以称为存储器阵列片。分片(tiling)是用于降低半导体存储器设备的设计时间的公知设计技术。行译码器和页面缓存器接收从地址寄存器(未示)提供的地址信号，和在编程、擦除和读出操作期间用于控制电路所需的其他控制信号。这些控制信号通过内核控制电路222提供。本领域内的普通技术人员应该理解内核控制电路222用于响应于通过存储器设备接收的译码命令来激活体200中的电路。为了启用体200中选择的页面尺寸配置，页面尺寸配置器224包括在体200中。页面尺寸配置器224包括第一平面选择器226、第二平面选择器228和配置译码器230。对于其中体的页面配置在上电时静态设置并且动态地使用专用命令来进行设置以便具体配置所选择存储体的页面尺寸的实施例，可以包括配置寄存器232。静态页面配置意味着对于所有的存储器操作页面尺寸是固定的，直到存储器设备断电或者重启。对于如下的实施例，配置寄存器232也可以省去，即在这些实施例中存储体的页面尺寸使用诸如读出、编程和擦除命令的正常闪速存储器命令来动态配置。该类动态页面尺寸配置还可以称为即时(on-the-fly)动态页面配置，其中页面尺寸可以使用每个命令加以改变。对此处描述的实施例，假设包括配置寄存器232用于静态页面尺寸配置和专用命令动态页面尺寸配置。
图5的体200包括之前在图4a到4d中描述的存储块。以下提供页面尺寸配置器224的功能块的讨论。
平面选择器226提供平面选择信号，用于选择性启用行译码器210以驱动一个或者两个平面202和204中的字线。类似地，平面选择器228提供平面选择信号，用于选择性启用行译码器212以驱动一个或者两个平面206和208中的字线。控制两个平面选择器226和228以使二者互相独立地进行操作，或者根据它们从配置译码器230接收的控制信号控制这二者互相之间进行相同的操作。以下讨论该特征的进一步细节。
配置译码器230包括用于产生控制平面选择器226和228的控制信号的译码电路。由于这些控制信号可以用于选择性启用平面选择器226和228的其中一个或者两个，所以这些控制信号类似于使能信号。配置译码器230响应于配置寄存器232提供的体地址BANK_ADD、平面地址PLANE_ADD和配置数据CONF来产生控制信号。如果在存储器设备中存在可以选择的多于一个的体，则使用体地址BANK_ADD。配置寄存器232保存经由数据输入缓存器外部接收的配置数据PAGE_SIZE。如后面所讨论的，配置数据PAGE_SIZE可以在存储器设备上电时提供，用于体200的页面尺寸的静态配置，或者PAGE_SIZE可以在成功上电之后的正常操作周期期间在所接收的命令中提供，用于体200的页面尺寸的动态配置。配置寄存器232尺寸上可以是任意合适数量位，以满足体中的平面数量和可以选择的平面数量。
以下参考例如读出操作来描述体200的操作。提供读出命令给存储器设备，该命令包括读出操作码(OP码)以及对应于读出数据的期望存储器阵列位置的地址信息。该地址信息可以包括行地址、列地址、平面地址PLANE_ADD和片地址TILE_ADD。假设在将任一地址信息译码之前，配置寄存器232已经载入了页面尺寸配置数据。页面尺寸配置数据可以在存储器设备上电时载入，或者可以作为和命令一起提供的地址信息的一部分动态载入。响应于保存在配置寄存器232中的页面尺寸配置数据，配置译码器230改变其译码所接收的PLANE_ADD和TILE_ADD信号的方式。更具体地，配置译码器230基于配置数据改变其提供给平面选择器226和228的控制信号的逻辑状态。从而，响应于特定的PLANE_ADD和TILE_ADD信号，配置译码器230的输出可以基于配置数据改变。该灵活性允许体的页面尺寸的可配置性。
如之前所讨论的，每个平面选择器提供用于选择性启用其对应行译码器的平面选择信号以驱动与其邻接的一个或者两个平面中的字线。以下提供对根据示例实施例的图5中所示的行译码器的描述。
图6示出图5中所示行译码器210或者212的框图。在此示出的例子中，行译码器300在相同片中两个相邻平面之间共享。行译码器300包括行译码逻辑302，和用于相应的存储块的存储块驱动电路304和306。制备的闪速存储器设备包括多个存储块，诸如1024、2048或者4096个存储块。在此简化例子中，每个平面共具有四个存储块和四个存储块驱动电路，为了简化视图其中两个没有示出。行译码逻辑302接收用于产生诸如SS、S[1:i]和GS的单独的行驱动信号的多位行地址RA。在此描述例子中，存在用于片内所有存储块的一个行译码逻辑302，并且行驱动信号SS、S[1:i]和GS是提供给所有存储块驱动电路304和306的全局信号。更具体地，全局信号SS、GS和S[1:i]分别对应于诸如电路304和306的每个存储块驱动电路中的SSL、GSL和字线。行译码逻辑302包括用于译码多位行地址RA的公知逻辑电路并且因此无需当前描述其细节。
存储块驱动电路304包括如存储块驱动电路306一样的电路元件，因此为了简化，仅详细描述用于存储块驱动电路304的元件。存储块驱动电路304包括块译码器308和行驱动器310。在图6中所示例子中，存储块驱动电路304的块译码器308接收用于启用其对应行驱动器310的两位块地址B_ADDR[1:2]。相应地，对于B_ADDR[1:2]的任意组合，启用一个块译码器以选择该存储块进行擦除、编程或者读出操作。如之前提及的，本例中每个平面具有四个存储块。在具有诸如1024、2048或者4096个的多个存储块的制备的闪速存储器设备中，块译码器308配置为接收适当数量的块地址，来只选择出一个存储块用于进行存储器操作。行驱动器310包括用于将行驱动信号SS、S[1:i]和GS传递到一个平面的存储块中的NAND单元串和在相同片内相邻平面的存储块中的NAND单元串的装置。更具体地，一个平面的存储块中的NAND单元串接收如SSLA、字线WLA[1:i]和GSLA的行驱动信号，而相邻平面的存储块中的NAND单元串接收如SSLB、字线WLB[1:i]和GSLB的行驱动信号。在此处描述的实施例中，行驱动信号可以响应于块译码器308提供的信号而被传递到片中两个平面的其中一个，或者同时传递到片中的两个平面。
响应于多位行地址RA，行驱动信号SSL、GSL和一个字线WL1到WLi通过行译码逻辑302驱至诸如VDD的有效逻辑电平。响应于块地址，仅启用由块地址B-ADDR[1:2]寻址的一个所选存储块的行驱动器310，用于将行驱动信号SS、S[1:i]和GS驱动或者传递到片的一个或者两个平面中的NAND单元串。由于仅存在用于产生由片内的两个平面共享的一组行驱动信号的一个行译码逻辑302，所以当片的两个平面被块译码器308选中用于进行操作时可以同时驱动两个平面中的相同的物理字线。在未选择的存储块中，停用行驱动器310，从而阻止该片的一个或者两个平面中的NAND单元串接收行驱动信号SS、S[1:i]和GS的电压电平。
图7是图6中所示诸如存储块驱动电路304的一个存储块驱动电路的块译码器308的电路示意图。块译码器308和一个存储块相关联，并且包括交叉耦合的反相器锁存电路和电荷泵。锁存电路包括交叉耦合的反相器350和352，n沟道复位晶体管354，和n沟道使能晶体管356和358。当锁存使能信号LTCH_EN和译码的块地址BA处于高逻辑电平时，启用或者设置锁存电路。译码的块地址BA还称为块选择信号。译码的块地址BA通过AND逻辑门360产生，其接收块地址B_ADDR[1]和B_ADDR[2]。本领域内的普通技术人员应该理解用于存储体的不同块译码器308的AND逻辑门360可响应于B_ADDR[1]和B_ADDR[2]的不同逻辑状态组合，用于选择一个存储器块进行读出、编程和擦除操作。虽然没有示出，但用于每个块译码器308的AND逻辑门360可以被设置为通过在其用于接收B_ADDR[1]和B_ADDR[2]的输入端包括反相器的不同组合来译码B_ADDR[1]和B_ADDR[2]的不同组合。本领域内公知这样的译码方案。当复位信号RST_BD驱至例如VDD的高逻辑电平时，复位晶体管354导通以将反相器352的输入耦合到VSS。这导致反相器350和352的锁存电路复位。
块译码器308包括耦合到反相器350的输出的本地电荷泵。电荷泵包括耗尽模式n沟道传输管362、原生n沟道二极管连接式的提升晶体管364、高击穿电压n沟道解耦晶体管366、高击穿电压n沟道钳位晶体管368、NAND逻辑门370和电容器372。NAND逻辑门370具有耦合到反相器350的输出的一个输入端子和用于接收受控信号OSC的另一个输入端子，用于驱动电容器372的一个端子。传输管362由编程信号PGM的补码(也称为PGMb)来控制。解耦晶体管366和钳位晶体管368的公共端子耦合到高电压VH。输出电压BD连接到包括并行连接到主输出电压BD的n沟道传输管374和376的选择电路。传输管374由平面选择器信号PLA控制，来将BD传递作为BDA，而传输管376由平面选择器信号PLB控制，来将BD传递作为BDB。信号PLA和PLB由相应的平面选择器提供，诸如图5的平面选择器226。从而，对于任一操作，BDA和BDB的一个或者二者可以具有主输出电压BD。注意到，平面选择器信号PLA和PLB具有足够高的电压电平，以使n沟道传输管374和376可以完全传递BD，使得BDA和BDB的电压电平等于BD。例如，如果BD近似于编程电压Vpgm+Vtn，其中Vtn是n沟道晶体管的阈值电压，则PLA和PLB应该至少是Vpgm+2Vtn。因此，BDA和BDB可以等于BD。
现在描述电荷泵的操作。在读出或者擦除操作期间，PGMb处于高逻辑电平并且OSC保持在低逻辑电平。从而，电路元件372、364、366和368可以不激活，并且输出端子BD反应出现在反相器350的输出上的逻辑电平。在编程操作期间，PGMb处于低逻辑电平，并且OSC允许在高和低逻辑电平之间以预定频率振荡。如果反相器350的输出处于高逻辑电平，则电容器372在其另一个端子反复集聚电荷并且通过提升晶体管364释放集聚的电荷。解耦晶体管366将VH和提升晶体管364的栅极上的提升电压相隔离。钳位晶体管368将输出端子BD的电压电平保持在大约VH+Vtn，其中Vtn是钳位晶体管368的阈值电压。图7中所示的本地电荷泵是可以用于将信号驱至高于电源电压VDD的电压电平的一个示例电路，但是本领域内的普通技术人员可以理解也可以使用具有相同效果的其他电荷泵电路。
图8是图6的行驱动器310的电路示意图。行驱动器310包括第一组n沟道传输管380和第二组n沟道传输管382。两组传输管380和382将行驱动信号SS、S[1:i]和GS传递至片内的一个或者两个平面的NAND单元串。更具体地，响应于电压BDA，第一组n沟道传输管380将信号SS、S[1:i]和GS传递作为信号SSLA、字线WLA[1:i]和GSLA，并且响应于电压BDB，第二组n沟道传输管382将信号SS、S[1:i]和GS传递作为信号SSLB、字线WLB[1:i]和GSLB。操作中，当BDA驱至高于VDD，则大于VDD的行驱动信号SS、S[1:i]和GS可以分别传递到SSLA、WLA[1:i]和GSLA线路上。如果BDA处于VSS，则传输管380将截止，以使得行驱动信号SS、S[1:i]和GS可以分别与SSLA、WLA[1:i]和GSLA解耦合。对于BDB和传输管382，操作是相同的。
图6、7和8的前述电路示例涉及共享的行译码器架构，该架构由于消除了每一平面的电路重复，所以可以最小化电路面积开销。使用共享的行译码器架构获得的电路面积节省换来的是不能选择同一片的两个平面中的不同的字线。这是由于存在用于提供由片内的两个平面共享的一组行驱动信号的一个行译码逻辑302。在电路面积守恒不是主要问题的可预期的替代例子中，可以使用专用的行译码器架构来代替。在专用的行译码器架构中，存在用于每个平面的一个行译码器300，从而允许片的两个相邻平面进行同时选择，而在每一个平面内选择不同的字线加以驱动。对于一个平面而言将行译码器300转换为专用行译码器的主要改动包括配置块译码器308以提供BDA或者BDB的仅一个，并且配置行驱动器310来提供两组行驱动信号SSLA、WLA[1:i]和GSLA以及SSLB、WLB[1:i]和GSLB的其中仅一组。用于另一个平面的行译码器具有配置为用于提供BDA或者BDB中的另一个的块译码器，和配置为用于提供SSLA、WLA[1:i]和GSLA以及SSLB、WLB[1:i]和GSLB中的另一组的行驱动器310。为了简化和连贯性，在假设对于每个片使用共享的行译码器的情况下顺序描述不同的电路实施例。
虽然图5示出具有可配置页面尺寸的存储体的总的实施例，但是图9示出用于存储器设备的一个体的一个可配置页面尺寸架构示例。在图9的例子中，体400包括同样的平面202、204、206和208、行译码器210和212、页面缓存器214、216、218和220以及内核控制电路222。另一方面，页面尺寸配置器402特别配置为响应于页面配置数据、平面地址信息和体地址信息来选择特定的平面。总体而言，页面尺寸配置器402静态或者动态配置体400以具有在尺寸上为一个页面缓存器单元、两个页面缓存器单元或者四个页面缓存器单元的页面尺寸。以下提供页面尺寸配置器402的功能电路块的详细描述。
页面尺寸配置器402包括第一平面选择器404、第二平面选择器406、配置译码器408和配置寄存器410。配置寄存器410接收并且保存在本例中包括两位的页面尺寸配置数据P_SIZE。在此处描述的实施例中，P_SIZE通过存储器设备的输入/输出接口在预定命令中提供，该预定命令由内部命令寄存器(未示)译码，将P_SIZE的位路由到配置寄存器410。如之前所提及，这样的命令可以在上电时提供，或者在正常操作命令之间动态提供。对于图9的此处示出的例子，其中存在分为两个存储器阵列片的共四个平面，P_SIZE的一个位用于配置存储器阵列片选择，P_SIZE的第二位用于配置平面选择。该第一位称为CONF1，并且第二位称为CONF2，其提供到配置译码器408作为信号总线CONF[1:2]。配置译码器408包括接收用于产生译码的片使能信号TSEL1和TSEL2以及平面使能信号PSEL1和PSEL2的片地址位T_ADD和平面地址位P_ADD的可配置逻辑译码门。配置译码器408中的可配置逻辑译码门由CONF1和CONF2控制，以针对片地址位T_ADD和平面地址位P_ADD的任意给定逻辑状态改变TSEL1、TSEL2、PSEL1和PSEL2的逻辑状态。
如图9中所示，TSEL1提供到第一平面选择器404，TSEL2提供到第二平面选择器406，而PSEL1和PSEL2提供到平面选择器404和406两者。第一平面选择器404响应于TSEL1、PSEL1和PSEL2产生行译码器使能信号PL1和PL2。第二平面选择器406响应于TSEL2、PSEL1和PSEL2产生行译码器使能信号PL3和PL4。配置译码器408用作第一级译码器，而第一和第二平面选择器404和406用作第二级译码器。在此处示出的示例配置中，当TSEL1处于有效逻辑电平时启用第一平面选择器404，当TSEL2处于有效逻辑电平时启用第二平面选择器406。第一平面选择器404响应于有效逻辑电平的PSEL1将PL1驱至有效逻辑电平，并响应于处于有效逻辑电平的PSEL2将PL2驱至有效逻辑电平。类似地，第二平面选择器406响应于有效逻辑电平的PSEL1将PL3驱至有效逻辑电平，并响应于处于有效逻辑电平的PSEL2将PL4驱至有效逻辑电平。随后，响应于PL1、PL2、PL3和PL4的有效逻辑电平，行译码器210和212驱动所选择平面中的字线。参考图7的块译码器308，信号PL1和PL2分别逻辑上等价于PLA和PLB，并且信号PL3和PL4分别逻辑上等价于PLA和PLB。本领域内的普通技术人员可以理解体400可以扩大以包括多于两个的存储器阵列片，因此其需要附加的平面选择器、寻址位和用于页面尺寸配置数据的更多位。
图10是根据此处描述的实施例在图9中示出的配置译码器408和配置寄存器410的电路示意图。此处描述的例子中的配置寄存器410是两位寄存器，其中每个寄存器可以是任意合适的数据存储电路。配置寄存器410接收并且保存P_SIZE1和P_SIZE2，并且分别提供对应的位CONF1和CONF2.在此处描述的例子中，CONF1用于配置存储器阵列片选择，而CONF2用于配置平面选择。配置译码器408包括两个独立操作的译码电路。第一译码电路是包括NAND逻辑门450和452以及反相器454的片译码电路。第二译码电路是包括NAND逻辑门456和458以及反相器460的平面译码电路。
在片译码电路中，NAND逻辑门450接收片地址T_ADD和配置位CONF1，用于提供译码的片使能信号TSEL1。NAND逻辑门452经由反相器454接收片地址T_ADD的补码并接收配置位CONF1，用于提供译码的片使能信号TSEL2。如本领域内任何技术人员均清楚知道NAND逻辑门450和452在CONF1处于有效高逻辑电平时都启用，从而使得它们可以响应于T_ADD驱动TSEL1和TSEL2的其中一个到有效高逻辑电平。
在平面译码电路中，NAND逻辑门456接收平面地址P_ADD和配置位CONF2，用于提供译码的平面使能信号PSEL1。NAND逻辑门458经由反相器460接收平面地址P_ADD的补码并接收配置位CONF2，用于提供译码的平面使能信号PSEL2。如本领域内任何技术人员均清楚知道NAND逻辑门456和458在CONF2处于有效高逻辑电平时都启用，从而使得它们可以响应于P_ADD驱动PSEL1和PSEL2的其中一个到有效高逻辑电平。下表1概述了响应于CONF1和CONF2的不同逻辑电平组合的配置译码器408的功能操作。在替代例子中，配置译码器408的逻辑门可以配置为译码CONF1和CONF2的反相形式。例如，当CONF1和CONF2都处于“0”逻辑状态时，一个页面缓存器单元被选为最小页面尺寸。
表1
  CONF1   CONF2   片选择   平面选择   最小页面尺寸
  1   1   启用   启用  1个页面缓存器单元
  1   0   启用   停用  2个页面缓存器单元
  0   1   停用   启用  2个页面缓存器单元
  0   0   停用   停用  4个页面缓存器单元
配置译码器408的输出提供给平面选择器404和406。图11是可以用于平面选择器404和406的译码电路的电路示意图。平面选择器470包括可以用在图9的平面选择器404中的两个AND逻辑门472和474。AND逻辑门472具有用于接收PSEL1的第一输入和用于接收TSEL1的第二输入。AND逻辑门474具有用于接收PSEL2的第一输入和用于接收TSEL1的第二输入。AND逻辑门472的输出驱动信号PL1而AND逻辑门474的输出驱动信号PL2。平面选择器476包括可以用在图9的平面选择器406中的两个AND逻辑门478和480。AND逻辑门478具有用于接收PSEL1的第一输入和用于接收TSEL2的第二输入。AND逻辑门480具有用于接收PSEL2的第一输入和用于接收TSEL2的第二输入。AND逻辑门478的输出驱动信号PL3而AND逻辑门480的输出驱动信号PL3。
如表1中所示，体400可以静态或者动态配置以具有1、2或者4个页面缓存器单元的页面宽度。然而，可以选择平面的不同组合来提供1和2个页面缓存器单元页面尺寸。参考图10和11的电路，通过将CONF1和ONCF2设置为“1”逻辑状态，选择1个页面缓存器单元的页面尺寸配置。这允许响应于P_ADD和T_ADD来将PSEL1、PSEL2、TSEL1和TSEL2驱至不同的逻辑电平。更具体地，TSEL1和TSEL2的其中一个响应于T_ADD驱至有效逻辑状态，而PSEL1和PSEL2的其中一个响应于P_ADD驱至有效逻辑状态。在图11的平面选择器470中的译码逻辑之后，仅启用图9的平面选择器404和406中的一个。在启用的平面选择器中，响应于PSEL1或者PSEL2仅将PL1和PL2(或者PL3和PL4)中的一个驱至有效逻辑电平。从而，可以寻址平面202、204、206和208的任一个来用于读出、编程或者擦除操作。
对于两个页面缓存器单元的页面尺寸配置，可以使用两个不同的配置设置。在两个设置中，CONF1和CONF2处于补码逻辑状态，如表1中所示。虽然两个设置实现同样的结果，但是可以选择平面的不同组合。参见第一设置，处于“1”逻辑状态的CONF1启用片选择，而处于“0”逻辑状态的CONF2停用平面选择。在图10中，NAND逻辑门456和458停用并且PSEL1和PSEL2都设为高逻辑状态。从而，禁止P_ADD被译码。因为TSEL1和TSEL2中仅一个响应于T_ADD而被驱至有效逻辑电平，所以PL1和PL2(或者PL3和PL4)经由平面选择器470的逻辑被驱至有效逻辑电平。从而，同时选择一个片中的两个平面。因此，该配置设置仅允许包括在同一片中的多个平面的两个页面缓存器单元的组合。
参见第二设置，处于“0”逻辑状态的CONF1停用片选择，而处于“1”逻辑状态的CONF2启用平面选择。在图10中，NAND逻辑门450和452停用，导致TSEL1和TSEL2都设为高逻辑状态。从而，禁止T_ADD被译码，并且启用两个平面选择器404和406。因为PSEL1和PSEL2中仅一个响应于P_ADD而被驱至有效逻辑电平，仅配对的PL1和PL3或者配对的PL2和PL4经由平面选择器470的逻辑被驱至有效逻辑电平。换句话说，在此配置设置中仅同时选择两个片的左边平面或者仅同时选择右边平面。
对于四个页面缓存器单元的页面尺寸配置，CONF1和CONF2都处于“0”逻辑状态。在图10中，NAND逻辑门450、452、456和458都停用，使得PSEL1、PSEL2、TSEL1和TSEL2都设为高逻辑状态。从而，禁止P_ADD和T_ADD被译码。两个平面选择器404和406都启用并且行译码器使能信号PL1、PL2、PL3和PL4驱至有效逻辑电平以同时选择体400中的所有四个平面。如果存储器设备具有多个体，则由于地址P_ADD和T_ADD没有由配置译码器408所使用，所以可以提供体地址以选择性启用体400的电路。
在1、2和4个页面缓存器单元的尺寸配置的之前描述例子中，地址P_ADD和T_ADD可以提供在命令中，该命令需要或者不需要了解对于体400的页面尺寸的配置。例如，存储器控制器维持各页面尺寸与对应的地址之间的映射。这意味着仅需要提供由配置译码器408译码的地址，而其他地址静态保持在无效的电压电平。
尽管体400可以配置为具有不同的页面尺寸，但是并不允许三个页面缓存器单元的页面尺寸，也不提供用来选择两个页面缓存器单元的任一组合的完整的灵活性。例如，平面204和206不能同时选择，并且平面202和208不能同时选择。例如当存储器控制器运行损耗平衡算法时，可存在应该选择平面的不同组合的情况。本领域内的普通技术人员可以理解损耗平衡技术是通过平衡在体的所有存储片或者平面上的编程和擦除操作来最大化存储器设备的耐久性的公知技术。
图10的之前描述的示例实施例包括用于接收页面尺寸配置数据P_SIZE的位的配置寄存器410。对于使用运行中动态页面尺寸配置的替代实施例，略去配置寄存器410，并且P_SIZE1和P_SIZE2分别直接连接到线路CONF1和CONF2。从而，当操作命令译码时，P_SIZE1和P_SIZE2直接馈送到配置译码器408。
图12示出用于存储器设备的一个体的另一个示例可配置页面尺寸架构。在图12的例子中，体500包括同样的平面202、204、206和208、行译码器210和212、页面缓存器214、216、218和220以及内核控制电路222。另一方面，页面尺寸配置器502特别配置为响应于页面配置数据、平面地址信息和体地址信息来选择特定的平面。页面尺寸配置器502静态或者动态配置体500以具有尺寸上为一个页面缓存器单元、两个页面缓存器单元、三个页面缓存器单元或者四个页面缓存器单元的页面尺寸。在当前所示例子中，可以选择页面缓存器单元的任一组合用于两个和三个页面缓存器单元的页面尺寸。以下提供页面尺寸配置器502的功能电路块的详细描述。
页面尺寸配置器502包括第一平面选择器504、第二平面选择器506、配置译码器508和配置寄存器510。配置寄存器510接收并且保存在本例中包括三位的页面尺寸配置数据P_SIZE。在此处描述的存在分组为两个存储器阵列片的共四个平面的图12的实施例中，P_SIZE的一个位用于配置存储器阵列片选择，并且P_SIZE的另两位用作配置平面选择。该第一位称为CONF1，并且第二和第三位称为CONF2和CONF3，其提供到配置译码器508作为信号总线CONF[1:3]。配置译码器508包括可配置逻辑译码门，其接收片地址位T_ADD和两个平面地址位P_ADD1和P_ADD2，以产生译码的片使能信号TSEL1和TSEL2以及平面使能信号PSEL1、PSEL2、PSEL3和PSEL4。配置译码器508中的可配置逻辑译码门由CONF1、CONF2和CONF3控制，以针对片地址位T_ADD和平面地址位P_ADD1和P_ADD2的任意给定逻辑状态改变TSEL1、TSEL2、PSEL1、PSEL2、PSEL3和PSEL4的逻辑状态。
如图12中所示，TSEL1提供到第一平面选择器504，TSEL2提供到第二平面选择器506，而PSEL1和PSEL2提供到第一平面选择器504，PSEL3和PSEL4提供到第二平面选择器506。第一平面选择器504响应于TSEL1、PSEL1和PSEL2产生行译码器使能信号PL1和PL2。第二平面选择器506响应于TSEL2、PSEL3和PSEL4产生行译码器使能信号PL3和PL4。配置译码器508用作第一级译码器，而第一和第二平面选择器504和506用作第二级译码器。在此处示出的示例配置中，当TSE11处于有效逻辑电平时启用第一平面选择器504，当TSEL2处于有效逻辑电平时启用第二平面选择器506。第一平面选择器504响应于有效逻辑电平的PSEL1将PL1驱至有效逻辑电平，并响应于处于有效逻辑电平的PSEL2将PL2驱至有效逻辑电平。类似地，第二平面选择器506响应于有效逻辑电平的PSEL1将PL3驱至有效逻辑电平，并响应于处于有效逻辑电平的PSEL2将PL4驱至有效逻辑电平。随后，响应于PL1、PL2、PL3和PL4的有效逻辑电平，行译码器210和212驱动所选择平面中的字线。参考图7的块译码器308，信号PL1和PL2分别逻辑上等价于PLA和PLB，并且信号PL3和PL4分别逻辑上等价于PLA和PLB。本领域内的普通技术人员可以理解体500可以扩大以包括多于两个的存储器阵列片，因此其需要附加的平面选择器、寻址位和用于页面尺寸配置数据的更多位。
图13是根据此处描述的实施例在图12中示出的配置译码器508和配置寄存器510的电路示意图。此处描述的例子中的配置寄存器510是三位寄存器，其中每个寄存器可以是任意合适的数据存储电路。配置寄存器510接收并且保存P_SIZE1、P_SIZE2和P_SIZE3，并且分别提供对应的位CONF1、CONF2和CONF3。在此处描述的例子中，CONF1用于配置存储器阵列片选择，而CONF2用于配置第一片中的平面选择，CONF3用于配置第二片中的平面选择。在当前所示例子中，第一片包括平面202和204，并且第二片包括平面206和208。配置译码器508包括三个独立操作的译码电路。第一译码电路是包括NAND逻辑门550和552以及反相器554的片译码电路。第二译码电路是包括NAND逻辑门556和558以及反相器560的平面译码电路。第三译码电路是包括NAND逻辑门562和564以及反相器566的平面译码电路。
在片译码电路中，NAND逻辑门550接收片地址T_ADD和配置位CONF1，用于提供译码的片使能信号TSEL1。NAND逻辑门552经由反相器554接收片地址T_ADD的补码并接收配置位CONF1，用于提供译码的片使能信号TSEL2。如本领域内任何技术人员均清楚知道NAND逻辑门550和552在CONF1处于有效高逻辑电平时都启用，从而使得它们可以响应于T_ADD驱动TSEL1和TSEL2的其中一个到有效高逻辑电平。
在第一平面译码电路中，NAND逻辑门556接收平面地址P_ADD1和配置位CONF2，用于提供译码的平面使能信号PSEL1。NAND逻辑门558经由反相器560接收平面地址P_ADD1的补码并接收配置位CONF2，用于提供译码的平面使能信号PSEL2。如本领域内任何技术人员均清楚知道NAND逻辑门556和558在CONF2处于有效高逻辑电平时都启用，从而使得它们可以响应于P_ADD1驱动PSEL1和PSEL2的其中一个到有效高逻辑电平。在第二平面译码电路中，NAND逻辑门562接收平面地址P_ADD2和配置位CONF3，用于提供译码的平面使能信号PSEL3。NAND逻辑门564经由反相器566接收平面地址P_ADD2的补码并接收配置位CONF3，用于提供译码的平面使能信号PSEL4。
配置译码器508的输出提供给平面选择器504和506。图14表示可以分别用于平面选择器504和506的译码电路的电路示意图。平面选择器504包括两个AND逻辑门570和572。AND逻辑门570具有用于接收PSEL1的第一输入和用于接收TSEL1的第二输入。AND逻辑门572具有用于接收PSEL2的第一输入和用于接收TSEL1的第二输入。AND逻辑门570的输出驱动信号PL1而AND逻辑门572的输出驱动信号PL2。平面选择器506包括两个AND逻辑门574和576。AND逻辑门574具有用于接收PSEL3的第一输入和用于接收TSEL2的第二输入。AND逻辑门576具有用于接收PSEL4的第一输入和用于接收TSEL2的第二输入。AND逻辑门574的输出驱动信号PL3而AND逻辑门576的输出驱动信号PL4。
下表2概述了响应于CONF1、CONF2、CONF3、P_ADD1、P_ADD2和T_ADD的不同逻辑电平组合的配置译码器508的功能操作。再一次，配置译码器508可以设计为译码CONF1、CONF2和CONF3中的任意一个或多个的反相形式，而提供相同的译码结果。
表2
Figure BPA00001188887000211
Figure BPA00001188887000221
如表2中所示，存储体500可以配置成具有一个页面缓存器单元和四个页面缓存器单元之间的任意页面尺寸。此外，对于两个和三个页面缓存器单元尺寸配置，可以同时选择任意组合的平面。这为存储器控制器执行损耗平衡方案以延长每个平面的耐久性提供了灵活性。注意到，存在并不使用的CONF1、CONF2和CONF3的两个组合，并且对于此处描述的示例标为无效配置设置。这是由于可以提供不匹配的片和平面地址，这使得尽管已经提供了平面和片地址，但是没有平面被选择。例如，T_ADD可以选择包含平面202和204的片，但仅P_ADD2处于有效逻辑电平时选择平面206和208的其中一个。对于两个无效配置设置，这样的寻址被认为无效。
图13的之前描述的示例实施例包括用于接收页面尺寸配置数据P_SIZE的位的配置寄存器510。对于使用运行中的动态页面尺寸配置的替代实施例，略去配置寄存器510，并且P_SIZE1、P_SIZE2和P_SIZE3分别直接连接到线路CONF1、CONF2和CONF3。从而，当操作命令译码时，P_SIZE1、P_SIZE2和P_SIZE3直接馈送到配置译码器508。
之前描述的示例实施例涉及具有两个片的存储体，其中每个片包括耦合到共享行译码器的一对平面。替代示例实施例可以包括具有多于两个片的存储体。从而，对应页面尺寸配置器可以适当地扩大以接收对应数量的地址信号，使得可以提供对应数量的使能信号用于控制共享的行译码器。此外，之前描述的示例实施例示出这样的译码架构，其中片使能信号和平面使能信号同时译码以产生行译码器使能信号。本领域内的普通技术人员可以理解可以编码平面使能信号以包括片使能信号的逻辑状态信息，从而当包括另外的译码逻辑来将平面地址信息和片地址信息组合在一起来提供平面使能信号时消除了对于平面选择器的需求。因此，平面使能信号在这样的替代实施例中称为行译码器使能信号。在进一步的替代实施例中，平面没有组织成片。在这样的替代实施例中，不需要片地址，因为每个专用行译码器可以直接接收对应平面使能信号用于使其启用来驱动其相应平面中的字线。
总的来说，参考图15的流程图来描述包括图5的存储体200、图6的存储体400和图12的存储体500的实施例的存储器设备的总的操作。任意操作开始于给诸如图12的配置寄存器510的配置寄存器载入页面尺寸配置数据P_SIZE。如之前所提及的，在步骤600一旦存储器设备上电初始化之后配置寄存器可以静态载入，或者在步骤602利用存储器设备接收的命令而动态载入。动态载入可以包括在正常命令之间利用专用命令载入或者在正常命令中即时(on the fly)载入该配置寄存器。正常命令具有修改的OP码，该OP码指令闪速存储器设备中的控制电路来直接将页面尺寸配置数据路由到存储体的配置译码器。替代地，可以使用方案的组合。例如，在上电初始化时，存储器控制器可以发布用于存储器设备的默认配置设置。随后，通过存储器控制器来之后发布包括页面尺寸配置数据的命令。一旦配置寄存器载入，在步骤604针对由页面尺寸配置数据的位模式确定的特定译码方案逻辑配置该译码器电路。如之前描述实施例所述，平面译码器和片译码器二者通过页面尺寸配置数据逻辑配置。一旦译码器已经通过页面尺寸配置数据加以配置，则在步骤606它们准备好译码来自命令的地址信息，用于在读出、编程或者擦除操作期间选择存储体的一个或者多个平面。
根据当前描述的实施例，页面尺寸配置数据可以以正常操作命令或者作为专用命令或者输入信号提供到存储器设备。例如，诸如读出命令的正常操作命令可以包括对应于读操作的OP码以及列和行地址数据，其中行地址数据可以包括页面尺寸数据。专用命令或者输入信号可以包括预设的OP码和页面尺寸数据。存储器设备的输入/输出(I/O)接口可以指定命令的格式。例如，如果I/O接口是串行接口，则命令接收为一个或者多个位流。另一方面，如果I/O接口是并行接口，则每个命令的多个位以并行集合接收，其中每个集合的宽度为存储器设备的预设I/O宽度。
图15的前述流程图示出存储器设备的总的操作。以下提供根据此处描述实施例举例说明用于控制存储器设备的方法的详细描述。
图16的流程图描述由存储器设备外部的控制设备来执行的步骤，诸如存储器控制器，用于存取存储器设备的一个或者多个平面。该方法开始于步骤700，其中通过存储器控制器接收操作请求。这样的请求可以从存储器控制器在其内部与之通信的主机系统接收，并且操作请求可以包括读出、编程或者擦除操作请求的其中一个。在步骤702，存储器控制器确定最后的平面/行地址是否准备好提供给存储器设备。如果没有，方法进行到步骤704，其中发布多平面命令到存储器设备，以及地址和/或写数据。在一个例子中，该行地址大小为三字节并且包括用于选择平面中特定页面或者行的地址数据，和用于选择特定平面的平面地址数据。行地址可以是RA，而平面地址例如可以是P_ADD1和P_ADD2。该方法在步骤702到704之间迭代循环，直到最后一个平面/行地址已经提供给存储器设备。在每次迭代中，地址信息锁存在存储器设备的电路中。一旦最后一个平面/行地址准备好发布，则在步骤706存储器控制器发布对应于操作请求的命令以及最后一个地址数据。作为响应，存储器设备使用包括步骤706中提供的最后一个地址的锁存地址来执行命令。在步骤708，一旦存储器设备向存储器控制器确认准备好，则在步骤710执行进一步完成步骤，以完成操作。
前述方法步骤已经被描述总的包括读出、编程和擦除操作。因此，对于读出、编程和擦除操作中的每一操作在步骤704、706和710中存在所执行的特定的步骤。对于编程操作，步骤704包括发布列地址、行地址和要编程的数据，并且步骤706包括发布编程命令、最后一个列地址、行地址和写数据。对于编程操作的完成步骤710包括检查存储器设备的编程状态，其结果可以是编程故障或者编程成功完成的指示。对于例如块擦除操作的擦除操作，步骤704包括发布具有要擦除的块地址的地址，并且步骤706包括发布块擦除命令和要擦除的最后一个块地址。对于块擦除操作的完成步骤710包括检查存储器设备的擦除状态，其结果可以是擦除故障或者成功擦除的指示。本领域内的普通技术人员可以理解一个存储块典型为存储器中可以一次擦除的最小单元。然而，存储块的部分可以如2007年7月18日提交的共有美国专利公开号2008-0219053所描述的进行擦除。从而，本实施例可以应用到美国专利公开号2008-0219053中描述的闪速存储器。
对于读出操作的完成步骤需要比编程和擦除操作更多的步骤。参考之前所描述的图16的流程图、图17的读出操作完成流程图和图18的对应所示读出序列来描述根据此处实施例的多平面读出操作的完整描述。在此例中，选择两个不同片中的两个平面用于从其中读出数据。在图16中开始，在步骤702存储器控制器检查最后一个平面/行地址是否准备好发布。由于第一地址要发布，方法进行到步骤704，其中第一多平面地址输入命令与行和平面地址一起发布。在图18中，示例多平面地址输入命令字节以十六进制格式示为01h，紧接着是三周期的行地址输入序列，其包括平面地址。在当前描述的例子中，选择平面2中的页面或者行。此时，行地址和平面地址被锁存在对应于平面2的译码电路中。返回图16的步骤702，第二和最后一个平面/行地址准备好提供，并且方法进行到步骤706，其中提供读出命令和五个周期的列和行地址输入序列。在图18中，示例多平面地址输入命令字节以十六进制格式示为00h，之后是五个周期的列和行地址输入序列。在地址发布之后提供读出确认命令30h。在此时描述的实施例中，选择平面4中的页面或者行。
因为页面读出命令发布，存储器设备的控制器电路开始内部操作，来读出来自平面2和4中所选页面的数据。更具体地，一旦完成用于最后一个地址的地址锁存周期，内部读出操作开始。所选择页面的数据同时被读取并且在小于tR的时间内传送到页面缓存器，其中tR是从单元阵列到页面缓存器的传送时间。注意到，tR是相同的与已经选择的平面的数量无关。
在图16中，存储器设备最终提供一个指示，诸如准备好/忙碌信号，在步骤708通知存储器控制器tR周期已结束并且数据已准备好从页面缓存器读出。现在，用于多平面读出操作的操作完成步骤710进入到图17的流程图。
图17的第一完成步骤712确定要读出的数据是否来自提供给存储器设备的最后一个平面地址，其对应于本例中的平面4。替代地，步骤712可以确定要读出的数据是否来自提供给存储器设备的第一平面地址。对于存储器设备来说，这两个不同的方案是设计选择，且这两者中任一均可使用。由于该条件满足，在步骤716发布突发数据读出命令并且保存在对应于平面4的页面缓存器中的数据从存储器设备读出。否则，如果数据是从之前寻址的平面读出的，则方法进行到步骤714，其中随机读出命令和列地址一起发布，其中列地址对应于数据要从其读出的页面缓存器中的特定位的位置。在此描述的例子中，随机读出命令用于启用存储器设备的译码电路来接收新的列地址，用于从对应页面缓存器读出数据。随后在步骤718，存储器控制器确定是否存在要从其读出数据的另一个平面。因为还要从平面2中读出数据，则方法返回步骤714，其中随机读出命令和新的列地址一起发布给存储器设备。在图18中随机读出命令示为05h，之后是两周期的列地址输入序列，并且以确认命令E0h结束。随后在步骤716产生突发数据读出，来从平面2读出数据。在步骤718，不存在要读出数据的其他平面，并且在步骤720结束读出操作。
现在参考图19和图20的所示序列提供根据此处描述实施例的多平面编程和擦除操作的简要示例描述。图19是编程具有四个平面的存储体的两个平面的序列说明。编程序列开始于多平面写数据输入命令81h，之后是五周期的列和行地址输入序列，之后是编程数据。在当前描述的例子中，编程数据载入对应于平面2的页面缓存器，并且平面2中的特定行被选择作为编程页面缓存器中数据的目标位置。要编程的第二和最后一个页面的地址通过发布页面编程命令80h、之后是五周期的列和行地址输入序列，再之后是进一步的编程数据来提供。在此处描述的实施例中，对于平面4选择不同于对于平面2的行地址，在进一步的编程数据之后是页面编程确认命令10h。一旦地址锁存已经完成，用于编程页面缓存器中数据的内部操作开始。载入平面2和平面4的页面缓存器的数据同时在小于tPROG的时间内被编程，tPROG是所消耗的页面编程时间。注意到，页面编程时间tPROG是相同的，与存储体中所选平面的数量无关。
图20是擦除具有四个平面的存储体的两个平面的块的序列。擦除序列开始于多平面地址输入命令01h，之后是三周期的行地址输入序列。在当前描述的例子中，行地址选择平面2的特定块。通过发布块擦除命令60h、之后是三周期的行地址输入序列来提供用于要擦除的第二和最后一个块的块地址。在此处描述的实施例中，对于平面4选择不同于对于平面2的行地址。在提供行地址之后是块擦除确认命令D0h。一旦地址锁存已经完成，用于擦除平面2和平面4的所选择块中的数据的内部操作开始。所选择块的数据同时在小于tBERS的时间内擦除，tBERS是块擦除时间。注意到，块擦除时间tBERS是相同的，与存储体中所选平面的数量无关。
从而，用于多存储体读取的电路和方法通过允许主机系统选择性配置用于存储器设备的每个存储体的页面尺寸，而向该主机系统提供全面的灵活性。在存储器设备上电时可以静态进行该配置，或者通过由存储器设备接收的命令来动态进行该配置。动态配置的优点在于基于提供到存储体的行地址存储体可以对存储体进行逻辑分区以具有不同的页面尺寸。图21和22是根据此处描述的实施例的具有四个平面的存储体的示例逻辑分区。
在图21中，存储体800包括位于两个片中的四个平面802、804、806和808，如图5、9、12中所示的示例实施例。此处描述的实施例的四个平面以对称分区方案布置。在对称分区方案中，每个平面具有相同的逻辑配置。更具体地，每个平面具有相同数量和物理位置的行，该行表示存储体的最小页面尺寸或者部分预定页面尺寸。如图21中所示，每个平面具有逻辑行分组810、812和814。这仅是许多可能组合的一个示例逻辑行配置。每个行分组包括一序列的行或者页面。在图21中所示示例映射中，设置行分组810使得每个平面提供用于存储体800的一个页面单元的最小页面尺寸，设置行分组812使得每个平面提供两个页面单元的页面的一半，设置行分组814使得每个平面提供四个平面单元的页面的四分之一。一旦存储器控制器得知该逻辑映射方案，则应用程序专用数据可以选择性编程到最合适的行分组。例如，由于行分组814的页面尺寸对于存储体800是最大的，则大的多媒体文件可编程到行分组814，小的数据文件可编程到行分组810，中等尺寸的数据文件可编程到行分组812。
图21还示出1、2和4个页面单元的页面尺寸的另一个特征。一个页面单元的页面尺寸具有多个存储块816(其中仅示出一个)，其中存储块尺寸由每个NAND单元串的字线数量和一个平面内的NAND单元串的数量来确定。两个页面单元的页面尺寸具有多个存储块818(其中仅示出一个)，并且每NAND单元串具有相同数量的字线。从而，存储块818由于其包括两个平面的NAND单元串，所以其尺寸两倍于存储块816。四个页面单元的页面尺寸具有存储块820，存储块820中每NAND单元串具有相同数量的字线。从而，存储块820由于其包括所有四个平面的NAND单元串，所以其尺寸两倍于存储块818且四倍于存储块816。
在图22中，存储体900包括位于两个片中的四个平面902、904、906和908，如图5、9、12中所示的示例实施例。此处描述的实施例的四个平面以不对称分区方案布置。在不对称分区方案中，逻辑行分组可以逐个平面地发生改变。例如在图22中，平面902和904具有逻辑行分组910和914，而平面902、904、906和908具有逻辑行分组914。但是平面906和908具有行分组918。从而，仅平面902和904可以提供单个页面单元的页面，而平面906和908不能提供任何单个页面单元的页面。而是，平面906和908被配置为与平面902和904相比提供更多数量的两个页面单元的页面。
虽然在图21和图22的示例分区方案中没有示出，但是具有三个页面单元的页面尺寸的行分组可以设为跨越三个平面。对于两个和三个页面单元的页面尺寸，不同的平面组合可以组合在一起，其中非邻接平面形成页面。从而，存储体的可配置页面尺寸允许对于不同应用有效使用可用的存储容量。
从而，之前描述的实施例允许在存储器设备的存储体中的应用程序专用的数据存储。为了最大化存储效率并且因此使得经受不必要的编程和擦除周期的存储器单元的数量最小化，可以将数据保存在设计为具有大于数据尺寸的最小页面尺寸的存储体的行中。此外，因为当页面尺寸增加时内部读出、编程和擦除时间保持大体不变，所以性能得到提高。已经提出用于存储器设备的电路实施例来示出逻辑译码操作如何使用配置数据动态或者静态进行设置的例子。已经说明了由用于控制具有这种电路的存储器设备的存储器控制器进行的存取操作，以示出用于存取由所配置的页面尺寸构成的各个平面的示例序列。
在之前描述中，出于解释的目的，为了提供对本发明的实施例的全面理解而描述了多个细节。但是，对于本领域内的普通技术人员显而易见的是本发明的实施例可以采用与已经描述的各种特定细节无关的不同形式。在一些实例中，还示出框图形式的公知的电结构和电路，这是为了不混淆本发明。
上述的本发明的实施例仅用于示例。对于本领域技术人员来说，在不脱离由所附的权利要求单独限定的本发明保护范围的前提下，可以实现特定实施例的替换、修改和变更。

Claims (27)

1.一种闪速存储器设备，包括：
具有多个平面的存储体，其中多个平面的每一个具有用于保存编程到对应平面的写数据的页面缓存器，所述页面缓存器保存来自对应平面的读出数据；和
页面尺寸配置器，用于在存储器操作期间响应于配置数据和地址数据来选择性地同时启用多个页面的组合。
2.权利要求1的闪速存储器设备，其中，所述多个平面的每一个包括用于驱动字线的专用行译码器。
3.权利要求1的闪速存储器设备，其中，所述多个平面被组织成片，其中每个片包括耦合到共享的行译码器的第一平面和第二平面，所述共享的行译码器用于驱动第一平面和第二平面中的字线。
4.权利要求3的闪速存储器设备，其中，所述每个片的共享的行译码器响应于行译码器使能信号来选择性驱动第一平面和第二平面中至少一个平面的字线。
5.权利要求4的闪速存储器设备，其中，所述共享的行译码器包括：
行驱动器，用于响应于第一输出电压选择性传递行驱动信号到第一平面的字线，并且响应于第二输出电压传递行驱动信号到第二平面的字线；
块译码器，用于响应于行译码器使能信号选择性提供主输出电压作为第一输出电压和第二输出电压。
6.权利要求4的闪速存储器设备，其中，所述页面尺寸配置器包括：
平面选择器，用于响应于平面使能信号和片使能信号提供行译码器使能信号到对应的共享的行译码器，和
配置译码器，用于译码平面地址来提供平面使能信号和用于译码片地址来提供片使能信号，所述平面使能信号和片使能信号具有响应于配置数据可配置的逻辑电平。
7.权利要求6的闪速存储器设备，其中，所述页面尺寸配置器还包括用于保存配置数据的配置寄存器。
8.权利要求6的闪速存储器设备，其中，所述平面选择器的每一个译码同样的平面使能信号和不同的片使能信号。
9.权利要求8的闪速存储器设备，其中，所述配置译码器包括：
通过配置数据的第一位启用的平面译码电路，用于译码平面地址并且用于驱动其中一个平面使能信号到有效逻辑电平，和
通过配置数据的第二位启用的片译码电路，用于译码片地址并且用于驱动其中一个片使能信号到有效逻辑电平。
10.权利要求9的闪速存储器设备，其中，所述平面译码电路在被配置数据的第一位停用时将平面使能信号驱至有效逻辑电平，并且片译码电路在被配置数据的第二位停用时将片使能信号驱至有效逻辑电平。
11.权利要求6的闪速存储器设备，其中，平面选择器的每一个译码不同对的平面使能信号和不同的片使能信号。
12.权利要求11的闪速存储器设备，其中，所述配置译码器包括：
平面译码电路，每一个平面译码电路接收配置数据的一位，用于译码所述平面地址，每个平面译码电路在被配置数据的对应一位启用时驱动每一个不同对的平面使能信号中的一个平面使能信号到有效逻辑电平，和
片译码电路，用于在被配置数据的另一位启用时用于译码片地址并且用于驱动其中一个片使能信号到有效逻辑电平。
13.权利要求4的闪速存储器设备，其中，所述存储体包括N个片，其中N是大于1的整数。
14.权利要求13的闪速存储器设备，其中，页面尺寸配置器包括：
N个平面选择器，用于响应于平面使能信号和N个片使能信号提供N对行译码器使能信号到对应的N个共享的行译码器，和
配置译码器，用于译码平面地址来提供平面使能信号和用于译码片地址来提供N个片使能信号，所述平面使能信号和N个片使能信号具有响应于配置数据可配置的逻辑电平。
15.权利要求14的闪速存储器设备，其中，配置译码器包括：
由配置数据的第一位启用的一个平面译码电路，用于译码平面地址并且用于驱动其中一个平面使能信号到有效逻辑电平，N个平面选择器的每一个接收同样的平面使能信号，和
由配置数据的第二位启用的片译码电路，用于译码片地址并且驱动N个片使能信号的其中一个到有效逻辑电平。
16.权利要求14的闪速存储器设备，其中，所述平面使能信号包括N对平面使能信号，并且配置译码器包括：
N个平面译码电路，每一个平面译码电路译码所述平面地址并且在被配置数据的对应一位启用时驱动N对平面使能信号的其中一个到有效逻辑电平，N个平面选择器中的每一个接收N对平面使能信号的其中一个，和
片译码电路，用于在被配置数据的另一位启用时译码片地址并且驱动N个片使能信号的其中一个到有效逻辑电平。
17.一种用于存取存储体的方法，该存储体具有M个平面，其中M是大于1的整数，该方法包括：
接收对应于页面尺寸的配置数据，其中页面尺寸对应于存储器操作期间同时存取的一个和M个平面之间；
使用配置数据逻辑配置译码电路；
响应于地址数据使用译码电路产生平面使能信号；和
响应于平面使能信号来启用行译码器电路，用于同时驱动1到M个平面的字线。
18.权利要求17的方法，其中，所述接收包括接收用于执行读出、编程和擦除操作的其中一个的命令，该命令包括对应于存储器操作的操作码和配置数据。
19.权利要求17的方法，其中，所述接收包括将配置数据载入配置寄存器。
20.权利要求19的方法，其中，所述载入包括在上电操作期间将配置数据载入配置寄存器。
21.权利要求19的方法，其中，所述载入包括将在包括用于执行存储器操作的操作码的命令之前或者之后接收的专用命令中提供的配置数据载入配置寄存器。
22.权利要求17的方法，其中，所述地址数据包括平面地址数据，并且所述逻辑地配置包括使用配置数据来启用平面译码电路来译码所述平面地址数据，并且所述产生包括对应于平面地址数据使用平面译码电路将所选择的平面使能信号驱至有效逻辑电平。
23.权利要求22的方法，其中，所述逻辑地配置包括禁止平面译码电路译码平面地址数据，并且所述产生包括驱动所有的平面使能信号到有效逻辑电平。
24.权利要求23的方法，其中，M个平面被组织成片，其中每个片包括共享行译码器电路的一对平面。
25.权利要求24的方法，其中，所述启用包括当片使能信号处于有效逻辑电平时响应于平面使能信号来提供行译码器使能信号到对应于每个片的行译码器电路。
26.权利要求25的方法，其中，所述地址数据包括片地址数据，所述逻辑地配置包括使用配置数据来启用片译码电路以译码片地址数据，并且所述产生包括使用片译码电路对应于片地址数据将所选择的片使能信号驱至有效逻辑电平。
27.权利要求26的方法，其中，所述逻辑地配置包括禁止片译码电路译码片地址数据，并且所述产生包括驱动所有的片使能信号到有效逻辑电平。
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