CN114078523A - 存储器系统和包括在其中的存储器装置的操作方法 - Google Patents

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Abstract

本申请公开了存储器系统和包括在其中的存储器装置的操作方法。一种存储器系统包括：包括具有多个平面的存储器单元阵列的多个存储器装置，所述多个存储器装置通过通道共同连接到存储控制器；超块，其包括所述多个存储器装置当中的至少两个存储器装置的平面中所包括的页；以及存储控制器，其向存储器装置发送指示对超块的操作的至少一个命令以及与命令对应的地址。各个存储器装置包括：外围电路，其用于对存储器单元阵列执行操作；组选择信号发生器，其用于输出指示构成超块的所述至少两个存储器装置的组选择信号；以及控制逻辑，其用于基于组选择信号来控制外围电路执行与命令对应的操作。

Description

存储器系统和包括在其中的存储器装置的操作方法
技术领域
本公开总体上涉及存储器系统，更具体地，涉及一种存储器系统以及包括在该存储器系统中的存储器装置的操作方法。
背景技术
存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可包括存储数据的存储器装置和控制存储器装置的存储控制器。存储器装置被分类为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是仅在供电时才存储数据的存储器装置，并且当供电中断时所存储的数据消失。易失性存储器装置可包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是即使当供电中断时数据也不消失的存储器装置。非易失性存储器装置可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)、闪存等。
发明内容
根据本公开的一方面，提供了一种存储器系统。该存储器系统可包括：包括具有多个平面的存储器单元阵列的多个存储器装置，所述多个存储器装置通过通道共同连接到存储控制器；超块，其包括所述多个存储器装置当中的至少两个存储器装置的平面中所包括的页；以及存储控制器，其被配置为向存储器装置发送指示对超块的操作的至少一个命令以及与命令对应的地址。
各个存储器装置可包括：外围电路，其被配置为对存储器单元阵列执行操作；组选择信号发生器，其被配置为输出指示构成超块的所述至少两个存储器装置的组选择信号；以及控制逻辑，其被配置为基于组选择信号来控制外围电路执行与命令对应的操作。
根据本公开的另一方面，可提供一种操作存储器装置的方法，该方法可包括以下步骤：从存储控制器接收组地址分配命令和第一组地址；作为对组地址分配命令的响应，将第一组地址存储在组地址寄存器中；从存储控制器接收组选择命令和第二组地址；作为对组选择命令的响应，基于通过比较第一组地址和第二组地址而获得的结果来生成组选择信号；从存储控制器接收指示对超块的操作的至少一个命令以及与命令对应的地址；以及基于组选择信号来执行与命令对应的操作。
存储器装置可包括多个平面并通过通道连接到存储控制器。
超块可包括通过通道共同连接到存储控制器的多个存储器装置当中的至少两个存储器装置的平面中所包括的页。
附图说明
现在将在下文参照附图描述实施方式的示例；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员传达实施方式的示例的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出根据本公开的实施方式的存储器系统的图。
图2是示出图1所示的存储控制器与存储器装置之间交换的信号的图。
图3是示出图1所示的存储器装置的图。
图4是示出图3所示的存储器单元阵列的实施方式的图。
图5是示出图4所示的存储块的图。
图6是示出图4所示的存储块三维配置的实施方式的图。
图7是示出图4所示的存储块三维配置的另一实施方式的图。
图8是示出图1所示的存储器装置中的多平面结构的图。
图9是示出根据本公开的实施方式的超块的概念图。
图10是示出读取图9所示的超块中所包括的页的读操作的时序图。
图11是示出将数据编程在图9所示的超块中所包括的页中的编程操作的时序图。
图12是示出通过使用组地址选择构成图9所示的超块的至少两个存储器装置来使命令传输最小化的概念的时序图。
图13是示出在如图12所示选择构成超块的至少两个存储器装置之后接收到读命令的情况的时序图。
图14是示出在如图12所示选择构成超块的至少两个存储器装置之后接收到编程命令的情况的时序图。
图15是示出图3所示的组选择信号发生器的图的示例。
图16是示出参照图9至图15描述的存储器装置的操作方法的流程图的示例。
图17是示出应用了图1所示的存储器系统的存储卡的图。
图18是示出应用了图1所示的存储器系统的SSD系统的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
实施方式提供了一种能够快速地对使用至少两个存储器装置配置的超块执行编程操作或读操作的存储器系统以及包括在该存储器系统中的存储器装置的操作方法。
图1是示出根据本公开的实施方式的存储器系统的图。
参照图1，存储器系统1000可包括存储数据的存储器装置1100和/或根据主机2000的请求控制存储器装置1100的存储控制器1200。
主机2000可使用诸如通用串行总线(USB)、串行AT附接(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方案中的至少一种来与存储器系统1000通信。
存储器装置1100可被实现为当供电中断时数据消失的易失性存储器装置或者即使当供电中断时也保留数据的非易失性存储器装置。存储器装置1100可在存储控制器1200的控制下执行编程操作、读操作或擦除操作。例如，在编程操作中，存储器装置1100可接收从存储控制器1200输入的命令、地址和数据，并且执行编程操作。在读操作中，存储器装置1100可接收从存储控制器1200输入的命令和地址，并且向存储控制器1200输出存储在与输入地址对应的位置(例如，物理地址)的数据。存储器装置1100是完全执行装置处理的单独集成芯片(IC)，并且可被指定为芯片或管芯。
存储器系统1000可包括多个存储器装置1100，并且这多个存储器装置可根据连接到存储控制器1200的通道被分组为多个存储器装置组1300。例如，存储器装置当中通过第一通道CH1连接到存储控制器1200的存储器装置可被指定为第一组GR1，存储器装置当中通过第二通道CH2连接到存储控制器1200的存储器装置可被指定为第二组GR2。尽管图1中示出了一个组包括多个存储器装置的情况，但是一个组可包括单个存储器装置1100。
存储控制器1200可控制存储器系统1000的总体操作，并且控制主机2000与存储器装置1100之间的数据交换。例如，当从主机2000接收到命令时，存储控制器1200可根据所接收的命令来控制连接到通道CH1至CHk中的每一个的存储器装置组1300。存储控制器1200可通过根据主机2000的请求控制连接到各个通道的存储器装置组1300来编程、读取或擦除数据。
图2是示出图1所示的存储控制器和存储器装置之间交换的信号的图。
参照图2，存储控制器1200和存储器装置1100可通过输入/输出焊盘DQ来交换命令、数据和/或地址。例如，输入/输出焊盘DQ可配置有8条线以发送/接收8比特数据，并且各条线可发送/接收1比特数据。
存储器装置1100可通过CE#焊盘接收芯片使能信号，通过WE#焊盘接收写使能信号，通过RE#焊盘接收读使能信号，通过ALE焊盘接收地址锁存使能信号，通过CLE焊盘接收命令锁存使能信号，并通过WP#焊盘接收写保护信号。
地址锁存使能信号可以是存储控制器1200用以指示存储器装置1100将通过输入/输出焊盘DQ提供给存储器装置1100的地址加载到地址寄存器的信号。芯片使能信号可以是存储控制器1200用以指示存储器装置1100启用或禁用一个或更多个存储器装置的信号。命令锁存使能信号可以是存储控制器1200用以指示存储器装置1100将通过输入/输出焊盘DQ提供给存储器装置1100的命令加载到命令寄存器的信号。读使能信号可以是存储控制器1200用以指示存储器装置1100将数据发送到存储控制器1200的信号。写使能信号可以是告知命令、地址和数据被传送的信号。
存储器装置1100可通过RB焊盘向存储控制器1200输出就绪-繁忙信号。就绪-繁忙信号可指示存储器装置1100的存储器阵列处于繁忙状态还是空闲状态。
尽管图2中示出了一个存储器装置110与存储控制器1200之间的连接关系，但是输入/输出焊盘DQ、CE#焊盘、WE#焊盘、RE#焊盘、ALE焊盘、CLE焊盘和WP#焊盘可形成通道CH1至CHk之一，并且存储器装置组1300之一可通过所形成的通道连接到存储控制器120。
因此，当存储控制器1200通过包括在一个通道中的输入/输出焊盘DP发送命令、数据和/或地址时，属于连接到对应通道的组的所有存储器装置1100或者存储控制器1200在连接到对应通道的组中选择的存储器装置1100可接收命令、数据和/或地址。例如，存储控制器1200可通过与第一通道CH1对应的输入/输出焊盘DQ向存储器装置1100发送状态读命令，并且连接到第一通道GR1的第一组GR1中的至少一个存储器装置可作为对状态读命令的响应将状态信息发送到输入/输出焊盘DQ。
图3是示出图1所示的存储器装置的图。
存储器装置1100可被实现为易失性存储器装置或非易失性存储器装置。例如，存储器装置1100可以是诸如动态随机存取存储器(DRAM)或静态RAM(SRAM)的易失性存储器装置和诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除ROM(EROM)、电可擦除ROM(EEROM)、铁磁ROM(FROM)、相变RAM(PRAM)、电阻RAM(RRAM)或闪存的非易失性存储器装置之一。在图3中，作为示例将示出非易失性存储器装置。
存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可包括外围电路200，外围电路200被配置为执行将数据存储在存储器单元阵列100中的编程操作、输出所存储的数据的读操作以及擦除所存储的数据的擦除操作。存储器装置1100可包括在存储控制器1200的控制下控制外围电路200的控制逻辑300。控制逻辑300可被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑300可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列100包括存储数据的多个存储器单元。例如，存储器单元阵列100可包括至少一个平面，并且平面可包括一个或更多个存储块。在实施方式中，平面可以是当执行编程操作、读操作或擦除操作时访问存储器区域的单位。各个存储块可包括多个存储器单元。包括多个平面的结构可被指定为多平面结构。存储器装置1100的操作所需的用户数据和信息可存储在存储块中。存储块可按二维或三维结构实现。具有二维结构的存储块可包括平行于基板布置的存储器单元，具有三维结构的存储块可包括垂直于基板层叠的存储器单元。
外围电路200可被配置为在控制逻辑300的控制下执行编程操作、读操作和擦除操作。例如，外围电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和电流感测电路260。
电压发生电路210可响应于从控制逻辑300输出的操作信号OP_CMD而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。例如，电压发生电路210可在控制逻辑300的控制下生成诸如编程电压、验证电压、通过电压、读电压和擦除电压的各种电压。
行解码器220可响应于从控制逻辑300输出的行地址RADD将操作电压Vop供应给连接到存储器单元阵列100的存储块当中的所选存储块的局部线LL。局部线LL可包括局部字线、局部漏极选择线和/或局部源极选择线。另外，局部线LL可包括连接到存储块的各种线，例如源极线。
页缓冲器组230可连接到与存储器单元阵列100的存储块连接的位线BL1至BLI。页缓冲器组230可包括连接到位线BL1至BLI的多个页缓冲器PB1至PBI。页缓冲器PB1至PBI可响应于从控制逻辑300输出的页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBI可暂时存储通过位线BL1至BLI接收的数据，或者在读操作或验证操作中感测位线BL1至BLI的电压或电流。
列解码器240可响应于从控制逻辑300输出的列地址CADD而在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器PB1至PBI交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可通过输入/输出焊盘DQ从控制器1200接收命令CMD、地址ADD和数据，并且通过输入/输出焊盘DQ将从存储器单元阵列100读取的数据输出到存储控制器1200。例如，输入/输出电路250可将从存储控制器1200接收的命令CMD和地址ADD传送至控制逻辑300，或者与列解码器240交换数据DATA。
在读操作或验证操作中，电流感测电路260可响应允许比特VRY_BIT<#>生成基准电流，并且通过将通过基准电流生成的基准电压与从页缓冲器组230接收的感测电压VPB进行比较来输出通过信号PASS或失败信号FAIL。
响应于通过CE#焊盘、WE#焊盘、RE#焊盘、ALE焊盘、CLE焊盘和WP#焊盘接收的信号，控制逻辑300可接收命令CMD和地址ADD。作为对控制逻辑300接收到命令CMD和地址ADD的响应，控制逻辑300可生成对外围电路200的控制信号并将所生成的控制信号输出到外围电路200。例如，控制信号可包括操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特VRY_BIT<#>中的至少一个。控制逻辑300可将操作信号OP_CMD输出到电压发生电路210，将行地址RADD输出到行解码器220，将页缓冲器控制信号PBSIGNALS输出到页缓冲器组230，并将允许比特VRY_BIT<#>输出到电流感测电路260。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL而确定验证操作通过还是失败。
存储器装置1100可包括生成组选择信号SGRP并将组选择信号SGRP输出到控制逻辑300的组选择信号发生器400以及存储组地址GADD的组地址寄存器500。
组地址GADD可以是共同分配给构成超块SBLK的至少两个存储器装置以对超块SBLK执行操作(例如，编程操作或读操作)的地址，超块SBLK配置有包括在所述至少两个存储器装置中的平面P1至P4中所包括的页。
此外，控制逻辑300可通过输入/输出电路250接收组地址分配命令D5h至AAh和组选择命令AAh，作为存储控制器1200发送给构成超块SBLK的至少两个存储器装置的命令。
控制逻辑300可将通过输入/输出电路250从存储控制器1200接收的组地址GADD存储在与组地址分配命令对应的组地址寄存器500中，生成与所存储的操作对应的信号，并将所生成的信号提供给组选择信号发生器400。
控制逻辑300可将与组选择命令一起接收的组地址与存储在组地址寄存器500中的组地址GADD进行比较，生成指示比较结果的信号，并将所生成的信号提供给组选择信号发生器400。
组选择信号发生器400可生成组选择信号SGRP作为指示构成超块SBLK的至少两个存储器装置的信号。例如，组选择信号发生器400可基于从存储控制器1200接收的组地址分配命令以及控制逻辑300根据组选择命令生成的信号来生成组选择信号SGRP(然而，信号可由除了控制逻辑300之外的另一独立信号发生电路生成)。
当从组选择信号发生器400输出组选择信号SGRP时，控制逻辑300可基于组选择信号SGRP来响应从存储控制器1200接收的命令，或者通过控制外围电路200来控制对页缓冲器组230的重置操作。
图4是示出图3所示的存储器单元阵列的实施方式的图。
参照图4，存储器单元阵列100可包括多个存储块BLK1至BLKz。各个存储块可具有三维结构。各个存储块可包括层叠在基板(未示出)上的多个存储器单元。多个存储器单元可沿着+X、+Y和+Z方向布置。
图5是示出图4所示的存储块的图。
参照图5，示例性地示出图4所示的多个存储块BLK1至BLKz当中的第一存储块BLK1。其它存储块BLK2至BLKz可具有与第一存储块BLK1相同的形式。
第一存储块BLK1可包括连接在位线BL1至BLI与源极线SL之间的多个单元串ST。例如，单元串ST可分别连接到位线BL1至BLI，并且共同连接到源极线SL。由于单元串ST彼此相似地配置，所以将作为示例描述单元串ST当中的连接到第一位线BL1的单元串ST。
单元串ST可包括在源极线SL与第一位线BL1之间彼此串联连接的源极选择晶体管SST、第一存储器单元F1至第n存储器单元Fn(n是正整数)和漏极选择晶体管DST。源极选择晶体管SST和漏极选择晶体管DST的数量不限于图5所示。源极选择晶体管SST可连接在源极线SL与第一存储器单元F1之间。第一存储器单元F1至第n存储器单元Fn可彼此串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。漏极选择晶体管DST可连接在第n存储器单元Fn与第一位线BL1之间。尽管图中未示出，虚设单元可进一步连接在存储器单元F1至Fn之间或源极选择晶体管SST与漏极选择晶体管DST之间。
包括在不同单元串ST中的源极选择晶体管SST的栅极可连接到源极选择线SSL，包括在不同单元串ST中的第一存储器单元F1至第n存储器单元Fn的栅极可连接到第一字线WL1至第n字线WLn，包括在不同单元串ST中的漏极选择晶体管DST的栅极可连接到漏极选择线DSL。连接到字线WL1至WLn中的每一条的一组存储器单元可被称为页PG。例如，包括在不同串中的存储器单元F1至Fn当中的连接到第一字线WL1的一组第一存储器单元F1可成为一个物理页PPG。编程操作和读操作可按物理页PPG单位执行。
图6是示出图4所示的存储块三维配置的实施方式的图。
参照图6，示例性地示出图4所示的多个存储块BLK1至BLKz当中的第一存储块BLK1。其它存储块BLK2至BLKz可具有与第一存储块BLK1相同的形式。
以三维结构实现的第一存储块BLK可在垂直方向(Z方向)上以I形形成在基板上，并且包括布置在位线BL与源极线SL之间的多个单元串ST。另选地，可形成阱来代替源极线SL。此结构也可被称为比特成本可扩展(BiCS)结构。例如，当源极线SL水平形成在基板上方时，具有BiCS结构的单元串ST可在垂直方向(Z方向)上形成在源极线SL上方。
例如，单元串ST可布置在第一方向(X方向)和第二方向(Y方向)上。单元串ST可包括层叠以彼此间隔开的源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL、字线WL和漏极选择线DSL的数量不限于图中所示，可根据存储器装置1100而改变。单元串ST可包括垂直穿透源极选择线SSL、字线WL和漏极选择线DSL的垂直沟道层CH以及与从漏极选择线DSL向上突出的垂直沟道层CH的顶部接触并且在第二方向(Y方向)上延伸的位线BL。存储器单元可形成在字线WL与垂直沟道层CH之间。接触插塞CT可进一步形成在位线BL与垂直沟道层CH之间。
图7是示出图4所示的存储块三维配置的另一实施方式的图。
参照图7，示例性地示出图4所示的多个存储块BLK1至BLKz当中的第一存储块BLK1。其它存储块BLK2至BLKz可具有与第一存储块BLK1相同的形式。
以三维结构实现的第一存储块BLK1可在垂直方向(Z方向)上以U形形成在基板上，并且包括连接在位线BL与源极线SL之间并形成一对的源极串ST_S和漏极串ST_D。源极串ST_S和漏极串ST_D可通过管栅极PG彼此连接，以构成U结构。管栅极PG可形成在管线PL中。更具体地，源极串ST_S可垂直形成在源极线SL与管线PL之间，并且漏极串ST_D可垂直形成在位线BL与管线PL之间。此结构也可被称为管形比特成本可扩展(P-BiCS)结构。
例如，漏极串ST_D和源极串ST_S可布置在第一方向(X方向)和第二方向(Y方向)上，并且沿着第二方向(Y方向)交替地布置。漏极串ST_D可包括层叠以彼此间隔开的字线WL和漏极选择线DSL以及垂直穿透字线WL和漏极选择线DSL的漏极垂直沟道层D_CH。源极串ST_S可包括层叠以彼此间隔开的字线和源极选择线SSL以及垂直穿透字线WL和源极选择线SSL的源极垂直沟道层S_CH。漏极垂直沟道层D_CH和源极垂直沟道层S_CH可通过管线PL中的管栅极PG彼此连接。位线BL可与从漏极选择线DSL向上突出的漏极垂直沟道层D_CH的顶部接触，并且在第二方向(Y方向)上延伸。
图8是示出图1所示的存储器装置中的多平面结构的图。
参照图8，存储器装置1100的存储器单元阵列100可包括多个平面P1至P4。例如，第一平面P1至第四平面P4可被包括在一个存储器装置1100中的存储器单元阵列100中。
第一平面P1至第四平面P4可分别连接到行解码器RD1至RD4和页缓冲器组PBG1至PBG4，并且彼此独立地操作。例如，第一平面P1可连接到第一行解码器RD1和第一页缓冲器组PBG1以进行操作，第二平面P2可连接到第二行解码器RD2和第二页缓冲器组PBG2以进行操作，第三平面P3可连接到第三行解码器RD3和第三页缓冲器组PBG3以进行操作，第四平面RD4可连接到第四行解码器RD4和第四页缓冲器组PBG4以进行操作。
作为示例将描述读操作。第一行解码器RD1至第四行解码器RD4中的每一个可响应于所接收的行地址将读电压施加到第一平面P1至第四平面P4中的每一个中的所选存储块。第一页缓冲器组PBG1至第四页缓冲器组PBG4可通过感测连接到第一平面P1至第四平面P4的位线的电压或电流来暂时存储读取的数据。当第一平面P1至第四平面P4的感测操作全部完成时，暂时存储在第一页缓冲器组PBG1至第四页缓冲器组PBG4中的读取数据可通过输入/输出电路250依次输出。例如，在首先输出第一页缓冲器组PBG1的读取数据之后，可依次输出第二页缓冲器组PBG2至第四页缓冲器组PBG4的读取数据。
如图8所示，包括多个平面P1至P4的存储器装置1100可对位于不同平面中的块或页同时(或并行)执行读操作、编程操作或擦除操作。例如，控制逻辑300可执行同时(或时间上交叠地)读取位于不同平面中的页的平面交织操作。本文中针对发生使用的词语“同时”和“同时地”意指发生在交叠的时间间隔上进行。例如，如果第一发生在第一时间间隔内进行并且第二发生同时在第二时间间隔内进行，则第一间隔和第二间隔彼此至少部分地交叠，使得存在第一发生和第二发生均进行的时间。
此外，控制逻辑300可包括分别与平面P1至P4对应的独立控制逻辑CL1至CL4以执行平面交织操作。例如，第一控制逻辑CL1可控制对第一平面P1的操作，第二控制逻辑CL2可控制对第二平面P2的操作，第三控制逻辑CL3可控制对第三平面P3的操作，第四控制逻辑CL4可控制对第四平面P4的操作。因此，第一行解码器RD1至第四行解码器RD4和第一页缓冲器PBG1至第四页缓冲器PBG4可分别由第一控制逻辑CL1至第四控制逻辑CL4独立地控制。另外，第一控制逻辑CL1至第四控制逻辑CL4中的至少一些或全部可被集成，使得一个控制逻辑控制两个或更多个平面。
图9是示出根据本公开的实施方式的超块的概念图。
参照图9，存储器装置1100可通过一个第一通道CH1连接到存储控制器1200。例如，第一存储器装置LUN1、第二存储器装置LUN2、第三存储器装置LUN3和第四存储器装置LUN4可通过第一通道CH1连接到存储控制器1200。
此外，两个或更多个存储器装置具有的多个平面P1至P4中所包括的页可构成一个超块SBLK。例如，属于第一存储器装置LUN1和第二存储器装置LUN2的第一平面P1至第四平面P4的第i(i是1或更大的自然数)块中所包括的第一页page 1可被配置为一个超块SBLK[i1]，属于第一存储器装置LUN1和第二存储器装置LUN2的第一平面P1至第四平面P4的第i块中所包括的第k(k是2或更大的自然数)页page k可被配置为一个超块SBLK[ik]。
类似于第一存储器装置LUN1和第二存储器装置LUN2，属于第三存储器装置LUN3和第四存储器装置LUN4的第一平面P1至第四平面P4的第j(j是1或更大的自然数)中所包括的第一页page 1可被配置为一个超块SBLK[j1]，属于第三存储器装置LUN3和第四存储器装置LUN4的第一平面P1至第四平面P4的第j块中所包括的第k(k是2或更大的自然数)页page k可被配置为一个超块SBLK[jk]。
包括在一个超块SBLK中的各个页可具有相同的列地址和相同的行地址。例如，构成超块SBLK[i1]的第一页page 1可在各个平面中具有相同的列地址和相同的行地址。类似地，构成超块SBLK[ik]的第k页page k可在各个平面中具有相同的列地址和相同的行地址。
此外，当对以属于两个或更多个存储器装置的平面P1至P4的页配置的超块SBLK执行编程操作或读操作时，可请求存储控制器1200向各个存储器装置发送编程命令或读命令。
例如，当第一存储器装置LUN1和第二存储器装置LUN2中的每一个如图9所示包括四个平面P1至P4时，存储控制器1200可向第一存储器装置LUN1发送分别与平面P1至P4对应的四个编程命令(或读命令)，并且向第二存储器装置LUN2发送分别与平面P1至P4对应的四个编程命令(或读命令)以指示对使用第一存储器装置LUN1和第二存储器装置LUN2配置的超块SBLK[i1]至SBLK[ik]的编程操作(或读操作)。
如上所述，当存储控制器1200向第一存储器装置LUN1和第二存储器装置LUN2发送多个命令以指示对一个超块SBLK的编程操作(或读操作)时，存储控制器1200可通过第一存储器装置LUN1和第二存储器装置LUN2用来共同连接的第一通道CH1的输入/输出焊盘DQ来发送命令。因此，存储控制器1200可通过第一通道CH1的输入/输出焊盘DQ依次发送与第一存储器装置LUN1对应的编程命令和与第二存储器装置LUN2对应的编程命令。
尽管图9中示出使用两个存储器装置LUN1和LUN2或LUN3和LUN4配置一个超块SBLK的情况，但本公开不限于此。例如，一个超块SBLK可使用通过公共通道连接的至少两个存储器装置来配置。
图10是示出读取图9所示的超块中所包括的页的读操作的时序图。
参照图10，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ依次发送指示读取包括在超块SBLK[i1]中的页的读命令。
例如，为了指示第一存储器装置LUN1对超块SBLK[i1]执行读操作，存储控制器1200可将分别与构成超块SBLK[i1]的第一存储器装置LUN1的平面P1至P4对应的读命令与地址Addr一起依次发送到第一通道CH1的输入/输出焊盘DQ。
地址Addr可包括指示连接到第一通道CH1的存储器装置LUN1至LUN4之一的管芯地址LUNADD、指示各个存储器装置的平面P1至P4之一的平面地址PADD以及指示包括在平面之一中的页的列地址CADD和行地址RADD。
具体地，例如，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第一存储器装置LUN1的管芯地址LUNADD、指示第一平面P1的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr以及读命令00h-32h。另外，存储器装置1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第一存储器装置LUN1的管芯地址LUNADD、指示第二平面P2的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr以及读命令00h-32h。另外，存储器装置1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第一存储器装置LUN1的管芯地址LUNADD、指示第三平面P3的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr以及读命令00h-32h。另外，存储器装置1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第一存储器装置LUN1的管芯地址LUNADD、指示第四平面P4的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr以及最后命令00h-30h。
由于包括在存储控制器1200所发送的四个地址Addr中的管芯地址LUNADD指示第一存储器装置LUN1，所以第一存储器装置LUN1可根据发送到第一通道CH1的输入/输出焊盘DQ的四个读命令00h-32h和00h-30h来执行操作。
每当第一存储器装置LUN1通过第一通道CH1的输入/输出焊盘DQ接收到存储控制器1200所发送的三个读命令00h-32h时，第一存储器装置LUN1可将对第一平面P1的第一页page 1的读操作、对第二平面P2的第一页page 1的读操作和对第三平面P3的第一页page 1的读操作依次排队。当第一存储器装置LUN1接收到最后读命令00h-30h时，第一存储器装置LUN1可对第一平面P1至第三平面P3的第一页page 1执行排队的读操作并对第四平面P4的第一页page 1执行由最后读命令00h-30h指示的读操作。
例如，第一存储器装置LUN1可使用平面交织方法读取第一平面P1至第四平面P4的第一页page 1，并且将读取的数据存储在连接到各个平面的页缓冲器组230中。例如，第一存储器装置LUN1可将读取的数据存储在页缓冲器组230中所包括的高速缓存寄存器(未示出)中。
存储在各个平面的页缓冲器组230中的数据可作为对通过RE#焊盘发送到第一存储器装置LUN的读使能信号的响应而被依次发送到存储控制器1200。
此外，由于超块SBLK[i1]包括第二存储器装置LUN2的平面P1至P4中所包括的第一页page 1，所以存储控制器1200也可通过第一通道CH1的输入/输出焊盘DQ向第二存储器装置LUN2发送四个读命令。
例如，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第二存储器装置LUN2的管芯地址LUNADD、指示第一平面P1的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr以及读命令00h-32h。另外，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第二存储器装置LUN2的管芯地址LUNADD、指示第二平面P2的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr以及读命令00h-32h。另外，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第二存储器装置LUN2的管芯地址LUNADD、指示第三平面P3的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr以及读命令00h-32h。另外，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第二存储器装置LUN2的管芯地址LUNADD、指示第四平面P4的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr以及最后读命令00h-30h。
即，存储控制器1200可发送分别与构成一个超块SBLK的至少两个存储器装置的平面对应的读命令，以读取包括在一个超块SBLK中的页。例如，如图9所示，当一个超块配置有四个平面和两个存储器装置时，存储控制器1200可发送八个读命令以读取包括在一个超块中的页。
图11是示出将数据编程在图9所示的超块中所包括的页中的编程操作的时序图。
参照图11，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ依次发送指示将数据编程在超块SBLK[i1]中所包括的页中的编程命令。
例如，为了执行将数据编程在超块SBLK[i1]中的编程操作，存储控制器1200可依次向第一通道CH1的输入/输出焊盘DQ发送分别与构成超块SBLK[i1]的第一存储器装置LUN1的平面P1至P4对应的编程命令以及地址Addr和数据D1至Dn。
地址Addr可包括指示连接到第一通道CH1的存储器装置LUN1至LUN4之一的管芯地址LUNADD、指示各个存储器装置的平面P1至P4之一的平面地址PADD以及指示包括在平面之一中的页的列地址CADD和行地址RADD。
数据D1至Dn可以是要存储在地址Addr所指示的存储器单元中的数据。
例如，参照图11，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第一存储器装置LUN1的管芯地址LUNADD、指示第一平面P1的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr和数据D1至Dn以及编程命令80h-11h。
另外，尽管图11中省略，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第一存储器装置LUN1的管芯地址LUNADD、指示第二平面P2的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr和数据D1至Dn以及编程命令80h-11h。另外，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第一存储器装置LUN1的管芯地址LUNADD、指示第三平面P3的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr和数据D1至Dn以及编程命令80h-11h。
另外，参照图11，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第一存储器装置LUN1的管芯地址LUNADD、指示第四平面P4的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr和数据D1至Dn以及最后编程命令80h-10h。
由于包括在存储控制器1200所发送的四个地址Addr中的管芯地址LUNADD指示第一存储器装置LUN1，所以第一存储器装置LUN1可根据发送到第一通道CH1的输入/输出焊盘DQ的四个编程命令80h-11h和80h-10h来执行操作。
每当第一存储器装置LUN1接收到存储控制器1200通过第一通道CH1的输入/输出焊盘DQ发送的三个编程命令80h-11h和数据D1至Dn时，第一存储器装置LUN1可将所接收的数据存储在与平面地址PADD对应的平面的页缓冲器组230中。当第一存储器装置LUN1接收到最后编程命令80h-10h和数据D1至Dn时，第一存储器装置LUN1可将与最后编程命令80h-10h一起接收的数据D1至Dn存储在第四平面P4的页缓冲器组230中，然后将分别存储在第一平面P1至第四平面P4的页缓冲器组230中的数据同时(或时间上交叠地)存储(或编程)在第一平面P1至第四平面P4中所包括的存储器单元中。
此外，第一存储器装置LUN1可在与从接收到地址Addr到接收到数据D1至Dn的时段对应的数据加载时段tADL中对连接到与平面地址PADD对应的平面的页缓冲器组230执行重置操作(或初始化操作)。即，第一存储器装置LUN1可在新数据D1至Dn被存储在页缓冲器组230中之前对连接到与平面地址PADD对应的平面的页缓冲器组230执行重置操作，以使得包括在页缓冲器组230中的高速缓存寄存器被重置。
此外，由于超块SBLK[i1]包括第二存储器装置LUN2的平面P1至P4中所包括的第一页page 1，所以存储控制器1200也可通过第一通道CH1的输入/输出焊盘DQ向第二存储器装置LUN2发送四个读命令和数据。
例如，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第二存储器装置LUN2的管芯地址LUNADD、指示第一平面P1的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr和数据D1至Dn以及编程命令80h-11h。
另外，尽管图11中省略，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第二存储器装置LUN2的管芯地址LUNADD、指示第二平面P2的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr和数据D1至Dn以及编程命令80h-11h。另外，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第二存储器装置LUN2的管芯地址LUNADD、指示第三平面P3的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr和数据D1至Dn以及编程命令80h-11h。
另外，参照图11，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送包括指示第二存储器装置LUN2的管芯地址LUNADD、指示第四平面P4的平面地址PADD以及指示第一页page 1的列地址CADD和行地址RADD的地址Addr和数据D1至Dn以及最后编程命令80h-10h。
即，存储控制器1200可发送分别与构成一个超块SBLK的至少两个存储器装置的平面对应的编程命令，以将数据存储在一个超块SBLK中所包括的页中。例如，如图9所示，当一个超块配置有四个平面和两个存储器装置时，存储控制器1200可发送八个读命令，以将数据存储在一个超块中所包括的页中。
图12是示出通过使用组地址选择构成图9所示的超块的至少两个存储器装置来使命令传输最小化的概念的时序图。
在图10所示的读命令的情况下，分别与构成超块SBLK的存储器装置的平面对应的读命令可被发送到一个通道的输入/输出焊盘DQ。因此，多个命令将被依次发送到一个通道以读取一个超块SBLK，这可导致通道瓶颈。因此，可能需要通过仅发送最小数量的读命令来对超块SBLK执行读操作，以解决通道瓶颈。
另外，在图11所示的各个编程命令的情况下，可在与从接收到地址Addr到接收到数据D1至Dn的时段对应的数据加载时段tADL中对连接到与平面地址PADD对应的平面的页缓冲器组230执行重置操作(或初始化操作)。即，当发出八次编程命令时，有必要确保八个数据加载时段tADL。为了减小数据加载时段tADL，当发出第一编程命令时，对连接到构成超块的各个存储器装置的平面的所有页缓冲器组230同时执行重置操作，以使得根据其它编程命令的数据加载时段tADL可被省略。本文中针对发生使用的词语“同时”和“同时地”意指发生在交叠的时间间隔上进行。例如，如果第一发生在第一时间间隔内进行并且第二发生同时在第二时间间隔内进行，则第一间隔和第二间隔彼此至少部分地交叠，使得存在第一发生和第二发生均进行的时间。
根据用于解决通道瓶颈并减小数据加载时段的实施方式，存储控制器1200可向构成超块SBLK的至少两个存储器装置分配相同的组地址GADD，并且使用组地址GADD来选择构成超块SBLK的至少两个存储器装置。
所选择的至少两个存储器装置可响应于读命令而执行与读命令对应的读操作，而不管任何管芯地址LUNADD。另外，所选择的至少两个存储器装置可响应于读命令而对构成超块SBLK的所有平面执行与读命令对应的读操作，而不管任何平面地址PADD。
另外，所选择的至少两个存储器装置可响应于第一编程命令对连接到构成超块SBLK的所有平面P1至P4的所有页缓冲器组230同时执行重置操作。另外，作为对第一编程命令之后的编程命令的响应，所选择的至少两个存储器装置可省略数据加载时段tADL(即，省略对页缓冲器组230的重置操作)。
在图12所示的时序图中，尽管输出高电平信号被表示为输出(或启用)信号，输出低电平信号被表示为不输出任何信号，但是应该理解，这仅是为了描述方便。例如，相反，输出低电平信号可被表示为输出信号。另外，可解释为高电平信号和低电平信号表示相对大小(例如，电压的相对大小)。
例如，参照图12，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送用于向构成超块SBLK[i1]的第一存储器装置LUN1和第二存储器装置LUN2分配组地址GADD的组地址分配命令D5h-AAh。
首先，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送组地址分配命令D5h-AAh和指示第一存储器装置LUN1的管芯地址LUNADD1，并且向第一通道CH1的输入/输出焊盘DQ发送要分配给第一存储器装置LUN1的组地址GADD。
与管芯地址LUNADD1对应的第一存储器装置LUN1或第一存储器装置LUN1的控制逻辑300可将组地址GADD存储在其组地址寄存器500中，并且响应于发送到输入/输出焊盘DQ的组地址分配命令D5h-AAh而输出高电平组分配使能信号GRPEN1。
存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送组地址分配命令D5h-AAh和指示第二存储器装置LUN2的管芯地址LUNADD2，并且向第一通道CH1的输入/输出焊盘DQ发送要分配给第二存储器装置LUN2的组地址GADD。
与管芯地址LUNADD2对应的第二存储器装置LUN2或第二存储器装置LUN2的控制逻辑300可将组地址GADD存储在其组地址寄存器500中，并且响应于发送到输入/输出焊盘DQ的组地址分配命令D5h-AAh而输出高电平组分配使能信号GRPEN2。
第三存储器装置LUN3和第四存储器装置LUN4连接到第一通道CH1，但是没有任何分配的组地址GADD要存储在其中。因此，第三存储器装置LUN3和第四存储器装置LUN4可不输出高电平组分配使能信号GRPEN3和GRPEN4。
在组地址GADD被分配给构成超块SBLK[i1]的第一存储器装置LUN1和第二存储器装置LUN2之后，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送用于选择构成超块SBLK[i1]的第一存储器装置LUN1和第二存储器装置LUN2的组选择命令AAh以及组地址GADD。
作为对控制逻辑300接收到组选择命令AAh的响应，连接到第一通道CH1的第一存储器装置LUN1至第四存储器装置LUN4的控制逻辑300可输出高电平第一组启用信号GRPACT1至GRPACT4。
另外，连接到第一通道CH1的第一存储器装置LUN1至第四存储器装置LUN4的控制逻辑300可将与组选择命令AAh一起发送的组地址GADD与存储在第一存储器装置LUN1至第四存储器装置LUN4的组地址寄存器500中的组地址GADD进行比较。第一存储器装置LUN1和第二存储器装置LUN2的控制逻辑300可基于比较结果确定两个组地址GADD相同，并且生成第二组启用信号GADDSIG(参见图15)。此外，由于第三存储器装置LUN3和第四存储器装置LUN4的组地址寄存器500中未存储任何组地址GADD，所以第三存储器装置LUN3和第四存储器装置LUN4的控制逻辑300可确定两个组地址GADD彼此不同，并且可不输出第二组启用信号GADDSIG(参见图15)。
接下来，第一存储器装置LUN1至第四存储器装置LUN4的组选择信号发生器400可基于第一组启用信号GRPACT、第二组启用信号GADDSIC和组分配使能信号GRPEN来输出组选择信号GRPSEL。
例如，第一存储器装置LUN1和第二存储器装置LUN2的组选择信号发生器400可基于高电平第一组启用信号GRPACT1和GRPACT2、高电平第二组启用信号以及高电平组分配使能信号GRPEN1和GRPEN2来输出高电平组选择信号GRPSEL1和GRPSEL2。这里输出的高电平组选择信号GRPSEL1和GRPSEL2可分别由第一存储器装置LUN1的控制逻辑300和第二存储器装置LUN2的控制逻辑300接收。
然而，基于低电平组分配使能信号GRPEN3和GRPEN4和/或低电平第二组启用信号，第三存储器装置LUN3和第四存储器装置LUN4的组选择信号发生器400可不输出高电平组选择信号GRPSEL3和GRPSEL4。
最后，基于高电平组选择信号GRPSEL，第一存储器装置LUN1的控制逻辑300和第二存储器装置LUN2的控制逻辑300可响应于编程命令(或读命令)执行与通过第一通道CH1发送的编程命令(或读命令)对应的编程操作(或读操作)。
图13是示出在如图12所示选择构成超块的至少两个存储器装置之后接收到读命令的情况的时序图。
在从图12中的第一存储器装置LUN1和第二存储器装置LUN2的组选择信号发生器400输出高电平组选择信号GRPSEL1和GRPSEL2之后，可接收到读命令。例如，参照图13，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送读命令00h-30h和地址Addr。
如图10和图11中描述的，地址Addr可包括指示连接到第一通道CH1的存储器装置LUN1至LUN4之一的管芯地址LUNADD、指示各个存储器装置的平面P1至P4之一的平面地址PADD以及指示包括在平面之一中的页的列地址CADD和行地址RADD。
作为对第一存储器装置LUN1和第二存储器装置LUN2的控制逻辑300接收到高电平组选择信号GRPSEL1和GRPSEL2的响应，第一存储器装置LUN1和第二存储器装置LUN2的控制逻辑300响应读命令00h-30h，而不管包括在地址Addr中的管芯地址LUNADD如何，以使得第一存储器装置LUN1和第二存储器装置LUN2的控制逻辑300可通过控制外围电路200来执行与发送到输入/输出焊盘DQ的读命令00h-30h对应的读操作。即，尽管包括在地址Addr中的管芯地址LUNADD指示第一存储器装置LUN1，但是接收到高电平组选择信号GRPSEL2的第二存储器装置LUN2的控制逻辑300可执行与读命令00h-30h对应的读操作。
作为对第一存储器装置LUN1和第二存储器装置LUN2的控制逻辑300接收到高电平组选择信号的响应，第一存储器装置LUN1和第二存储器装置LUN2的控制逻辑300可对构成超块SBLK的所有第一平面P1至第四平面P4执行与读命令00h-30h对应的读操作，而不管包括在地址Addr中的平面地址PADD如何。例如，第一存储器装置LUN1和第二存储器装置LUN2的各个控制逻辑300可通过控制外围电路200来读取第一存储器装置LUN1和第二存储器装置LUN2的第一平面P1至第四平面P4中的每一个中的由包括在地址Addr中的列地址CADD和行地址LADD指示的第一页page 1，并且将读取的数据存储在连接到各个平面的页缓冲器组230中。读取第一存储器装置LUN1和第二存储器装置LUN2的平面P1至P4中的第一页page 1的操作可在4平面读时段tRMP期间执行。
此外，由于第三存储器装置LUN3和第四存储器装置LUN4的控制逻辑300接收到低电平组选择信号，所以第三存储器装置LUN3和第四存储器装置LUN4的控制逻辑300可如图10中所述操作。即，仅当与读命令00h-30h一起发送的管芯地址LUNADD指示第三存储器装置LUN3和第四存储器装置LUN4中的每一个时，第三存储器装置LUN3和第四存储器装置LUN4的各个控制逻辑300可读取与平面地址PADD对应的平面的页。
如上所述，当如图12所示选择构成超块的至少两个存储器装置时，可使用一个读命令00h-30h对构成超块SBLK[i1]的存储器装置LUN1和LUN2的所有平面P1至P4执行读操作。即，由于在读取一个超块SBLK时发出一次读命令00h-30h，所以可解决通道瓶颈，并且命令处理时间可减少。
图14是示出在如图12所示选择构成超块的至少两个存储器装置之后接收到编程命令的情况的时序图。
在从图12中的第一存储器装置LUN1和第二存储器装置LUN2的组选择信号发生器400输出高电平组选择信号GRPSEL1和GRPSEL2之后，可接收第一编程命令。例如，参照图14，存储控制器1200可向第一通道CH1的输入/输出焊盘DQ发送第一编程命令80h-11h、地址Addr和数据D1至Dn。
作为对第一存储器装置LUN1和第二存储器装置LUN2的控制逻辑300接收到高电平组选择信号GRPSEL1和GRPSEL2的响应，第一存储器装置LUN1和第二存储器装置LUN2的控制逻辑300可响应于第一编程命令80h-11h而对连接到构成超块SBLK的所有平面P1至P4的所有页缓冲器组230执行重置操作。例如，当检查出已接收到第一编程命令80h-11h的前端命令80h时，第一存储器装置LUN1和第二存储器装置LUN2的控制逻辑300可立即在重置时段tPBRST期间对连接到构成超块SBLK的所有平面P1至P4的所有页缓冲器组230执行重置操作。即，由于可开始对连接到构成超块SBLK的所有平面P1至P4的所有页缓冲器组230的重置操作而无需参考地址Addr，所以重置操作可快速地结束。因此，可设定比图11所示的数据加载时段tADL短的数据加载时段tADL2。
数据D1至Dn可被存储在连接到第一存储器装置LUN1至第四存储器装置LUN4当中的由地址Addr指示的存储器装置的平面的页缓冲器组230中。例如，数据D1至Dn可被存储在连接到第一存储器装置LUN1的第一平面P1的页缓冲器组230中。
当存储控制器1200在第一编程命令80h-11h、地址Addr和数据D1至Dn之后向第一通道CH1的输入/输出焊盘DQ发送编程命令80h-11h(自第二编程命令的编程命令)(未示出)时，对连接到与地址Addr对应的存储器装置的平面的页缓冲器组230的所有重置操作可被省略(由于作为对第一编程命令的响应对与超块SBLK对应的所有页缓冲器组230的重置操作)。即，存储控制器1200可向输入/输出焊盘DQ发送地址Addr，并且在数据加载时段tADL2期间没有延迟地立即向输入/输出焊盘DQ发送数据D1至Dn。甚至响应于第一编程命令80h-11h之后的编程命令80h-11h(自第二编程命令的编程命令)(未示出)，数据D1至Dn可被存储在连接到第一存储器装置LUN1至第四存储器装置LUN4当中的由地址Addr指示的存储器装置的平面的页缓冲器组230中。
此外，当存储控制器1200向第一通道CH1的输入/输出焊盘DQ发送最后编程命令80h-10h、地址Addr和数据D1至Dn时，数据D1至Dn可被存储在连接到第一存储器装置LUN1至第四存储器装置LUN4当中的由地址Addr指示的存储器装置的平面的页缓冲器组230中。随后，从第一编程命令80h-11h到最后编程命令80h-10h存储在与地址Addr对应的页缓冲器组230中的数据可分别被存储在由包括在地址Addr中的列地址CADD和行地址RADD指示的页中。
图15是示出图3所示的组选择信号发生器的图的示例。
参照图15，组选择信号发生器400可包括：第一信号发生器410，其作为对指示接收到组选择命令AAh的命令接收信号ACCMDSIG的响应输出第一组启用信号GRPACT；以及第二信号发生器420，其作为对第一组启用信号GRPACT、第二组启用信号GADDSIG和组分配使能信号GRPEN的响应输出组选择信号GRPSEL。
第二组启用信号GADDSIG可指示存储在组地址寄存器500中的组地址和与组选择命令AAh一起接收的组地址相同。
组分配使能信号GRPEN可指示已接收到组地址GADD。
第一信号发生器410可包括：第一复用器411，其基于供应给CLE焊盘的命令锁存使能信号选择并输出命令接收信号ACCMDSIG和第一组启用信号GRPACT之一；第二复用器412，其基于供应给ALE焊盘的地址锁存使能信号选择并输出第一复用器411的输出和低电平信号0之一；以及第一触发器413，其根据通过WE#焊盘供应的写使能信号的时钟CLK来输出第二复用器412的输出。第一触发器413的输出可以是第一组启用信号GRPACT。
第一触发器413可以是D触发器。另外，第一触发器413可根据起始脉冲信号SPLS而重置。例如，起始脉冲信号SPLS可以是在图3所示的读命令00h-30h和地址Addr全部被接收之后或者在图14所示的最后读命令80h-10h、地址Addr和数据D1至Dn全部被接收之后短时间段出现的高电平信号。
第二信号发生器420可包括：第一与门421，其对第二组启用信号GADDSIG和组分配使能信号GRPEN执行逻辑与运算，然后输出逻辑与运算的结果；第二与门422，其对通过ALE焊盘供应的第一组启用信号GRPACT和地址锁存使能信号执行逻辑与运算，然后输出逻辑与运算的结果；第三复用器423，其基于第二与门422的输出来输出从第一与门421的输出和组选择信号GRPSEL中选择的信号；以及第二触发器424，其根据通过WE#焊盘供应的写使能信号的时钟CLK来输出第三复用器423的输出。第二触发器424的输出可以是组选择信号GRPSEL。第二触发器424可以是D触发器。另外，第二触发器424可根据起始脉冲信号SPLS来重置。
起始脉冲信号SPLS、命令接收信号ACCMDSIG、第二组启用信号GADDSIG和组分配使能信号GRPEN可由控制逻辑300或单独的信号发生电路生成。
图16是示出参照图9至图15描述的存储器装置的操作方法的流程图的示例。
参照图16，操作存储器装置的方法可包括：步骤S100，从存储控制器接收组地址分配命令和第一组地址；步骤S110，作为对组地址分配命令的响应，将第一组地址存储在组地址寄存器中；步骤S120，从存储控制器接收组选择命令和第二组地址；步骤S130，作为对组选择命令的响应，基于通过比较第一组地址和第二组地址而获得的结果来生成组选择信号；步骤S140，从存储控制器接收指示对超块的操作的至少一个命令以及与命令对应的地址；以及步骤S150，基于组选择信号来执行与命令对应的操作。
超块可包括通过一个通道共同连接到存储控制器的多个存储器装置当中的至少两个存储器装置的平面中所包括的页。
命令可包括读命令。
执行操作的步骤S150可包括基于组选择信号通过响应读命令来执行与读命令对应的读操作的步骤。
执行读操作的步骤可包括基于组选择信号对包括在超块中的平面执行与读命令对应的读操作的步骤。
第一组地址可以是针对各自包括超块中所包括的页的至少两个存储器装置共同分配的地址。
从存储控制器接收组选择命令和第二组地址的步骤S120可包括生成指示已接收到组选择命令的第一组启用信号的步骤。
生成组选择信号的步骤S130可包括生成指示第一组地址和第二组地址相同的第二组启用信号的步骤。
将第一组地址存储在组地址寄存器中的步骤S110还可包括生成指示已分配组地址的组分配使能信号的步骤。
在生成组选择信号的步骤S130中，可基于第一组启用信号、第二组启用信号和组分配使能信号来生成组选择信号。
命令可包括编程命令。
接收至少一个命令以及与命令对应的地址的步骤S140可包括接收编程命令并在接收地址之前对连接到构成超块的平面的存储器缓冲器组执行重置操作的步骤。
另外，应该解释为操作存储器装置的方法包括参照图12至图15描述的存储器装置1100的操作。
图17是示出应用了图1所示的存储器系统的存储卡的图。
参照图17，存储器系统可包括主机2000和存储卡70000。
存储卡70000可被实现为智能卡。存储卡70000可包括存储器装置1100、存储控制器1200和卡接口7100。
存储控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是安全数字(SD)接口或多媒体卡(MMC)接口，但本公开不限于此。
卡接口7100可根据主机2000的协议来对主机2000与存储控制器1200之间的数据交换进行接口。在一些实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可意指能够支持主机2000所使用的协议的硬件、嵌入在硬件中的软件或者信号传输方法。
图18是示出应用了图1所示的存储器系统的SSD系统的框图。
参照图18，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD3200包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
在实施方式中，SSD控制器3210可以是与图1所示的存储控制器1200对应的组件，闪存3221至322n可以是与图1所示的存储器装置1100对应的组件。
SSD控制器3210可响应于从主机3100接收的信号SIG而控制多个闪存3221至322n。示例性地，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的接口中的至少一个定义的信号。
辅助电源3230通过电源连接器3002联接到主机3100。当来自主机3100的电力供应不顺畅时，辅助电源3230可提供SSD 3200的电力。示例性地，辅助电源3230可位于SSD 3200中或者位于SSD 3200的外部。例如，辅助电源3230可位于主板上并且向SSD 3200提供辅助电力。
缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可暂时地存储从主机3100接收的数据或者从多个闪存3221至322n接收的数据，或者暂时地存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
根据本公开，可提供一种能够对使用至少两个存储器装置配置的超块快速地执行编程操作或读操作的存储器系统以及包括在该存储器系统中的存储器装置的操作方法。
尽管参照其实施方式的特定示例示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应该不仅由所附权利要求而且还由其等同物确定。
在上述实施方式中，可选择性地执行所有步骤，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中所公开的实施方式仅是方便理解本公开的示例，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用了特定术语，但那些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2020年8月14日提交于韩国知识产权局的韩国专利申请号10-2020-0102748的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种存储器系统，该存储器系统包括：
多个存储器装置，所述多个存储器装置包括具有多个平面的存储器单元阵列，所述多个存储器装置通过通道共同连接到存储控制器；
超块，该超块包括所述多个存储器装置当中的至少两个存储器装置的平面中所包括的页；以及
所述存储控制器，所述存储控制器被配置为向所述存储器装置发送指示对所述超块的操作的至少一个命令以及与所述命令对应的地址，
其中，各个所述存储器装置包括：
外围电路，该外围电路被配置为对所述存储器单元阵列执行操作；
组选择信号发生器，该组选择信号发生器被配置为输出指示构成所述超块的所述至少两个存储器装置的组选择信号；以及
控制逻辑，该控制逻辑被配置为基于所述组选择信号来控制所述外围电路执行与所述命令对应的操作。
2.根据权利要求1所述的存储器系统，其中，所述命令包括读命令，并且
其中，所述控制逻辑基于所述组选择信号来控制所述外围电路通过响应于所述读命令来执行与所述读命令对应的读操作。
3.根据权利要求2所述的存储器系统，其中，所述控制逻辑基于所述组选择信号来控制所述外围电路对包括在所述超块中的平面执行与所述读命令对应的读操作。
4.根据权利要求1所述的存储器系统，其中，各个所述存储器装置还包括组地址寄存器，该组地址寄存器被配置为存储针对所述至少两个存储器装置共同分配的组地址，所述至少两个存储器装置各自包括所述超块中所包括的页。
5.根据权利要求4所述的存储器系统，其中，所述控制逻辑从所述存储控制器接收组地址分配命令和与该组地址分配命令对应的第一组地址，并且作为对所述组地址分配命令的响应，将所述第一组地址存储在所述组地址寄存器中。
6.根据权利要求5所述的存储器系统，其中，所述控制逻辑从所述存储控制器接收组选择命令和与该组选择命令对应的第二组地址，并且作为对所述组选择命令的响应，比较所述第一组地址和所述第二组地址。
7.根据权利要求6所述的存储器系统，其中，所述控制逻辑向所述组选择信号发生器输出指示已接收到所述组选择命令的第一组启用信号。
8.根据权利要求7所述的存储器系统，其中，所述控制逻辑向所述组选择信号发生器输出指示所述第一组地址和所述第二组地址相同的第二组启用信号。
9.根据权利要求8所述的存储器系统，其中，在所述第一组地址被存储在所述组地址寄存器中之后，所述控制逻辑向所述组选择信号发生器输出指示已分配组地址的组分配使能信号。
10.根据权利要求9所述的存储器系统，其中，所述组选择信号发生器基于所述第一组启用信号、所述第二组启用信号和所述组分配使能信号向所述控制逻辑输出所述组选择信号。
11.根据权利要求1所述的存储器系统，其中，各个所述存储器装置包括通过位线连接到各个所述平面的存储器缓冲器组，
其中，所述命令包括编程命令，并且
其中，在所述控制逻辑从所述存储控制器接收所述编程命令并且从所述存储控制器接收所述地址之前，所述控制逻辑通过控制与构成所述超块的所述平面连接的所述存储器缓冲器组来对所述存储器缓冲器组执行重置操作。
12.一种操作存储器装置的方法，该存储器装置包括多个平面并且通过通道连接到存储控制器，该方法包括以下步骤：
从所述存储控制器接收组地址分配命令和第一组地址；
作为对所述组地址分配命令的响应，将所述第一组地址存储在组地址寄存器中；
从所述存储控制器接收组选择命令和第二组地址；
作为对所述组选择命令的响应，基于通过比较所述第一组地址和所述第二组地址而获得的结果来生成组选择信号；
从所述存储控制器接收指示对超块的操作的至少一个命令以及与所述命令对应的地址；以及
基于所述组选择信号来执行与所述命令对应的操作，
其中，所述超块包括通过所述通道共同连接到所述存储控制器的多个存储器装置当中的至少两个存储器装置的平面中所包括的页。
13.根据权利要求12所述的方法，其中，所述命令包括读命令，并且
其中，执行所述操作的步骤包括基于所述组选择信号通过响应于所述读命令来执行与所述读命令对应的读操作。
14.根据权利要求13所述的方法，其中，执行所述读操作的步骤包括基于所述组选择信号对包括在所述超块中的平面执行与所述读命令对应的所述读操作。
15.根据权利要求12所述的方法，其中，所述第一组地址是针对所述至少两个存储器装置共同分配的地址，所述至少两个存储器装置各自包括所述超块中所包括的页。
16.根据权利要求12所述的方法，其中，从所述存储控制器接收所述组选择命令和所述第二组地址的步骤包括生成指示已接收到所述组选择命令的第一组启用信号。
17.根据权利要求16所述的方法，其中，生成所述组选择信号的步骤包括生成指示所述第一组地址和所述第二组地址相同的第二组启用信号。
18.根据权利要求17所述的方法，其中，将所述第一组地址存储在所述组地址寄存器中的步骤还包括生成指示已分配组地址的组分配使能信号。
19.根据权利要求18所述的方法，其中，在生成所述组选择信号的步骤中，基于所述第一组启用信号、所述第二组启用信号和所述组分配使能信号来生成所述组选择信号。
20.根据权利要求12所述的方法，其中，所述命令包括编程命令，并且
其中，在接收所述至少一个命令以及与所述命令对应的地址的步骤中，在接收所述编程命令和接收所述地址之前，对与构成所述超块的所述平面连接的存储器缓冲器组执行重置操作。
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