CN115437973A - 多平面存储器装置中的并发页高速缓存资源存取 - Google Patents

多平面存储器装置中的并发页高速缓存资源存取 Download PDF

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Abstract

本申请案是针对多平面存储器装置中的并发页高速缓存资源存取。存储器装置包含第一存储器阵列、第二存储器阵列，及耦合到所述第一存储器阵列及所述第二存储器阵列的页高速缓存电路。所述页高速缓存电路包含至少一组并发资源及至少一个共享资源，其中所述至少一组并发资源可由所述第一存储器阵列及所述第二存储器阵列异步且并发地存取，且其中所述至少一个共享资源可由所述第一存储器阵列及所述第二存储器阵列以时分复用方式存取。

Description

多平面存储器装置中的并发页高速缓存资源存取
技术领域
本公开的实施例大体来说涉及存储器子系统，且更具体地，涉及存储器子系统中的多平面存储器装置中的并发页高速缓存资源存取。
背景技术
存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置及易失性存储器装置。通常，主机系统可利用存储器子系统来将数据存储在存储器装置处并从存储器装置检索数据。
发明内容
在一个方面中，本申请案是针对一种存储器装置，其包括：第一存储器阵列；第二存储器阵列；及页高速缓存电路，其耦合到所述第一存储器阵列及所述第二存储器阵列，其中所述页高速缓存电路包括至少一组并发资源及至少一个共享资源，其中所述至少一组并发资源可由所述第一存储器阵列及所述第二存储器阵列异步且并发地存取，且其中所述至少一个共享资源可由所述第一存储器阵列及所述第二存储器阵列以时分复用方式存取。
在另一方面中，本申请案是针对一种方法，其包括：在存储器装置处接收用以对所述存储器装置的第一存储器阵列执行第一存储器存取操作并对第二存储器阵列执行第二存储器存取操作的请求；使用耦合到所述第一存储器阵列及所述第二存储器阵列的页高速缓存电路的一组并发资源来并发地执行所述第一存储器存取操作的第一部分及所述第二存储器存取操作的第一部分；使用仲裁方案使用所述页高速缓存电路的至少一个共享资源来选择所述第一存储器存取操作的第二部分来执行；使用所述页缓存电路的所述至少一个共享资源来执行所述第一存储器存取操作的所述第二部分；及在完成所述第一存储器存取操作的所述第二部分时，使用所述页高速缓存电路的所述至少一个共享资源来执行所述第二存储器存取操作的第二部分。
在另一方面中，本申请案是针对一种存储器装置，其包括：多个存储器阵列；及页高速缓存电路，其耦合到所述多个存储器阵列，其中所述页高速缓存电路包括经配置以并发地对所述多个存储器阵列执行操作的至少一组并发资源，及经配置以在时间上连续地对所述多个存储器阵列执行操作的至少一个共享资源。
附图说明
从下文给出的详细描述及从本公开的各种实施例的附图将更全面理解本公开。
图1根据本公开的一些实施例说明包含存储器子系统的实例计算系统。
图2是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。
图3是说明根据本公开的一些实施例的经配置用于并发页高速缓存资源存取的多平面存储器装置的框图。
图4是说明根据本公开的一些实施例的多平面存储器装置中的并发页高速缓存资源存取的框图。
图5是说明根据本公开的一些实施例的多平面存储器装置中的并发页高速缓存资源存取的时序图。
图6是说明根据本公开的一些实施例的多平面存储器装置中的并发页高速缓存资源存取的框图。
图7是说明根据本公开的一些实施例的多平面存储器装置中的并发页高速缓存资源存取的框图。
图8是说明根据本公开的一些实施例的多平面存储器装置中的并发页高速缓存资源存取的框图。
图9是说明根据本公开的一些实施例的多平面存储器装置中的并发页高速缓存资源存取的框图。
图10是说明根据本公开的一些实施例的在多平面存储器装置中提供并发页高速缓存资源存取的实例方法的流程图。
图11为本公开的实施例可在其中操作的实例计算机系统的框图。
具体实施方式
本公开的方面是针对存储器子系统中的多平面存储器装置中的并发页高速缓存资源存取。存储器子系统可为存储装置、存储器模块或存储装置及存储器模块的混合。下文结合图1描述存储装置及存储器模块的实例。通常，主机系统可利用包含一或多个组件(例如，存储数据的存储器装置)的存储器子系统。主机系统可提供待存储在存储器子系统处的数据，并且可请求待从存储器子系统检索的数据。
存储器子系统可包含高密度非易失性存储器装置，其中当没有向存储器装置供电时期望保留数据。非易失性存储器装置的一个实例为“与非”(NAND)存储器装置。下文结合图1描述非易失性存储器装置的其它实例。非易失性存储器装置为一或多个裸片的封装。每一裸片可由一或多个平面组成。对于一些类型的非易失性存储器装置(例如，“与非”装置)，每一平面由一组物理块组成。每一块由一组页组成。每一页由一组存储器单元(“单元”)组成。单元为存储信息的电子电路。取决于单元类型，单元可存储一或多个位的二进制信息，且具有与存储的位数目相关的各种逻辑状态。逻辑状态可由二进制值(例如“0”及“1”，或此类值的组合)表示。
存储器装置可由布置在二维或三维网格中的位组成。存储器单元以列(下文中也被称为位线)及行(下文中也被称为字线)的阵列被蚀刻到硅晶片上。字线可指代存储器装置的一或多行存储器单元，所述存储器单元与一或多个位线一起使用以产生每一存储器单元的地址。位线与字线的交点构成存储器单元的地址。在下文中，块指代用于存储数据的存储器装置的单元，且可包含一组存储器单元、字线组、字线或单个存储器单元。一或多个块可组合在一起以形成存储器装置的平面，以便允许在每一平面上发生并发操作。存储器装置可包含对两个或多于两个存储器平面执行并发存储器页存取的电路系统。例如，存储器装置可包含可由存储器装置的平面共享的多个存取线驱动器电路及电源电路，以促进对包含不同页类型的两个或多于两个存储器平面的页的并发存取。为了便于描述，这些电路可统称为独立平面驱动器电路。
在某些多平面存储器装置中，在与每一平面相关联的存储器阵列与其它相关电路系统(例如独立平面驱动器电路、字线路径及位线路径，包含具有位线偏压电路系统、感测放大器及多个寄存器的页高速缓存(例如，页缓冲器))之间通常存在一一对应关系。独立平面驱动器电路允许对多平面存储器装置的每一平面的相应存储器阵列执行并行及并发存储器存取操作。然而，在一一对应关系的情况下，例如在每一平面包含单独的页高速缓存的情况下，大量的区域被单独的页高速缓存及相关联位线路径电路系统消耗。通常，每一页高速缓存可包含多个寄存器，例如高速缓存寄存器及一或多个数据寄存器，以便支持各种存储器实例操作。例如，当正在执行多位编程操作(例如，三级单元(TLC)或四级单元(QLC)编程操作)时，利用多个寄存器暂时地存储数据。然而，对于单位编程操作(例如，单层级单元(SLC)编程操作)或任何读取操作，仅使用单个寄存器。因此，对于许多操作，页高速缓存的某些部分是未使用的，并且不必要地复制用于每一平面，此时此类部分可由多平面存储器装置的两个或多于两个平面共享。
本公开的方面通过在存储器子系统中的多平面存储器装置中提供并发页高速缓存资源存取来解决上述及其它缺陷。在一个实施例中，存储器装置包含多个存储器阵列(例如，第一存储器阵列及第二存储器阵列)及由多个存储器阵列共享的共用页高速缓存电路。页高速缓存电路包含多个资源，并且取决于实施例，可包含至少一组并发资源及至少一个共享资源。该组并发资源可由多个存储器阵列异步且并发地存取，而至少一个共享资源可由多个存储器阵列以时分复用的方式存取。页高速缓存电路的设计是灵活的，使得可将更多或更少的资源设计为并发资源或共享资源。取决于页高速缓存电路中的哪些资源是并发资源(即，存在对应于多个存储器阵列中的每一个的给定资源的重复实例)以及哪些是共享资源(即，存在由多个存储器阵列共享的给定资源的单个实例)，可对多个存储器阵列并发(即，至少部分地在时间上重叠)执行某些操作或操作的部分。
此方法的优点包含但不限于存储器子系统的经改良性能。在存储器装置中的多个存储器阵列之间共享单个页缓存电路的资源减少了存储器装置中页高速缓存电路的数目，此类似地降低了存储器装置的大小、成本及复杂性。甚至在提供这些节省的同时，本文中所描述的方法也可提供增加的多平面读取并行度、增加的用于SLC编程操作的多平面编程并行度、多个存储器阵列中的异步页存取以及可归因于多个存储器阵列中位线线长度减少的一般等待时间改进。
图1根据本公开的一些实施例说明包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类组合。
存储器子系统110可为存储装置、存储器模块或存储装置及存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)及硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)及各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它交通工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网商用装置中的计算机)，或包含存储器及处理装置的此类计算装置。
计算系统100可包含主机系统120，所述主机系统耦合到一或多个存储器子系统110。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与...耦合”通常是指组件之间的连接，所述连接可为间接通信连接或直接通信连接(例如，无需中间组件)，无论有线还是无线的，包含例如电、光学、磁性等连接。
主机系统120可包含处理器芯片组及由处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓存、存储器控制器(例如，NVDIMM控制器)及存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120例如使用存储器子系统110将数据写入到存储器子系统110，并且从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行先进技术总线附属(SATA)接口、快速外围组件互连(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接SCSI(SAS)、双倍数据速率(DDR)存储器总线、小计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接字接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过物理主机接口(例如，PCIe总线)与主机系统120耦合时，主机系统120可进一步利用高速NVM(NVMe)接口、开放式“与非”快闪接口(ONFI)接口，或某一其它接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据及其它信号的接口。图1说明存储器子系统110作为实例。通常，主机系统120可经由同一通信连接、多个单独通信连接及/或通信连接的组合存取多个存储器子系统。
存储器装置130、140可包含不同类型的非易失性存储器装置及/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为(但不限于)随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)。
非易失性存储器装置的一些实例(例如，存储器装置130)包含“与非”(NAND)类型快闪存储器及原地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，所述存储器装置为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠的交叉网格化数据存取阵列基于体电阻的改变执行位存储。另外，与许多基于快闪存储器的存储器相比，交叉点非易失性存储器可执行原地写入操作，其中可在不预先擦除非易失性存储器单元的情况下编程非易失性存储器单元。例如，NAND型快闪存储器包含二维NAND(2DNAND)及三维NAND(3D NAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单级单元(SLC)可每单元存储一个位。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)及五层级单元(PLC)可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类的任一组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分及MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器单元可经分组为页，所述页可指代用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，可将页分组以形成块。
尽管描述了非易失性存储器组件，例如非易失性存储器单元的3D交叉点阵列及NAND类型快闪存储器(例如，2D NAND、3D NAND)，存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)，磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻随机存取存储器(RRAM)、氧化物基RRAM(OxRAM)、“或非”(NOR)快闪存储器及电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(或为简单起见，控制器115)可与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据的操作以及其它此类操作。存储器子系统控制器115可包含例如一或多个集成电路及/或离散组件的硬件、缓冲存储器或其组合。硬件可包含具有专用(即，硬编码)逻辑的数字电路系统，以执行本文中所描述的操作。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)，或其它合适处理器。
存储器子系统控制器115可为经配置以执行存储在本地存储器119中的指令的处理装置，例如，所述处理装置包含一或多个处理器(处理器117)。在所说明实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，所述嵌入式存储器经配置以存储用于执行控制存储器子系统110的操作(包含处置存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流以及例程的指令。
在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110已被说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含控制器115，且替代地可依赖于外部控制(例如，由外部主机，或由与存储器子系统分开的处理器或控制器提供)。
通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将命令或操作转换为指令或适当的命令，以实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如损耗均衡操作、无用信息收集操作、错误检测与纠错码(ECC)操作、加密操作、高速缓存操作，以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、命名空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统，以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换为命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换为用于主机系统120的信息。
存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，DRAM)及地址电路系统(例如，行解码器及列解码器)，其可从存储器子系统控制器115接收地址并解码所述地址以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，所述本地媒体控制器结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子系统110为受管理存储器装置，其包含原始存储器装置130，所述原始存储器装置在相同存储器装置封装内具有在裸片上的控制逻辑(例如，本地媒体控制器135)以及用于媒体管理的控制器(例如，存储器子系统控制器115)。受管理存储器装置的实例为受管理NAND(MNAND)装置。
在一个实施例中，存储器子系统110包含存储器接口组件113。存储器接口组件113负责处置存储器子系统控制器115与存储器子系统110的存储器装置(例如存储器装置130)的交互。例如，存储器接口组件113可向存储器装置130发送与从主机系统120接收的请求相对应的存储器存取命令，例如编程命令、读取命令或其它命令。另外，存储器接口组件113可从存储器装置130接收数据，例如响应于读取命令或编程命令已成功执行的确认而检索的数据。在一些实施例中，存储器子系统控制器115包含存储器接口113的至少一部分。例如，存储器子系统控制器115可包含处理器117(例如，处理装置)，所述处理器经配置以执行存储在本地存储器119中的指令以执行本文中所描述的操作。在一些实施例中，存储器接口组件113为主机系统110、应用程序或操作系统的部分。
在一个实施例中，存储器装置130包含并发页缓冲器(PB)资源存取电路系统150。在一个实施例中，电路系统150提供对存储器装置130的多个平面的并发页缓冲器(即，页高速缓存)资源存取。在一个实施例中，每一平面包含单独的存储器阵列。电路系统150可包含由单独存储器阵列共享的共用页高速缓存电路。页高速缓存电路包含多个资源，并且取决于实施例，可包含至少一组并发资源及至少一个共享资源。该组并发资源可由多个存储器阵列异步且并发地存取，而至少一个共享资源可由多个存储器阵列以时分复用的方式存取。页高速缓存电路的设计是灵活的，使得可将更多或更少的资源设计为并发资源或共享资源。取决于页高速缓存电路中的哪些资源是并发资源(即，存在对应于多个存储器阵列中的每一个的给定资源的重复实例)以及哪些是共享资源(即，存在由多个存储器阵列共享的给定资源的单个实例)，可对多个存储器阵列并发(即，至少部分地在时间上重叠)执行某些操作或操作的部分。取决于实施例，可存在由两个或多于两个存储器阵列(例如，2个存储器阵列、4个存储器阵列、8个存储器阵列等)共享的单个页高速缓存电路。在另一实施例中，可存在由多个存储器阵列以完全可配置的方式共享的一组多页高速缓存电路。存储器阵列的数目可等于或大于页高速缓存电路的数目。例如，在一个实施例中，可存在由一组四个存储器阵列共享的两个页高速缓存电路，使得任何存储器阵列可根据相关联的仲裁方案存取及利用任一页高速缓存电路的资源。其它实施方案也是可能的。下文描述关于并发页缓冲器(PB)资源存取电路系统150的操作的进一步细节。
图2根据实施例是呈存储器装置130形式的第一设备的简化框图，所述第一设备与呈存储器子系统(例如，图1的存储器子系统110)的存储器子系统控制器115形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话等等。存储器子系统控制器115(例如，在存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置130包含在逻辑上布置成若干行及若干列的存储器单元阵列250。逻辑行的存储器单元通常连接到相同存取线(例如，字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(例如，位线)。单个存取线可与多于一个存储器单元逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列250的至少一部分的存储器单元(图2中未展示)能够经编程到至少两个目标数据状态中的一个。
行解码电路系统208及列解码电路系统210经提供以解码地址信号。接收并解码地址信号以存取存储器单元阵列250。存储器装置130还包含输入/输出(I/O)控制电路系统212，以管理命令、地址及数据到存储器装置130的输入以及数据及状态信息从存储器装置130的输出。地址寄存器214与I/O控制电路系统212及行解码电路系统208以及列解码电路系统210通信，以在解码之前锁存地址信号。命令寄存器224与I/O控制电路系统212及本地媒体控制器135通信以锁存传入命令。
控制器(例如，在存储器装置130内部的本地媒体控制器135)响应于命令控制对存储器单元阵列250的存取并且生成关于外部存储器子系统控制器115的状态信息，即，本地媒体控制器135经配置以对存储器单元阵列250执行存取操作(例如，读取操作、编程操作及/或擦除操作)。本地媒体控制器135与行解码电路系统208及列解码电路系统210进行通信以响应于地址而控制行解码电路系统208及列解码电路系统210。
本地媒体控制器135还与包含高速缓存寄存器242及数据寄存器244的页高速缓存240通信。高速缓存寄存器242如由本地媒体控制器135所引导而锁存传入或传出的数据以在存储器单元阵列250正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓存寄存器242传递到数据寄存器244，以传送到存储器单元阵列250；然后，新数据可从I/O控制电路系统212锁存在高速缓存寄存器242中。在读取操作期间，数据可从高速缓存寄存器242传递到I/O控制电路系统212，以输出到存储器子系统控制器115；然后，新数据可从数据寄存器244传递到高速缓存寄存器242。高速缓存寄存器242及/或数据寄存器244可形成存储器装置130的页高速缓存240(例如，可形成其一部分)。页高速缓存240可进一步包含感测装置(图2中未展示)以感测存储器单元阵列250的存储器单元的数据状态，例如，通过感测连接到所述存储器单元的数据线的状态。状态寄存器222可与I/O控制电路系统212及本地存储器控制器135通信以锁存状态信息以输出到存储器子系统控制器115。在一个实施例中，页高速缓存240的资源的至少一部分在存储器装置130内的两个或多于两个平面或单个平面的两个或多于两个部分之间共享。
存储器装置130在存储器子系统控制器115处通过控制链路232从本地媒体控制器135接收控制信号。例如，控制信号可包含芯片使能信号CE#、命令锁存器使能信号CLE、地址锁存器使能信号ALE、写入使能信号WE#、读取使能信号RE#及写入保护信号WP#。取决于存储器装置130的性质，可通过控制链路232进一步接收额外或替代的控制信号(未展示)。在一个实施例中，存储器装置130经由多路复用输入/输出(I/O)总线234从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线234将数据输出到存储器子系统控制器115。
例如，命令可在输入/输出(I/O)控制电路系统212处通过I/O总线234的I/O引脚[7:0]接收，且然后可写入到命令寄存器224中。可在输入/输出(I/O)控制电路系统212处经由I/O总线234的I/O引脚[7:0]接收地址，且然后可将其写入到地址寄存器214中。可在输入/输出(I/O)控制电路系统212处经由用于8位装置的I/O引脚[7:0]或用于16位装置的I/O引脚[15:0]接收数据，且然后可将其写入到高速缓存寄存器242中。随后可将数据写入到数据寄存器244中，以对存储器单元阵列250进行编程。
在实施例中，可省略高速缓存寄存器242，且可将数据直接写入到数据寄存器244中。还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。尽管可参考I/O引脚，但其可包含通过外部装置(例如，存储器子系统控制器115)提供到存储器装置130的电连接的任何导电节点，例如常用的导电焊盘或导电凸块。
所属领域的技术人员将了解，可提供额外电路系统及信号，且图2的存储器装置130已经简化。应认识到，可能未必需要将参考图2所描述的各种块组件的功能性隔离以区分集成电路装置的组件或组件部分。例如，集成电路装置的单个组件或组件部分可经调适以执行图2的多于一个块组件的功能性。替代地，集成电路装置的一或多个组件或组件部分可经组合以执行图2的单个块组件的功能性。另外，虽然根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用其它组合或数目的I/O引脚(或其它I/O节点结构)。
图3是说明根据本公开的一些实施例配置用于并发页高速缓存资源存取的多平面存储器装置130的框图。可将存储器平面372(0)至372(3)各自划分成数据块，其中在存储器存取操作期间可并发存取来自存储器平面372(0)至372(3)中的两个或多于两个不同相对数据块。例如，在存储器存取操作期间，可各自并发地存取存储器平面372(0)的数据块382、存储器平面372(1)的数据块383、存储器平面372(2)的数据块384及存储器平面372(3)的数据块385中的两个或多于两个。
存储器装置130包含存储器阵列250，存储器阵列划分成各自包含相应数目的存储器单元的存储器平面372(0)到372(3)。多平面存储器装置130可进一步包含耦合到存储器阵列250的本地媒体控制器135。存储器单元可为非易失性存储器单元(例如NAND快闪存储器单元)，或通常可为任一类型的存储器单元。在一个实施例中，存储器平面372(0)到372(3)中的每一个包含相应存储器单元的存储器阵列。在一个实施例中，存储器平面372(0)到372(3)中的每一个可包含两个或多于两个独立的存储器单元的存储器阵列。
在一个实施例中，多个子组的存储器平面372(0)到372(3)可各自耦合到相应页高速缓存240(0)到240(1)。例如，存储器平面372(0)到372(3)可耦合到页高速缓存240(0)且存储器平面372(0)到372(1)可耦合到页高速缓存240(1)。因此，页高速缓存240(0)到240(1)的资源可由多个存储器平面372(0)到372(3)并发地存取。每一页高速缓存240(0)到240(1)可经配置以向相应的一组存储器平面372(0)到372(3)提供数据或从其接收数据。页高速缓存240(0)到240(1)可由本地媒体控制器135控制，且页高速缓存240(0)到240(1)可一起或单独地形成并发页缓冲器(PB)资源存取电路系统150。从相应存储器平面372(0)到372(3)接收的数据可在时分复用的基础上分别锁存在页高速缓存240(0)到240(1)处，且由本地媒体控制器135检索，且例如经由ONFI接口提供给存储器子系统控制器115。
存储器平面372(0)到372(3)中的每一个可进一步耦合到相应的存取驱动器电路374(0)到374(3)，例如存取线驱动器电路。驱动器电路374(0)至374(3)可经配置以调节相关联存储器平面372(0)到372(3)的相应块的页以进行存储器存取操作，例如程式化数据(即，写入数据)、读取数据或擦除数据。驱动器电路374(0)到374(3)中的每一者可耦合到与相应存储器平面372(0)到372(3)相关联的相应全域存取线。在与块内的页相关联的存储器存取操作期间，全域存取线中的每一个可选择性地耦合到平面的块内的相应本地存取线。驱动器电路374(0)到374(3)可基于来自本地媒体控制器135的信号来控制。驱动器电路374(0)到374(3)中的每一个可包含或耦合到相应电源电路，且可基于由相应电源电路提供的电压向相应存取线提供电压。电源电路提供的电压可基于从本地媒体控制器135接收的信号。
本地媒体控制器135可控制驱动器电路374(0)到374(3)及页高速缓存240(0)到240(1)以并发地执行与一组存储器命令与地址对(例如，从存储器子系统控制器115接收)中的每一个相关联的存储器存取操作。例如，本地媒体控制器135可控制驱动器电路374(0)到374(3)及页高速缓存240(0)到240(1)来执行并发存储器存取操作。本地媒体控制器135可包含电源控制电路，其串行配置驱动器电路374(0)到374(3)中的两个或多于两个以进行并发存储器存取操作；及存取控制电路375，其经配置以控制缓冲器240(0)到240(1)中的两个或多于两个以感测及锁存来自相应存储器平面372(0)到372(3)的数据，或将数据编程到相应存储器平面372(0)到372(3)以执行并发存储器存取操作。
在操作中，本地媒体控制器135可经由ONFI总线接收一组存储器命令与地址对，其中每对并行或串行到达。在一些实例中，所述组存储器命令与地址对可各自与存储器阵列250的不同的相应存储器平面372(0)到372(3)相关联。本地媒体控制器135可经配置以响应于所述组存储器命令与地址对而对存储器阵列250的不同存储器平面372(0)到372(3)执行并发存储器存取操作(例如，读取操作或编程操作)。例如，本地媒体控制器135的电源控制电路可基于相应页类型(例如，UP、MP、LP、XP、SLC/MLC/TLC/QLC页)针对并发存储器存取操作串行配置用于与所述组存储器命令与地址对相关联的两个或多于两个存储器平面372(0)到372(3)的驱动器电路374(0)到374(3)。在已配置存取线驱动器电路374(0)到374(3)之后，本地媒体控制器135的存取控制电路可并发地控制页高速缓存240(0)到240(1)以在并发存储器存取操作期间存取与所述组存储器命令与地址对相关联的两个或多于两个存储器平面372(0)到372(3)中的每一个的相应页(例如检索数据或写入数据)。例如，存取控制电路可并发地(例如，并列及/或同时地)控制页高速缓存240(0)到240(1)以将位线充电/放电、从两个或多于两个存储器平面372(0)到372(3)感测数据及/或锁存数据。
基于从本地媒体控制器135所接收之信号，耦合到与所述组的存储器命令与地址命令对相关联的存储器平面372(0)到372(3)的驱动器电路374(0)到374(3)可从相关联的存储器平面372(0)到372(3)选择存储器或存储器单元块以进行存储器操作(例如读取操作、编程操作及/或擦除操作)。驱动器电路374(0)到374(3)可驱动与相应存储器平面372(0)到372(3)相关联的不同相应全域存取线。作为实例，驱动器电路374(0)可驱动与存储器平面372(0)相关联的第一全局存取线上的第一电压，驱动器电路374(1)可驱动与存储器平面372(1)相关联的第三全局存取线上的第二电压，驱动器电路374(2)可驱动与存储器平面372(2)相关联的第七全局存取线上的第三电压等，且可在剩余全局存取线中的每一个上驱动其它电压。在一些实例中，可在除了与待存取的存储器平面372(0)到372(3)的页相关联的存取线之外的所有存取线上提供通过电压。本地媒体控制器135、驱动器电路374(0)到374(3)可允许并发地存取不同的相应页以及不同相应的存储器单元块内的页高速缓存240(0)到240(1)。例如，第一存储器平面的第一块的第一页可与第二存储器平面的第二块的第二页并发地存取，而不管页类型。
页高速缓存240(0)到240(1)可在存储器存取操作期间响应于来自本地媒体控制器135及相应存储器平面372(0)到372(3)的信号向本地媒体控制器135提供数据或从所述本地媒体控制器接收数据。本地媒体控制器135可将所接收的数据提供给存储器子系统控制器115。
应了解，存储器装置130可包含多于或少于四个存储器平面、驱动器电路及页高速缓存。还将了解，相应的全局存取线可包含8、16、32、64、128等全局存取线。当不同的相应页具有不同的页类型时，本地媒体控制器135及驱动器电路374(0)到374(3)可并发存取不同存储器平面的不同相应块内的不同相应页。
图4是说明根据本公开的一些实施例的多平面存储器装置130中的并发页高速缓存资源存取的框图。如所说明，存储器装置130包含至少两个单独的存储器阵列450及452。在其它实施例中，可存在任何数目的单独的存储器阵列。在一个实施例中，存储器阵列450及452可各自与单独的平面(例如，平面0及平面1)相关联。在另一实施例中，存储器阵列450及452可各自为与单个平面相关联的单独存储器阵列。存储器阵列450及452中的每一个可包含形成在字线与位线的交点处的存储器单元阵列。在一个实施例中，存储器单元被分组成块，所述块可被进一步划分为子块，其中例如给定字线在多个子块上共享。在一个实施例中，每一子块对应于存储器阵列中的单独平面。与子块内的字线相关联的存储器单元组被称为物理页。子块中的一个中的每一物理页可包含多个页类型。例如，由单层级单元(SLC)形成的物理页具有被称为下部逻辑页(LP)的单页类型。多层级单元(MLC)物理页类型可包含LP及上部逻辑页(UP)，TLC物理页类型有LP、UP及超逻辑页(XP)，且QLC物理页类型为LP、UP、XP及顶部逻辑页(TP)。例如，由QLC存储器类型的存储器单元形成的物理页总共可具有四个逻辑页，其中每一逻辑页可存储与存储在与所述物理页相关联的其它逻辑页中的数据不同的数据。取决于所使用的编程方案，存储器单元的每一逻辑页可在单独的编程通道中进行编程，或可将多个逻辑页一起编程。例如，在QLC物理页中，LP可在一个遍次时进行编程，且UP、XP及TP可在第二遍次时进行编程。其它编程方案是可能的。
在一个实施例中，存储器阵列450及452中的每一个具有相关联的相应字线(WL)路径460及462。相应的字线路径460及462可包含相关联信号驱动器及其它电路系统以与相关联存储器阵列450及452的字线交互。在一个实施例中，存在共享的独立平面驱动器电路410及共享的页高速缓存240。独立平面驱动器电路410可包含对两个或多于两个存储器平面的存储器阵列(例如存储器阵列450及452)执行并发存储器页存取的电路系统。页高速缓存240是用于暂时地存储从存储器阵列450及452读取或写入到所述存储器阵列的数据的缓冲器，且可包含并发位线(BL)偏压电路420及422、共享感测放大器430、高速缓存寄存器242及一或多个数据寄存器244到246。对于读取操作，数据从存储器阵列450或452读取到数据寄存器244到246中的一个，且然后读取到高速缓存寄存器242中。然后存储器接口113可从高速缓存寄存器242读出数据。对于编程操作，存储器接口113将数据写入到高速缓存寄存器242，然后将其传递到数据寄存器244到246中的一个，且最后编程到存储器阵列450或452中的一个或两个。例如，如果并发BL偏压电路420及422包含数据存储元件(例如，锁存器)，那么来自共享数据寄存器244到246的数据可在被写入到存储器阵列450或452中的相应一个之前暂时保持，以增加编程操作的并行度。如果编程操作包含多个页(例如，UP、XP及TP)，那么每一页可具有专用数据寄存器来保持对应页数据。
由于在此实施例中，页高速缓存240包含单独的位线偏压电路420及422，因此可并发地对相应存储器阵列450及452的位线加偏压。例如，如在图5中所说明，两个单独平面(例如，平面0及平面1)的字线及位线的加偏压操作502及504可在时间t0并发地(即，至少部分地在时间上重叠)执行。在一个实施例中，位线偏压电路420可将电压信号施加到存储器阵列450的一或多个位线，而位线偏压电路422可将电压信号施加到存储器阵列452的一或多个位线。因此，可对存储器阵列450及452异步执行不同的存储器存取操作(例如，编程操作、读取操作)。因此，位线偏压电路420及422可被认为是页高速缓存240的并发资源。
由于在此实施例中在页高速缓存240中仅存在感测放大器430、高速缓存寄存器242及数据寄存器244到246的单个实例，因此可将这些视为共享资源。可通过存储器装置130中的控制逻辑(例如，独立平面驱动器电路410、本地媒体控制器135)在时分复用的基础上提供对共享资源的存取。例如，控制逻辑可实施与如何准许存取页高速缓存240中的共享资源有关的优先级方案。在一个实施例中，在先到先服务的基础上准许存取，其中响应于第一请求准许存取，且后续请求被延迟直到第一请求的处理完成。在另一实施例中，处理逻辑可实施一些其它协议(例如，基于相关联的存储器阵列或请求类型的优先级别，基于请求的历史等)。例如，如在图5中所说明，一旦偏压操作502及504完成，可在时间t1使用例如放大器430、高速缓存寄存器242及数据寄存器244到246的共享资源来执行平面0的感测及相关联的细化506。在执行平面0的感测及相关联的细化506的时间期间，平面1的操作被阻挡508、暂停或以其它方式延迟。一旦完成对平面0的感测及相关联的细化506，就可使用共享资源在时间t2执行对平面1的感测及相关联的细化510。然而，在同一时间t2，用于平面0的偏压操作512可由并发资源(例如，位线偏压电路420)执行以进行后续操作。一旦感测及相关联的细化510完成，在时间t3处，用于平面1的偏压操作514可由并发资源(例如，位线偏压电路422)执行以进行后续操作。一旦偏压操作512完成，就可使用共享资源在时间t4执行平面0的感测及相关联的细化516，等等。
再次参考图4，并发资源(例如，位线偏压电路420及422)可异步操作以对与其相关联的相应存储器阵列执行相关联操作，而共享资源(例如，感测放大器430、高速缓存寄存器242及数据寄存器244到246)与仲裁进行时间复用以执行相关联操作。使用图4中所说明的设计实现的性能益处包含但不限于多平面读取并行度的增加及可归因于存储器阵列450及452中的位线线长度减少的一般等待时间改进。
图6是说明根据本公开的一些实施例的多平面存储器装置130中的并发页高速缓存资源存取的框图。如上文关于图4所说明及描述，存储器装置130包含至少两个单独的存储器阵列450及452。在其它实施例中，可存在任何数目的单独的存储器阵列。在一个实施例中，存储器阵列450及452可各自与单独的平面(例如，平面0及平面1)相关联，且可各自具有相关联的相应字线(WL)路径460及462。在一个实施例中，存在共享页高速缓存240，其包含并发位线(BL)偏压电路420及422、共享感测放大器430、高速缓存寄存器242及一或多个数据寄存器244到246。然而，在此实施例中，存在与每一存储器阵列450及452相关联的单独独立平面驱动器电路，而非包含共享独立平面驱动器电路。例如，独立平面驱动器电路610与存储器阵列450相关联，且独立平面驱动器电路612与存储器阵列452相关联。独立平面驱动器电路610及612中的每一个可包含对相应相关联存储器阵列执行并发存储器页存取的电路系统。此等并发资源(例如，独立平面驱动器电路610及612，及位线偏压电路420及422)可异步操作以对与其相关联的相应存储器阵列执行相关联操作，而共享资源(例如，感测放大器430、高速缓存寄存器242及数据寄存器244到246)与仲裁进行时间复用以执行相关联操作。使用图6中所说明的设计实现的性能优势包含但不限于多平面读取并行度的增加、存储器阵列450及452中的每一个的异步页存取及可归因于存储器阵列450及452中的位线线长度减少的一般等待时间改进。
图7是说明根据本公开的一些实施例的多平面存储器装置130中的并发页高速缓存资源存取的框图。如上文关于图4所说明及描述，存储器装置130包含至少两个单独的存储器阵列450及452。在其它实施例中，可存在任何数目的单独的存储器阵列。在一个实施例中，存储器阵列450及452可各自与单独的平面(例如，平面0及平面1)相关联，且可各自具有相关联的相应字线(WL)路径460及462及独立平面驱动器电路610及612。在一个实施例中，存在共享页高速缓存240，其包含并发位线(BL)偏压电路420及422、并发感测放大器730及732，以及共享高速缓存寄存器242及一或多个数据寄存器244到246。例如，感测放大器730与存储器阵列450相关联并且感测放大器732与存储器阵列452相关联。并发感测放大器730及732可用于对相应存储器阵列执行异步及并发感测操作。然而，为了存储任何感测数据，仍然涉及高速缓存寄存器242及数据寄存器244到246的时分复用共享。使用图7中所说明的设计实现的性能益处包含但不限于多平面读取并行度的增加、SLC编程操作的多平面编程平行度的增加、存储器阵列450及452中的每一个的异步页存取及可归因于存储器阵列450及452中的位线线长度减少的一般等待时间改进。
图8是说明根据本公开的一些实施例的多平面存储器装置130中的并发页高速缓存资源存取的框图。如上文关于图4所说明及描述，存储器装置130包含至少两个单独的存储器阵列450及452。在其它实施例中，可存在任何数目的单独的存储器阵列。在一个实施例中，存储器阵列450及452可各自与单独的平面(例如，平面0及平面1)相关联，且可各自具有相关联的相应字线(WL)路径460及462及独立平面驱动器电路610及612。在一个实施例中，存在共享页高速缓存240，其包含并发位线(BL)偏压电路420及422、并发感测放大器730及732、并发高速缓存寄存器842a及842b，及一或多个共享数据寄存器244到246。例如，高速缓存寄存器842a与存储器阵列450相关联且高速缓存寄存器842b与存储器阵列452相关联。并发高速缓存寄存器842a及842b可用于对相应存储器阵列执行异步及并发存储操作。例如，可对存储器阵列450及452完全异步且并发地执行任何读取操作或SLC编程操作，因为此类操作仅利用页高速缓存240中的单个锁存器或其它数据存储元件。使用图8中所说明的设计实现的性能益处包含但不限于多平面读取并行度的增加、SLC编程操作的多平面编程平行度的增加、存储器阵列450及452中的每一个的异步页存取及可归因于存储器阵列450及452中的位线线长度减少的一般等待时间改进。
图9是说明根据本公开的一些实施例的多平面存储器装置130中的并发页高速缓存资源存取的框图。如上文关于图4所说明及描述，存储器装置130包含至少两个单独的存储器阵列450及452。在其它实施例中，可存在任何数目的单独的存储器阵列。在一个实施例中，存储器阵列450及452可各自与单独的平面(例如，平面0及平面1)相关联，且可各自具有相关联的相应字线(WL)路径460及462及独立平面驱动器电路610及612。在一个实施例中，存在共享页高速缓存240，其包含并发位线(BL)偏压电路420及422、并发感测放大器730及732、并发高速缓存寄存器842a及842b，及一或多个共享数据寄存器244到946。在此实施例中，可比图8中所说明的实施例(其包含PDCn)少一个数据寄存器(即，PDCn-1)。由于在页高速缓存240中需要固定的最大锁存器总数目，因此添加超高速缓存寄存器(例如，并发高速缓存寄存器842b)意味着可任选移除一个数据寄存器。此移除节省了页高速缓存240的面积，降低了成本及复杂性。
图10是说明根据本公开的一些实施例的在多平面存储器装置中提供并发页高速缓存资源存取的实例方法的流程图。方法1000可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑，微码，装置的硬件，集成电路等)，软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法1000由并发页缓冲器(PB)资源存取电路系统150的页高速缓存240执行。尽管以特定的顺序或次序展示，但除非另有所规定，否则可修改过程的次序。因此，所说明的实施例应仅理解为实例，且所说明的过程可以不同次序执行，且一些过程可并行执行。另外，在各种实施例中可省略一或多个过程。因此，并非在每一实施例中需要所有过程。其它过程流程是可能的。
在操作1005，接收请求。例如，存储器装置130可接收用以执行对应存储器存取操作的一或多个存储器存取命令/请求。在一个实施例中，存储器装置130接收对例如存储器阵列450的第一存储器阵列执行第一存储器存取操作的第一请求，以及对例如存储器阵列452的第二存储器阵列执行第二存储器存取操作的第二请求。请求可包含识别对应存储器阵列的相应地址。取决于实施例，存储器存取操作可包含读取操作、编程操作、擦除操作或一些其它类型的操作。在一个实施例中，请求是从请求者接收的，例如存储器子系统控制器115或主机系统120的存储器接口113。
在操作1010，处理请求。例如，存储器装置130可执行第一及第二存储器存取操作。在一个实施例中，存储器装置130使用耦合到第一存储器阵列及第二存储器阵列的页高速缓存电路(例如，页高速缓存240)的一组并发资源来并发地执行第一存储器存取操作的第一部分及第二存储器存取操作的第一部分。如上文所描述，页高速缓存240的并发资源可取决于具体实施而变化。例如，并发资源可包含与第一存储器阵列450相关联的第一位线偏压电路420及与第二存储器阵列452相关联的第二位线偏压电路422。在此类实施例中，并发地执行第一存储器存取操作的第一部分及第二存储器存取操作的第一部分包括致使使用第一位线偏压电路420及第二位线偏压电路422将偏压电压施加到第一存储器阵列450及第二存储器阵列452的相应位线。在页高速缓存240包含其它并发资源的其它实施例中，第一及第二存储器存取操作的第一部分可包含其它操作及/或过程。
在操作1015，进行选择。例如，存储器装置130可使用仲裁方案使用页高速缓存240的至少一个共享资源来选择第一或第二存储器存取操作中的一个的第二部分来执行。取决于实施例，仲裁方案可包含基于用以在时间上首先接收到的执行存储器存取操作的请求或基于与第一及第二存储器存取操作相关联的优先级别来分配至少一个共享资源。例如，某些类型的存储器存取操作(例如，读取操作)可具有比其它类型(例如，编程操作)更高的优先级，或针对最近执行操作的存储器阵列的存储器存取操作可具有比针对另一存储器阵列的存储器存取操作的较低优先级。
在操作1020，执行操作。例如，页高速缓存240可使用共享资源来执行第一存储器存取操作的第二部分。如上文所描述，页高速缓存240的共享资源可取决于具体实施方案而变化。例如，共享资源可包含感测放大器430、高速缓存寄存器242及一或多个数据寄存器244到246。在此类实施例中，执行第一存储器存取操作的第二部分包括使用感测放大器430从第一存储器阵列450的对应字线感测电压并将对应值存储在高速缓存寄存器242或一或多个数据寄存器244到246中的至少一个中。在页高速缓存240包含其它共享资源的其它实施例中，第一存储器存取操作的第二部分可包含其它操作及/或过程。
在操作1025，执行操作。例如，在第一存储器存取操作的第二部分完成时，页高速缓存240可使用至少一个共享资源来执行第二存储器存取操作的第二部分。因此，页高速缓存240的共享资源经配置以在时间上连续地执行第一及第二存储器存取操作的第二部分。
图11说明计算机系统1100的实例机器，在所述计算机系统内可执行用于致使机器执行本文中所论述的方法中的任何一或多个的指令集。在一些实施例中，计算机系统1100可对应于主机系统(例如，图1的主机系统120)，所述主机系统包含、耦合到，或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作。在替代实施例中，机器可连接(例如，联网)到LAN、内联网、外联网及/或因特网中的其它机器。机器可在客户端-服务器网络环境中以服务器或客户端机器的身份操作，作为对等(或分布式)网络环境中的对等机器操作，或作为云计算基础设施或环境中的服务器或客户端机器操作。
所述机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络器具、服务器、网络路由器、交换机或网桥，或能够执行规定由所述机器进行的动作的指令集(顺序或其它方式)的任何机器。此外，虽然说明单个机器，但术语“机器”还应被视为包含单独或联合执行一(或多个)指令集以执行本文所论述的方法中的任何一或多个的任何机器集合。
实例计算机系统1100包含经由总线1130彼此通信的处理装置1102、主存储器1104(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器1106(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统1118。
处理装置1102表示一或多个通用处理装置，例如微处理器、中央处理单元，等等。更特定地，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集组合的处理器。处理装置1102还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器，等等。处理装置1102经配置以执行用于执行本文中所论述的操作及步骤的指令1126。计算机系统1100可进一步包含网络接口装置1108以通过网络1120进行通信。
数据存储系统1118可包含机器可读存储媒体1124(也被称作为计算机可读媒体，例如非暂时性计算机可读媒体)，其上存储体现本文中所描述的方法或功能中的任何一或多个的一或多组指令1126或软件。指令1126还可在计算机系统1100执行所述指令期间完全或至少部分地驻留在主存储器1104内及/或处理装置1102内，主存储器1104及处理装置1102也构成机器可读存储媒体。机器可读存储媒体1124、数据存储系统1118及/或主存储器1104可对应于图1的存储器子系统110。
虽然机器可读存储媒体1124在实例实施例中被展示为单个媒体，但术语“机器可读存储媒体”应被视为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被视为包含能够存储或编码指令集以供机器执行且使机器执行本公开的方法中的任何一或多个的任何媒体。因此，术语“机器可读存储媒体”应被视为包含(但不限于)固态存储器、光学媒体及磁媒体。
已在计算机存储器内的算法及数据位的操作的符号表示方面来呈现前面的详细描述的一些部分。这些算法描述及表示为由所属数据处理领域的技术人员用于以向所属领域的其它技术人员传达其工作的本质的方式。算法此处且通常被认为导致所要结果的自洽操作序列。操作为需要物理操纵物理量的操作。通常，但非必需地，这些量可采取能够存储、组合、比较或以其它方式操纵的电或磁信号的形式。将这些信号称作位、值、元素、符号、字符、项、数字等等有时已证明是便利的(主要出于共用的原因)。
然而，应记住，所有这些术语及类似术语均与适当的物理量相关联，且仅作为应用于这些量的方便标签。本公开可是指计算机系统或类似电子计算装置的动作及过程，其将表示为计算机系统的寄存器及存储器内的物理(电子)量的数据操纵及变换为类似地表示为计算机系统存储器或寄存器或其它此类信息存储器系统内的物理量的其它数据。
本公开还涉及用于执行本文中操作的设备。此设备可为特定目的而专门构造，或其可包含由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的磁盘，包含软盘、光盘、CD-ROM及磁光盘，只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁或光卡，或适用于存储电子指令的任何类型的媒体，每一个都耦合到计算机系统总线。
本文中所呈现的算法及显示并不与任何特定计算机或其它设备内在地相关。根据本文中的教示，各种通用系统可与程序一起使用，或可证明构造更专用的设备以执行所述方法为方便的。各种这些系统的结构将如下文描述中所述。另外，不参考任何特定编程语言描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示。
本公开可经提供作为计算机程序产品或软件，其可包含机器可读媒体，具有存储于其上的指令，所述指令可用于对计算机系统(或其它电子装置)进行编程以根据本公开执行处理。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁性磁盘存储媒体、光存储媒体、快闪存储器组件等。
在上述说明书中，本公开的实施例已参考其特定实例实施例进行描述。显而易见的是，在不脱离所附权利要求书中所阐明的本公开的实施例的更广泛的精神及范围的情况下，可对其进行各种修改。因此，说明书及图式应考虑说明性而非限制性。

Claims (20)

1.一种存储器装置，其包括：
第一存储器阵列；
第二存储器阵列；及
页高速缓存电路，其耦合到所述第一存储器阵列及所述第二存储器阵列，其中所述页高速缓存电路包括至少一组并发资源及至少一个共享资源，其中所述至少一组并发资源可由所述第一存储器阵列及所述第二存储器阵列异步且并发地存取，且其中所述至少一个共享资源可由所述第一存储器阵列及所述第二存储器阵列以时分复用方式存取。
2.根据权利要求1所述的存储器装置，其中所述至少一组并发资源包括与所述第一存储器阵列相关联的第一位线偏压电路及与所述第二存储器阵列相关联的第二位线偏压电路。
3.根据权利要求2所述的存储器装置，其中所述至少一个共享资源包括感测放大器、高速缓存寄存器及一或多个数据寄存器。
4.根据权利要求1所述的存储器装置，其中所述至少一组并发资源包括与所述第一存储器阵列相关联的第一位线偏压电路及与所述第二存储器阵列相关联的第二位线偏压电路，以及与所述第一存储器阵列相关联的第一感测放大器及与所述第二存储器阵列相关联的第二感测放大器。
5.根据权利要求4所述的存储器装置，其中所述至少一个共享资源包括高速缓存寄存器及一或多个数据寄存器。
6.根据权利要求1所述的存储器装置，其中所述至少一组并发资源包括与所述第一存储器阵列相关联的第一位线偏压电路及与所述第二存储器阵列相关联的第二位线偏压电路，与所述第一存储器阵列相关联的第一感测放大器及与所述第二存储器阵列相关联的第二感测放大器，以及与所述第一存储器阵列相关联的第一高速缓存寄存器及与所述第二存储器阵列相关联的第二高速缓存寄存器。
7.根据权利要求6所述的存储器装置，其中所述至少一个共享资源包括一或多个数据寄存器。
8.根据权利要求1所述的存储器装置，其中所述第一存储器阵列及所述第二存储器阵列安置在所述存储器装置的单个存储器平面上。
9.根据权利要求1所述的存储器装置，其中所述第一存储器阵列及所述第二存储器阵列安置在所述存储器装置的单独存储器平面上。
10.一种方法，其包括：
在存储器装置处接收用以对所述存储器装置的第一存储器阵列执行第一存储器存取操作并对第二存储器阵列执行第二存储器存取操作的请求；
使用耦合到所述第一存储器阵列及所述第二存储器阵列的页高速缓存电路的一组并发资源来并发地执行所述第一存储器存取操作的第一部分及所述第二存储器存取操作的第一部分；
使用仲裁方案使用所述页高速缓存电路的至少一个共享资源来选择所述第一存储器存取操作的第二部分来执行；
使用所述页缓存电路的所述至少一个共享资源来执行所述第一存储器存取操作的所述第二部分；及
在完成所述第一存储器存取操作的所述第二部分时，使用所述页高速缓存电路的所述至少一个共享资源来执行所述第二存储器存取操作的第二部分。
11.根据权利要求10所述的方法，其中所述至少一组并发资源包括与所述第一存储器阵列相关联的第一位线偏压电路及与所述第二存储器阵列相关联的第二位线偏压电路，且其中并发地执行所述第一存储器存取操作的所述第一部分及所述第二存储器存取操作的所述第一部分包括致使使用所述第一位线偏压电路及所述第二位线偏压电路来将偏压电压施加到所述第一存储器阵列及所述第二存储器阵列的相应位线。
12.根据权利要求11所述的方法，其中所述至少一个共享资源包括感测放大器、高速缓存寄存器及一或多个数据寄存器，且其中执行所述第一存储器存取操作的所述第二部分包括使用所述感测放大器从所述第一存储器阵列的对应字线感测电压并将对应值存储在所述高速缓存寄存器或所述一或多个数据寄存器中的至少一个中。
13.根据权利要求10所述的方法，其中所述至少一组并发资源包括与所述第一存储器阵列相关联的第一位线偏压电路及与所述第二存储器阵列相关联的第二位线偏压电路，以及与所述第一存储器阵列相关联的第一感测放大器及与所述第二存储器阵列相关联的第二感测放大器。
14.根据权利要求13所述的方法，其中所述至少一个共享资源包括高速缓存寄存器及一或多个数据寄存器。
15.根据权利要求10所述的方法，其中所述至少一组并发资源包括与所述第一存储器阵列相关联的第一位线偏压电路及与所述第二存储器阵列相关联的第二位线偏压电路，与所述第一存储器阵列相关联的第一感测放大器及与所述第二存储器阵列相关联的第二感测放大器，以及与所述第一存储器阵列相关联的第一高速缓存寄存器及与所述第二存储器阵列相关联的第二高速缓存寄存器。
16.根据权利要求15所述的方法，其中所述至少一个共享资源包括一或多个数据寄存器。
17.根据权利要求10所述的方法，其中所述仲裁方案包括基于在时间上首先接收到的用以执行存储器存取操作的请求来分配所述至少一个共享资源。
18.根据权利要求10所述的方法，其中所述仲裁方案包括基于与所述第一及第二存储器存取操作相关联的优先级别来分配所述至少一个共享资源。
19.根据权利要求10所述的方法，其中页高速缓存电路经配置以根据相关联仲裁方案选择将由所述至少一个共享资源连续执行的所述操作的次序。
20.一种存储器装置，其包括：
多个存储器阵列；及
页高速缓存电路，其耦合到所述多个存储器阵列，其中所述页高速缓存电路包括经配置以并发地对所述多个存储器阵列执行操作的至少一组并发资源，及经配置以在时间上连续地对所述多个存储器阵列执行操作的至少一个共享资源。
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