KR20100117560A - 설정 변경 가능한 페이지 사이즈를 갖는 비휘발성 메모리 장치 - Google Patents

설정 변경 가능한 페이지 사이즈를 갖는 비휘발성 메모리 장치 Download PDF

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KR20100117560A
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Abstract

본 발명은 적어도 하나의 뱅크를 갖는 플래시 메모리 장치를 제공하며, 여기에서 각 뱅크는 독립적으로 설정 변경 가능한 페이지 사이즈를 갖는다. 각 뱅크는 대응하는 페이지 버퍼를 갖는 적어도 2개의 메모리 플레인을 포함하며, 여기에서 메모리 플레인의 임의의 수 및 조합이 구성 데이터 및 어드레스 데이터에 응답하여 동시에 선택적으로 액세스된다. 구성 데이터는 뱅크의 정적인 페이지 구성릉 위해 파워 업 시에 메모리 장치로 로드될 수 있거나, 구성 데이터는 뱅크의 동적인 페이지 구성을 허용하도록 각 명령에 의해 수신될 수 있다. 메모리 뱅크의 페이지 사이즈를 선택적으로 조정함으로써, 블록 사이즈가 그에 따라 조정된다.

Description

설정 변경 가능한 페이지 사이즈를 갖는 비휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE HAVING CONFIGURABLE PAGE SIZE}
본원 발명은 2008년 2월 4일자로 출원된 미국 가특허 출원 제61/025,920호 및 2008년 7월 18일자로 출원된 미국 가특허 출원 제61/081,910호의 우선권 주장의 이익을 청구하며, 참고로 본 명세서에 그 전체 내용이 통합되어 있다.
플래시 메모리는 가전 및 대용량 저장 애플리케이션용의 기억장치로서 폭넓게 이용하는 데 있어서 비휘발성 메모리의 공통으로 사용되는 타입이다. 플래시 메모리는 애플리케이션 데이터 및/또는 미디어 데이터를 저장하기 위해, 디지털 오디오/비디오 플레이어, 셀 폰 및 디지털 카메라와 같은 대중적인 가전 제품에 만연되어 있다. 플래시 메모리는 퍼스널 컴퓨터의 유니버설 시리얼 포트(USB)에 플러그 접속 가능한 휴대용 플래시 드라이브 및 예컨대, 자기 하드 디스크 드라이브(HDD) 대체와 같은 전용 저장 장치로서 또한 사용될 수 있다. 플래시 메모리는 비휘발성으로 잘 알려져 있고, 그것은 플래시 메모리가 전력의 부재시에도 저장된 데이터를 유지하여, 상기 언급한 가전 제품에 전력 절감 이점을 제공하는 것을 의미한다. 플래시 메모리는 자신의 메모리 어레이의 주어진 영역에 대한 비교적 높은 밀도로 인해 그러한 애플리케이션에 적합하다.
도 1은 종래 기술의 비동기 플래시 메모리 장치의 블록도이다. 플래시 메모리 장치(10)는 주변 회로로서 또한 알려진 인터페이스 및 제어 회로, 및 코어 회로를 포함한다. 인터페이스 및 제어 회로는 I/O 버퍼(12, 14 및 16), 레지스터(18, 20, 22) 및 제어 회로(24)를 포함한다. 코어 회로는 고전압 발생기(26), 로우 프리디코더(28), 로우 디코더(30), 칼럼 프리디코더(32), 칼럼 디코더(34), 페이지 버퍼(36) 및 메모리 어레이(38)를 포함한다. 당업자는 인터페이스 및 제어 회로의 회로들의 기능을 이해해야 하고, 도시를 간략화하기 위해 다수의 상세가 도시 생략된다. 예를 들면, 회로 블록들을 상호 접속하는 라인들은 사용되는 특정 신호들 상세히 나타내지 않고, 접속된 블록들 사이의 기능적인 관계만을 나타낸다. 출력 버퍼(12)는 R/B# 출력 핀 또는 포트를 구동시키고, 제어 버퍼(14)는 각각의 입력 제어 핀 또는 포트에 각각 접속되는 입력 버퍼를 포함하며, 데이터 버퍼(16)는 각각의 I/O 핀 또는 포트 상에서 데이터를 수신하여 구동시키는 양방향 버퍼를 포함한다. 현재 설명하는 예에서는, 제어 버퍼(14)는 CE#, CLE, ALE, WE 및 WP# 입력 제어 핀 또는 포트용의 입력 버퍼를 포함한다. 현재 설명하는 예에서는 8개의 데이터 I/O 핀 또는 포트가 존재하며, 따라서 8개의 양방향 버퍼가 존재한다. 비동기 입력 버퍼 및 출력 버퍼 회로가 당업계에 잘 알려져 있어, 어떤 추가로 상세히 설명할 필요는 없다.
비동기 플래시 메모리 장치(10)에서의 소거, 프로그램 및 판독과 같은 동작을 실행하기 위해, 데이터 I/O 핀을 통해 명령이 제공된다. 이 명령은 실행되는 동작에 따라서, 특정 동작, 어드레스 정보 및 데이터에 대응하는 연산 코드(OP 코드)를 포함할 수 있다. 어드레스 및 기록(프로그램) 데이터가 8 비트 이상의 길이일 수 있기 때문에, 모든 어드레스 및 기록 데이터 비트가 적절한 레지스터에 래치되기 전에 수 회 입력 반복 또는 사이클이 필요할 수 있다는 점을 유의하라. OP 코드 데이터는 명령 레지스터(18)에 래치되고, 판독 및 프로그램 동작을 위한 어드레스 정보는 어드레스 레지스터(20)에 래치된다. OP 코드 데이터는 예컨대, 명령 디코더나 인터프리터(interpreter)와 같은 OP 코드를 디코드하는 로직을 포함하는 제어 회로(24)에 제공된다. 제어 회로(24)는 플래시 메모리 장치(10)의 코어 회로와 임의의 주변 회로의 양자를 동작시키는 데 필요한 타이밍으로 내부 제어 신호를 생성하는 제어 로직을 포함한다.
고전압 발생기(26), 로우 프리디코더(28), 로우 디코더(30), 칼럼 프리디코더(32), 칼럼 디코더(34), 페이지 버퍼(36) 및 메모리 어레이(38)로 이루어진 코어 회로는 플래시 메모리에 능통한 자에게 잘 알려져 있다. 고전압 발생기(26)는 판독, 프로그램 및 소거 동작용으로 사용된다. 판독 동작에 관하여, 이에 관한 회로 설명이 이하 제공된다.
판독 동작에 대하여, 로우 프리디코더(28)는 어드레스 레지스터(20)로부터 로우 어드레스를 수신하는 한편, 칼럼 프리디코더(32)는 어드레스 레지스터(20)로부터 칼럼 어드레스를 수신한다. 프리디코드된 로우 신호는 데이터의 페이지에 액세스하기 위한 메모리 어레이(38)의 워드라인을 구동시키도록 로우 디코더(30)에 의해 사용된다. 선택된 워드라인에 접속되는 메모리 셀에 저장된 데이터가 비트라인을 통해 페이지 버퍼(36)에 감지되어 저장된다. 메모리 어레이(38) 예에서, 연속하는 워드라인이 로우 디코더(30) 좌측으로부터 메모리 어레이(38)의 우측까지 수평으로 연장된다. 프리디코드된 칼럼 신호는 데이터 버퍼(16)에 출력하기 위해 페이지 버퍼(36)로부터 8비트의 데이터의 세트를 선택하기 위한 칼럼 디코더(34)에 의해 사용된다. 8비트는 예로서 사용될 뿐, 다른 구성이 사용될 수 있다. 어써트된(asserted) 제어 신호의 시퀀스 및 타이밍은 수신된 OP 코드에 응답하여 제어 회로(24)로부터 유래하는 것임에 유의하라.
도 2는 어떤 NAND 플래시 메모리 어레이의 기본 구성을 도시하는 도면이다. 메모리 어레이(40)는 블록들(블록[1] 내지 블록[k])로 구성되며, 각 블록은 페이지들 WL1 내지 WLi로 이루어지며, 여기에서 k 및 i의 양자는 0이 아닌 정수값이다. 각 페이지는 공통 워드라인에 연결되는 메모리 셀의 로우에 대응한다. 블록의 메모리 셀의 상세한 설명이 이어진다. 각 블록은 서로 직렬로 연결되는 플래시 메모리 셀(42)을 갖는 NAND 메모리 셀 열들로 이루어진다. 따라서, 워드라인 WL1 내지 WLi는 메모리 셀 열 내의 각 플래시 메모리 셀의 게이트에 연결된다. 열 선택 라인 신호(SSL)에 연결되는 열 선택 장치(44)는 메모리 셀 열을 비트라인(46)에 선택적으로 접속하는 한편, 접지 선택 라인 신호(GSL)에 연결되는 접지 선택 장치(48)는 메모리 셀 열을 VSS와 같은 소스 라인에 선택적으로 접속한다. 열 선택 장치(44) 및 접지 선택 장치(48)는 현재 설명하는 예에서 n-채널 트랜지스터이다. 비트라인들 BL1 내지 BLj(46)는 (여기에서 j는 0이 아닌 정수값) 메모리 어레이(40)의 모든 블록에 공통이고, 각 비트라인(46)은 각각의 블록[1] 내지 [k]에서의 하나의 NAND 메모리 셀 열에 연결된다. 각 워드라인 WL1 내지 WLi, SSL 및 GSL 신호는 블록 내의 각 NAND 메모리 셀 열에서의 동일한 대응하는 트랜지스터 장치에 연결된다. 당업자는 하나의 워드라인을 따라 플래시 메모리 셀에 저장되는 데이터는 데이터의 페이지로 칭해지는 것을 인식해야 한다.
메모리 어레이(40)의 외부의 각 비트라인에는 플래시 메모리 셀의 한 페이지에 프로그램될 기록 데이터의 한 페이지를 저장하기 위한 페이지 버퍼(50)가 연결된다. 페이지 버퍼(50)는 또한, 레지스터, 플래시 메모리 셀의 한 페이지로부터 판독된 데이터를 감지하기 위한 감지 회로, 및 검증 로직을 포함한다. 프로그래밍 동작 동안, 페이지 버퍼(50)는 데이터가 선택된 워드라인에 연결된 플래시 메모리 셀로 적절하게 프로그램되었다는 것을 보증하도록 프로그램 검증 동작을 실행한다. 고밀도를 달성하기 위해, 각 플래시 메모리 셀은 2개의 논리 상태를 저장하는 단일 레벨 셀(SLC)이거나 적어도 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)일 수 있다.
도 1로 되돌아가서, 메모리 어레이(38)는 그 대응하는 로우 디코더(30), 페이지 버퍼(36) 및 칼럼 디코더(34)와 함께 플레인(plane)이라고 통칭된다. 이 플레인의 사이즈는 워드라인 및 비트라인의 길이에 의해 정해지는 실재의 한계에 도달할 것이다. 이것은, 당업자에게는 잘 알려져 있는 효과인, 워드라인과 비트라인이 너무 길 때의 성능, 수율 또는 그 조합의 감소로 인한 것일 수 있다. 이 문제점을 다루는 하나의 알려진 기술은 메모리 어레이의 중앙에 로우 디코더를 위치시켜 논리적으로 동일한 분할된 물리적인 워드라인을 생성하는 것이다. 이로 인해, 로우 디코더가 공유될 수 있으므로 플레인의 사이즈가 증가될 수 있다. 플레인의 사이즈를 증가시키기 위한 구동 인자 중 하나는 페이지 사이즈의 원하는 증가이다. 프로그램될 파일 사이즈가 최대 페이지 사이즈보다 일반적으로 더 크기 때문에, 큰 페이지 사이즈가 음악, 사진 및 비디오와 같은 멀티미디어 애플리케이션용으로 적합하다. 또한, 총 프로그램 시간은 페이지 사이즈에 무관하게 거의 같을 수 있으며, 그에 의해 멀티미디어 애플리케이션에 더욱 유리한 더 높은 프로그램 처리량을 야기한다.
플레인 내의 워드라인 세그먼트의 길이가 증가할 수 있기 때문에, 결국 워드라인 길이가 증가함에 따라 동일한 성능 및 수율 문제가 발생한다. 따라서, 대용량 메모리 장치를 수용하기 위해, 제2 플레인이 메모리 어레이의 일부분으로 도입된다. 도 3은 2개의 플레인으로 구성된 도 1의 메모리 어레이(38)와 같은 메모리 어레이의 예시이다.
도 3에서, 플레인(60)은 로우 디코더(60)의 양측에 위치하는 2개의 서브 어레이(64 및 66), 및 서브 어레이(64 및 66)의 일 단부에 위치하는 페이지 버퍼(68)를 포함한다. 플레인(62)은 로우 디코더(74)의 양측에 위치하는 2개의 서브 어레이(70 및 72), 및 서브 어레이(70 및 72)의 일 단부에 위치하는 페이지 버퍼(76)를 포함한다. 집합적으로, 페이지 버퍼(68 및 76)는 한 페이지의 데이터를 저장한다. 각 서브 어레이는 도 2에서 앞서 도시된 기본 NAND 플래시 메모리 구성을 갖는다. 이 예에서, 각 플레인의 양 서브 어레이는 하나의 공통 로우 디코더를 공유하여, 동일한 논리 워드라인이 로우 디코더로부터 각 서브 어레이로 수평으로 연장하게 된다. 페이지 버퍼는 도 1에 도시된 칼럼 디코딩 회로를 포함한다고 가정한다.
도 3의 2개의 플레인 메모리 어레이 구성에서, 한 페이지의 데이터가 양 플레인(60 및 62)에서 하나의 로우를 동시에 선택하거나 활성화시킴으로써 판독 또는 프로그램된다. 예를 들면, 플레인(60)은 반 페이지의 데이터를 갖는 페이지 버퍼(68)와 다른 반 페이지의 데이터를 갖는 페이지 버퍼(76)를 로드한 후 데이터를 페이지 부분(78 및 80)에 기록하도록 프로그래밍 동작을 실행함으로써 프로그램된다. 판독할 때 예를 들면, 양 플레인(60 및 62)(즉, 페이지(78 및 80)) 내의 하나의 로우가 활성화되고 데이터가 감지되어 후속 버스트 독출을 위해 페이지 버퍼(68 및 76)에 저장된다.
멀티미디어 애플리케이션이 증가하는 페이지 사이즈의 이점을 얻는 동안, 그러한 NAND 플래시 메모리를 사용하는 다른 애플리케이션은 저하된 성능 및 신뢰도로 고통을 받는다. 그러한 애플리케이션은 플래시 캐시 및 하드 디스크 드라이브(HDD) 대체용 고체 상태 드라이브(SSD)를 포함한다. 이들 애플리케이션에서, 파일 사이즈는 멀티미디어 파일보다 매우 작고, 빈번하게 업데이트된다. 예를 들어, 작은 파일은 정량적으로 페이지의 작은 부분이고 페이지와 관련된 메모리 블록에 비해 더욱 작은 페이지 사이즈의 용량의 1/4만을 점유할 수 있다. 그러나, SSD 및 캐시 애플리케이션에 대해 빈번하게 발생하는, 데이터가 변경될 때마다, 전체 메모리 블록이 먼저 소거되어야 한다. 도 3에서 예를 들면, 페이지 부분(78 및 80)의 양자는 프로그래밍 동작 이전에 소거된다. 앞서 언급한 바와 같이, 각 메모리 블록은 다른 앞서 프로그램된 데이터를 저장하는 다수의 페이지를 포함한다. 따라서, 페이지 카피 동작과 같은 잘 알려진 동작은 변경되지 않은 다른 데이터를 유지하도록 실행되어야 한다. 이것은, 변경되지 않은 동일한 페이지 내의 다른 메모리 셀들이 불필요한 소거 및 프로그램 사이클에 따르게 되기 때문에, 메모리 장치의 감소된 내구성에 상당히 기여한다. 현재 설명하는 예에서, 페이지의 나머지 3/4에 상당하는 메모리 셀들은 프로그램 및 소거 사이클에 따르게 된다. 이 문제점은 저하된 시스템 성능을 희생하지만 복잡한 웨어 레벨링 스킴으로 다루어질 수 있다. 따라서, 전력 소비가 프로그램되거나 변경될 페이지당 소량의 데이터에 비해 높다.
본 발명의 목적은 이전의 NAND 플래시 메모리 아키텍처의 적어도 하나의 결점을 경감하거나 제거하는 것이다.
제1 양태에서, 플래시 메모리 장치가 제공된다. 플래시 메모리 장치는 메모리 뱅크 및 페이지 사이즈 구성자를 포함한다. 메모리 뱅크는 복수의 플레인을 가지며, 여기에서 복수의 플레인의 각각은 대응하는 플레인에 프로그래밍하기 위해 기록 데이터를 저장하는 페이지 버퍼를 갖는다. 페이지 버퍼는 대응하는 플레인으로부터 판독 데이터를 저장한다. 페이지 사이즈 구성자는 메모리 동작 동안 구성 데이터 및 어드레스 데이터에 응답하여 동시에 복수의 플레인의 조합을 선택적으로 인에이블시킨다.
제2 양태에서, 메모리 뱅크에 액세스하는 방법이 제공된다. 메모리 뱅크는 M개의 플레인을 가질 수 있으며, 여기에서 M은 1보다 큰 정수이다. 상기 방법은 구성 데이터를 수신하는 단계, 디코딩 회로를 논리적으로 구성하는 단계, 플레인 인에이블링 신호를 생성하는 단계, 및 로우 디코더 회로를 인에이블시키는 단계를 포함한다. 수신하는 단계에서, 구성 데이터는 페이지 사이즈에 대응하며, 여기에서 페이지 사이즈는 메모리 동작 동안 동시에 액세스되는 하나와 M개의 플레인 사이에 대응한다. 논리적으로 구성하는 단계에서, 디코딩 회로는 구성 데이터로 구성된다. 생성하는 단계에서, 디코딩 회로는 어드레스 데이터에 응답하여 플레인 인에이블링 신호를 생성한다. 인에이블시키는 단계에서, 로우 디코더 회로는 1 내지 M개의 플레인의 워드라인을 동시에 구동시키기 위해 플레인 인에이블링 신호에 응답하여 인에이블된다.
본 발명의 다른 양태 및 특징은 첨부하는 도면과 관련하여 제시된 아래의 상세한 설명을 볼 때 당업자에게는 명백해질 것이다.
본 발명에 의하면, 이전의 NAND 플래시 메모리 아키텍처의 적어도 하나의 결점을 경감하거나 제거할 수 있다.
본 발명의 실시예들을 첨부한 도면을 참조하여 예로서만 이하 설명할 것이다.
도 1은 NAND 플래시 메모리 장치의 블록도이다.
도 2는 NAND 플래시 메모리 구성을 나타내는 회로도이다.
도 3은 종래 기술의 메모리 어레이의 블록도이다.
도 4a∼4d는 동시에 상이한 플레인들 및 페이지 버퍼 유닛들을 선택하는 상이한 방법을 도시하는 도면이다.
도 5는 설정 변경 가능한 페이지 사이즈를 갖는 메모리 뱅크의 일반적인 실시예이다.
도 6은 도 5의 메모리 뱅크에 사용된 로우 디코더/블록 디코더 회로의 회로도이다.
도 7은 도 6에 도시된 블록 디코더 회로의 회로도이다.
도 8은 도 6에 도시된 로우 드라이버의 회로도이다.
도 9는 본 실시예에 따르는 고정 플레인 설정 변경 가능한 페이지 사이즈를 갖는 메모리 뱅크의 블록도이다.
도 10은 도 9에 도시된 구성 디코더의 회로도이다.
도 11은 도 9에 도시된 플레인 셀렉터를 도시하는 회로도이다.
도 12는 본 실시예에 따르는 플렉시블 플레인 설정 변경 가능한 페이지 사이즈를 갖는 메모리 뱅크의 블록도이다.
도 13은 도 12에 도시된 구성 디코더의 회로도이다.
도 14는 도 12에 도시된 플레인 셀렉터를 도시하는 회로도이다.
도 15는 본 실시예에 따라, 설정 변경 가능한 페이지 사이즈 메모리 뱅크를 동작시키는 방법의 플로우차트이다.
도 16은 본 실시예에 따라, 설정 변경 가능한 페이지 사이즈 메모리 뱅크를 제어하는 방법의 플로우차트이다.
도 17은 본 실시예에 따라, 멀티플레인 판독 동작을 완료하는 방법의 플로우차트이다.
도 18은 본 실시예에 따라, 멀티플레인 판독 동작을 실행하기 위한 동작 시퀀스를 도시하는 도면이다.
도 19는 본 실시예에 따라, 멀티플레인 프로그램 동작을 실행하기 위한 동작 시퀀스를 도시하는 도면이다.
도 20은 본 실시예에 따라, 멀티플레인 소거 동작을 실행하기 위한 동작 시퀀스를 도시하는 도면이다.
도 21은 본 실시예에 따르는 메모리 뱅크의 논리적인 분할의 일례를 도시하는 도면이다.
도 22는 본 실시예에 따르는 메모리 뱅크의 다른 논리적인 분할의 일례를 도시하는 도면이다.
본 발명의 여러 가지 실시예들이 적어도 하나의 뱅크를 갖는 플래시 메모리 뱅크를 설명하며, 여기에서 각 뱅크는 독립적으로 설정 변경 가능한 페이지 사이즈를 갖는다. 각 뱅크는 대응하는 페이지 버퍼를 갖는 적어도 2개의 메모리 플레인을 포함하며, 여기에서 메모리 플레인의 조합 및 임의의 수는 구성 데이터에 응답하여 동시에 선택적으로 액세스된다. 구성 데이터는 뱅크의 정적 페이지 구성에 대한 파워 업 시에 메모리 장치로 로드될 수 있거나, 구성 데이터는 뱅크의 동적 페이지 구성을 허용하도록 명령에 의해 수신될 수 있다. 명령은 동작을 실행하도록 플래시 메모리 장치에 지시하는 동작 명령일 수 있거나, 명령은 선택된 뱅크의 페이지 사이즈를 설정하는 전용 지시일 수 있다.
도 4a 내지 4d는 플래시 메모리 장치의 하나의 뱅크를 도시하는 개략도이며, 여기에서 플래시 메모리 장치는 임의의 적절한 수의 뱅크를 가질 수 있다. 현재 설명하는 실시예에 도시된 뱅크의 예는 도 1의 장치를 메모리 어레이(38)로서 사용하는데 적합할 수 있다. 이와 달리, 현재 설명하는 실시예에 도시된 뱅크의 예는 2006년 7월 31일자로 출원된 "DAISY CHAIN CASCADING DEVICES"라는 명칭의 미국 특허 제2007-0076502호 공보, 2005년 12월 30일자로 출원된 "MULTIPLE INDEPENDENT SERIAL LINK MEMORY"라는 명칭의 미국 특허 제2007-0076479호 공보, 및 2006년 10월 19일자로 출원된 "MEMORY WITH OUTPUT CONTROL"이라는 명칭의 미국 특허 제2007-0153576호 공보에 기재된 바와 같은, 직렬 동작용으로 구성된 메모리 장치에 사용하는 데 적합할 수 있다. 도 4a를 참조하면, 뱅크(100)는 각각 플레인 1, 플레인 2, 플레인 3 및 플레인 4로 라벨 붙여진 4개의 플레인(102, 104, 106 및 108)을 포함한다. 각 플레인은 도 3에 도시된 페이지 버퍼(68)와 동일한 기능을 갖는 대응하는 페이지 버퍼(110, 112, 114 및 116)를 갖는다. 회로 면적을 최소화하기 위해, 플레인(102 및 104)은 공통 로우 디코더(118)를 공유하고, 유사하게, 플레인(106 및 108)은 공통 로우 디코더(120)를 공유한다. 도 4a 내지 4d에 도시되지는 않았지만, 플레인(102, 104, 106 및 108)은 각각 그 각각의 공통 로우 디코더(118 및 120)로부터 수평으로 연장하는 워드라인과, 그 각각의 페이지 버퍼(110, 112, 114 및 116)로부터 수직으로 연장하는 비트라인을 갖는다. 대체 회로 구성에서, 각 플레인은 전용 로우 디코더가 다른 플레인과 공유되지 않으므로 그 우측이나 좌측에 배열되는 그 각각의 로우 디코더를 가질 수 있다.
현재 설명하는 실시예에서, 로우 디코더(118)는 프로그램, 판독 또는 소거 동작 동안 양 플레인(102 및 104) 내의 하나의 워드라인 또는 어느 하나의 플레인(102 또는 104) 내의 하나의 워드라인을 선택적으로 인에이블시키거나 활성화시킨다. 로우 디코더(120)는 또한 프로그램, 판독 또는 소거 동작 동안 양 플레인(106 및 108) 내의 하나의 워드라인 또는 어느 하나의 플레인(106 또는 108) 내의 하나의 워드라인을 선택적으로 활성화시킨다. 주의할 점은, 프로그램, 판독 및 소거 동작을 위해 회로의 타이밍 및 활성화를 제어하는 뱅크(100)와 관련된 코어 제어 회로가 존재하는 것이다. 따라서, 뱅크 내의 모든 플레인은 코어 제어 회로에 의해 지시된 동일한 동작을 실행한다.
도 4a는 뱅크(100)가 단일 플레인에 대응하는 페이지 버퍼와 동등한 페이지 사이즈를 갖도록 구성되는 일례를 도시한다. 단일 플레인 페이지 버퍼는 뱅크에 대한 최소 페이지 버퍼 사이즈이고, 이 시점에서부터 페이지 버퍼 유닛이라고 칭해진다. 따라서, 최소 페이지 사이즈가 하나의 페이지 유닛이다. 예로서, 최소의 페이지 버퍼 유닛 사이즈는 512 킬로비트 폭일 수 있다. 도 4a에서, 플레인(102) 내의 하나의 페이지(122)가 판독 또는 프로그램 동작을 위해 선택된다. 동작이 소거 동작이면, 페이지(122) 함유 블록이 소거를 위해 선택된다. 현재 설명하는 실시예에 있어서, 워드라인의 선택은, 그 워드라인이 접속되는 메모리 셀을 판독, 프로그래밍 또는 소거하는 데 필요한 전압 레벨로 워드라인을 구동함으로써 워드라인을 활성화시키는 것과 유사하다. 도 4a의 뱅크(100)의 페이지 사이즈가 하나의 페이지 버퍼 유닛이 되도록 구성되기 때문에, 플레인(102, 104, 106 및 108)의 임의의 페이지가 임의의 동작을 위해 선택될 수 있다.
도 4b는 뱅크(100)가 2개의 페이지 버퍼 유닛과 동등한 페이지 사이즈를 갖도록 구성되는 일례를 도시한다. 따라서, 페이지(124) 스패닝 플레인(102 및 104)이 동시에 선택된다. 이와 달리, 페이지(124)는 뱅크(100) 내의 2개의 플레인의 임의의 조합으로부터 선택되는 2개의 페이지 유닛으로 이루어질 수 있다.
도 4c는 뱅크(100)가 3개의 페이지 버퍼 유닛과 동등한 페이지 사이즈를 갖도록 구성되는 일례를 도시한다. 따라서, 페이지(126) 스패닝 플레인(102, 104 및 106)이 동시에 선택된다. 이와 달리, 페이지(126)는 뱅크(100) 내의 3개의 플레인의 임의의 조합으로부터 선택되는 3개의 페이지 유닛으로 이루어질 수 있다.
도 4d는 뱅크(100)가 4개의 페이지 버퍼 유닛과 동등한 페이지 사이즈를 갖도록 구성되는 일례를 도시한다. 따라서, 페이지(128) 스패닝 플레인(102, 104, 106 및 108)이 동시에 선택된다. 뱅크(100) 내에 4개의 플레인만 존재하므로, 4개의 각각의 플레인으로부터의 모든 4개의 페이지 유닛이 동시에 선택된다. 도 4b 내지 4d에서, 각 플레인에 대응하는 로우 디코딩 로직이 동일하다고 가정한다. 따라서, 로우 디코더(118 및 120)에 의해 수신되는 하나의 로우 어드레스가 활성화되는 동일한 물리적인 워드라인을 생성할 것이다. 각 플레인이 지정된 로우 디코더를 갖는 대체 실시예에서는, 상이한 물리적인 워드라인이 각 플레인에서 동시에 활성화될 수 있다.
도 5는 현재 설명하는 실시예에 따르는 메모리 장치 내의 하나의 뱅크의 기능적인 회로 블록을 도시하는 블록도이다. 뱅크(200)는 4개의 플레인(202, 204, 206 및 208), 로우 디코더(210 및 212), 및 페이지 버퍼(214, 216, 218 및 220)로 이루어지는 메모리 어레이를 포함한다. 이 시점에서부터 앞으로, 플레인(202 및 204)이 공유되는 로우 디코더(210)의 양측에 배열되게 하는 메모리 어레이 구성은, 반도체 장치가 동일한 메모리 어레이 타일의 다수의 예를 포함할 수 있기 때문에 메모리 어레이 타일이라고 지칭된다. 타일링은 반도체 메모리 장치의 설계 시간을 감소시키기 위한 잘 알려진 설계 기술이다. 로우 디코더 및 페이지 버퍼는 어드레스 레지스터(도시 생략)로부터 제공되는 어드레스 신호와, 프로그램, 소거 및 판독 동작 동안 회로를 제어하는 데 필요한 다른 제어 신호를 수신한다. 이들 제어 신호는 코어 제어 회로(222)에 의해 제공된다. 당업자는 코어 제어 회로(222)가 메모리 장치에 의해 수신되는 디코드된 명령에 응답하여 뱅크(200) 내의 회로들을 활성화시키는 역할을 하는 것을 이해할 것이다. 뱅크(200) 내의 선택적인 페이지 사이즈 구성을 인에이블시키기 위해, 페이지 사이즈 구성자(224)가 뱅크(200) 내에 포함된다. 페이지 사이즈 구성자(224)는 제1 플레인 셀렉터(226), 제2 플레인 셀렉터(228) 및 구성 디코더(230)를 포함한다. 뱅크의 페이지 구성이 파워 업 시에 정적으로, 그리고 선택된 메모리 뱅크의 페이지 사이즈를 구체적으로 구성하기 위한 전용 명령으로 동적으로 설정되는 실시예에서는 구성 레지스터(232)가 포함된다. 정적인 페이지 구성은 메모리 장치의 파워 다운 또는 리셋 시까지 모든 메모리 동작에 대해 페이지 사이즈가 고정되는 것을 의미한다. 구성 레지스터(232)는, 메모리 뱅크의 페이지 사이즈가 예컨대, 판독, 프로그램 및 소거 명령과 같은 정규의 플래시 메모리 명령으로 동적으로 구성되는 실시예에서는 생략될 수 있다. 이러한 타입의 동적인 페이지 사이즈 구성은 온 더 플라이(on-the-fly) 동적 페이지 구성이라고도 칭해질 수 있으며, 여기에서 페이지 사이즈는 각 명령에 의해 변경될 수 있다. 현재 설명하는 실시예에서, 구성 레지스터(232)는 정적인 페이지 사이즈 구성 및 전용 명령 동적인 페이지 사이즈 구성을 위해 포함된다.
도 5의 뱅크(200)는 도 4a 내지 4d에서 앞서 설명한 회로 블록들을 포함한다. 페이지 사이즈 구성자(224)의 기능적인 블록의 논의는 이하 제공된다.
플레인 셀렉터(226)는 플레인(202 및 204) 중 하나 또는 양자 내의 워드라인을 구동시키도록 로우 디코더(210)를 선택적으로 인에이블시키는 플레인 선택 신호를 제공한다. 유사하게, 플레인 셀렉터(228)는 플레인(206 및 208) 중 하나 또는 양자 내의 워드라인을 구동시키도록 로우 디코더(212)를 선택적으로 인에이블시키는 플레인 선택 신호를 제공한다. 양 플레인 셀렉터(226 및 228)는 서로 독립적으로 동작하도록 제어되거나, 그들이 구성 디코더(230)로부터 수신하는 제어 신호에 따라 서로 동일하게 동작하도록 제어된다. 이러한 특징의 추가의 논의가 이하 제공된다.
구성 디코더(230)는 플레인 셀렉터(226 및 228)를 제어하는 제어 신호를 생성하는 디코딩 회로를 포함한다. 이들 제어 신호는 하나의 또는 양 플레인 셀렉터(226 및 228)를 선택적으로 인에이블시키는 데 사용될 수 있기 때문에, 인에이블링 신호와 유사하다. 구성 디코더(230)는 뱅크 어드레스(BANK_ADD), 플레인 어드레스(PLANE_ADD) 및 구성 레지스터(232)에 의해 제공되는 구성 데이터(CONF)에 응답하여 제어 신호를 생성한다. 뱅크 어드레스(BANK_ADD)는 선택될 수 있는 메모리 장치 내에 하나 이상의 뱅크가 존재하는 경우 사용된다. 구성 레지스터(232)는 데이터 입력 버퍼를 통해 외부적으로 수신된 구성 데이터(PAGE_SIZE)를 저장한다. 이후 논의되는 바와 같이, 구성 데이터(PAGE_SIZE)는 뱅크(200)의 페이지 사이즈의 정적인 구성을 위해 메모리 장치의 파워 업 시에 제공될 수 있거나, PAGE_SIZE는 뱅크(200)의 페이지 사이즈의 동적인 구성을 위해 수신된 명령에 성공적인 파워 업 후에 통상 동작 기간 동안 제공될 수 있다. 구성 레지스터(232)는 선택될 수 있는 플레인의 수 및 뱅크 내의 플레인의 수를 맞추도록 임의의 적절한 수의 비트 사이즈일 수 있다.
뱅크(200)의 동작은 예로서 판독 동작을 참조하여 이하 설명한다. 판독 명령이 판독 데이터의 원하는 메모리 어레이 위치에 대응하는 어드레스 정보 및 판독 동작 코드(OP 코드)를 포함하는 메모리 장치에 제공된다. 이 어드레스 정보는 로우 어드레스, 칼럼 어드레스, 플레인 어드레스(PLANE_ADD) 및 타이틀 어드레스(TILE_ADD)를 포함할 수 있다. 어떤 어드레스 정보를 디코딩하기 전에, 구성 레지스터(232)에 페이지 사이즈 구성 데이터가 로드되어 있다고 가정한다. 페이지 사이즈 구성 데이터는 메모리 장치의 파워 업 동안 로드될 수 있거나, 명령에 의해 제공되는 어드레스 정보의 부분으로서 동적으로 로드될 수 있다. 구성 레지스터(232)에 저장된 페이지 사이즈 구성 데이터에 응답하여, 구성 디코더(230)는 수신된 PLANE_ADD 및 TILE_ADD 신호를 디코드하는 방식을 변경한다. 더욱 구체적으로는, 구성 디코더(230)는 구성 데이터에 기초하여 플레인 셀렉터(226 및 228)에 제공하는 제어 신호의 논리 상태를 변경한다. 따라서, 특정 PLANE_ADD 및 TILE_ADD 신호에 응답하여 구성 디코더(230)의 출력이 구성 데이터에 따라서 변할 수 있다. 이러한 유연성이 뱅크의 페이지 사이즈 구성 가능성을 허용한다.
앞서 논의된 바와 같이, 각 플레인 셀렉터는 인접한 하나의 또는 양 플레인 내의 워드라인들을 구동시키도록 그 대응하는 로우 디코더를 선택적으로 인에이블시키기 위한 플레인 선택 신호를 제공한다. 예시된 실시예에 따르는 도 5에 도시된 로우 디코더의 설명이 이하 제공된다.
도 6은 도 5에 도시된 어느 하나의 로우 디코더(210 또는 212)의 블록도를 도시한다. 현재 도시된 예에서, 로우 디코더(300)는 동일한 타일 내의 2개의 인접한 플레인 간에 공유된다. 로우 디코더(300)는 로우 디코드 로직(302)과, 각각의 메모리 블록에 대한 메모리 블록 구동 회로(304 및 306)를 포함한다. 제조된 플래시 메모리 장치는 예컨대, 1024, 2048 또는 4096 메모리 블록과 같은 복수의 메모리 블록을 포함한다. 이 간략화된 예에서, 각 플레인은 총 4개의 메모리 블록과 총 4개의 메모리 블록 구동 회로를 갖고, 그 중 2개는 도시의 간략화를 위해 도시되지 않는다. 로우 디코드 로직(302)은 SS, S[1:i] 및 GS와 같은 개별 로우 구동 신호를 생성하기 위한 멀티 비트 로우 어드레스(RA)를 수신한다. 현재 설명하는 예에서는, 타이틀 내의 모든 메모리 블록에 대해 하나의 로우 디코드 로직(302)이 존재하고, 로우 구동 신호 SS, S[1:i] 및 GS는 모든 메모리 블록 구동 회로(304 및 306)에 제공되는 글로벌 신호이다. 특히, 글로벌 신호 SS, GS 및 S[1:i]는 예컨대 회로(304 내지 306)과 같은 각 메모리 블록 구동 회로 내의 SSL, GSL 및 워드라인에 대응한다. 로우 디코드 로직(302)은 멀티 비트 로우 어드레스(RA)를 디코딩하기 위한 잘 알려진 논리 회로를 포함하므로, 그 상세는 현재 설명할 필요가 없다.
메모리 블록 구동 회로(304)는 메모리 블록 구동 회로(306)와 동일한 회로 구성요소를 포함하므로, 간결하게 하기 위해 메모리 블록 구동 회로(304)의 구성요소만 더욱 상세히 설명한다. 메모리 블록 구동 회로(304)는 블록 디코더(308) 및 드라이버(310)를 포함한다. 도 6에 도시된 예에서, 메모리 블록 구동 회로(304)의 블록 디코더(308)는 그 대응하는 로우 드라이버(310)를 인에이블시키기 위한 2비트 블록 어드레스(B_ADDR[1:2])를 수신한다. 따라서, 하나의 블록 디코더는 소거, 프로그램 또는 판독 동작을 위한 메모리 블록을 선택하도록 B_ADDR[1:2]의 임의의 조합에 대해 인에이블된다. 앞서 논급된 바와 같이, 본 예의 플레인은 각각 4개의 메모리 블록을 갖는다. 예를 들어, 1024, 2048 또는 4096과 같은 복수의 메모리 블록을 갖는 제조된 플래시 메모리 장치에서, 블록 디코더(308)는 메모리 동작을 위한 메모리 블록 중 정확히 하나를 선택하기 위해 적절한 수의 블록 어드레스를 수신하도록 구성된다. 로우 드라이버(310)는 동일한 타일 내의 인접한 플레인의 메모리 블록 내의 NAND 셀 스트링 및 하나의 플레인의 메모리 블록 내의 NAND 셀 스트링에 로우 구동 신호 SS, S[1:i] 및 GS를 패스하기 위한 장치를 포함한다. 더욱 구체적으로는, 하나의 플레인의 메모리 블록 내의 NAND 셀 스트링은 SSLA, 워드라인 WLA[1:i] 및 GSLA와 같은 로우 구동 신호를 수신하는 한편, 인접한 플레인의 메모리 블록 내의 NAND 셀 스트링은 SSLB, 워드라인 WLB[1:i] 및 GSLB와 같은 로우 구동 신호를 수신한다. 현재 설명하는 실시예에서, 로우 구동 신호는 블록 디코더(308)에 의해 제공되는 신호에 응답하여, 타일 내의 2개의 플레인 중 하나에 또는, 타일 내의 양 플레인에 패스될 수 있다.
멀티 비트 어드레스(RA)에 응답하여, 로우 구동 신호 SSL, GSL 및 하나의 워드라인 WL1 내지 WLi가 로우 디코드 로직(302)에 의해 VDD와 같은 활성 논리 레벨로 구동된다. 블록 어드레스에 응답하여, 블록 어드레스 B_ADDR[1:2]에 의해 어드레스되는 하나의 선택된 메모리 블록의 로우 드라이버(310)만이 타일의 하나의 또는 양 플레인 내의 NAND 셀 스트링에 로우 구동 신호 SS, S[1:i] 및 GS를 구동 또는 패스하기 위해 인에이블된다. 타일의 양 플레인에 의해 공유되는 한 세트의 로우 구동 신호를 생성하기 위해 정확히 하나의 로우 디코드 로직(302)이 존재하기 때문에, 양 플레인 내의 동일한 물리적인 워드라인이, 타일의 양 플레인이 블록 디코더(308)에 의한 동작을 위해 선택될 때 동시에 구동될 수 있다. 선택되지 않은 메모리 블록에서, 로우 드라이버(310)가 디스에이블되며, 그것에 의해 타일의 하나의 또는 양 플레인 내의 NAND 셀 스트링이 로우 구동 신호 SS, S[1:i] 및 GS의 전압 레벨을 수신하는 것을 방지한다.
도 7은 도 6에 도시된 메모리 블록 구동 회로(304)와 같은 하나의 메모리 블록 구동 회로의 블록 디코더(308)의 회로도이다. 블록 디코더(308)는 하나의 메모리 블록과 관련되고, 교차 결합된 인버터 래치 회로 및 차지 펌프를 포함한다. 래치 회로는 교차 결합된 인버터(350 및 352), n-채널 리셋 트랜지스터(354), 및 n-채널 인에이블 트랜지스터(356 및 358)를 포함한다. 래치 회로는, 래치 인에이블 신호 LTCH_EN 및 디코드된 블록 어드레스(BA)가 고 논리 레벨일 때 인에이블 또는 세트된다. 디코드된 블록 어드레스(BA)는 또한 블록 선택 신호라고 칭해진다. 디코드된 블록 어드레스(BA)는 블록 어드레스 B_ADDR[1] 및 B_ADDR[2]를 수신하는 AND 논리 게이트(360)에 의해 생성된다. 당업자는 메모리 뱅크의 상이한 블록 디코더(308)에 있어서의 AND 논리 게이트(360)는 판독, 프로그램 및 소거 동작을 위해 하나의 메모리 블록을 선택하기 위한 B_ADDR[1] 및 B_ADDR[2]의 상이한 논리 상태 조합에 대응한다. 도시되지 않았지만, 각 블록 디코더(308)용 AND 논리 게이트(360)는 B_ADDR[1] 및 B_ADDR[2]를 수신하기 위한 입력에서 상이한 인버터의 조합을 포함함으로써 B_ADDR[1] 및 B_ADDR[2]의 상이한 조합을 디코드하도록 세트될 수 있다. 그러한 디코딩 스킴은 당업계에 잘 알려져 있다. 리셋 신호(RST_BD)가 예컨대, VDD의 고 논리 레벨로 구동될 때, 리셋 트랜지스터(354)가 인버터(352)의 입력을 VSS에 연결하도록 턴 온된다. 이로 인해 인버터(350 및 352)의 래치 회로가 리셋된다.
블록 디코더(308)는 인버터(350)의 출력에 연결되는 로컬 차지 펌프를 포함한다. 차지 펌프는 디플리션 모드(depletion mode) n-채널 패스 트랜지스터(362), 네이티브 n-채널 다이오드 접속 부스트 트랜지스터(364), 고 브레이크다운 전압 n-채널 분리 트랜지스터(366), 고 브레이크다운 전압 n-채널 클램프 트랜지스터(368), NAND 논리 게이트(370) 및 커패시터(372)를 포함한다. NAND 논리 게이트(370)는 인버터(350)의 출력에 연결되는 하나의 입력 단자와 커패시터(372)의 하나의 단자를 구동하기 위해 제어된 신호 OSC를 수신하는 다른 입력 단자를 갖는다. 패스 트랜지스터(362)는 PGMb라고 칭해지는 프로그램 신호 PGM의 보수(complement)에 의해 제어된다. 분리 트랜지스터(366) 및 클램프 트랜지스터(368)의 공통 단자는 고전압 VH에 연결된다. 출력 전압 BD는 마스터 출력 전압 BD에 접속되는 n-채널 패스 트랜지스터(374 및 376)로 이루어진 선택 회로에 접속된다. 패스 트랜지스터(374)는 BD를 BDA로서 패스하기 위해 플레인 셀렉터 신호 PLA에 의해 제어되는 하는 한편, 패스 트랜지스터(376)는 BD를 BDB로서 패스하기 위해 플레인 셀렉터 신호 PLB에 의해 제어된다. 신호 PLA 및 PLB는 도 5의 플레인 셀렉터(226)와 같은 각각의 플레인 셀렉터에 의해 제공된다. 따라서, 임의의 동작을 위해 BDA 및 BDB 중 하나 또는 양자가 마스터 출력 전압 BD를 가질 수 있다. 주의할 점은, 플레인 셀렉터 신호 PLA 및 PLB가 BDA 및 BDB의 전압 레벨이 BD와 같아지도록 n-채널 패스 트랜지스터(374 및 376)가 BD를 완전히 패스시킬 수 있기에 충분히 높은 전압 레벨을 갖는다는 것이다. 예를 들면, BD가 대략 프로그램 전압 Vpgm+Vtn인 경우, 여기에서 Vtn은 n-채널 트랜지스터의 임계 전압이면, PLA 및 PLB는 적어도 Vpgm+2Vtn이어야 한다. 따라서, BDA 및 BDB는 BD와 같아질 수 있다.
차지 펌프의 동작을 이하 설명한다. 판독 또는 소거 동작 동안, PGMb는 고 논리 레벨에 있고, OSC는 저 논리 레벨에 유지된다. 따라서, 회로 구성요소(372, 364, 366 및 368)는 비활성화되고, 출력 단자 BD는 인버터(350)의 출력에 나타나는 논리 레벨을 반영한다. 프로그램 동작 동안, PGMb는 저 논리 레벨에 있고, OSC는 미리 정해진 주파수에서 고 및 저 논리 레벨 사이에서 왔다갔다 하는 것이 허용된다. 인버터(350)의 출력이 고 논리 레벨이면, 커패시터(372)는 반복적으로 그 다른 단자에서 전하를 누적하고 부스트 트랜지스터(364)를 통해 누적된 전하를 방전한다. 분리 트랜지스터(366)는 부스트 트랜지스터(364)의 게이트 상에서 부스트된 전압으로부터 VH를 분리시킨다. 클램프 트랜지스터(368)는 약 VH+Vtn에서 출력 단자 BD의 전압 레벨을 유지하고, 여기에서 Vtn은 클램프 트랜지스터(368)의 임계 전압이다. 도 7에 도시된 로컬 차지 펌프는 공급 전압 VDD보다 더 높은 전압 레벨로 신호를 구동하는 데 사용될 수 있는 회로의 일례이지만, 당업자는 다른 차지 펌프 회로가 동일한 효율성을 갖고 사용될 수 있음을 이해할 것이다.
도 8은 도 6의 로우 드라이버(310)의 회로도이다. 로우 드라이버(310)는 제1 세트의 n-채널 패스 트랜지스터(380) 및 제2 세트의 n-채널 패스 트랜지스터(382)를 포함한다. 양 세트의 패스 트랜지스터(380 및 382)는 타일의 하나의 또는 2개의 플레인의 NAND 셀 스트링에 로우 구동 신호 SS, S[1:i] 및 GS를 패스한다. 더욱 구체적으로는, 신호 SS, S[1:i] 및 GS는 전압 BDA에 응답하여 신호 SSLA, 워드라인 WLA[1:i] 및 GSLA로서 제1 세트의 n-채널 패스 트랜지스터(380)에 의해, 그리고 전압 BDB에 응답하여 신호 SSLB, 워드라인 WLB[1:i] 및 GSLB로서 제2 세트의 n-채널 패스 트랜지스터(382)에 의해 패스된다. 동작 시에, BDA가 VDD 위에서 구동될 때, VDD보다 높은 로우 구동 신호 SS, S[1:i] 및 GS는 각각 SSLA, WLA[1:i] 및 GSLA 라인에 패스될 수 있다. BDA가 VSS에 있으면, 패스 트랜지스터(380)는 각각 SSLA, WLA[1:i] 및 GSLA로부터 로우 구동 신호 SS, S[1:i] 및 GS를 분리시키도록 턴 오프될 것이다. 동작은 BDB 및 패스 트랜지스터(382)에 대해서 동일하다.
도 6, 7 및 8의 앞서 설명한 회로 예들은 제거되어 있는 각 플레인에 대한 회로 중복을 고려하여 위의 회로 영역을 최소화시킬 수 있는 공유된 로우 디코더 아키텍처에 관한 것이다. 공유된 로우 디코더 아키텍처를 사용하여 획득된 회로 영역 절감에 대한 트레이드 오프(trade-off)는 동일한 타일의 양 플레인 내의 상이한 워드라인의 선택과 관련된 무능이다. 이것은 타일의 양 플레인에 의해 공유되는 한 세트의 로우 구동 신호를 제공하기 위한 하나의 로우 디코드 로직(302)이 존재하는 사실에 기인한다. 회로 영역의 보존이 덜 문제가 될 수 있는 보완적인 대체 예에서는, 전용 로우 디코더 아키텍처가 대신 사용될 수 있다. 전용 로우 디코더 아키텍처에서, 각 플레인에 대해 하나의 로우 디코더(300)가 존재하며, 그것에 의해 각 플레인에서 구동하기 위해 상이한 워드라인을 선택하면서 타일의 양 인접한 플레인의 동시 선택을 가능하게 한다. 로우 디코더(300)를 하나의 플레인에 대한 전용 로우 디코더로 변환하는 1차 변형은 BDA 또는 BDB 중 하나만을 제공하도록 블록 디코더를 구성하는 것, 및 2개의 세트의 로우 구동 신호 SSLA, WLA[1:i], GSLA 및 SSLB, WLB[1:i], GSLB 중 하나만을 제공하도록 로우 드라이버(310)를 구성하는 것을 포함한다. 다른 플레인에 대한 로우 디코더는 다른 세트의 SSLA, WLA[1:i], GSLA 및 SSLB, WLB[1:i], GSLB를 제공하기 위해 구성되는 로우 드라이버(310) 및 BDA 또는 BDB 중 나머지를 제공하기 위해 구성되는 블록 디코더를 갖는다. 명확성 및 일관성을 위해, 다양한 회로 실시예를, 각 타일에 대해 공유 로우 디코더가 사용된다는 가정 하에 이어서 설명한다.
도 5는 설정 변경 가능한 페이지 사이즈를 갖는 메모리 뱅크의 일반적인 실시예를 도시하지만, 도 9는 메모리 장치의 하나의 뱅크에 대한 설정 변경 가능한 페이지 사이즈 아키텍처의 일례를 나타낸다. 도 9의 예에서, 뱅크(400)는 동일한 플레인(202, 204, 206 및 208), 로우 디코더(210 및 212), 페이지 버퍼(214, 216, 218 및 220), 및 코어 제어 회로(222)를 포함한다. 한편, 페이지 사이즈 구성자(402)는 페이지 구성 데이터, 플레인 어드레스 정보 및 뱅크 어드레스 정보에 응답하여 특정 플레인을 선택하도록 특별히 구성된다. 일반적으로, 페이지 사이즈 구성자(402)는 어느 하나의 페이지 버퍼 유닛, 2개의 페이지 버퍼 유닛 또는 4개의 페이지 버퍼 유닛 사이즈인 페이지 사이즈를 갖도록 뱅크(400)를 정적으로 또는 동적으로 구성한다. 페이지 사이즈 구성자(402)의 기능적인 회로 블록의 상세한 설명을 아래에 제공한다.
페이지 사이즈 구성자(402)는 제1 플레인 셀렉터(404), 제2 플레인 셀렉터(406), 구성 디코더(408), 및 구성 레지스터(410)를 포함한다. 구성 레지스터(410)는 현재 설명하는 예에서는 2비트로 이루어지는 페이지 사이즈 구성 데이터 P_SIZE를 수신하여 저장한다. 현재 설명하는 실시예에서는, P_SIZE는 P_SIZE의 비트를 구성 레지스터(410)에 라우트하는 내부 명령 레지스터(도시 생략)에 의해 디코드되는 미리 정해진 명령 내에 메모리 장치의 입/출력 인터페이스를 통해 제공된다. 앞서 논급된 바와 같이, 그러한 명령은 파워 업 시에, 또는 이와 달리, 통상 동작 명령들 간에서 동적으로 제공될 수 있다. 2개의 메모리 어레이 타일로 그룹화된 총 4개의 플레인이 존재하는 도 9의 현재 도시된 예에 있어서, P_SIZE의 1 비트가 메모리 어레이 타일 선택을 설정하는 데 사용되고, P_SIZE의 제2 비트는 플레인 선택을 설정하는 데 사용된다. 이 제1 비트는 CONF1이라고 칭해지고 제2 비트는 CONF2라고 칭해지며, 이것은 신호 버스 CONF[1:2]로서 구성 디코더(408)에 제공된다. 구성 디코더(408)는 디코드된 타일 인에이블링 신호 TSEL1 및 TSEL2, 및 플레인 인에이블링 신호 PSEL1 및 PSEL2를 생성하기 위해 타일 어드레스 비트 T_ADD 및 플레인 어드레스 비트 P_ADD를 수신하는 설정 변경 가능한 논리 디코딩 게이트를 포함한다. 구성 디코더(408) 내의 설정 변경 가능한 논리 디코딩 게이트는 타일 어드레스 비트 T_ADD 및 플레인 어드레스 비트 P_ADD의 임의의 주어진 논리 상태에 대해 TSEL1, TSEL2, PSEL1 및 PSEL2의 논리 상태를 변경하도록 CONF1 및 CONF2에 의해 제어된다.
도 9에 도시된 바와 같이, TSEL1은 제1 플레인 셀렉터(404)에 제공되고, TSEL2는 제2 플레인 셀렉터(406)에 제공되는 한편, PSEL1 및 PSEL2는 양 플레인 셀렉터(404 및 406)에 제공된다. 제1 플레인 셀렉터(404)는 TSEL1, PSEL1 및 PSEL2에 응답하여 로우 디코더 인에이블링 신호 PL1 및 PL2를 생성한다. 제2 플레인 셀렉터(406)는 TSEL2, PSEL1 및 PSEL2에 응답하여 로우 디코더 인에이블링 신호 PL3 및 PL4를 생성한다. 구성 디코더(408)는 제1 레벨 디코더로서 기능을 하는 한편, 제1 및 제2 플레인 셀렉터(404 및 406)는 제2 레벨 디코더로서 기능을 한다. 현재 도시된 예의 구성에서, 제1 플레인 셀렉터(404)는 TSEL1이 활성 논리 레벨에 있을 때 인에이블되고, 제2 플레인 셀렉터(406)는 TSEL2가 활성 논리 레벨에 있을 때 인에이블된다. 제1 플레인 셀렉터(404)는 활성 논리 레벨에서 PSEL1에 응답하여 PL1을 활성 논리 레벨로 구동시키고, 활성 논리 레벨에서 PSEL2에 응답하여 PL2를 활성 논리 레벨로 구동시킨다. 유사하게, 제2 플레인 셀렉터(406)는 활성 논리 레벨에서 PSEL1에 응답하여 PL3을 활성 논리 레벨로 구동시키고, 활성 논리 레벨에서 PSEL2에 응답하여 PL4를 활성 논리 레벨로 구동시킨다. 그 후, 로우 디코더(210 및 212)가 PL1, PL2, PL3 및 PL4의 활성 논리 레벨에 응답하여 선택된 플레인 내의 워드라인을 구동시킨다. 도 7의 블록 디코더(308)를 참조하면, 신호 PL1 및 PL2는 각각 PLA 및 PLB와 논리적으로 등가이고, 신호 PL3 및 PL4는 각각 PLA 및 PLB와 논리적으로 등가이다. 당업자는 뱅크(400)가 2개보다 많은 메모리 어레이 타일을 포함하도록 크기 조정될 수 있으며, 그에 따라 페이지 사이즈 구성 데이터를 위해 부가적인 플레인 셀렉터, 어드레싱 비트 및 더 많은 비트가 필요함을 이해할 것이다.
도 10은 현재 설명하는 실시예에 따라 도 9에 도시된 구성 디코더(408) 및 구성 레지스터(410)의 회로도이다. 현재 설명하는 예에서의 구성 레지스터(410)는 2 비트 레지스터이고, 여기에서 각 레지스터는 임의의 적절한 데이터 저장 회로일 수 있다. 구성 레지스터(410)는 P_SIZE1 및 P_SIZE2를 수신하여 저장하고, 대응하는 비트 CONF1 및 CONF2를 각각 제공한다. 현재 설명하는 예에서, CONF1은 메모리 어레이 타일 선택을 위해 설정하는 데 사용되는 한편, CONF2는 플레인 선택을 설정하는 데 사용된다. 구성 디코더(408)는 2개의 독립적으로 동작하는 디코딩 회로를 포함한다. 제1 디코딩 회로는 NAND 논리 게이트(450 및 452) 및 인버터(454)로 이루어진 타일 디코딩 회로이다. 제2 디코딩 회로는 NAND 논리 게이트(456 및 458) 및 인버터(460)로 이루어진 플레인 디코딩 회로이다.
타일 디코딩 회로에서, NAND 논리 게이트(450)는 디코드된 타일 인에이블링 신호 TSEL1을 제공하기 위해 타일 어드레스 T_ADD 및 구성 비트 CONF1을 수신한다. NAND 논리 게이트(452)는 디코드된 타일 인에이블링 신호 TSEL2를 제공하기 위해 인버터(454)를 통해 타일 어드레스 T_ADD의 보수 및 구성 비트 CONF1을 수신한다. 당업자에게는 명백한 바와 같이, 양 NAND 논리 게이트(450 및 452)는 CONF1이 활성 고 논리 레벨에 있을 때 인에이블되며, 그것에 의해 그들 게이트를 인에이블시켜 T_ADD에 응답하여 TSEL1 및 TSEL2 중 하나를 활성 고 논리 레벨로 구동시킨다.
플레인 디코딩 회로에서, NAND 논리 게이트(456)는 디코드된 플레인 인에이블링 신호 PSEL1을 제공하기 위해 플레인 어드레스 P_ADD 및 구성 비트 CONF2를 수신한다. NAND 논리 게이트(458)는 디코드된 플레인 인에이블링 신호 PSEL2를 제공하기 위해 인버터(460)를 통해 플레인 어드레스 P_ADD의 보수 및 구성 비트 CONF2를 수신한다. 당업자에게는 명백한 바와 같이, 양 NAND 논리 게이트(456 및 458)는 CONF2가 활성 고 논리 레벨에 있을 때 인에이블되며, 그것에 의해 그들 게이트를 인에이블시켜 P_ADD에 응답하여 PSEL1 및 PSEL2 중 하나를 활성 고 논리 레벨로 구동시킨다. 아래 표 1은 CONF1 및 CONF2의 상이한 논리 레벨 조합에 응답하여 구성 디코더(408)의 기능적인 동작을 요약한다. 대체 예에서, 구성 디코더(408)의 논리 게이트는 CONF1 및 CONF2의 반전된 버전을 디코드하도록 구성될 수 있다. 예를 들면, CONF1 및 CONF2가 모두 "0" 논리 상태에 있을 때, 페이지 버퍼 유닛은 최소 페이지 사이즈로서 선택된다.
CONF1 CONF2 타일 선택 플레인 선택 최소 페이지 사이즈
1 1 인에이블됨 인에이블됨 1 페이지 버퍼 유닛
1 0 인에이블됨 디스에이블됨 2 페이지 버퍼 유닛
0 1 디스에이블됨 인에이블됨 2 페이지 버퍼 유닛
0 0 디스에이블됨 디스에이블됨 4 페이지 버퍼 유닛
구성 디코더(408)의 출력은 플레인 셀렉터(404 및 406)에 제공된다. 도 11은 플레인 셀렉터(404 및 406)용으로 사용될 수 있는 디코딩 회로의 회로도이다. 플레인 셀렉터(470)는 도 9의 플레인 셀렉터(404)에 사용될 수 있는 2개의 AND 논리 게이트(472 및 474)를 포함한다. AND 논리 게이트(472)는 PSEL1을 수신하기 위한 제1 입력 및 TSEL1을 수신하기 위한 제2 입력을 갖는다. AND 논리 게이트(474)는 PSEL2를 수신하기 위한 제1 입력 및 TSEL1을 수신하기 위한 제2 입력을 갖는다. AND 논리 게이트(472)의 출력은 신호 PL1을 구동시키는 한편, AND 논리 게이트(474)의 출력은 신호 PL2를 구동시킨다. 플레인 셀렉터(476)는 도 9의 플레인 셀렉터(406)에 사용될 수 있는 2개의 AND 논리 게이트(478 및 480)를 포함한다. AND 논리 게이트(478)는 PSEL1을 수신하기 위한 제1 입력 및 TSEL2를 수신하기 위한 제2 입력을 갖는다. AND 논리 게이트(480)는 PSEL2를 수신하기 위한 제1 입력 및 TSEL2를 수신하기 위한 제2 입력을 갖는다. AND 논리 게이트(478)의 출력은 신호 PL3을 구동시키는 한편, AND 논리 게이트(480)의 출력은 신호 PL4를 구동시킨다.
표 1에 도시된 바와 같이, 뱅크(400)는 1, 2 또는 4 페이지 버퍼 유닛 중 어느 하나의 페이지 폭을 갖도록 정적으로 또는 동적으로 구성될 수 있다. 그러나, 플레인들의 상이한 조합이 1 및 2 페이지 버퍼 유닛 페이지 사이즈를 제공하도록 선택될 수 있다. 도 10 및 11의 회로를 참조하면, 1 페이지 버퍼 유닛 페이지 사이즈 구성은 CONF1과 CONF2의 양자를 "1" 논리 상태로 설정함으로써 선택된다. 이로 인해, PSEL1, PSEL2, TSEL1 및 TSEL2가 P_ADD 및 T_ADD에 응답하여 상이한 논리 레벨로 구동될 수 있게 된다. 더욱 구체적으로는, TSEL1 및 TSEL2 중 하나는 T_ADD에 응답하여 활성 논리 상태로 구동되는 한편, PSEL1 및 PSEL2 중 하나는 P_ADD에 응답하여 활성 논리 상태로 구동된다. 도 11의 플레인 셀렉터(470)에서의 디코딩 로직에 따라, 도 9의 플레인 셀렉터(404 및 406) 중 하나만이 인에이블된다. 인에이블된 플레인 셀렉터에서, PL1 및 PL2(또는 PL3 및 PL4) 중 하나만이 PSEL1 또는 PSEL2의 어느 하나에 응답하여 활성 논리 레벨로 구동된다. 따라서, 플레인(202, 204, 206 및 208) 중 어느 하나가 판독, 프로그램 또는 소거 동작 동안 어드레스될 수 있다.
2 페이지 버퍼 유닛 페이지 사이즈 구성에 있어서, 2개의 상이한 구성 설정이 사용될 수 있다. 양 설정에서, CONF1 및 CONF2는 표 1에 도시된 바와 같이, 상보적인 논리 상태에 있다. 양 설정이 동일한 최종 결과를 얻지만, 플레인의 상이한 조합이 선택된다. 제1 설정을 보면, "1" 논리 상태에서 CONF1이 타일 선택을 인에이블시키는 한편, "0" 논리 상태에서 CONF2가 플레인 선택을 디스에이블시킨다. 도 10에서, NAND 논리 게이트(456 및 458)는 디스에이블되고, PSEL1과 PSEL2의 양자는 고 논리 상태로 설정된다. 따라서, P_ADD가 디코드되는 것이 금지된다. TSEL1 및 TSEL2 중 하나만이 T_ADD에 응답하여 활성 논리 레벨로 구동되기 때문에, PL1과 PL2(또는 PL3과 PL4)의 양자는 플레인 셀렉터(470)의 로직을 통해 활성 논리 레벨로 구동된다. 따라서, 하나의 타일 내의 양 플레인이 동시에 선택된다. 따라서, 이 구성 설정만이 동일한 타일 내의 플레인들로 이루어진 2 페이지 버퍼 유닛 조합을 허용한다.
제2 설정을 보면, "0" 논리 상태에서 CONF1이 타일 선택을 디스에이블시키는 한편, "1" 논리 상태에서 CONF2가 플레인 선택을 인에이블시킨다. 도 10에서, NAND 논리 게이트(450 및 452)가 디스에이블되며 그 결과, TSEL1과 TSEL2의 양자가 고 논리 상태로 설정된다. 따라서, T_ADD가 디코드되는 것이 금지되고, 양 플레인 셀렉터(404 및 406)가 인에이블된다. PSEL1 및 PSEL2 중 하나만이 P_ADD에 응답하여 활성 논리 레벨로 구동되기 때문에, PL1과 PL3 또는 PL2와 PL4의 쌍만이 플레인 셀렉터(470)의 로직을 통해 활성 논리 레벨로 구동된다. 바꿔 말하면, 양 타일의 좌측 또는 우측 플레인만 이 구성 설정에서 동시에 선택된다.
4 페이지 버퍼 유닛 페이지 사이즈 구성에 있어서, CONF1과 CONF2의 양자가 "0" 논리 상태에 있다. 도 10에서, NAND 논리 게이트(450, 452, 456 및 458)가 디스에이블되므로, 그 결과 PSEL1, PSEL2, TSEL1 및 TSEL2가 고 논리 상태로 설정된다. 따라서, P_ADD 및 T_ADD가 디코드되는 것이 금지된다. 양 플레인 셀렉터(404 및 406)이 인에이블되고, 로우 디코더 인에이블링 신호 PL1, PL2, PL3 및 PL4가 뱅크(400) 내의 4개의 플레인 모두를 동시에 선택하도록 활성 논리 레벨로 구동된다. 메모리 장치가 다수의 뱅크를 가지면, 어드레스 P_ADD 및 T_ADD가 구성 디코더(408)에 의해 사용되지 않기 때문에, 뱅크 어드레스가 뱅크(400)의 회로들을 선택적으로 인에이블시키기 위해 제공될 수 있다.
1, 2 및 4 페이지 버퍼 유닛 사이즈 구성의 앞서 설명한 예에서, 어드레스 P_ADD 및 T_ADD가 뱅크(400)에 대한 페이지 사이즈의 구성의 지식을 갖거나 갖지 않는 명령에 제공될 수 있다. 예를 들면, 메모리 제어기는 대응하는 어드레스에 페이지 사이즈의 맵핑을 유지한다. 이것은 구성 디코더(408)에 의해 디코드될 어드레스만이 제공될 필요가 있는 한편, 다른 어드레스들은 비활성 전압 레벨에 정적으로 유지되는 것을 의미한다.
뱅크(400)가 상이한 페이지 사이즈를 갖도록 구성될 수 있지만, 3 페이지 버퍼 유닛의 페이지 사이즈를 허용하지 않고, 2 페이지 버퍼 유닛의 임의의 조합을 선택하는 완전한 융통성을 제공하지도 않는다. 예를 들면, 플레인(204 및 206)은 동시에 선택될 수 없고, 플레인(202 및 208)은 동시에 선택될 수 없다. 예를 들어, 메모리 제어기가 웨어 레벨링 알고리즘(wear leveling algorithm)에 따를 때와 같이, 플레인의 상이한 조합이 선택되어야 하는 환경이 존재할 수 있다. 당업자는 웨어 레벨링이 프로그램 및 소거 동작을 뱅크의 모든 메모리 타일 또는 플레인에 걸쳐 밸런싱(balancign)시킴으로써 메모리 장치의 내구성을 최대화시키는 알려진 기술임을 이해할 것이다.
도 10의 앞서 제시된 실시예는 페이지 사이즈 구성 데이터 P_SIZE의 비트를 수신하는 구성 레지스터(410)를 포함한다. 온 더 플라이 동적 페이지 사이즈 구성이 사용되는 대체 실시예에 있어서, 구성 레지스터(410)가 생략되고, P_SIZE1 및 P_SIZE2가 각각 라인 CONF1 및 CONF2에 직접 접속된다. 따라서, 동작 명령이 디코드됨에 따라, P_SIZE1 및 P_SIZE2가 구성 디코더(408)에 직접 공급된다.
도 12는 메모리 장치의 하나의 뱅크에 대한 설정 변경 가능한 페이지 사이즈 아키텍처의 다른 예를 나타낸다. 도 12의 예에서, 뱅크(500)는 동일한 플레인(202, 204, 206 및 208), 로우 디코더(210 및 212), 페이지 버퍼(214, 216, 218 및 220), 및 코어 제어 회로(222)를 포함한다. 한편, 페이지 사이즈 구성자(502)는 페이지 구성 데이터, 플레인 어드레스 정보 및 뱅크 어드레스 정보에 응답하여 특정 플레인을 선택하도록 특히 구성된다. 페이지 사이즈 구성자(502)는 하나의 페이지 버퍼 유닛, 2개의 페이지 버퍼 유닛, 3개의 페이지 버퍼 유닛 또는 개의 페이지 버퍼 유닛 사이즈의 어느 하나인 페이지 사이즈를 갖도록 뱅크(500)를 정적으로 또는 동적으로 구성한다. 현재 도시된 예에서, 페이지 버퍼 유닛의 임의의 조합이 2 및 3 페이지 버퍼 유닛의 페이지 사이즈로 선택될 수 있다. 페이지 사이즈 구성자(502)의 기능적인 회로 블록의 상세한 설명은 아래에 제공된다.
페이지 사이즈 구성자(502)는 제1 플레인 셀렉터(504), 제2 플레인 셀렉터(506), 구성 디코더(508) 및 구성 레지스터(510)를 포함한다. 구성 레지스터(510)는 현재 설명하는 예에서 3 비트로 이루어진 페이지 사이즈 구성 데이터 P_SIZE를 수신하여 저장한다. 2개의 메모리 어레이 타일로 그룹화된 총 4개의 플레인이 존재하는 도 12의 현재 도시된 예에 있어서, P_SIZE의 1 비트가 메모리 어레이 타일 선택을 설정하는 데 사용되고, P_SIZE의 2 비트가 플레인 선택을 설정하는 데 사용된다. 이 제1 비트는 CONF1이라고 칭해지고, 제2 및 제3 비트는 구성 디코더(508)에 신호 버스 CONF[1:3]으로서 제공되는 CONF2 및 CONF3이라고 칭해진다. 구성 디코더(508)는 타일 어드레스 비트 T_ADD 및 디코드된 타일 인에이블링 신호 TSEL1 및 TSEL2를 생성하기 위한 2 플레인 어드레스 비트 P_ADD1 및 P_ADD2, 및 플레인 인에이블링 신호 PSEL1, PSEL2, PSEL3 및 PSEL4를 수신하는 설정 변경 가능한 논리 디코딩 게이트를 포함한다. 구성 디코더(508) 내의 설정 변경 가능한 논리 디코딩 게이트는 타일 어드레스 비트 T_ADD 및 플레인 어드레스 비트 P_ADD1 및 P_ADD2의 임의의 주어진 논리 상태에 대해 TSEL1, TSEL2, PSEL1, PSEL2, PSEL3 및 PSEL4의 논리 상태를 변경하도록 CONF1, CONF2 및 CONF3에 의해 제어된다.
도 12에 도시된 바와 같이, TSEL1은 제1 플레인 셀렉터(504)에 제공되고, TSEL2는 제2 플레인 셀렉터(506)에 제공되는 한편, PSEL1, PSEL2는 제1 플레인 셀렉터(504)에 제공되고, PSEL3, PSEL4는 제2 플레인 셀렉터(506)에 제공된다. 제1 플레인 셀렉터(504)는 TSEL1, PSEL1 및 PSEL2에 응답하여 로우 디코더 인에이블링 신호 PL1 및 PL2를 생성한다. 제2 플레인 셀렉터(506)는 TSEL2, PSEL3 및 PSEL4에 응답하여 로우 디코더 인에이블링 신호 PL3 및 PL4를 생성한다. 구성 디코더(508)는 제1 레벨 디코더로서 기능을 하는 한편, 제1 및 제2 플레인 셀렉터(504 및 506)는 제2 레벨 디코더로서 기능을 한다. 현재 도시된 예의 구성에서, 제1 플레인 셀렉터(504)는 TSEL1이 활성 논리 레벨에 있을 때 인에이블되고, 제2 플레인 셀렉터(506)는 TSEL2가 활성 논리 레벨에 있을 때 인에이블된다. 제1 플레인 셀렉터(504)는 활성 논리 레벨에서 PSEL1에 응답하여 PL1을 활성 논리 레벨로 구동시키고, 활성 논리 레벨에서 PSEL2에 응답하여 PL2를 활성 논리 레벨로 구동시킨다. 유사하게, 제2 플레인 셀렉터(506)는 활성 논리 레벨에서 PSEL1에 응답하여 PL3을 활성 논리 레벨로 구동시키고, 활성 논리 레벨에서 PSEL2에 응답하여 PL4를 활성 논리 레벨로 구동시킨다. 그 후, 로우 디코더(210 및 212)가 PL1, PL2, PL3 및 PL4의 활성 논리 레벨에 응답하여 선택된 플레인 내의 워드라인을 구동시킨다. 도 7의 블록 디코더(308)를 참조하면, 신호 PL1 및 PL2는 각각 PLA 및 PLB에 논리적으로 등가이고, 신호 PL3 및 PL4는 각각 PLA 및 PLB에 논리적으로 등가이다. 당업자는 뱅크(500)가 2 이상의 메모리 어레이 타일을 포함하도록 크기 조정될 수 있으므로, 비트 및 페이지 사이즈 구성 데이터를 위한 더 많은 비트에 어드레싱하는 부가적인 플레인 셀렉터를 필요로 하는 것을 이해할 것이다.
도 13은 현재 설명하는 실시예에 따라 도 12에 도시된 구성 디코더(508) 및 구성 레지스터(510)의 회로도이다. 현재 설명하는 예에서의 구성 레지스터(510)는 3 비트 레지스터이며, 여기에서 각 레지스터는 임의의 적절한 데이터 저장 회로일 수 있다. 구성 레지스터(510)는 P_SIZE1, P_SIZE2 및 P_SIZE3을 수신하여 저장하고, 각각 대응하는 비트 CONF1, CONF2 및 CONF3을 제공한다. 현재 설명하는 예에서, CONF1은 메모리 어레이 타일 선택을 설정하는 데 사용되고, CONF2는 제1 타일에서의 플레인 선택을 설정하는 데 사용되며, CONF3은 제2 타일에서의 플레인 선택을 설정하는 데 사용된다. 현재 설명하는 예에서, 제1 타일은 플레인(202 및 204)을 포함하고, 제2 타일은 플레인(206 및 208)을 포함한다. 구성 디코더(508)는 3개의 독립적으로 동작하는 디코딩 회로를 포함한다. 제1 디코딩 회로는 NAND 논리 게이트(550 및 552)와 인버터(554)로 이루어진 타일 디코딩 회로이다. 제2 디코딩 회로는 NAND 논리 게이트(556 및 558)와 인버터(560)로 이루어진 플레인 디코딩 회로이다. 제3 디코딩 회로는 NAND 논리 게이트(562 및 564)와 인버터(566)로 이루어진 플레인 디코딩 회로이다.
타일 디코딩 회로에서, NAND 논리 게이트(550)는 디코드된 타일 인에이블링 신호 TSEL1을 제공하기 위해 구성 비트 CONF1 및 타일 어드레스 T_ADD를 수신한다. NAND 논리 게이트(552)는 인버터(554)를 통해 타일 어드레스 T_ADD의 보수 및 디코드된 타일 인에이블링 신호 TSEL2를 제공하기 위한 구성 비트 CONF1을 수신한다. 어떠한 당업자에게 명백한 바와 같이, 양 NAND 논리 게이트(550 및 552)는 CONF1이 활성 고 논리 레벨에 있을 때 인에이블되며, 그것에 의해 TSEL1 및 TSEL2 중 하나를 T_ADD에 응답하여 활성 고 논리 레벨로 구동시키도록 그들 논리 게이트를 인에이블시킨다.
제1 플레인 디코딩 회로에서, NAND 논리 게이트(556)는 디코드된 플레인 인에이블링 신호 PSEL1을 제공하기 위해 구성 비트 CONF2 및 플레인 어드레스 P_ADD1을 수신한다. NAND 논리 게이트(558)는 인버터(560)를 통해 플레인 어드레스 P_ADD1의 보수 및 디코드된 플레인 인에이블링 신호 PSEL2를 제공하기 위해 구성 비트 CONF2를 수신한다. 어떠한 당업자에게 명백한 바와 같이, 양 NAND 논리 게이트(556 및 558)는 CONF2가 활성 고 논리 레벨에 있을 때 인에이블되며, 그것에 의해 PSEL1 및 PSEL2 중 하나를 P_ADD1에 응답하여 활성 고 논리 레벨로 구동시키도록 그들 논리 게이트를 인에이블시킨다. 제2 플레인 디코딩 회로에서, NAND 논리 게이트(562)는 디코드된 플레인 인에이블링 신호 PSEL3을 제공하기 위해 구성 비트 CONF3 및 플레인 어드레스 P_ADD2를 수신한다. NAND 논리 게이트(564)는 인버터(566)를 통해 플레인 어드레스 P_ADD2의 보수 및 디코드된 플레인 인에이블링 신호 PSEL4를 제공하기 위해 구성 비트 CONF3을 수신한다.
구성 디코더(508)의 출력은 플레인 셀렉터(504 및 506)에 제공된다. 도 14는 각각 플레인 셀렉터(504 및 506)용으로 사용될 수 있는 디코딩 회로의 회로도를 도시한다. 플레인 셀렉터(504)는 2개의 AND 논리 게이트(570 및 572)를 포함한다. AND 논리 게이트(570)는 PSEL1을 수신하기 위한 제1 입력 및 TSEL1을 수신하기 위한 제2 입력을 갖는다. AND 논리 게이트(572)는 PSEL2를 수신하기 위한 제1 입력 및 TSEL1을 수신하기 위한 제2 입력을 갖는다. AND 논리 게이트(570)의 출력은 신호 PL1을 구동시키는 한편, AND 논리 게이트(572)의 출력은 신호 PL2를 구동시킨다. 플레인 셀렉터(506)는 2개의 AND 논리 게이트(574 및 576)를 포함한다. AND 논리 게이트(574)는 PSEL3을 수신하기 위한 제1 입력 및 TSEL2를 수신하기 위한 제2 입력을 갖는다. AND 논리 게이트(576)는 PSEL4를 수신하기 위한 제1 입력 및 TSEL2를 수신하기 위한 제2 입력을 갖는다. AND 논리 게이트(574)의 출력은 신호 PL3을 구동시키는 한편, AND 논리 게이트(576)의 출력은 신호 PL4를 구동시킨다.
표 2는 CONF1, CONF2, CONF3, P_ADD1, P_ADD2 및 T_ADD의 상이한 논리 레벨 조합에 응답하여 구성 디코더(508)의 기능적인 동작을 아래에 요약한다. 다시 한번, 구성 디코더(508)는 동일한 디코드된 결과를 제공하면서, CONF1, CONF2 및 CONF3 중 어느 하나 이상의 반전된 버전을 디코드하도록 설계될 수 있다.
CONF1 CONF2 CONF3 최소 페이지 사이즈 선택된 플레인
1 1 1 1 페이지 버퍼 유닛 임의의 플레인
1 1 0 무효 N/A
1 0 1 무효 N/A
1 0 0 2 페이지 버퍼 유닛 임의의 타일의 2개의 플레인
0 1 1 2 페이지 버퍼 유닛 각 타일 내의 하나의 플레인의 임의의 조합
0 1 0 3 페이지 버퍼 유닛 P_ADD1에 의해 어드레스되는 하나의 플레인과 P_ADD2에 의해 어드레스되는 타일의 임의의 조합
0 0 1 3 페이지 버퍼 유닛 P_ADD2에 의해 어드레스되는 하나의 플레인과 P_ADD1에 의해 어드레스되는 타일의 임의의 조합
0 0 0 4 페이지 버퍼 유닛 모든 플레인
표 2에 도시된 바와 같이, 메모리 뱅크(500)는 1 페이지 버퍼 유닛과 4 페이지 버퍼 유닛 사이의 임의의 페이지 사이즈를 갖도록 구성될 수 있다. 또한, 2 및 3 페이지 버퍼 유닛 사이즈 구성에 있어서, 플레인의 임의의 조합이 동시에 선택될 수 있다. 이것이 각 플레인의 내구성을 연장시키기 위해 웨어 레벨링 스킴을 실행하도록 메모리 제어기에 융통성을 제공한다. 주의할 점은, 사용되지 않아야 하고 현재 설명하는 예에서 무효 구성 설정으로 라벨 붙여진 CONF1, CONF2 및 CONF3의 2개의 조합이 존재한다는 것이다. 이것은 비정합 타일 및 플레인 어드레스가 제공될 수 있어 플레인 및 타일 어드레스가 제공되었더라도 플레인의 어느 것도 선택되지 않는다는 사실 때문이다. 예를 들면, T-ADD는 플레인(202 및 204)을 포함하는 타일을 선택할 수 있지만, P_ADD2만이 플레인(206 및 208) 중 하나를 선택하도록 활성 논리 레벨에 있다. 그러한 어드레싱은 2개의 무료 구성 설정에 대해 무효로 간주된다.
도 13의 앞서 제시된 실시예는 페이지 사이즈 구성 데이터 P_SIZE의 비트를 수신하기 위해 구성 레지스터(510)를 포함한다. 온 더 플라이 동적 페이지 사이즈 구성이 사용되는 대체 실시예에 있어서, 구성 레지스터(510)가 생략되고, P_SIZE1, P_SIZE2 및 P_SIZE3이 각각 라인 CONF1, CONF2 및 CONF3에 직접 접속된다. 따라서, 동작 명령이 디코드됨에 따라, P_SIZE1, P_SIZE2 및 P_SIZE3이 구성 디코더(508)로 직접 공급된다.
앞서 제시된 실시예는 2개의 타일을 갖는 메모리 뱅크에 관한 것이고, 여기에서 각 타일은 공유 로우 디코더에 연결되는 한 쌍의 플레인을 포함한다. 대체 실시예는 2 이상의 타일을 갖는 메모리 뱅크를 포함할 수 있다. 따라서, 대응하는 페이지 사이즈 구성자는 대응하는 수의 인에이블 신호가 공유 로우 디코더를 제어하기 위해 제공될 수 있도록 대응하는 수의 어드레스 신호를 수신하도록 적절히 크기 조정될 것이다. 또한, 앞서 제시된 실시예는 디코딩 아키텍처를 예시하며, 여기에서 타일 인에이블링 신호는 로우 디코더 인에이블링 신호를 생성하기 위한 플레인 인에이블링 신호와 동시에 디코드된다. 당업자는 플레인 인에이블링 신호가 타일 인에이블링 신호의 논리 상태 정보를 포함하도록 인코드될 수 있으며, 그에 의해 부가적인 디코딩 로직이 플레인 인에이블링 신호를 제공하기 위한 타일 어드레스 정보와 플레인 어드레스 정보를 조합하도록 포함되므로 플레인 셀렉터의 필요성이 없어진다는 것을 이해할 것이다. 그래서, 플레인 인에이블링 신호가 그러한 대체 실시예에서 로우 디코더 인에이블링 신호가 된다. 추가의 대체 실시예에서, 플레인은 타일로서 구성되지 않는다. 그러한 대체 실시예에서, 타일 어드레스가 불필요한데, 그 이유는 각 전용 로우 디코더가 그 각각의 플레인의 워드라인을 구동시키도록 인에이블시키기 위해 대응하는 플레인 인에이블링 신호를 직접 수신하기 때문이다.
요약하면, 도 5의 메모리 뱅크(200), 도 6의 메모리 뱅크(400) 및 도 12의 메모리 뱅크(500)의 실시예를 포함하는 메모리 장치의 일반적인 동작이 도 15의 플로우차트를 참조하여 설명된다. 도 12의 구성 레지스터(510)와 같은 구성 레지스터를 페이지 사이즈 구성 데이터 P_SIZE로 로드함으로써 임의의 동작이 시작한다. 앞서 언급한 바와 같이, 구성 레지스터는 단계 600에서 메모리 장치의 파워 업 초기화 후에만 정적으로 로드될 수 있거나, 단계 602에서 메모리 장치에 의해 수신되는 명령으로 동적으로 로드될 수 있다. 동적 로딩은 통상 명령과 전용 명령 또는 통상 명령 내의 온 더 플라이 사이에 구성 레지스터를 로딩하는 것을 포함한다. 통상 명령은 메모리 뱅크의 구성 디코더에 직접 페이지 사이즈 구성 데이터를 라우트시키도록 플래시 메모리 장치 내의 제어 회로에 지시하는 변경된 op-코드를 갖는다. 이와 달리, 스킴들의 조합이 사용될 수 있다. 예를 들면, 파워 업 초기화 시에, 메모리 제어기는 메모리 장치에 대한 디폴트 구성 설정을 발행할 수 있다. 그 후, 페이지 사이즈 구성 데이터를 포함하는 명령들이 메모리 제어기에 의해 이후에 발행될 수 있다. 구성 레지스터가 로드되면, 디코더 회로는 페이지 사이즈 구성 데이터의 비트 패턴에 의해 정해지는 특정 디코딩 스킴에 대해 단계 604에서 논리적으로 구성된다. 앞서 설명한 실시예에서 도시된 바와 같이, 플레인 디코더와 타일 디코더의 양자는 페이지 사이즈 구성 데이터에 의해 논리적으로 구성된다. 디코더들이 페이지 사이즈 구성 데이터에 의해 구성되었다면, 그들 디코더는 판독, 프로그램 또는 소거 동작 동안 메모리 뱅크의 하나 이상의 플레인을 선택하기 위한 명령으로부터 단계 606에서 어드레스 정보를 디코드할 준비를 한다.
현재 설명하는 실시예에 따라, 페이지 사이즈 구성 데이터가 통상 동작 명령이 또는 전용 명령으로서 또는 입력 신호가 메모리 장치에 제공될 수 있다. 예를 들면, 판독 명령과 같은 통상 동작 명령은 판독 동작에 대응하는 op-코드와 칼럼 및 로우 어드레스 데이터를 포함할 수 있으며, 여기에서 로우 어드레스 데이터는 페이지 사이즈 데이터를 포함할 수 있다. 전용 명령 또는 입력 신호는 프리셋 op 코드 및 페이지 사이즈 데이터를 포함할 수 있다. 메모리 장치의 입/출력(I/O) 인터페이스가 명령의 포맷을 좌우할 것이다. 예를 들면, I/O 인터페이스가 직렬 인터페이스이면, 명령은 하나 이상의 비트스트림으로서 수신된다. 반면에, I/O 인터페이스가 병렬 인터페이스이면, 각 명령의 비트는 병렬 세트로 수신되며, 여기에서 각 세트는 메모리 장치의 프리셋 I/O 폭만큼 넓다.
도 15의 앞서 도시된 플로우 차트는 메모리 장치의 일반적인 동작을 설명한다. 현재 설명하는 실시예에 따라 메모리 장치를 제어하는 방법을 설명하는 상세한 설명은 이하 제공된다.
도 16의 플로우 차트는 예컨대, 메모리 장치의 하나 이상의 플레인에 액세스하기 위한 메모리 제어기와 같은 메모리 장치 외부의 제어 장치에 의해 실행되는 단계들을 설명한다. 그 방법은 동작 요구가 메모리 제어기에 의해 수신되는 단계 700에서 시작한다. 그러한 요구는, 그 내부에서 메모리 제어기가 통신하고 있는 호스트 시스템으로부터 수신될 수 있으며, 동작 요구는 판독, 프로그램 또는 소거 동작 요구 중 하나를 포함할 수 있다. 단계 702에서, 메모리 제어기는 최종 플레인/로우 어드레스가 메모리 장치에 제공될 준비가 되었는지를 판정한다. 준비가 되지 않은 경우, 상기 방법은 멀티플레인 명령이 어드레스 및/또는 기록 데이터와 함께 메모리 장치에 발행되는 단계 704로 진행한다. 일례에서, 이 로우 어드레스는 3 바이트 사이즈이고, 특정 페이지나 플레인 내의 로우를 선택하기 위한 어드레스 데이터, 및 특정 플레인을 선택하기 위한 플레인 어드레스 데이터를 포함한다. 로우 어드레스는 RA일 수 있는 한편, 플레인 어드레스는 예컨대, P_ADD1 및 P_ADD2일 수 있다. 상기 방법은 최종 플레인/로우 어드레스가 메모리 장치에 제공될 때까지 단계 702와 704 사이에서 반복적으로 순환한다. 매 반복에 의해, 어드레스 정보가 메모리 장치의 회로 내에 래치된다. 최종 플레인/로우 어드레스가 발행될 준비가 되면, 메모리 제어기는 최종 어드레스 데이터를 갖는 단계 706에서 동작 요구에 대응하는 명령을 발행한다. 응답 시에, 메모리 장치는 단계 706에서 제공된 최종 어드레스를 포함하는 래치된 어드레스를 사용하여 명령을 실행한다. 메모리 장치가 메모리 제어기에 단계 708에서 준비되었다는 것을 확인하면, 동작을 완료하기 위해 단계 710에서 추가의 완료 단계들이 실행된다.
이전의 방법 단계들은 판독, 프로그램 및 소거 동작을 일반적으로 포함하는 것으로 설명하고 있다. 따라서, 판독, 프로그램 및 소거 동작의 각각에 대해 단계 704, 706 및 710에서 실행되는 특정 단계들이 존재한다. 프로그램 동작에 있어서, 단계 704는 프로그램될 데이터를 갖는 칼럼 어드레스 및 로우 어드레스를 발행하는 단계를 포함하고, 단계 706은 최종 칼럼 어드레스, 로우 어드레스 및 기록 데이터를 갖는 프로그램 명령을 발행하는 단계를 포함한다. 프로그램 동작에 대한 완료 단계 710은 프로그래밍 에러나 프로그래밍의 성공적인 완료 중 어느 하나의 표시에 의해 생길 수 있는 메모리 장치의 프로그램 상태를 체크하는 단계를 포함한다. 예컨대, 블록 소거 동작과 같은 소거 동작에 있어서, 단계 704는 소거될 블록 어드레스를 포함하는 어드레스를 발행하는 단계를 포함하고, 단계 706은 소거될 최종 블록 어드레스를 갖는 블록 소거 명령을 발행하는 단계를 포함한다. 블록 소거 동작에 대한 완료 단계 710은 소거 에러나 소거의 성공적인 완료 중 어느 하나의 표시에 의해 생길 수 있는 메모리 장치의 소거 상태를 체크하는 단계를 포함한다. 당업자는 하나의 메모리 블록이 일반적으로 한번에 소거될 수 있는 메모리의 최소 유닛인 것을 이해한다. 그러나, 메모리 블록의 부분들은 2007년 7월 18일자로 출원된, 본 출원인의 공통 소유의 미국 특허 제2008-0219053호 공보에 기재된 바와 같이 소거될 수 있다. 따라서, 본 실시예는 미국 특허 제2008-0219053호 공보에 기재된 플래시 메모리에 적용될 수 있다.
판독 동작에 대한 완료 단계들은 프로그램 및 소거 동작에 대한 것보다 더 많은 단계들을 필요로 한다. 현재 제시된 실시예에 따르는 다수의 플레인 판독 동작의 완전한 설명은 도 16의 앞서 도시된 플로우 차트, 도 17의 판독 동작 완료 플로우 차트, 및 도 18의 대응하는 예시된 판독 시퀀스를 참조하여 설명된다. 이 예에서, 2개의 상이한 타일 내의 2개의 플레인이 그로부터 데이터를 판독하기 위해 선택된다. 도 16에서 시작하여, 메모리 제어기는 단계 702에서 최종 플레인/로우 어드레스가 발행될 준비가 되었는지를 체크한다. 제1 어드레스가 발행된 후에, 상기 방법은 제1 멀티 플레인 어드레스 입력 명령이 로우 및 플레인 어드레스를 갖고 발행되는 단계 704로 진행한다. 도 18에서, 16진 포맷의 멀티 플레인 어드레스 입력 명령 비트의 일례가 01h로서 도시되고, 플레인 어드레스를 포함하는 3 사이클 로우 어드레스 입력 시퀀스가 이어진다. 현재 설명하는 예에서, 플레인 2의 페이지나 로우가 선택된다. 이 점에서, 로우 어드레스 및 플레인 어드레스가 플레인 2에 대응하는 디코딩 회로에 래치된다. 도 16의 단계 702로 되돌아가서, 제2 및 최종 플레인/로우 어드레스가 제공될 준비가 되고, 상기 방법은 5 사이클 칼럼 및 로우 어드레스 입력 시퀀스를 갖는 판독 명령이 제공되는 단계 706으로 진행한다. 도 18에서, 16진 포맷의 멀티 플레인 어드레스 입력 명령 비트의 일례가 00h로서 도시되고, 5 사이클 칼럼 및 로우 어드레스 입력 시퀀스가 이어진다. 판독 확인 명령 30h가, 어드레스가 발행된 후 제공된다. 현재 설명하는 예에서, 플레인 4 내의 페이지나 로우가 선택된다.
페이지 판독 명령이 발행되었기 때문에, 메모리 장치의 제어 회로는 플레인 2 및 4의 선택된 페이지로부터 데이터를 판독하기 위해 내부 동작을 시작한다. 더욱 구체적으로는, 내부 판독 동작은 최종 어드레스에 대한 어드레스 래치 사이클이 종료되면 시작한다. 선택된 페이지의 데이터가 동시에 감지되어 tR 미만의 페이지 버퍼로 전송되며, 여기에서 tR은 셀 어레이로부터 페이지 버퍼로의 전송 시간이다. 주의할 점은 tR이 선택된 플레인의 수에 무관하게 동일하다는 점이다.
도 16에서, 메모리 장치는 단계 708에서 메모리 제어기에 tR 기간이 종료된 것과 데이터가 페이지 버퍼로부터 판독될 준비가 되었다는 것을 알려주는 준비/비지 신호와 같은 표시를 결국 제공한다. 이하 멀티 플레인 판독 동작을 위한 710의 동작 완료 단계가 도 17의 플로우 차트에 이어진다.
도 17의 제1 완료 단계 712는 판독될 데이터가 현재 설명하는 예에서 플레인 4에 대응하는 메모리 장치에 제공되는 최종 플레인 어드레스로부터 온 것인지를 판정한다. 이와 달리, 단계 712는 판독될 데이터가 메모리 장치에 제공된 제1 플레인 어드레스로부터 온 것인지를 판정할 수 있다. 이들 2개의 상이한 스킴은 메모리 장치에 대한 설계 선택이고, 어느 것이나 사용될 수 있다. 이 조건이 충족되면, 버스트 데이터 판독 명령이 단계 716에서 발행되고 플레인 4에 대응하는 페이지 버퍼에 저장된 데이터가 메모리 장치에서 판독된다. 그렇지 않으면, 앞서 어드레스된 플레인으로부터 데이터가 판독되는 경우, 상기 방법은 랜덤 판독 명령이 카럼 어드레스를 갖고 발행되는 단계 714로 진행하며, 여기에서 칼럼 어드레스는 데이터가 판독되는 페이지 버퍼 내의 특정 비트 위치에 대응한다. 현재 설명하는 예에서, 랜덤 판독 명령이 대응하는 페이지 버퍼로부터 데이터를 판독하기 위해 새로운 칼럼 어드레스를 수신하도록 메모리 장치의 디코딩 회로를 인에이블시키는 데 사용된다. 이어서 단계 718에서, 메모리 제어기는 데이터를 판독하기 위한 다른 플레인이 존재하는지를 판정한다. 판독하기 위한 플레인 2 내의 데이터가 존재하기 때문에, 상기 방법은 랜덤 판독 명령이 메모리 장치로 새로운 칼럼 어드레스를 갖고 발행되는 단계 714로 리턴한다. 랜덤 판독 명령은 도 18에서 05h로서 도시되고 2 사이클 칼럼 어드레스 입력 시퀀스가 이어지며 확인 명령 E0h로 종료한다. 그 후, 버스트 데이터 판독이 플레인 2로부터 데이터를 판독하기 위해 단계 716에서 일어난다. 단계 718에서, 데이터를 판독하기 위한 추가의 플레인이 존재하지 않고, 판독 동작은 단계 720에서 종료한다.
도 19 및 도 20의 예시된 시퀀스를 참조하여 현재 설명하는 실시예에 따라 멀티 플레인 프로그램 및 소거 동작에 대한 간단한 설명 예가 이하 제공된다. 도 19는 4개의 플레인을 갖는 메모리 뱅크의 2개의 플레인을 프로그래밍하기 위한 예시된 시퀀스이다. 프로그래밍 시퀀스는 멀티 플레인 기록 데이터 입력 명령 81h에서 시작하여, 5 사이클 칼럼 및 로우 어드레스 입력 시퀀스가 이어지고, 그 자신에는 프로그램 데이터가 이어진다. 현재 설명하는 예에서, 프로그램 데이터는 플레인 2에 대응하는 페이지 버퍼로 로드되고, 플레인 2 내의 특정 로우가 페이지 버퍼 내의 데이터를 프로그래밍하기 위한 타깃 위치로서 선택된다. 프로그램될 제2 및 최종 페이지에 대한 어드레스가 5 사이클 칼럼 및 로우 어드레스 입력 시퀀스가 이어지는 페이지 프로그램 명령 80h를 발행함으로써 제공되고, 그 자신에는 추가의 프로그램 데이터가 이어진다. 현재 설명하는 예에서, 플레인 2에 대한 것과 상이한 로우 어드레스가 플레인 4에 대해 선택된다. 페이지 프로그램 확인 명령 10h가 추가의 프로그램 데이터 다음에 이어진다. 어드레스 래칭이 완료된 후에, 페이지 버퍼 내에서 데이터를 프로그래밍하기 위한 내부 동작이 시작한다. 플레인 2 및 4의 페이지 버퍼로 로드된 데이터는 경과된 페이지 프로그램 시간인 tPROG 미만에서 동시에 프로그램된다. 주의할 점은, 페이지 프로그램 시간 tPROG가 메모리 뱅크 내에서 선택된 플레인의 수에 무관하게 동일하다는 것이다.
도 20은 4개의 플레인을 갖는 메모리 뱅크의 2개의 플레인으로부터 블록을 소거하기 위한 예시된 시퀀스이다. 소거 시퀀스는 멀티 플레인 어드레스 입력 명령 01h에서 시작하여, 3 사이클 로우 어드레스 입력 시퀀스가 이어진다. 현재 설명하는 예에서, 로우 어드레스는 플레인 2 내의 특정 블록을 선택한다. 소거될 제2 및 최종 블록에 대한 블록 어드레스는 3 로우 어드레스 입력 시퀀스가 이어지는 블록 소거 명령 60h를 발행함으로써 제공된다. 현재 설명하는 예에서, 플레인 2에 대한 것과 상이한 블록 어드레스가 플레인 4에 대해 선택된다. 블록 소거 확인 명령 D0h는 로우 어드레스가 제공된 후에 이어진다. 어드레스 래칭이 완료되면, 플레인 2 및 4의 선택된 블록 내의 데이터를 소거하기 위한 내부 동작이 시작한다. 선택된 블록의 데이터는 tBERS 미만에서 동시에 소거되며, 여기에서 tBERS는 블록 소거 시간이다. 주의할 점은, 블록 소거 시간 tBERS가 메모리 뱅크 내에서 선택된 플레인의 수에 무관하게 동일하다는 것이다.
따라서, 멀티 뱅크 액세스를 위한 회로 및 방법은 호스트 시스템들이 메모리 장치의 각 메모리 뱅크에 대한 페이지 사이즈를 선택적으로 구성할 수 있도록 함으로써 호스트 시스템들에 완전한 융통성을 제공한다. 구성은 메모리 장치의 파워 업 시에 정적으로, 또는 메모리 장치에 의해 수신되는 명령을 통해 동적으로 달성될 수 있다. 동적 구성의 장점은 메모리 뱅크가 메모리 뱅크에 제공되는 로우 어드레스에 기초하여 상이한 페이지 사이즈를 갖도록 논리적으로 분할될 수 있다는 것이다. 도 21 및 도 22는 현재 설명하는 실시예에 따라서 4개의 플레인을 갖는 메모리 뱅크의 논리 분할 예이다.
도 21에서, 메모리 뱅크(800)는 도 5, 9 및 12에 도시된 실시예에서와 같이, 2개의 타일 내에 위치하는 4개의 플레인(802, 804, 806 및 808)을 포함한다. 현재 설명하는 실시예의 4개의 플레인은 대칭 분할 스킴으로 배열된다. 대칭 분할 스킴에서, 모든 플레인은 동일한 논리 구성을 갖는다. 더욱 구체적으로는, 각 플레인은 메모리 뱅크에 대해 미리 정해진 페이지 사이즈의 일부 또는 최소의 페이지 사이즈 중 어느 하나를 나타내는 로우의 동일한 수 및 물리적인 분할을 갖는다. 도 21에 도시된 바와 같이, 각각의 플레인은 논리 로우 그룹핑(810, 812 및 814)을 갖는다. 이것은 단지 다수의 가능한 조합 중 논리 로우 구성의 일레이다. 각 로우 그룹핑은 순차적인 번호의 로우들 또는 페이지들을 포함한다. 도 21에 도시된 맵핑 예에서, 로우 그룹핑(810)은 각 플레인이 메모리 뱅크(800)에 대한 1 페이지 유닛의 최소 페이지 사이즈를 제공하도록 설정되고, 로우 그룹핑(812)은 각 플레인이 2 페이지 유닛 페이지의 1/2을 제공하도록 설정되며, 로우 그룹핑(814)은 4 페이지유닛 페이지의 1/4을 제공하도록 설정된다. 이 논리 맵핑 스킴이 메모리 제어기에 알려지면, 애플리케이션 특정 데이터가 가장 적절한 로우 그룹핑에 선택적으로 프로그램될 수 있다. 예를 들면, 큰 멀티미디어 파일이 로우 그룹핑(814)에 프로그램되는데, 그 이유는 그 페이지 사이즈가 메모리 뱅크(800)에 대해 가장 크기 때문이고, 작은 데이터 파일이 로우 그룹핑(810)에 프로그램되며, 중간 사이즈의 데이터 파일이 로우 그룹핑(812)에 프로그램된다.
도 21은 1, 2 및 4 페이지 유닛 페이지 사이즈의 다른 특징을 더 설명한다. 1 페이지 유닛 페이지 사이즈는, 단 하나만 도시되어 있는 메모리 블록(816)을 가지며, 여기에서 메모리 블록 사이즈는 하나의 플레인의 NAND 셀 스트링들 및 NAND 셀 스트링당 워드라인의 수에 의해 결정된다. 2 페이지 유닛 페이지 사이즈는, 단 하나만 도시되어 있는 메모리 블록(818)을 가지며, NAND 셀 스트링당 동일한 워드라인의 수를 갖는다. 따라서, 메모리 블록(818)은, 2개의 플레인의 NAND 셀 스트링을 포함하기 때문에, 메모리 블록(816)의 사이즈의 2배이다. 4 페이지 유닛 페이지 사이즈는 NAND 셀 스트링당 동일한 워드라인의 수를 갖는 메모리 블록(820)을 갖는다. 따라서, 메모리 블록(820)은, 4개의 플레인 모두의 NAND 셀 스트링을 포함하기 때문에, 메모리 블록(818)의 사이즈의 2배이고 메모리 블록(816)의 사이즈의 4배이다.
도 22에서, 메모리 뱅크(900)는 도 5, 9 및 12에 도시된 실시예에서와 같이, 2개의 타일 내에 위치하는 4개의 플레인(902, 904, 906 및 908)을 포함한다. 현재 설명하는 실시예의 4개의 플레인은 비대칭 분할 스킴으로 배열된다. 비대칭 분할 스킴에서, 논리 로우 그룹핑은 플레인마다 변할 수 있다. 도 22에서 예를 들면, 플레인(902 및 904)은 논리 로우 그룹핑(910 및 914)을 갖는 한편, 플레인(902, 904, 906 및 908)은 논리 로우 그룹핑(914)을 갖는다. 그러나, 플레인(906 및 908)은 로우 그룹핑(918)을 갖는다. 따라서, 플레인(902 및 904)만이 단일 페이지 유닛 페이지를 제공할 수 있는 한편, 플레인(906 및 908)은 어떠한 단일 페이지유닛 페이지도 제공하지 못한다. 대신에, 플레인(906 및 908)은 플레인(902 및 904)보다 더 큰 수의 2 페이지 유닛 페이지를 제공하도록 구성된다.
도 21 및 22의 분할 스킴 예에 도시되지 않지만, 3 페이지 유닛 페이지 사이즈를 갖는 로우 그룹핑이 3개의 플레인을 스팬하도록 설정될 수 있다. 2 및 3 페이지 유닛 페이지 사이즈에 대해, 플레인의 상이한 조합이 페이지로부터 인접하지 않은 플레인들과 함께 조합될 수 있다. 따라서, 메모리 뱅크에 대한 설정 변경 가능한 페이지 사이즈가 상이한 애플리케이션에 대해 사용 가능한 메모리 용량의 효율적인 이용을 허용한다.
따라서, 앞서 설명한 실시예들은 메모리 장치의 메모리 뱅크 내의 데이터의 애플리케이션 특정 저장을 허용한다. 저장 용량을 최대화하여 그에 따라 불필요한 프로그램 및 소거 사이클에 노출된 메모리 셀의 수를 최소화하기 위해, 데이터가 데이터의 사이즈보다 큰 최소 페이지 사이즈를 갖도록 지정된 메모리 뱅크의 로우 내에 저장될 수 있다. 또한, 내부 판독, 프로그램 및 소거 시간이 페이지 사이즈가 증가할 때 대체로 일정하게 유지되기 때문에 성능이 향상된다. 메모리 장치에 대한 회로 실시예가 논리 디코딩 동작이 구성 데이터를 사용하여 동적으로 또는 정적으로 설정될 수 있는 방법의 예를 설명하기 위해 제시되어 있다. 그러한 회로를 갖는 메모리 장치를 제어하기 위한 메모리 제어기에 의한 액세스 동작이 구성된 페이지 사이즈를 생성하는 개별 플레인에 액세스하기 위한 시퀀스 예를 설명하기 위해 제시되어 있다.
앞의 설명에서, 설명을 위해, 발명의 실시예들의 전체적인 이해를 제공하기 위해 다수의 상세를 나타낸다. 그러나, 발명의 실시예가 설명된 다양한 특정 상세에 무관한 상이한 형태를 취하는 것이 당업자에게는 명백해질 것이다. 도한, 일부 예에서, 잘 알려진 전기 구성 및 회로가 발명을 이해하기 쉽게 하기 위해 블록도 형태로 도시된다.
상술한 발명의 실시예는 예로서만 의도된다. 여기에 첨부되는 청구범위에 의해서만 정해지는 발명의 범위로부터 벗어남 없이 당업자에 의해 특정 실시예에 대해 변경, 수정 및 변형이 행해질 수 있다.
100, 200 : 뱅크
102, 104, 106, 108, 202, 204, 206, 208 : 플레인
110, 112, 114, 116, 214, 216, 218, 220 : 페이지 버퍼
118, 120, 300 : 로우 디코더
222 : 코어 제어 회로
224 : 페이지 사이즈 구성자
226, 228 : 플레인 셀렉터
230 : 구성 디코더
232 : 구성 레지스터

Claims (27)

  1. 각각의 복수의 플레인이 대응하는 플레인에 프로그래밍하기 위한 기록 데이터를 저장하고 상기 대응하는 플레인으로부터의 판독 데이터를 저장하는 페이지 버퍼를 갖는, 복수의 플레인을 갖는 메모리 뱅크; 및
    메모리 동작 동안 구성 데이터 및 어드레스 데이터에 응답하여 동시에 상기 복수의 플레인의 조합을 선택적으로 인에이블시키는 페이지 사이즈 구성자(configurator)를 포함하는, 플래시 메모리 장치.
  2. 청구항 1에 있어서, 상기 복수의 플레인의 각각은 워드라인을 구동시키는 전용 로우 디코더를 포함하는, 플래시 메모리 장치.
  3. 청구항 1에 있어서, 상기 복수의 플레인은 타일로서 구성되며, 상기 타일의 각각은 제1 플레인과 제2 플레인 내의 워드라인을 구동시키는 공유된 로우 디코더에 연결된 상기 제2 플레인 및 상기 제1 플레인을 포함하는, 플래시 메모리 장치.
  4. 청구항 3에 있어서, 상기 타일의 각각의 공유된 로우 디코더는 로우 디코더 인에이블링 신호에 응답하여 상기 제1 플레인 및 제2 플레인 중 적어도 하나의 워드라인을 선택적으로 구동시키는, 플래시 메모리 장치.
  5. 청구항 4에 있어서, 상기 공유된 로우 디코더는,
    제1 출력 전압에 응답하여 상기 제1 플레인의 워드라인에, 그리고 제2 출력 전압에 응답하여 상기 제2 플레인의 워드라인에 로우 드라이브 신호를 선택적으로 전달하는 로우 드라이버,
    상기 로우 디코더 인에이블링 신호에 응답하여 상기 제1 출력 전압 및 제2 출력 전압으로서 마스터 출력 전압을 선택적으로 제공하는 블록 디코더를 포함하는, 플래시 메모리 장치.
  6. 청구항 4에 있어서, 상기 페이지 사이즈 구성자는,
    플레인 인에이블링 신호 및 타일 인에이블링 신호에 응답하여 상기 로우 디코더 인에이블링 신호를 대응하는 공유 로우 디코더에 제공하는 플레인 셀렉터, 및
    상기 플레인 인에이블링 신호를 제공하도록 플레인 어드레스를 디코딩하고, 상기 타일 인에이블링 신호를 제공하도록 타일 어드레스를 디코딩하는 구성 디코더를 포함하며, 상기 플레인 인에이블링 신호 및 상기 타일 인에이블링 신호는 구성 데이터에 응답하여 설정 변경 가능한 논리 레벨을 갖는, 플래시 메모리 장치.
  7. 청구항 6에 있어서, 상기 페이지 사이즈 구성자는 상기 구성 데이터를 저장하는 구성 레지스터를 더 포함하는, 플래시 메모리 장치.
  8. 청구항 6에 있어서, 상기 플레인 셀렉터의 각각은 동일한 플레인 인에이블링 신호 및 상이한 타일 인에이블링 신호를 디코드하는, 플래시 메모리 장치.
  9. 청구항 8에 있어서, 상기 구성 디코더는,
    상기 플레인 어드레스를 디코딩하고 상기 플레인 인에이블링 신호 중 하나를 활성 논리 레벨로 구동시키기 위해 상기 구성 데이터의 제1 비트에 의해 인에이블되는 플레인 디코딩 회로, 및
    상기 타일 어드레스를 디코딩하고 상기 타일 인에이블링 신호 중 하나를 활성 논리 레벨로 구동시키기 위해 상기 구성 데이터의 제2 비트에 의해 인에이블되는 타일 디코딩 회로를 포함하는, 플래시 메모리 장치.
  10. 청구항 9에 있어서, 상기 플레인 디코딩 회로는 상기 구성 데이터의 상기 제1 비트에 의해 디스에이블될 때 상기 플레인 인에이블링 신호의 양자를 상기 활성 논리 레벨로 구동시키고, 상기 타일 디코딩 회로는 상기 구성 데이터의 상기 제2 비트에 의해 디스에이블될 때 상기 타일 인에이블링 신호의 양자를 상기 활성 논리 레벨로 구동시키는, 플래시 메모리 장치.
  11. 청구항 6에 있어서, 상기 플레인 셀렉터의 각각은 상이한 쌍의 플레인 인에이블링 신호 및 상이한 타일 인에이블링 신호를 디코드하는, 플래시 메모리 장치.
  12. 청구항 11에 있어서, 상기 구성 디코더는,
    상기 플레인 어드레스를 디코딩하기 위해 상기 구성 데이터의 1 비트를 각각 수신하고, 각각이, 상기 구성 데이터의 대응하는 1 비트에 의해 인에이블될 때 상기 상이한 쌍의 플레인 인에이블링 신호의 각각의 하나의 플레인 인에이블링 신호를 활성 논리 레벨로 구동시키는, 플레인 디코딩 회로, 및
    상기 타일 어드레스를 디코딩하고, 상기 구성 데이터의 나머지 비트에 의해 인에이블될 때 상기 타일 인에이블링 신호 중 하나를 활성 논리 레벨로 구동시키는 타일 디코딩 회로를 포함하는, 플래시 메모리 장치.
  13. 청구항 4에 있어서, 상기 메모리 뱅크는 N개의 타일을 포함하며, 여기에서 N은 1보다 큰 정수인, 플래시 메모리 장치.
  14. 청구항 13에 있어서, 상기 페이지 사이즈 구성자는,
    플레인 인에이블링 신호 및 N개의 타일 인에이블링 신호에 응답하여 대응하는 N개의 공유 로우 디코더에 N쌍의 로우 디코더 인에이블링 신호를 제공하는 N개의 플레인 셀렉터, 및
    상기 플레인 인에이블링 신호를 제공하도록 플레인 어드레스를 디코딩하고 상기 N개의 타일 인에이블링 신호를 제공하도록 타일 어드레스를 디코딩하는 구성 디코더를 포함하며, 상기 플레인 인에이블링 신호 및 상기 N개의 타일 인에이블링 신호는 구성 데이터에 응답하여 설정 변경 가능한 논리 레벨을 갖는, 플래시 메모리 장치.
  15. 청구항 14에 있어서, 상기 구성 디코더는,
    상기 구성 데이터의 제1 비트에 의해 인에이블되어 상기 플레인 어드레스를 디코딩하고 상기 플레인 인에이블링 신호 중 하나를 활성 논리 레벨로 구동시키는 하나의 플레인 디코딩 회로 - 상기 N개의 플레인 셀렉터의 각각은 동일한 플레인 인에이블링 신호를 수신함 - , 및
    상기 구성 데이터의 제2 비트에 의해 인에이블되어 상기 타일 어드레스를 디코딩하고 상기 N개의 타일 인에이블링 신호 중 하나를 활성 논리 레벨로 구동시키는 타일 디코딩 회로를 포함하는, 플래시 메모리 장치.
  16. 청구항 14에 있어서, 상기 플레인 인에이블링 신호는 N쌍의 플레인 인에이블링 신호를 포함하고, 상기 구성 디코더는,
    각각, 상기 플레인 어드레스를 디코딩하고, 상기 구성 데이터의 대응하는 비트에 의해 인에이블될 때 상기 N쌍의 플레인 인에이블링 신호 중 하나를 활성 논리 레벨로 구동시키는 N개의 플레인 디코딩 회로 - 상기 N개의 플레인 셀렉터의 각각은 상기 N쌍의 플레인 인에이블링 신호 중 하나를 수신함 -, 및
    상기 타일 어드레스를 디코딩하고, 상기 구성 데이터의 나머지 비트에 의해 인에이블될 때 상기 N개의 타일 인에이블링 신호 중 하나를 활성 논리 레벨로 구동시키는 타일 디코딩 회로를 포함하는, 플래시 메모리 장치.
  17. M이 1보다 큰 정수인, M개의 플레인을 갖는 메모리 뱅크에 액세스하는 방법으로서,
    페이지 사이즈에 대응하는 구성 데이터를 수신하는 단계 - 상기 페이지 사이즈는 메모리 동작 중에 동시에 액세스되는 1과 상기 M개의 플레인 사이에 대응함 -;
    상기 구성 데이터로 디코딩 회로를 논리적으로 구성하는 단계;
    어드레스 데이터에 응답하여 상기 디코딩 회로로 플레인 인에이블링 신호를 생성하는 단계; 및
    상기 1 내지 M개의 플레인의 워드라인을 동시에 구동시키기 위해 상기 플레인 인에이블링 신호에 응답하여 로우 디코더 회로를 인에이블시키는 단계를 포함하는, 메모리 뱅크에 액세스하는 방법.
  18. 청구항 17에 있어서, 수신하는 단계는 판독, 프로그램 및 소거 동작 중 하나를 실행하는 명령을 수신하는 단계를 포함하고, 상기 명령은 상기 메모리 동작에 대응하는 동작 코드 및 상기 구성 데이터를 포함하는, 메모리 뱅크에 액세스하는 방법.
  19. 청구항 17에 있어서, 수신하는 단계는 상기 구성 데이터를 구성 레지스터에 로딩하는 단계를 포함하는, 메모리 뱅크에 액세스하는 방법.
  20. 청구항 19에 있어서, 로딩하는 단계는 파워 업 동작 동안 상기 구성 데이터를 상기 구성 레지스터에 로딩하는 단계를 포함하는, 메모리 뱅크에 액세스하는 방법.
  21. 청구항 19에 있어서, 로딩하는 단계는 상기 메모리 동작을 실행하는 동작 코드를 포함하는 명령의 이전 또는 이후에 수신된 전용 명령에 제공되는 상기 구성 데이터를 상기 구성 레지스터에 로딩하는 단계를 포함하는, 메모리 뱅크에 액세스하는 방법.
  22. 청구항 17에 있어서, 상기 어드레스 데이터는 플레인 어드레스 데이터를 포함하고, 논리적으로 구성하는 단계는 상기 플레인 어드레스 데이터를 디코드하도록 상기 구성 데이터로 플레인 디코딩 회로를 인에이블시키는 단계를 포함하며, 생성하는 단계는 상기 플레인 디코딩 회로로 선택된 플레인 인에이블링 신호를 상기 플레인 어드레스 데이터에 대응하는 활성 논리 레벨로 구동시키는 단계를 포함하는, 메모리 뱅크에 액세스하는 방법.
  23. 청구항 22에 있어서, 논리적으로 구성하는 단계는 상기 플레인 디코딩 회로를 상기 플레인 어드레스 데이터를 디코딩하는 것으로부터 디스에이블시키는 단계를 포함하고, 생성하는 단계는 모든 상기 플레인 인에이블링 신호를 활성 논리 레벨로 구동시키는 단계를 포함하는, 메모리 뱅크에 액세스하는 방법.
  24. 청구항 23에 있어서, 상기 M개의 플레인은 타일로서 구성되고, 상기 타일의 각각은 상기 로우 디코더 회로를 공유하는 한 쌍의 플레인을 포함하는, 메모리 뱅크에 액세스하는 방법.
  25. 청구항 24에 있어서, 인에이블시키는 단계는 타일 인에이블링 신호가 활성 논리 레벨에 있을 때 상기 플레인 인에이블링 신호에 응답하여 상기 타일의 각각에 대응하는 상기 로우 디코더 회로에 로우 디코더 인에이블링 신호를 제공하는 단계를 포함하는, 메모리 뱅크에 액세스하는 방법.
  26. 청구항 25에 있어서, 상기 어드레스 데이터는 타일 어드레스 데이터를 포함하고, 논리적으로 구성하는 단계는 상기 타일 어드레스 데이터를 디코드하도록 상기 구성 데이터로 타일 디코딩 회로를 인에이블시키는 단계를 포함하며, 생성하는 단계는 상기 타일 디코딩 회로로 선택된 타일 인에이블링 신호를 상기 타일 어드레스 데이터에 대응하는 활성 논리 레벨로 구동시키는 단계를 포함하는, 메모리 뱅크에 액세스하는 방법.
  27. 청구항 26에 있어서, 논리적으로 구성하는 단계는 상기 타일 디코딩 회로를 상기 타일 어드레스 데이터를 디코딩하는 것으로부터 디스에이블시키는 단계를 포함하고, 생성하는 단계는 모든 상기 타일 인에이블링 신호를 상기 활성 논리 레벨로 구동시키는 단계를 포함하는, 메모리 뱅크에 액세스하는 방법.
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