JP2014160489A - 構成可能ページサイズを有する不揮発性メモリデバイス - Google Patents
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Abstract
【解決手段】各バンクは、対応するページバッファを有する少なくとも2つのメモリプレーンを含み、構成データおよびアドレスデータに応答して任意の数および任意の組み合わせのメモリプレーンが同時に選択的にアクセスされる。構成データは、電源投入時にバンクの静的ページ構成用にメモリデバイスにロードすることもできるし、またはバンクの動的ページ構成を可能にするためにコマンドで受信することもできる。メモリバンクのページサイズを選択的に調整することにより、ブロックサイズは相応して調整される。
【選択図】図5
Description
関連出願の相互参照
本出願は、2008年2月4日に出願した米国特許仮出願第61/025,920号および2008年7月18日に出願した米国特許仮出願第61/081,910号の優先権の利益を主張するものであり、両仮出願の全体を参照により本明細書に援用するものとする。
動的ページサイズ構成用に構成レジスタ232が組み込まれていることが想定されている。
12 I/Oバッファ、出力バッファ
14 I/Oバッファ、制御バッファ
16 I/Oバッファ、データバッファ
18 レジスタ、コマンドレジスタ
20 レジスタ、アドレスレジスタ
22 レジスタ
24 制御回路
26 高電圧生成器
28 行プレデコーダ
30 行デコーダ
32 列プレデコーダ
34 列デコーダ
36 ページバッファ
38 メモリアレイ
40 メモリアレイ
42 フラッシュメモリセル
44 ストリング選択デバイス
46 ビット線
48 接地選択デバイス
50 ページバッファ
60 プレーン
60 行デコーダ
62 プレーン
64 サブアレイ
66 サブアレイ
68 ページバッファ
74 行デコーダ
70 サブアレイ
72 サブアレイ
76 ページバッファ
78 ページ部、ページ
80 ページ部、ページ
100 バンク
102 プレーン
104 プレーン
106 プレーン
108 プレーン
110 ページバッファ
112 ページバッファ
114 ページバッファ
116 ページバッファ
118 行デコーダ
120 行デコーダ
122 ページ
200 バンク、メモリバンク
202 プレーン
204 プレーン
206 プレーン
208 プレーン
210 行デコーダ
212 行デコーダ
214 ページバッファ
216 ページバッファ
218 ページバッファ
220 ページバッファ
222 コア制御回路
224 ページサイズコンフィギュレータ
226 プレーンセレクタ
228 プレーンセレクタ
230 構成デコーダ
232 構成レジスタ
300 行デコーダ
302 行デコードロジック回路
304 メモリブロック駆動回路
306 メモリブロック駆動回路
308 ブロックデコーダ
310 行ドライバ
350 インバータ
352 インバータ
354 リセットトランジスタ
356 イネーブルトランジスタ
358 イネーブルトランジスタ
360 ANDロジックゲート
362 パストランジスタ
364 ブーストトランジスタ
366 減結合トランジスタ
368 クランプトランジスタ
370 NANDロジックゲート
372 キャパシタ
374 パストランジスタ
376 パストランジスタ
380 パストランジスタ
382 パストランジスタ
400 バンク、メモリバンク
402 ページサイズコンフィギュレータ
404 プレーンセレクタ
406 プレーンセレクタ
408 構成デコーダ
410 構成レジスタ
450 NANDロジックゲート
452 NANDロジックゲート
454 インバータ
456 NANDロジックゲート
458 NANDロジックゲート
460 インバータ
470 プレーンセレクタ
472 ANDロジックゲート
474 ANDロジックゲート
476 プレーンセレクタ
478 ANDロジックゲート
480 ANDロジックゲート
500 バンク、メモリバンク
502 ページサイズコンフィギュレータ
504 プレーンセレクタ
506 プレーンセレクタ
508 構成デコーダ
510 構成レジスタ
550 NANDロジックゲート
552 NANDロジックゲート
554 インバータ
556 NANDロジックゲート
558 NANDロジックゲート
560 インバータ
562 NANDロジックゲート
564 NANDロジックゲート
566 インバータ
570 ANDロジックゲート
572 ANDロジックゲート
574 ANDロジックゲート
576 ANDロジックゲート
800 メモリバンク
802 プレーン
804 プレーン
806 プレーン
808 プレーン
810 行グループ化
812 行グループ化
814 行グループ化
816 メモリブロック
818 メモリブロック
820 メモリブロック
900 メモリバンク
902 プレーン
904 プレーン
906 プレーン
908 プレーン
910 行グループ化
914 行グループ化
918 行グループ化
Claims (28)
- 複数のプレーンを含むメモリバンクであって、前記複数のプレーンのそれぞれがプログラミング用の書き込みデータを対応するプレーンに記憶するためのページバッファを有し、前記複数のプレーンは、複数のタイルに構成されており、前記複数のタイルのそれぞれは、2つのプレーンのそれぞれにおけるワード線を駆動するための共用行デコーダに結合された前記2つのプレーンを含む、メモリバンクと、
少なくとも第1のタイルの第1のプレーンと第2のタイルの第2のプレーンとを、同時に、選択的にイネーブルにするように動作可能なページサイズコンフィギュレータと
を備える、フラッシュメモリデバイス。 - 前記ページサイズコンフィギュレータは、受信されたページサイズコンフィギュレータデータおよびアドレスデータに基づいて要求されたとき、前記第1および第2のプレーンを選択的にイネーブルにする、請求項1に記載のフラッシュメモリデバイス。
- 前記複数のタイルのそれぞれの前記共用行デコーダは、行デコーダイネーブリング信号に応答して前記2つのプレーンの少なくとも1つのワード線を選択的に駆動するように動作可能である、請求項1に記載のフラッシュメモリデバイス。
- 前記共用行デコーダは、
第1の出力電圧に応答して前記2つのプレーンのうちの一方の前記ワード線に、および第2の出力電圧に応答して前記2つのプレーンのうちの他方の前記ワード線に、行駆動信号を選択的に渡すための行ドライバと、
前記行デコーダイネーブリング信号に応答して、前記第1の出力電圧および前記第2の出力電圧としてマスタ出力電圧を選択的に供給するためのブロックデコーダと
を含む、請求項3に記載のフラッシュメモリデバイス。 - 前記ページサイズコンフィギュレータは、
プレーンイネーブリング信号およびタイルイネーブリング信号に応答して、前記行デコーダイネーブリング信号を対応する共用行デコーダに供給するように動作可能な1つ以上のプレーンセレクタと、
前記プレーンイネーブリング信号を供給するためにプレーンアドレスをデコードするように、および前記タイルイネーブリング信号を供給するためにタイルアドレスをデコードするように、動作可能な構成デコーダであって、前記プレーンイネーブリング信号および前記タイルイネーブリング信号がページサイズ構成データに応答して構成可能なロジックレベルを有する、構成デコーダと
を含む、請求項4に記載のフラッシュメモリデバイス。 - 前記ページサイズコンフィギュレータは、前記ページサイズ構成データを記憶するための構成レジスタをさらに含む、請求項5に記載のフラッシュメモリデバイス。
- 前記1つ以上のプレーンセレクタのそれぞれが同じプレーンイネーブリング信号および異なるタイルイネーブリング信号をデコードする、請求項5に記載のフラッシュメモリデバイス。
- 前記構成デコーダは、
前記プレーンアドレスをデコードするため、および前記プレーンイネーブリング信号の1つをアクティブロジックレベルに駆動するための前記ページサイズ構成データの第1のビットによってイネーブルにされるプレーンデコーディング回路と、
前記タイルアドレスをデコードするため、および前記タイルイネーブリング信号の1つをアクティブロジックレベルに駆動するための前記ページサイズ構成データの第2のビットによってイネーブルにされるタイルデコーディング回路と
を含む、請求項7に記載のフラッシュメモリデバイス。 - 前記プレーンデコーディング回路が、前記ページサイズ構成データの前記第1のビットによってディスエーブルにされた時、両方の前記プレーンイネーブリング信号を前記アクティブロジックレベルに駆動し、前記タイルデコーディング回路が、前記ページサイズ構成データの前記第2のビットによってディスエーブルにされた時、両方の前記タイルイネーブリング信号を前記アクティブロジックレベルに駆動する、請求項8に記載のフラッシュメモリデバイス。
- 前記1つ以上のプレーンセレクタのそれぞれが、異なるペアのプレーンイネーブリング信号および異なるタイルイネーブリング信号をデコードする、請求項5に記載のフラッシュメモリデバイス。
- 前記構成デコーダは、
1つ以上のプレーンデコーディング回路であって、それぞれのプレーンデコーディング回路が、
前記プレーンアドレスをデコードするための前記ページサイズ構成データの1つのビットを受信し、
前記ページサイズ構成データの前記対応する1つのビットによってイネーブルにされた時、前記異なるペアのプレーンイネーブリング信号のそれぞれのペアの1つのプレーンイネーブリング信号をアクティブロジックレベルに駆動する
ように動作可能な1つ以上のプレーンデコーディング回路と、
タイルデコーディング回路であって、
前記タイルアドレスをデコードし、
前記ページサイズ構成データの別のビットによってイネーブルにされた時、前記タイルイネーブリング信号の1つをアクティブロジックレベルに駆動する
ように動作可能なタイルデコーディング回路と
を含む、請求項10に記載のフラッシュメモリデバイス。 - 前記複数のタイルがN個のタイルを含み、Nが1より大きい整数である、請求項1に記載のフラッシュメモリデバイス。
- 前記ページサイズコンフィギュレータは、
プレーンイネーブリング信号およびN個のタイルイネーブリング信号に応答して、N個のペアの行デコーダイネーブリング信号を対応するN個の共用行デコーダに供給するためのN個のプレーンセレクタと、
前記プレーンイネーブリング信号を供給するためにプレーンアドレスをデコードするため、および前記N個のタイルイネーブリング信号を供給するためにタイルアドレスをデコードするための構成デコーダであって、前記プレーンイネーブリング信号および前記N個のタイルイネーブリング信号がページサイズ構成データに応答して構成可能なロジックレベルを有する構成デコーダと
を含む、請求項12に記載のフラッシュメモリデバイス。 - 前記構成デコーダは、
前記プレーンアドレスをデコードし、前記プレーンイネーブリング信号の1つをアクティブロジックレベルに駆動するための前記ページサイズ構成データの第1のビットによってイネーブルにされ、前記N個のプレーンセレクタのそれぞれが同じプレーンイネーブリング信号を受信する1つのプレーンデコーディング回路と、
前記タイルアドレスをデコードし、前記N個のタイルイネーブリング信号の1つをアクティブロジックレベルに駆動するための前記ページサイズ構成データの第2のビットによってイネーブルにされるタイルデコーディング回路と
を含む、請求項13に記載のフラッシュメモリデバイス。 - 前記プレーンイネーブリング信号がN個のペアのプレーンイネーブリング信号を含み、前記構成デコーダが、
N個のプレーンデコーディング回路であって、N個のプレーンデコーディング回路のそれぞれが、
前記プレーンアドレスをデコードし、
前記ページサイズ構成データの対応するビットによってイネーブルにされた時、前記N個のペアのプレーンイネーブリング信号の1つのペアをアクティブロジックレベルに駆動し、前記N個のプレーンセレクタのそれぞれが前記N個のペアのプレーンイネーブリング信号の1つのペアを受信する
ように動作可能なN個のプレーンデコーディング回路と、
タイルデコーディング回路であって、
前記タイルアドレスをデコードし、
前記ページサイズ構成データの別のビットによってイネーブルにされた時、前記N個のタイルイネーブリング信号の1つをアクティブロジックレベルに駆動する
ように動作可能なタイルデコーディング回路と
を提供する、請求項13に記載のフラッシュメモリデバイス。 - 1つ以上の制御信号を生成するように動作可能なコントローラと、
前記コントローラと通信可能に結合されたフラッシュメモリデバイスであって、前記1つ以上の制御信号を受信するように動作可能なフラッシュメモリデバイスと
を備え、
前記フラッシュメモリデバイスは、
複数のプレーンを含むメモリバンクであって、前記複数のプレーンのそれぞれがプログラミング用の書き込みデータを対応するプレーンに記憶するためのページバッファを有し、前記複数のプレーンは、複数のタイルに構成されており、前記複数のタイルのそれぞれは、2つのプレーンのそれぞれにおけるワード線を駆動するための共用行デコーダに結合された前記2つのプレーンを含む、メモリバンクと、
前記1つ以上の制御信号に応答して、少なくとも第1のタイルの第1のプレーンと第2のタイルの第2のプレーンとを、同時に、選択的にイネーブルにするように動作可能なページサイズコンフィギュレータと
を備える、システム。 - 前記ページサイズコンフィギュレータは、前記受信された制御信号に基づいて生成されたページサイズコンフィギュレータデータおよびアドレスデータに応答して要求されたとき、前記第1および第2のプレーンを選択的にイネーブルにする、請求項16に記載のシステム。
- 前記複数のタイルのそれぞれの前記共用行デコーダは、行デコーダイネーブリング信号に応答して前記2つのプレーンの少なくとも1つのワード線を選択的に駆動するように動作可能である、請求項16に記載のシステム。
- 前記共用行デコーダは、
第1の出力電圧に応答して前記2つのプレーンのうちの一方の前記ワード線に、および第2の出力電圧に応答して前記2つのプレーンのうちの他方の前記ワード線に、行駆動信号を選択的に渡すための行ドライバと、
前記行デコーダイネーブリング信号に応答して、前記第1の出力電圧および前記第2の出力電圧としてマスタ出力電圧を選択的に供給するためのブロックデコーダと
を含む、請求項18に記載のシステム。 - 前記ページサイズコンフィギュレータは、
プレーンイネーブリング信号およびタイルイネーブリング信号に応答して、前記行デコーダイネーブリング信号を対応する共用行デコーダに供給するように動作可能な1つ以上のプレーンセレクタと、
前記プレーンイネーブリング信号を供給するためにプレーンアドレスをデコードするように、および前記タイルイネーブリング信号を供給するためにタイルアドレスをデコードするように、動作可能な構成デコーダであって、前記プレーンイネーブリング信号および前記タイルイネーブリング信号がページサイズ構成データに応答して構成可能なロジックレベルを有する、構成デコーダと
を含む、請求項19に記載のシステム。 - 前記ページサイズコンフィギュレータは、前記ページサイズ構成データを記憶するための構成レジスタをさらに含む、請求項20に記載のシステム。
- 前記1つ以上のプレーンセレクタのそれぞれが同じプレーンイネーブリング信号および異なるタイルイネーブリング信号をデコードする、請求項20に記載のシステム。
- 前記構成デコーダは、
前記プレーンアドレスをデコードするため、および前記プレーンイネーブリング信号の1つをアクティブロジックレベルに駆動するための前記ページサイズ構成データの第1のビットによってイネーブルにされるプレーンデコーディング回路と、
前記タイルアドレスをデコードするため、および前記タイルイネーブリング信号の1つをアクティブロジックレベルに駆動するための前記ページサイズ構成データの第2のビットによってイネーブルにされるタイルデコーディング回路と
を含む、請求項22に記載のシステム。 - 前記プレーンデコーディング回路が、前記ページサイズ構成データの前記第1のビットによってディスエーブルにされた時、両方の前記プレーンイネーブリング信号を前記アクティブロジックレベルに駆動し、前記タイルデコーディング回路が、前記ページサイズ構成データの前記第2のビットによってディスエーブルにされた時、両方の前記タイルイネーブリング信号を前記アクティブロジックレベルに駆動する、請求項23に記載のシステム。
- 前記1つ以上のプレーンセレクタのそれぞれが、異なるペアのプレーンイネーブリング信号および異なるタイルイネーブリング信号をデコードする、請求項20に記載のシステム。
- 前記構成デコーダは、
1つ以上のプレーンデコーディング回路であって、それぞれのプレーンデコーディング回路が、
前記プレーンアドレスをデコードするための前記ページサイズ構成データの1つのビットを受信し、
前記ページサイズ構成データの前記対応する1つのビットによってイネーブルにされた時、前記異なるペアのプレーンイネーブリング信号のそれぞれのペアの1つのプレーンイネーブリング信号をアクティブロジックレベルに駆動する
ように動作可能な1つ以上のプレーンデコーディング回路と、
タイルデコーディング回路であって、
前記タイルアドレスをデコードし、
前記ページサイズ構成データの別のビットによってイネーブルにされた時、前記タイルイネーブリング信号の1つをアクティブロジックレベルに駆動する
ように動作可能なタイルデコーディング回路と
を含む、請求項25に記載のシステム。 - 第1のプレーンおよび第2のプレーンを備えるメモリバンクを備えるフラッシュメモリデバイスであって、
前記第1のプレーンおよび第2のプレーンのそれぞれは、
プログラミング用の書き込みデータを対応するプレーンに記憶するためのページバッファと、
対応するプレーンのワード線を駆動するための専用行デコーダであって、少なくとも第1のプレーンの第1のワード線と第2のプレーンの第2のワード線が同時に選択的にイネーブルにされ、前記第1のワード線が前記第2のワード線とは異なる、専用行デコーダと
を有する、フラッシュメモリデバイス。 - 1つ以上の制御信号を生成するように動作可能なコントローラと、
前記コントローラと通信可能に結合されたフラッシュメモリデバイスであって、前記1つ以上の制御信号を受信するように動作可能なフラッシュメモリデバイスと
を備え、
前記フラッシュメモリデバイスは、
第1のプレーンおよび第2のプレーンを備えるメモリバンクを備え、前記第1のプレーンおよび第2のプレーンのそれぞれは、
プログラミング用の書き込みデータを対応するプレーンに記憶するためのページバッファと、
対応するプレーンのワード線を駆動するための専用行デコーダであって、前記1つ以上の制御信号に応答して少なくとも第1のプレーンの第1のワード線と第2のプレーンの第2のワード線が同時に選択的にイネーブルにされ、前記第1のワード線が前記第2のワード線とは異なる、専用行デコーダと
を備える、システム。
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