TWI727842B - 存儲器件及其編程方法 - Google Patents

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Abstract

本發明公開了一種用於存儲器件的編程方法，其包括同時開始對第一平面和第二平面進行編程；以及當第一平面已經被成功編程並且第二平面還沒有被成功編程時，繞過第一平面並且保持對第二平面的編程。

Description

存儲器件及其編程方法
本發明涉及存儲器件及其編程方法，更具體地，涉及用於消除編程干擾的存儲器件及其編程方法。
最近，半導體存儲器領域受到越來越多的關注。半導體存儲器可以是易失性的或非易失性的。非易失性半導體存儲器件即使在未通電的情況下也能夠保持數據，因此已經廣泛用於蜂窩電話、數碼相機、個人數字助理、移動計算設備、非移動計算設備和其它設備中。
根據存儲器陣列的結構上的配置，存儲器件可以分類為單平面型和多平面型。單平面型存儲器件包括布置在單個平面中的存儲器陣列，多平面型存儲器件包括布置在多個平面中的存儲器陣列。當對多平面型存儲器件進行編程時，兩個或更多平面可以根據多平面編程方案同時被編程和被驗證，以提高編程效率。然而，當多平面型存儲器件包含缺陷平面(或劣化平面)時，正常平面和缺陷平面(或劣化平面)二者都將被重複地編程以試圖將數據編程到缺陷平面(或劣化平面)中，這降低了編程速度，降低了編程效率，並且導致正常平面中的編程干擾。
因此，需要提供一種存儲器件及其編程方法，該存儲器件及其編程方法繞過某些平面例如正常平面，以使得正常平面不會遭受不必要的編程脈衝的編程壓力。
因此，本發明的目的是提供一種存儲器件和相關的編程方法，以消除編程干擾。
本發明公開了一種用於存儲器件的編程方法。該編程方法包括：同時開始對第一平面和第二平面進行編程；以及當第一平面已經被成功編程並且第二平面還沒有被成功編程時，繞過第一平面並且保持對第二平面的編程。
本發明還公開了一種存儲器件。該存儲器件包括第一平面、第二平面和控制電路。該控制電路被配置為根據所述編程方法控制第一平面和第二平面。該編程方法包括：同時開始對第一平面和第二平面進行編程；以及當第一平面已經被成功編程並且第二平面還沒有被成功編程時，繞過第一平面並且保持對第二平面的編程。
在閱讀了在各種附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其它目的對於本領域普通技術人員來說無疑將變得顯而易見。
10:存儲器件
100:控制電路
100:控制電路
101,102:AND柵極
120:字線驅動器
131,132:位線驅動器
141,142:平面
141B1~141Bi,142B1~142Bi:塊
30,50:編程方法
BL11~BL1m,BL21~BL2m:位線
CSL1,CSL2:公共源極線
GSL1,GSL2:接地選擇線
S300~S306,S500~S514:步驟
Scadr1,Scadr2:位線地址信號
Sdb1,Sdb2:禁用信號
Smn:主信號
Spr1,Spr2:平面地址信號
Sradr:字線地址信號
SSL1,SSL2:串選擇線
Ssp1,Ssp2:平面選擇信號
Sss1,Sss2:掛起信號
Svc:信號
Vpgm:編程電壓
Vpp1~Vpp6:編程脈衝
WL11~WL1n,WL21~WL2n:字線
第1圖是根據本發明的實施例的存儲器件的框圖。
第2圖是第1圖中所示出的存儲器件的平面的示意圖。
第3圖是根據本發明的實施例的對第1圖中所示出的存儲器件進行編程的編程方法的流程圖。
第4圖是示出了根據本發明的實施例的編程電壓的波形的示意圖。
第5圖是根據本發明的實施例的對第1圖中所示出的存儲器件進行編程的編程方法的流程圖。
第6圖是根據本發明的實施例的第1圖中所示出的控制電路中的所選定電路的示意圖。
第1圖是根據本發明的實施例的存儲器件10的框圖。存儲器件10可以具有雙平面結構，並且可以包括控制電路100、字線驅動器120、多個位線驅動器131、132和多個平面(也稱為存儲器平面)141、142。
簡單地說，平面141、142可以被同時編程和驗證。當平面141(也稱為第一平面)已經被成功編程，但是平面142還沒有被成功編程時，可以繞過平面141，並且平面142(也稱為第二平面)仍然可以被編程。一旦平面141通過所有驗證，通過繞過平面141不進行後續編程，減少了試圖向平面141施加不必要的編程脈衝所花費的時間，並且消除了平面141中的編程干擾。
請同時參考第2圖，其為第1圖中所示的存儲器件10的平面141、142的示意圖。平面141可以被分為多個塊141B1到141Bi。塊141B1到141Bi中的每一個塊包括多個串，這些串可以是NAND串。每個串可以包括分別串聯連接的兩個選擇單元和多個存儲器單元，但不限於此。布置在一個串的頂部的選擇單元被配置為將該串連接到多個位線BL11到BL1m，並且可以通過向串選擇線SSL1施加適當的電壓來控制。布置在一個串底部的選擇單元被配置為將該串連接到公共源極線CSL1，並且可以通過向接地選擇線GSL1施加適當的電壓來控制。在各串中的存儲器單元的控制柵極分別連接到多個字線WL11到WL1n。
類似地，平面142可以被分為多個塊142B1到142Bi。塊142B1到142Bi中的每個塊包括多個串，這些串可以是NAND串。每個串可以包括分別串聯連接的兩個選擇單元和多個存儲器單元，但不限於此。布置在一個串的頂部的選擇單元被配置為將該串連接到多個位線BL21到BL2m，並且可以通過向串選擇線SSL2施加適當的電壓來控制。布置在一個串底部的選擇單元被配置為將該串連接到公共源極線CSL2，並且可以通過向接地選擇線GSL2施加適當的電壓來控 制。在各串中的存儲器單元的控制柵極分別連接到多個字線WL21到WL2n。
如第2圖中所示，平面141、142具有相同的結構(或鏡像結構)。雖然在實施例中使用了雙平面結構，但是應當理解的是，在本發明的範圍內也可以採用其它數量的平面。此外，二維平面存儲器結構、三維堆疊結構、NAND閃存結構和/或NOR閃存結構可以在平面141、142中實現。塊141B1到141Bi和142B1到142Bi中的每個塊可以被劃分為如虛線所示的多個頁。在一些實施例中，塊是常規的擦除的單位，頁是常規的編程的單位。然而，也可以使用其它擦除/編程單元。通常，位線BL11到BL1m或BL21到BL2m分別在垂直於字線WL11到WL1n或WL21到WL2n的方向上在串的頂部運行，其中i、m和n是大於1的整數，但不限於此。
本領域的技術人員將理解的是，一個串中的存儲器單元的數目並不限制本發明的範圍。此外，串中的存儲器單元可以是浮柵晶體管或電荷捕獲晶體管。每個存儲器單元可以存儲1比特數據或兩比特或更多比特數據，因此可以是單層單元(SLC)類型、多層單元(TLC)類型、三層單元(TLC)類型、四層單元(QLC)類型或更高層類型。每個存儲器單元可以保持Q個可能的編程狀態中的一個狀態，其中Q是等於或大於2的正整數，一般來說，對於SLC，Q=2，對於MLC，Q=4，對於TLC，Q=8，以及對於QLC，Q=16。
控制電路100可以耦合到字線驅動器120和位線驅動器131、132。字線驅動器120可以經由串選擇線SSL1、字線WL11到WL1n和接地選擇線GSL1耦合到平面141。字線驅動器120可以經由串選擇線SSL2、字線WL21到WL2n和接地選擇線GSL2耦合到平面142。位線驅動器131可以經由位線BL11到BL1m耦合到平面141。位線驅動器132可以經由位線BL21到BL2m耦合到平面142。平面141中的存儲器單元陣列可以由字線WL11到WL1n和位線BL11到BL1m來尋址，平面142中的存儲器單元陣列可以由字線WL21到WL2n和位線BL21到BL2m來尋址。
控制電路100可以是控制器、嵌入式微處理器、微控制器等。控制電路100可以與外部主機通信，以接收存儲在平面141、142中的數據，並且發送從平面141、142提取的數據。控制電路100可以從外部主機接收命令、地址或數據，並且生成位線地址信號Scadr1、Scadr2和字線地址信號Sradr。字線驅動器120可以響應於來自控制電路100的字線地址信號Sradr來操作，以選擇用於讀取、編程、擦除和驗證操作的字線。位線驅動器131、132可響應於來自控制電路100的位線地址信號Scadr1、Scadr2而操作，以產生位線信號來選擇用於讀取、編程、擦除和驗證操作的位線。在一些實施例中，控制電路100包括用於為讀取、編程、擦除和驗證操作提供電壓的電壓參考電路，並且位線驅動器131、132和字線驅動器120包括用於選擇電壓的開關。在其它實施例中，位線驅動器131、132和字線驅動器120包括電壓生成電路，並且控制電路100提供數字控制信息以指示位線驅動器131、132和字線驅動器120來驅動位線BL11到BL1m、BL21到BL2m和字線WL11到WL1n、WL21到WL2n上的各種電壓。然而，產生電壓或將電壓引導至位線BL11到BL1m、BL21到BL2m以及字線WL11到WL1n、WL21到WL2n的方式並不限制本發明的範圍。
第3圖是根據本發明的實施例的編程方法30的流程圖，該編程方法30用於對第1圖中所示的存儲器件10進行編程。編程方法30可以被編譯為程序代碼。方法30可以由控制電路100執行，並且包括以下步驟：步驟S300：開始。
步驟S302：同時開始對第一平面和第二平面進行編程。
步驟S304：當第一平面已經被成功編程並且第二平面還未被成功編程時，繞過第一平面並且繼續對第二平面進行編程。
步驟S306：結束。
在步驟S302中，控制電路100同時開始對存儲器件10的兩個平面(例 如，平面141、142)或多於兩個平面進行編程，以實現其中可以同時對兩個或更多平面進行編程和驗證的多平面編程方案。然而，在步驟S302中，當平面141已經被成功編程但是平面142還沒有被成功編程時，平面141被繞過並且平面142仍然被編程。通過在平面141通過所有驗證後繞過平面141，可以消除編程干擾。
例如，控制電路100可以採用增量階躍脈衝編程(ISPP)方案來對平面141、142進行編程。請參考第4圖，其為示出了本發明的實施例的編程電壓波形的示意圖。多個編程脈衝Vpp1到Vpp6可以以遞增的幅度施加到塊，並且每個連續的編程脈衝(例如，編程脈衝Vpp2)可以超過緊接在先的編程脈衝(例如，編程脈衝Vpp1)一個編程步長。編程步長可以根據編程狀態或其它要求而變化。編程脈衝Vpp1可以施加到平面141、142二者，以同時開始對平面141、142進行編程。 另一方面，如果在施加編程脈衝Vpp5之前塊141B1已經被成功編程，則塊141B1可以僅受編程脈衝Vpp1到Vpp4的影響，但是繞過隨後的編程脈衝Vpp5、Vpp6。 因此，塊141B1將不會遭受以下不必要的編程脈衝Vpp5、Vpp6的編程壓力，然而塊142B1需要被更多的編程脈衝(即，編程脈衝Vpp5、Vpp6)編程並持續更長的時間(因為編程脈衝的數量更大)，從而消除或至少減少塊141B1中的編程干擾。
塊141B1可以被編程達對應於編程脈衝Vpp1到Vpp4的第一編程脈衝計數(等於4)，並且塊142B1可以被編程達對應於編程脈衝Vpp1到Vpp6的第二編程脈衝計數(等於6)。第一編程脈衝計數小於第二編程脈衝計數。可以對塊142B1進行編程直到達到最大編程脈衝計數Cpmax(也稱為預先確定的編程脈衝計數)(例如，等於6)。如果塊142B1仍未被成功編程，則塊142B1可被識別為有缺陷的塊。由於編程脈衝Vpp6是對應於最大編程脈衝計數Cpmax的最後一個編程脈衝，所以控制電路100可以停止對塊142B1進行編程。儘管控制電路100非同時地結束對(未成功編程的或成功編程的)塊141B1、142B1的編程，但控制電路100同時開始對塊141B2(的第一存儲器單元)以及塊142B2(的第二存儲器單元)進行編 程，該塊141B2(的第一存儲器單元)後跟有塊141B1(的第三存儲器單元)，該塊142B2(的第二存儲器單元)後跟有塊142B2(的第四存儲器單元)。從對塊141B1進行編程的開始到對塊141B2進行編程的開始的時間長度取決於從對塊142B1進行編程的開始到對塊142B2進行編程的開始的時間長度。換句話說，對兩個塊(例如，塊141B1、142B1)進行編程的時間長度是基於較大編程脈衝計數的塊而不是較小編程脈衝計數的塊來確定的，該較大編程脈衝計數的塊可以是有缺陷的塊或劣化的塊，該較小編程脈衝計數的塊可以是正常的塊。
第5圖是根據本發明的實施例的編程方法50的流程圖，該編程方法50用於對第1圖中所示的存儲器件10進行編程。編程方法50可以被編譯為程序代碼。方法50可以由控制電路100執行，並且包括以下步驟：步驟S500：開始。
步驟S502：施加編程脈衝。
步驟S504：增加編程脈衝計數Cp。
步驟S506：繞過至少一個被成功編程的平面。
步驟S508：確定是否所有平面都被繞過。如果是，轉到步驟S514；否則，轉到步驟S510。
步驟S510：確定編程脈衝計數Cp是否小於最大編程脈衝計數Cpmax。如果是，轉到步驟S502；否則，轉到步驟S512。
步驟S512：指示編程失敗。
步驟S514：結束。
在多平面編程開始時，在步驟S500中，平面141、142被初始化用於編程。控制電路100將編程脈衝計數Cp和驗證計數Cvf設置為諸如0的值(即，Cp=0，Cvf=0)。在步驟S502中，控制電路100同時開始對平面141(的塊141B1或頁)的第一存儲器單元和第二平面142(的塊142B1或頁)的第二存儲器單元進行編 程。字線驅動器120可以向平面141、142的選定的字線施加編程脈衝(例如，編程脈衝Vpp1)。在步驟S504中，控制電路100將編程脈衝計數Cp遞增1(Cp=1)。
然後，控制電路100可以驗證平面141的第一存儲器單元和平面142的第二存儲器單元或是否已經被成功編程。在一些實施例中，可以在第4圖中所示的每個編程脈衝之後施加驗證脈衝，用於驗證每個存儲器單元的閾值電壓。在一些實施例中，控制電路100可以驗證第一存儲器單元和第二存儲器單元是否已經達到一個或多個編程狀態。在一些實施例中，可以分別從所選擇的位線上的第一存儲器單元和第二存儲器單元讀取數據。如果數據讀取不正確，則控制電路100可以將相應的第一存儲器單元或相應的第二存儲器單元驗證為不合格。如果數據讀取是正確的，則控制電路100可以將相應的第一存儲器單元或相應的第二存儲器單元驗證為合格。在第一存儲器單元和第二存儲器單元的驗證之後，控制電路100將驗證計數Cvf遞增1(Cvf=1)。在一些實施例中，如果超過相應預設數量的第一存儲器單元或第二存儲器單元未能達到編程狀態中的一個編程狀態，則控制電路100將驗證第一存儲器單元或第二存儲器單元為不合格。如果少於相應的預設數量的第一存儲器單元或第二存儲器單元未能達到編程狀態，則控制電路100將驗證平面141、142為合格。在一些實施例中，如果對於編程狀態中的每個編程狀態，無法被成功編程的第一存儲器單元或第二存儲器單元的數量小於相應的預設數量，則第一存儲器單元或第二存儲器單元被確定為合格。
為了減少編程干擾，如果任何平面已經被成功編程(並且被驗證為合格)，則控制電路100在步驟S506中在接下來的編程中繞過(成功編程的)平面。然而，控制電路100繼續對另一個平面進行編程，該另一個平面在步驟S506中尚未被成功編程。控制電路100將暫停信號Sss1設置為邏輯低，同時將主信號Smn保持為邏輯高，以繞過平面141並且繼續對平面142的編程。一旦平面141通過所有驗證，通過掛起平面141，可以消除編程干擾。在一些實施例中，當小於預設數 量的第一存儲器單元還沒有被驗證為合格，但是大於預設數量的第二存儲器單元已經被驗證為不合格時，平面141被掛起並且平面142仍然被編程。平面141的第一存儲器單元將在隨後的編程中被繞過和保留，而平面142的第二存儲器單元仍將在隨後的編程中被編程。換句話說，對平面141的第一存儲器單元的第一編程過程和對平面142的第二存儲器單元的第二編程過程同時開始但不同時結束。通過當平面141的第一存儲器單元被繞過時掛起平面141，可以消除平面141中的編程干擾。
在步驟S508中，控制電路100確定針對多平面編程方案的平面141、142中的所有平面是否都被繞過。如果平面141、142中的所有平面都被繞過，則多平面編程方案完成。如果平面141、142中的任何一個平面還沒有被掛起，則在步驟S510中，控制電路100確定編程脈衝計數Cp是否小於最大編程脈衝計數Cpmax。如果編程脈衝計數Cp(例如，Cp=1)小於最大編程脈衝計數Cpmax(例如，Cpmax=6)，則控制電路100在步驟S402到S408之上進行重複，直到編程脈衝計數Cp達到最大編程脈衝計數Cpmax。例如，在步驟S502中，將另一編程脈衝(例如，編程脈衝Vpp2、Vpp3、...、或Vpp6順序地)施加到非繞過的平面的所選擇的字線，並且在步驟S504中，控制電路100將編程脈衝計數Cp再次增加1。
如果在施加編程脈衝Vpp4之後，平面141的第一存儲器單元被繞過，則編程脈衝計數Cp增加到4以用作第一編程脈衝計數。此外，驗證計數Cvf可以不小於4，以用作用於待驗證的第一存儲器單元的第一次數。類似地，如果在施加編程脈衝Vpp6之後平面142的第二存儲器單元被繞過，則編程脈衝計數Cp增加到6以用作第二編程脈衝計數。替代地，如果在施加最後一個編程脈衝(即，編程脈衝Vpp6)之後，平面142的第二存儲器單元不能被成功編程(並且因此可能被禁用)，則編程脈衝計數Cp也增加到6，這等於最大編程脈衝計數Cpmax。在這些情況下，驗證計數Cvf可以不小於6，以用作用於待驗證的第二存儲器單元的第二 次數。對應於第一存儲器單元的第一編程脈衝計數小於對應於第二存儲器單元的第二編程脈衝計數。用於待驗證的第一存儲器單元的第一次數小於用於待驗證的第二存儲器單元的第二次數。
由於在施加編程脈衝Vpp5之前第一存儲器單元已經被成功編程，所以第一存儲器單元可以僅受編程脈衝Vpp1到Vpp4的影響，但是繞過隨後的編程脈衝Vpp5、Vpp6。因此，第一存儲器單元將不會遭受隨後的編程脈衝Vpp5、Vpp6的編程壓力，而第二存儲器單元需要被更多的編程脈衝Vpp5、Vpp6編程更長的時間，從而消除或至少減少塊141B1中的編程干擾。
如果編程脈衝計數Cp(或第二編程脈衝計數)等於或大於最大編程脈衝計數Cpmax，則在步驟S512中向控制電路100發送編程失敗報告，以便報告針對非繞過的平面(例如，平面142)的編程失敗(如果存在)。換句話說，第二存儲器單元可以被編程，直到達到最大編程脈衝計數Cpmax。在一些實施例中，當編程脈衝計數Cp(或第二編程脈衝計數)等於最大編程脈衝計數Cpmax時，控制電路100可以停止對第二存儲器單元的編程。
值得注意的是，本領域技術人員可以容易地進行不同的替換和修改。例如，為了繞過平面141(的第一存儲器單元)，可以阻斷平面選擇信號或塊選擇信號。替代地，取消選擇平面141的所有字線WL21到WL2n或所有位線BL11到BL1m，以繞過平面141(的第一存儲器單元)。第6圖是根據本發明的實施例的第1圖中所示出的控制電路100中的所選定電路的示意圖。控制電路100可以包括AND柵極101和102，以分別控制對平面141和142的接入。AND柵極101可以接收平面地址信號Spr1、禁用信號Sdb1、主信號Smn或掛起信號Sss1，以產生平面選擇信號Ssp1。AND柵極102可以接收平面地址信號Spr2、禁用信號Sdb2、主信號Smn或掛起信號Sss2，以產生平面選擇信號Ssp2。在一些實施例中，控制電路100可以將主信號Smn設置為邏輯高以繼續對存儲器件10的編程，並且將主信號Smn 設置為邏輯低以停止對存儲器件10的編程。在一些實施例中，當接收到編程失敗報告時，控制電路100可以生成禁用信號Sdb1、Sdb2，該編程失敗報告可以指示在退出編程驗證操作時的編程結果。在一些實施例中，掛起信號Sss1、Sss2可以指示驗證結果是合格還是不合格。
在一些實施例中，禁用信號Sdb1、Sdb2可以與編程狀態計數器、驗證計數Cvf、編程脈衝計數Cp或最大編程脈衝計數Cpmax相關聯。最大編程脈衝計數Cpmax可以定義將編程脈衝施加到平面141、142的最大次數。編程狀態計數器可以與目標編程狀態或當前編程狀態相關聯。具體地，第一存儲器單元和第二存儲器單元可以最初被設置為擦除狀態，並且隨後，可以在第一存儲器單元和第二存儲器單元上執行一系列編程驗證操作，以將第一存儲器單元和第二存儲器單元編程為各自的目標編程狀態。該一系列編程驗證操作可從最低編程狀態開始，並且前進到較高編程狀態，直到選定的存儲器單元的閾值電壓達到相應目標編程狀態的相應驗證電壓電平。在一些實施例中，可以分別將驗證電壓選擇為編程狀態的閾值電壓分布曲線的最小閾值電壓。每個編程驗證操作可以包括編程操作和後續驗證操作。
控制電路100可以根據平面選擇信號Ssp1產生位線地址信號Scadr1，根據平面選擇信號Ssp2產生位線地址信號Scadr2，並且根據平面選擇信號Ssp1、Ssp2產生字線地址信號Sradr。在一些實施例中，當確定掛起平面141時，控制電路100可以將掛起信號Sss1設置為邏輯低，AND柵極101可以通過將平面選擇信號Sss1設置為邏輯低，響應於掛起信號Sss1來阻斷平面選擇信號Sss1，並且控制電路100可以生成字線地址信號Sradr和位線地址信號Scadr1以取消選擇平面141的字線WL11到WL1n和位線BL11到BL1m。類似地，當確定掛起平面142時，控制電路100可以將掛起信號Sss2設置為邏輯低，AND柵極102可以通過將平面選擇信號Ssp2設置為邏輯低，響應於掛起信號Sss2來阻斷平面選擇信號Ssp2，並且 控制電路100可以生成字線地址信號Sradr和位線地址信號Scadr2以取消選擇平面142的字線WL21到WL2n和位線BL21到BL2m。例如，字線WL11到WL1n、WL21到WL2n或位線BL11到BL1m、BL21到BL2m可以處於浮動狀態、受低電壓的影響或接地，以便取消選擇字線WL11到WL1n、WL21到WL2n或位線BL11到BL1m、BL21到BL2m。
在一些實施例中，AND柵極101可以接收代替平面地址信號Spr1的第一塊地址信號，以產生第一塊選擇信號(代替平面選擇信號Ssp1)，並且AND柵極102可以接收代替平面地址信號Spr2的第二塊地址信號，以產生第二塊選擇信號(代替平面選擇信號Ssp2)。控制電路100可以根據第一塊選擇信號產生位線地址信號Scadr1，根據第二塊選擇信號產生位線地址信號Scadr2，並且根據第一塊選擇信號和第二塊選擇信號產生字線地址信號Sradr。在一些實施例中，當確定掛起塊141B1時，控制電路100可以將掛起信號Sss1設置為邏輯低，AND柵極101可以通過將第一塊選擇信號設置為邏輯低，響應於掛起信號Sss1來阻斷第一塊選擇信號，並且控制電路100可以生成字線地址信號Sradr和位線地址信號Scadr1以取消選擇平面141的字線WL11到WL1n和位線BL11到BL1m。類似地，當確定掛起塊142B1時，控制電路100可以將掛起信號Sss2設置為邏輯低，並且AND柵極102可以通過將第二塊選擇信號設置為邏輯低，響應於掛起信號Sss2來阻斷第二塊選擇信號，並且控制電路100可以生成字線地址信號Sradr和位線地址信號Scadr2以取消選擇平面142的字線WL21到WL2n和位線BL21到BL2m。
總的來說，本發明同時編程存儲器件的至少兩個平面，以實現多平面編程方案。當至少一個平面已經被成功編程但另一個平面還沒有被成功編程時，至少一個平面被繞過而另一個平面仍在被編程。一旦所述至少一個平面通過所有驗證，通過繞過該至少一個平面，可以消除該至少一個平面中的編程干擾。
本領域技術人員將容易觀察到的是，在保持本發明的教導的同時，可以對器件和方法進行許多修改和變更。因此，上述公開內容應當被解釋為僅受所附申請專利範圍的邊界和界限的限制。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
30:編程方法
S300~S306:步驟

Claims (18)

  1. 一種用於存儲器件的編程方法，所述編程方法包括：同時開始對第一平面的一第一頁的多個第一存儲器單元和第二平面的一第二頁的多個第二存儲器單元進行編程；以及當所述第一平面中少於預設數量的所述多個第一存儲器單元尚未被成功編程並且所述第二平面中多於所述預設數量的所述多個第二存儲器單元還沒有被成功編程時，繞過所述第一平面的所述多個第一存儲器單元並且保持對所述第二平面的所述多個第二存儲器單元進行編程。
  2. 如請求項1所述的編程方法，其中，針對所述多個第一存儲器單元的第一編程過程和針對所述多個第二存儲器單元的第二編程過程被同時啟動，但不同時結束。
  3. 如請求項2所述的編程方法，還包括：在所述第一編程過程和所述第二編程過程完成之後，同時開始對所述第一平面的多個第三存儲器單元和所述第二平面的多個第四存儲器單元進行編程，其中，所述多個第一存儲器單元後跟有所述多個第三存儲器單元，其中，所述多個第二存儲器單元後跟有所述多個第四存儲器單元。
  4. 如請求項1所述的編程方法，其中，所述多個第一存儲器單元對應於第一編程脈衝計數，其中，所述多個第二存儲器單元對應於第二編程脈衝計數，其中，所述第一編程脈衝計數小於所述第二編程脈衝計數。
  5. 如請求項4所述的編程方法，還包括：當所述第二編程脈衝計數大於預先確定的編程脈衝計數時，報告針對所述第二平面的編程失敗。
  6. 如請求項1所述的編程方法，還包括：驗證所述多個第一存儲器單元和所述多個第二存儲器單元是否已經被成功編程，其中，用於待驗證的所述多個第一存儲器單元的第一次數小於用於待驗證的所述多個第二存儲器單元的第二次數。
  7. 如請求項1所述的編程方法，其中，當所述多個第一存儲器單元被繞過時，所述第一平面被掛起。
  8. 如請求項1所述的編程方法，其中，所述繞過所述第一平面的步驟包括：阻斷平面選擇信號；阻斷塊選擇信號；取消選擇所述第一平面的所有字線；或取消選擇所述第一平面的所有位線。
  9. 如請求項1所述的編程方法，其中，所述同時開始對所述第一平面和所述第二平面進行編程的步驟包括同時開始對多個平面進行編程，其中，所述多個平面包括所述第一平面和所述第二平面，其中，所述多個平面中被成功編程的平面被繞過，並且所述多個平面中的其它平面保持被編程。
  10. 一種存儲器件，其包括：第一平面；第二平面；以及控制電路，其被配置為根據編程方法控制所述第一平面和所述第二平面，其中，所述編程方法包括：同時開始對第一平面的一第一頁的多個第一存儲器單元和第二平面的一第二頁的多個第二存儲器單元進行編程；以及當所述第一平面中少於預設數量的所述多個第一存儲器單元尚未被成功編程並且所述第二平面中多於所述預設數量的所述多個第二存儲器單元還沒有被成功編程時，繞過所述第一平面的所述多個第一存儲器單元並且保持對所述第二平面的所述多個第二存儲器單元進行編程。
  11. 如請求項10所述的存儲器件，其中，針對所述多個第一存儲器單元的第一編程過程和針對所述多個第二存儲器單元的第二編程過程被同時啟動，但不同時結束。
  12. 如請求項11所述的存儲器件，其中，所述編程方法還包括：在所述第一編程過程和所述第二編程過程完成之後，同時開始對所述第一平面的多個第三存儲器單元和所述第二平面的多個第四存儲器單元進行編程，其中，所述多個第一存儲器單元後跟有所述多個第三存儲器單元，其中，所述多個第二存儲器單元後跟有所述多個第四存儲器單 元。
  13. 如請求項10所述的存儲器件，其中，所述多個第一存儲器單元對應於第一編程脈衝計數，其中，所述多個第二存儲器單元對應於第二編程脈衝計數，其中，所述第一編程脈衝計數小於所述第二編程脈衝計數。
  14. 如請求項13所述的存儲器件，其中，所述編程方法還包括：當所述第二編程脈衝計數大於預先確定的編程脈衝計數時，報告針對所述第二平面的編程失敗。
  15. 如請求項10所述的存儲器件，其中，所述編程方法還包括：驗證所述多個第一存儲器單元和所述多個第二存儲器單元是否已經被成功編程，其中，用於待驗證的所述多個第一存儲器單元的第一次數小於用於待驗證的所述多個第二存儲器單元的第二次數。
  16. 如請求項10所述的存儲器件，其中，當所述多個第一存儲器單元被繞過時，所述第一平面被掛起。
  17. 如請求項10所述的存儲器件，其中，所述繞過所述第一平面的步驟包括：阻斷平面選擇信號；阻斷塊選擇信號；取消選擇所述第一平面的所有字線；或取消選擇所述第一平面的所有位線。
  18. 如請求項10所述的存儲器件，其中，所述同時開始對所述第一平面和所述第二平面進行編程的步驟包括同時開始對多個平面進行編程，其中，所述多個平面包括所述第一平面和所述第二平面，其中，所述多個平面中被成功編程的平面被繞過，並且所述多個平面中的其它平面保持被編程。
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