KR100769800B1 - 멀티 플레인 블럭 어드레스 레지스터 - Google Patents

멀티 플레인 블럭 어드레스 레지스터 Download PDF

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KR100769800B1 KR1020010085341A KR20010085341A KR100769800B1 KR 100769800 B1 KR100769800 B1 KR 100769800B1 KR 1020010085341 A KR1020010085341 A KR 1020010085341A KR 20010085341 A KR20010085341 A KR 20010085341A KR 100769800 B1 KR100769800 B1 KR 100769800B1
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Abstract

본 발명은 멀티 플레인 블럭 어드레스 레지스터에 관한 것으로, 다수의 플레인 어드레스 신호를 디코딩하여 선택된 플레인을 인에이블시키기 위한 다수의 플레인 신호를 출력하는 플레인 디코더와, 상기 플레인 신호에 의해 인에이블되며, 래치된 블럭 어드레스 신호에 의해 입력되는 블럭 어드레스 신호를 저장하고, 플레인 신호와 블럭 어드레스 신호를 출력하는 다수의 블럭 어드레스 레지스터 그룹으로 이루어져, 칩의 프로그램 및 소거 속도를 향상시킬 수 있는 멀티 플레인 블럭 어드레스 레지스터가 제시된다.
멀티 플레인 블럭 어드레스 레지스터, 플레인 디코더, 블럭 어드레스 레지스터 그룹

Description

멀티 플레인 블럭 어드레스 레지스터{Block address register for multi plane}
도 1은 본 발명에 따른 멀티 플레인 블럭 어드레스 레지스터의 구성도.
도 2는 본 발명에 따른 멀티 플레인 블럭 어드레스 레지스터를 구성하는 블럭 어드레스 레지스터 그룹의 구성도.
도 3은 본 발명에 따른 블럭 어드레스 레지스터의 회로도.
도 4는 본 발명에 따른 플레인 레지스터의 회로도.
도 5는 본 발명에 따른 멀티 플레인 블럭 어드레스 레지스터의 동작 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 플레인 디코더
21 내지 2Nop : 블럭 어드레스 레지스터 그룹
30 : 플레인 레지스터
40 내지 4M : 블럭 어드레스 레지스터
본 발명은 플래쉬 메모리 장치의 멀티 플레인 블럭 어드레스 레지스터에 관한 것으로, 특히 메모리 셀 어레이를 여러개의 플레인으로 구성하고, 각각의 플레인은 독립적인 워드라인 디코더, 페이지 버퍼를 가지며, 독립된 블럭 어드레스를 갖는 특성을 이용하여 각 플레인으로 입력되는 블럭 어드레스를 레지스터에 저장한 후 동시에 프로그램 및 소거를 실시할 수 있도록 함으로써 칩의 프로그램 및 소거 속도를 향상시킬 수 있는 멀티 플레인 블럭 어드레스 레지스터에 관한 것이다.
종래의 NAND형 플래쉬 메모리 장치는 페이지 단위로 프로그램을 실시하고, 블럭 단위로 소거를 실시한다. 이렇게 하면 메모리 용량이 늘어나면서 커진 로딩의 영향으로 프로그램 및 소거 속도는 저하되고, 이에 따라 소자의 전체 성능을 저하시키게 된다. 이는 입력된 하나의 어드레스에 대하여 선택된 페이지 또는 블럭에 대하여 프로그램이나 소거를 실시하기 때문이다.
본 발명의 목적은 다수의 플레인의 각 플레인으로 입력되는 블럭 어드레스를 레지스터에 저장한 후 동시에 프로그램 및 소거를 실시할 수 있도록 함으로써 칩의 프로그램 및 소거 속도를 향상시킬 수 있는 멀티 플레인 블럭 어드레스 레지스터를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 멀티 플레인 블럭 어드레스 레지스터는 다수의 플레인 어드레스 신호를 디코딩하여 선택된 플레인을 인에이블시키기 위한 다수의 플레인 신호를 출력하는 플레인 디코더와, 상기 플레인 신호에 의해 인에이블되며, 래치된 블럭 어드레스 신호에 의해 입력되는 블럭 어드레스 신호를 저장하고, 플레인 신호와 블럭 어드레스 신호를 출력하는 다수의 블럭 어드레스 레지스터 그룹으로 이루어진 것을 특징으로 한다.
또한, 상기 블럭 어드레스 레지스터 그룹은 래치된 블럭 어드레스 신호에 의해 입력되는 플레인 신호를 저장하고, 래치된 플레인 신호와 래치 블럭 인에이블 신호를 출력하기 위한 플레인 레지스터와, 상기 플레인 신호와 상기 래치 블럭 인에이블 신호에 따라 상기 다수의 블럭 어드레스 신호를 각각 저장한 후 출력하기 위한 다수의 블럭 어드레스 레지스터를 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 멀티 플레인 블럭 어드레스 레지스터의 구성도이다. 플레인 디코더(11)는 다수의 플레인 어드레스 신호(PLNADD[0:N])를 디코딩하여 선택된 플레인을 인에이블시키기 위한 플레인 신호(PLANE[1:Nop])를 출력한다. 여기 서, 플레인의 수(Nop)는 어드레스의 수가 N일때 2N개를 갖는다. 플레인 신호(PLANE[1:Nop])에 의해 다수의 블럭 어드레스 레지스터 그룹(21 내지 2Nop)중 하나가 인에이블된다. 블럭 어드레스 레지스터 그룹(21 내지 2Nop)은 블럭 어드레스 리셋 신호(RST_LBA)에 의해 리셋된 후 블럭 어드레스 신호(BLKADD[0:M])가 인가되면 래치된 블럭 어드레스 신호(LAT_BLKADD)에 의해 해당 플레인의 블럭 어드레스 레지스터 그룹(21 내지 2Nop)에 블럭 어드레스가 저장된다. 그리고, 래치되어 선택된 플레인 신호(LPLANE[1:Nop])와 래치된 블럭 어드레스(LBA[0:M])를 출력한다.
도 2는 본 발명에 따른 멀티 플레인 블럭 어드레스 레지스터를 구성하는 블럭 어드레스 레지스터 그룹의 구성도이다. 플레인 레지스터(30)는 각 플레인이 선택되었는지를 나타내는 것으로, 래치된 블럭 어드레스 리셋 신호(RST_LBA)에 의해 리셋되고, 래치된 블럭 어드레스 신호(LAT_BLKADD)와 플레인 신호(PLANE)를 입력하고 래치된 플레인 신호(LPLANE)와 래치 블럭 인에이블 신호(EN_LATBLK)를 출력한다. 다수의 블럭 어드레스 레지스터(40 내지 4M)는 블럭 어드레스를 저장하기 위한 것으로, 래치된 블럭 어드레스 리셋 신호(RST_LBA)에 의해 리셋되고, 플레인 신호(PLANE)와 블럭 어드레스 신호(BLKADD[0:M])를 각각 입력하고, 래치 블럭 인에이블 신호(EN_LATBLK)에 의해 래치된 블럭 어드레스 신호(LBA[0:M])를 출력한다. 래치 블럭 인에이블 신호(EN_LATBLK)가 하이 상태로 인가되면 다수의 블럭 어드레스 레지스터(40 내지 4M)는 저장된 블럭 어드레스를 래치된 블럭 어드레스 신호(LBA[0:M])로서 출력하고, 래치 블럭 인에이블 신호(EN_LATBLK)가 로우 상태로 인가되면 입력되는 블럭 어드레스 신호(BLKADD[0:M])를 래치된 블럭 어드레스 신호(LBA[0:M])로서 출력한다.
상기와 같이 구성되는 본 발명에 따른 멀티 플레인 블럭 어드레스 레지스터는 도 5에 도시된 파형도와 같이 동작된다. 래치된 블럭 어드레스 리셋 신호(RST_LBA)에 의해 모든 블럭 어드레스 레지스터 그룹(21 내지 2Nop)이 초기화된다. 즉 블럭 어드레스 레지스터 그룹(21 내지 2Nop)의 플레인 레지스터(30)와 다수의 블럭 어드레스 레지스터(40 내지 4M)가 초기화된다. 그리고, 래치된 블럭 어드레스 신호(LAT_BLKADD)에 따라 선택하려는 블럭 어드레스 신호(BLKADD[0:M])와 플레인 어드레스 신호(PLNADD[0:N])를 입력하여 저장한다. 그리고난 후 각각의 블럭 어드레스 레지스터 그룹(21 내지 2Nop)는 저장된 블럭 어드레스 신호와 플레인 신호를 래치하여 출력한다.
도 3은 본 발명에 따른 블럭 어드레스 레지스터의 회로도로서, 다음과 같이 구성된다.
NAND 게이트(101)는 래치된 블럭 어드레스 신호(LAT_BLKADD)와 플레인 신호(PLANE)를 입력하여 논리 조합한다. 제 1 전송 게이트(T11)는 NAND 게이트 (101)의 출력 신호에 의해 PMOS측이 구동되고, NAND 게이트(101)의 출력 신호가 제 2 인버터(I12)를 통해 반전된 신호에 의해 NMOS측이 구동되어 블럭 어드레스 신호(BA)를 전달한다. 제 1 전송 게이트(T11)를 통해 전달된 블럭 어드레스 신호(BA)는 제 3 및 제 4 인버터(I13 및 I14)로 구성된 래치 수단(103)에 래치된다. 한편, 리셋 신호(RST)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)는 래치 수단(103)을 초기화시킨다. NOR 게이트(102)는 래치 블럭 인에이블 신호(EN_LATBLK)와 제 1 인버터(I11)를 통해 반전된 래치된 블럭 어드레스 신호(LAT_BLKADD)를 입력하고 논리 조합한다. 제 2 전송 게이트(T12)는 제 2 NAND 게이트(102)의 출력 신호에 의해 PMOS측이 구동되고, 제 2 NAND 게이트(102)의 출력 신호가 제 6 인버터(I16)에 의해 반전된 신호에 의해 NMOS측이 구동되어 래치 수단(103)에 래치된 데이터를 전달한다. 제 3 전송 게이트(T13)는 NOR 게이트(102)의 출력 신호에 의해 NMOS측이 구동되고, NOR 게이트(102)의 출력 신호가 제 6 인버터(I16)에 의해 반전된 신호에 의해 PMOS측이 구동되어 제 5 인버터(I15)에 의해 반전된 블럭 어드레스 신호(BA)를 전달한다. 제 2 전송 게이트(T12) 또는 제 3 전송 게이트(T13)를 통해 전달된 신호는 제 7 인버터(I17)를 통해 반전되어 래치된 블럭 어드레스 신호(LBA)로서 출력된다.
상기와 같이 구성된 본 발명에 따른 블럭 어드레스 레지스터의 구동 방법을 설명하면 다음과 같다.
하이 상태의 리셋 신호(RST)에 의해 제 1 NMOS 트랜지스터(N11)가 턴온되어 래치 수단(103)을 초기화시킨다. 래치된 블럭 어드레스 신호(LAT_BLKADD) 및 플레인 신호(PLANE)가 각각 하이 상태로 인가되면 NAND 게이트(101)에 의해 논리 조합 되어 로우 상태의 신호가 출력된다. 로우 상태를 유지하는 NAND 게이트(101)의 출력 신호와 이 신호가 제 2 인버터(I12)를 통해 반전된 신호에 의해 제 1 전송 게이트(T11)는 턴온되고, 이를 통해 블럭 어드레스 신호(BA)가 전달된다. 제 1 전송 게이트(T11)를 통해 전달된 블럭 어드레스 신호(BA)는 래치 수단(103)에 래치된다. 하이 상태로 인가되는 래치된 블럭 어드레스 신호(LAT_BLKADD)는 제 1 인버터(I11)를 통해 로우 상태로 반전되고, 래치 블럭 어드레스 인에이블 신호(EN_LATBLK)와 함께 NOR 게이트(102)에 입력되어 논리 조합된다. 래치 블럭 인에이블 신호(EN_LATBLK)가 하이 상태로 인가되면, 로우 상태로 입력되는 제 1 인버터(I11)의 출력 신호와 함께 NOR 게이트(102)에 의해 논리 조합되어 로우 상태의 신호가 출력된다. 로우 상태를 유지하는 NOR 게이트(102)의 출력 신호와 이 신호가 제 6 인버터(I16)에 의해 하이 상태로 반전된 신호에 의해 제 2 전송 게이트(T12)는 턴온되고, 제 3 전송 게이트(T13)는 턴오프된다. 따라서, 턴온된 제 2 전송 게이트(T12)를 통해 래치 수단(103)에 래치된 데이터가 전달된다. 제 2 전송 게이트(T12)를 통해 전달된 데이터는 제 7 인버터(I17)를 통해 반전되어 래치된 블럭 어드레스(LBA)로서 출력된다. 반면에, 래치 블럭 인에이블 신호(EN_LATBLK)가 로우 상태로 인가되면, 로우 상태로 입력되는 제 1 인버터(I11)의 출력 신호와 함께 NOR 게이트(102)에 의해 논리 조합되어 하이 상태의 신호가 출력된다. 하이 상태를 유지하는 NOR 게이트(102)의 출력 신호와 이 신호가 제 6 인버터(I16)에 의해 로우 상태로 반전된 신호에 의해 제 2 전송 게이트(T12)는 턴오프되고, 제 3 전송 게이트(T13)는 턴온된다. 따라서, 턴온된 제 3 전송 게이트(T13)를 통해 제 5 인버터(I15)에 의해 반전된 블럭 어드레스 신호(BA)가 전달된다. 제 3 전송 게이트(T13)를 통해 전달된 데이터는 제 7 인버터(I17)를 통해 반전되어 래치된 블럭 어드레스(LBA)로서 출력된다.
도 4는 본 발명에 따른 플레인 레지스터의 회로도로서, 다음과 같이 구성된다.
제 1 NAND 게이트(201)는 래치된 블럭 어드레스 신호(LAT_BLKADD)와 플레인 신호(PLANE)를 입력하여 논리 조합한다. 제 1 전송 게이트(T21)는 제 1 NAND 게이트(201)의 출력 신호에 의해 PMOS측이 구동되고, 제 1 NAND 게이트(201)의 출력 신호가 제 2 인버터(I22)를 통해 반전된 신호에 의해 NMOS측이 구동되어 플레인 신호(PLANE)를 전달한다. 제 1 전송 게이트(201)를 통해 전달된 플레인 신호(PLANE)는 제 3 및 제 4 인버터(I23 및 I24)로 구성된 래치 수단(203)에 래치된다. 한편, 리셋 신호(RST)에 따라 구동되는 제 1 NMOS 트랜지스터(N21)는 래치 수단(203)을 초기화시킨다. 래치 수단(203)의 출력 신호는 제 5 인버터(I25)를 통해 반전되어 래치 블럭 인에이블 신호(EN_LATBLK)로서 출력된다. 제 2 NAND 게이트 (202)는 제 1 인버터(I21)를 통해 반전된 래치된 블럭 어드레스 신호(LAT_BLKADD)와 제 1 전송 게이트(T21)를 통해 전달된 플레인 신호(PLANE)를 입력하고 논리 조합한다. 제 2 전송 게이트(T22)는 제 2 NAND 게이트(202)의 출력 신호에 의해 PMOS측이 구동되고, 제 2 NAND 게이트 (202)의 출력 신호가 제 7 인버터(I27)에 의해 반전된 신호에 의해 NMOS측이 구동되어 래치 수단(203)에 래치된 데이터를 전달한 다. 제 3 전송 게이트(T23)는 제 2 NAND 게이트(202)의 출력 신호에 의해 NMOS측이 구동되고, 제 2 NAND 게이트(202)의 출력 신호가 제 7 인버터(I27)에 의해 반전된 신호에 의해 PMOS측이 구동되어 제 6 인버터(I26)에 의해 반전된 플레인 신호(PLANE)를 전달한다. 제 2 전송 게이트(T22) 또는 제 3 전송 게이트(T23)를 통해 전달된 신호는 제 8 인버터(I28)를 통해 반전되어 래치된 블럭 어드레스 신호(LBA)로서 출력된다.
상기와 같이 구성되는 본 발명에 따른 플레인 레지스터의 구동 방법을 설명하면 다음과 같다.
하이 상태의 리셋 신호(RST)에 의해 제 1 NMOS 트랜지스터(N21)가 턴온되어 래치 수단(203)을 초기화시킨다. 래치된 블럭 어드레스 신호(LAT_BLKADD) 및 플레인 신호(PLANE)가 각각 하이 상태로 인가되면 NAND 게이트(201)에 의해 논리 조합되어 로우 상태의 신호가 출력된다. 로우 상태를 유지하는 NAND 게이트(201)의 출력 신호와 이 신호가 제 2 인버터(I22)를 통해 반전된 신호에 의해 제 1 전송 게이트(T21)는 턴온되고, 이를 통해 플레인 신호(PLANE)가 전달된다. 제 1 전송 게이트(T21)를 통해 전달된 플레인 신호(PLANE)는 래치 수단(203)에 래치된다. 래치 수단(203)의 출력 신호는 제 5 인버터(I25)에 의해 반전되어 래치 블럭 어드레스 인에이블 신호(EN_LATBLK)로서 출력된다. 하이 상태로 인가되는 래치된 블럭 어드레스 신호(LAT_BLKADD)는 제 1 인버터(I21)를 통해 로우 상태로 반전되고, 제 1 전송 게이트(T21)에 의해 전달된 플레인 신호(PLANE)와 함께 NOR 게이트(102)에 입 력되어 논리 조합된다. 플레인 신호(PLANE)가 하이 상태로 인가되면, 로우 상태로 입력되는 제 1 인버터(I21)의 출력 신호와 함께 NOR 게이트(202)에 의해 논리 조합되어 로우 상태의 신호가 출력된다. 로우 상태를 유지하는 NOR 게이트(202)의 출력 신호와 이 신호가 제 7 인버터(I27)에 의해 하이 상태로 반전된 신호에 의해 제 2 전송 게이트(T22)는 턴온되고, 제 3 전송 게이트(T23)는 턴오프된다. 따라서, 턴온된 제 2 전송 게이트(T22)를 통해 래치 수단(203)에 래치된 플레인 신호(PLANE)가 전달된다. 제 2 전송 게이트(T22)를 통해 플레인 신호(PLANE)는 제 8 인버터(I28)를 통해 반전되어 래치된 블럭 어드레스(LBA)로서 출력된다. 반면에, 플레인 신호(PLANE)가 로우 상태로 인가되면, 로우 상태로 입력되는 제 1 인버터(I21)의 출력 신호와 함께 NOR 게이트(202)에 의해 논리 조합되어 하이 상태의 신호가 출력된다. 하이 상태를 유지하는 NOR 게이트(202)의 출력 신호와 이 신호가 제 7 인버터(I27)에 의해 로우 상태로 반전된 신호에 의해 제 2 전송 게이트(T22)는 턴오프되고, 제 3 전송 게이트(T23)는 턴온된다. 따라서, 턴온된 제 3 전송 게이트(T23)를 통해 제 6 인버터(I26)에 의해 반전된 플레인 신호(PLANE)가 전달된다. 제 3 전송 게이트(T23)를 통해 전달된 데이터는 제 8 인버터(I28)를 통해 반전되어 래치된 블럭 어드레스(LBA)로서 출력된다.
상술한 바와 같이 본 발명에 의하면 메모리 셀 어레이를 여러개의 플레인으로 구성하고, 각각의 플레인은 독립적인 워드라인 디코더, 페이지 버퍼를 가지며, 독립된 블럭 어드레스를 갖는 특성을 이용하여 각 플레인으로 입력되는 블럭 어드레스를 레지스터에 저장한 후 동시에 프로그램 및 소거를 실시할 수 있도록 함으로써 칩의 프로그램 및 소거 속도를 향상시킬 수 있다.

Claims (10)

  1. 다수의 플레인 어드레스 신호를 디코딩하여 선택된 플레인을 인에이블시키기 위한 다수의 플레인 신호를 출력하는 플레인 디코더와,
    상기 플레인 신호에 의해 인에이블되며, 래치된 블럭 어드레스 신호에 의해 입력되는 블럭 어드레스 신호를 저장하고, 플레인 신호와 블럭 어드레스 신호를 출력하는 다수의 블럭 어드레스 레지스터 그룹으로 이루어진 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
  2. 제 1 항에 있어서, 상기 블럭 어드레스 레지스터 그룹은 리셋 신호에 의해 초기화되는 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
  3. 제 1 항에 있어서, 상기 블럭 어드레스 레지스터 그룹은 래치된 블럭 어드레스 신호에 의해 입력되는 플레인 신호를 저장하고, 래치된 플레인 신호와 래치 블럭 인에이블 신호를 출력하기 위한 플레인 레지스터와,
    상기 플레인 신호와 상기 래치 블럭 인에이블 신호에 따라 상기 다수의 블럭 어드레스 신호를 각각 저장한 후 출력하기 위한 다수의 블럭 어드레스 레지스터를 포함하여 이루어진 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
  4. 제 3 항에 있어서, 상기 플레인 레지스터 및 상기 다수의 블럭 어드레스 레지스터는 리셋 신호에 의해 초기화되는 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
  5. 제 3 항에 있어서, 상기 플레인 레지스터는 상기 래치된 블럭 어드레스 신호와 상기 플레인 신호를 논리 조합하기 위한 제 1 논리 수단과,
    상기 제 1 논리 수단의 출력 신호 및 그 반전 신호에 따라 상기 플레인 신호를 전달하기 위한 제 1 전송 게이트와,
    상기 제 1 전송 게이트를 통해 전달된 상기 플레인 신호를 래치시키기 위한 래치 수단과,
    상기 리셋 신호에 의해 상기 래치 수단을 초기화시키기 위한 스위칭 수단과,
    상기 래치 수단의 출력 신호를 반전시켜 래치 블럭 인에이블 신호를 출력하기 위한 제 1 인버팅 수단과,
    상기 래치된 블럭 어드레스 신호의 반전 신호와 상기 제 1 전송 게이트를 통해 전달된 상기 플레인 신호를 논리 조합하기 위한 제 2 논리 수단과,
    상기 제 2 논리 수단의 출력 신호 및 그 반전 신호에 따라 상기 래치 수단의 출력 신호를 전달하기 위한 제 2 전송 게이트와,
    상기 제 2 논리 수단의 출력 신호 및 그 반전 신호에 따라 상기 플레인 신호 의 반전 신호를 전달하기 위한 제 3 전송 게이트와,
    상기 제 2 또는 제 3 전송 게이트의 출력 신호를 반전시켜 래치된 블럭 어드레스 신호로서 출력하기 위한 제 2 인버팅 수단을 포함하여 이루어진 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
  6. 제 5 항에 있어서, 상기 제 1 논리 수단은 NAND 게이트인 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
  7. 제 5 항에 있어서, 상기 제 2 논리 수단은 NOR 게이트인 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
  8. 제 3 항에 있어서, 상기 블럭 어드레스 레지스터는 상기 래치된 블럭 어드레스 신호와 상기 플레인 신호를 논리 조합하기 위한 제 1 논리 수단과,
    상기 제 1 논리 수단의 출력 신호 및 그 반전 신호에 따라 상기 블럭 어드레스 신호를 전달하기 위한 제 1 전송 게이트와,
    상기 제 1 전송 게이트를 통해 전달된 상기 블럭 어드레스 신호를 래치시키기 위한 래치 수단과,
    상기 리셋 신호에 의해 상기 래치 수단을 초기화시키기 위한 스위칭 수단과,
    상기 래치된 블럭 어드레스 신호의 반전 신호와 상기 래치 블럭 인에이블 신호를 논리 조합하기 위한 제 2 논리 수단과,
    상기 제 2 논리 수단의 출력 신호 및 그 반전 신호에 따라 상기 래치 수단의 출력 신호를 전달하기 위한 제 2 전송 게이트와,
    상기 제 2 논리 수단의 출력 신호 및 그 반전 신호에 따라 상기 블럭 어드레스 신호의 반전 신호를 전달하기 위한 제 3 전송 게이트와,
    상기 제 2 또는 제 3 전송 게이트의 출력 신호를 반전시켜 래치된 블럭 어드레스 신호로서 출력하기 위한 제 2 인버팅 수단을 포함하여 이루어진 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
  9. 제 8 항에 있어서, 상기 제 1 논리 수단은 NAND 게이트인 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
  10. 제 8 항에 있어서, 상기 제 2 논리 수단은 NOR 게이트인 것을 특징으로 하는 멀티 플레인 블럭 어드레스 레지스터.
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