JP4977843B2 - 面積が減少したページバッファ回路とその読み出し及びプログラム動作方法 - Google Patents

Description

この発明は、フラッシュメモリ装置に関し、より詳しくは、フラッシュメモリ装置のページバッファ回路と、それを用いたフラッシュメモリ装置の読み出し及びプログラム動作方法に関する。

一般に、フラッシュメモリ装置の読み出し動作およびプログラム動作は、ページバッファ(page buffer)によってページ単位で実行される。最近は、フラッシュメモリ装置の集積度を改善するために、複数ビットのデータを格納することが可能なマルチレベルセル(multi-level cell)（ＭＬＣ）を含むフラッシュメモリ装置が開発されている。通常、マルチレベルセル（ＭＬＣ）には、２ビットのデータがプログラム（データ書き込み）できるので、一つのマルチレベルセルが４種のデータ、すなわち［１１］、［１０］、［００］、［０１］のいずれか一つを格納することができ、それぞれ格納されたデータに対応するしきい値電圧（Ｖｔ１〜Ｖｔ４のいずれか一つ）を持つ。逆に、単一ビットのデータを格納することが可能なメモリセルを通常シングルレベルセル(single-level cell)（ＳＬＣ）という。図１は、従来のフラッシュメモリ装置のページバッファ回路を示す概略図であって、マルチレベルセルのプログラム動作および読み出し動作のためのページバッファ回路を示す。図１を参照すると、ページバッファ回路１０は、ビットライン選択回路１１、プリチャージ回路１２、上位ビットレジスタ回路１３、下位ビットレジスタ回路１４、データ比較回路１５、データ伝送回路１６、１７、データ入力回路１８およびデータ出力回路１９を含む。データ入力回路１８は、ＮＭＯＳトランジスタ２５、２６を含み、データ出力回路１９は、ＮＭＯＳトランジスタ２７、２８を含む。

ページバッファ回路１０によってマルチレベルセル（図示せず）からデータが読み出される過程を簡略に説明すると、次のとおりである。例えば、ビットラインＢＬｅ、ＢＬｏのいずれか一つに連結されたマルチレベルセルから下位ビットデータが読み出される過程を説明する。まず、上位ビットレジスタ１３と下位ビットレジスタ１４が初期化され、プリチャージ回路１２によってセンシングノードＳが電圧ＶＣＣレベルにプリチャージされる。その後、ビットライン選択回路１１によってビットラインＢＬｅ、ＢＬｏのいずれか一つ（例えば、ＢＬｅ）がセンシングノードＳに連結される。また、ビットラインＢＬｅに連結されたマルチレベルセルのゲートにワードライン（図示せず）を介して読み出し電圧が供給される。その結果、ビットラインＢＬｅに連結されたマルチレベルセルに格納されたデータの値に応じてビットラインＢＬｅおよびセンシングノードＳが電圧ＶＣＣレベルに維持され、あるいはグラウンド電圧レベルにディスチャージされる。この際に、下位ビットレジスタ１４がラッチ制御信号ＬＡＴＣＨ１またはＬＡＴＣＨ２に応答して、センシングノードＳの電圧をセンシングし、そのセンシングされたデータを下位ビットデータとして格納する。下位ビットレジスタ１４に格納された下位ビットデータは、データ出力回路１９のＮＭＯＳトランジスタ２８を介してデータ入出力ノードＹに出力される。

一方、ビットラインＢＬｅ、ＢＬｏのいずれか一つに連結されたマルチレベルセルから上位ビットデータが読み出される過程は、幾つかの差異点を除いては、上記下位ビットデータの読み出し過程と類似である。下位ビットデータの読み出し過程と上位ビットデータの読み出し過程との第１の差異点は、ワードラインに供給される読み出し電圧のレベルが相異することである。第２の差異点は、マルチレベルセルから読み出される上位ビットデータが、ラッチ制御信号ＭＬＡＴＣＨに応答して動作する上位ビットレジスタ１３に格納された後、データ出力回路１９のＮＭＯＳトランジスタ２７を介してデータ入出力ノードＹに出力されることである。このように、このページバッファ回路１０では、下位ビットデータが下位ビットレジスタ１４にのみ、上位ビットデータが上位ビットレジスタ１３にのみそれぞれ格納される。その理由は、上位ビットレジスタ１３がセンシングノードＳの電圧をセンシングし、そのセンシングされたデータのロジック状態を反転して格納することができないためである。したがって、ページバッファ回路１０は、非効率的である。そのうえ、データ出力回路１９は、下位ビットデータをデータ入出力ノードＹに出力するためのＮＭＯＳトランジスタ２８と、上位ビットデータをデータ入出力ノードＹに出力するためのＮＭＯＳトランジスタ２７とを含まなければならない。

次に、ページバッファ回路１０によってビットラインＢＬｅ、ＢＬｏのいずれか一つに連結されたマルチレベルセルがプログラムされる過程を簡略に説明する。まず、上位ビットレジスタ１３と下位ビットレジスタ１４が初期化されてから、上位ビットレジスタ１３にプログラムされるべきデータが格納される。その後、上位ビットレジスタ１３に格納されたデータは、データ伝送回路１６によって下位ビットレジスタ１４に伝送され、下位ビットレジスタ１４に格納される。ビットライン選択回路１１によってビットラインＢＬｅ、ＢＬｏのいずれか一つ（たとえば、ＢＬｅ）がセンシングノードＳに連結される。また、ビットラインＢＬｅに連結されたマルチレベルセルのゲートにワードラインを介してプログラム電圧が供給される。データ伝送回路１７は、下位ビットレジスタ１４に格納されたデータをセンシングノードＳに出力する。その結果、下位ビットレジスタ１４に格納されたデータがセンシングノードＳに連結されたビットラインＢＬｅに伝達され、ビットラインＢＬｅに連結されたマルチレベルセルがプログラムされる。上述した過程により、マルチレベルセルに下位ビットデータがプログラムされる動作は完了する。

次に、マルチレベルセルに上位ビットデータがプログラムされる過程について考察する。まず、上位ビットレジスタ１３と下位ビットレジスタ１４が初期化されてから、上位ビットレジスタ１３にプログラムされるべきデータが格納される。下位ビットレジスタ１４には、マルチレベルセルから読み出された下位ビットデータが格納される。その後、上位ビットレジスタ１３に格納されたデータは、下位ビットレジスタ１４に伝送され、下位ビットレジスタ１４に格納される。ビットライン選択回路１１によってビットラインＢＬｅ、ＢＬｏのいずれか一つ（たとえば、ＢＬｅ）がセンシングノードＳに連結される。また、ビットラインＢＬｅに連結されたマルチレベルセルのゲートにワードラインを介してプログラム電圧が供給される。データ比較回路１５は、上位ビットレジスタ１３に格納されたデータと下位ビットレジスタ１４に格納されたデータとを比較し、その比較結果による結果データをセンシングノードＳに出力する。その結果データは、上位ビットレジスタ１３に格納される。その後、データ比較回路１５は、上位ビットレジスタ１３に格納されたデータと下位ビットレジスタ１４に格納されたデータとを比較し、その比較結果に応じてプログラムデータをセンシングノードＳに出力する。その結果、当該プログラムデータが、センシングノードＳに連結されたビットラインＢＬｅに伝達されることにより、ビットラインＢＬｅに連結されたマルチレベルセルがプログラムされる。上述した過程により、マルチレベルセルに上位ビットデータがプログラムされる動作は完了する。

上述したように、ページバッファ回路１０は、マルチレベルセルに下位ビットデータをプログラムした後、上位ビットデータをプログラムするために、データ比較回路１５を必ず備えなければならない。結果的に、ページバッファ回路１０は、データ出力回路１９のＮＭＯＳトランジスタ２７、２８とデータ比較回路１５を含むので、その占有面積が増加し、フラッシュメモリ装置の大きさを増加させる問題点があった。

そこで、この発明の目的は、簡素化された構成のみでマルチレベルセルの読み出しおよびプログラム動作を実行し、読み出し動作の際に、マルチレベルセルから読み出されるデータが上位ビットであれ下位ビットであれ、そのデータを上位ビットレジスタまたは下位ビットレジスタを選択的に用いて読み出すことにより、その占有面積を減少させることができ、その動作性能が改善されたページバッファ回路を提供することにある。

また、この発明の他の目的は、簡素化された構成のみでマルチレベルセルの読み出しおよびプログラム動作を実行し、読み出し動作の際に、マルチレベルセルから読み出されるデータが上位ビットであれ下位ビットであれ、そのデータを上位ビットレジスタまたは下位ビットレジスタを選択的に用いて読み出すことにより、その占有面積を減少させることができ、その動作性能が改善されたページバッファ回路の読み出し動作方法を提供することにある。

また、この発明の別の目的は、簡素化された構成のみでマルチレベルセルの読み出しおよびプログラム動作を実行し、読み出し動作の際に、マルチレベルセルから読み出されるデータが上位ビットであれ下位ビットであれ、そのデータを上位ビットレジスタまたは下位ビットレジスタを選択的に用いて読み出すことにより、その占有面積を減少させることができ、その動作性能が改善されたページバッファ回路のプログラム動作方法を提供することにある。

上記目的を達成するため、この発明に係るページバッファ回路は、少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ装置のページバッファ回路であって、上位ビットレジスタ、出力駆動回路、下位ビットレジスタ、第１伝送回路および第２伝送回路を備えて構成されているページバッファ回路である。上位ビットレジスタは、第１または第２上位読み出し制御信号に応答して、センシングノードの電圧をセンシングし、そのセンシング結果に応じて第１または第２上位センシングデータを格納し、あるいは第１または第２上位読み出し制御信号と、入出力ノードを介して受信される入力データに応答して、第１または第２内部データを格納する。出力駆動回路は、第１上位センシングデータ、第２上位センシングデータ、第１内部データおよび第２内部データのうち受信されるいずれか一つのデータに応答して、出力データを出力する。下位ビットレジスタは、第１または第２下位読み出し制御信号に応答して、センシングノードの電圧をセンシングし、そのセンシング結果に応じて第１または第２下位センシングデータを格納する。第１伝送回路は、第１プログラム制御信号に応答して、出力データをセンシングノードに出力する。第２伝送回路は、第２プログラム制御信号に応答して、第１または第２下位センシングデータをセンシングノードに出力する。

上記他の目的を達成するため、この発明によるページバッファ回路の読み出し動作方法は、複数のワードラインと少なくとも一対のビットラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置で、前記少なくとも一対のビットラインに連結されるページバッファ回路の読み出し動作方法であって、上位ビットレジスタと下位ビットレジスタを初期化する段階と、ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインをセンシングノードに連結する段階と、前記複数のワードラインのいずれか一つが選択されるとき、前記上位ビットレジスタと前記下位ビットレジスタのいずれか一方を読み出しレジスタとして選択する段階と、前記上位ビットレジスタが前記読み出しレジスタとして選択されるとき、前記上位ビットレジスタによって、前記複数のマルチレベルセルのうち、前記選択されたワードラインと前記選択されたビットラインに連結されている選択されたマルチレベルセルから下位ビットデータを読み出す段階と、前記下位ビットレジスタが前記読み出しレジスタとして選択されるとき、前記下位ビットレジスタによって、前記選択されたマルチレベルセルから前記下位ビットデータを読み出す段階とを含んでなるページバッファ回路の読み出し動作方法である。

また、前記他の目的を達成するため、この発明によるページバッファ回路の読み出し動作方法は、複数のワードラインと少なくとも一対のビットラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置で、前記少なくとも一対のビットラインに連結されるページバッファ回路の読み出し動作方法であって、上位ビットレジスタと下位ビットレジスタを初期化する段階と、ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインをセンシングノードに連結する段階と、前記複数のワードラインのいずれか一つが選択されるとき、前記上位ビットレジスタと前記下位ビットレジスタのいずれか一方を読み出しレジスタとして選択する段階と、前記上位ビットレジスタが前記読み出しレジスタとして選択されるとき、前記上位ビットレジスタによって、前記複数のマルチレベルセルのうち、前記選択されたワードラインと前記選択されたビットラインに連結されている選択されたマルチレベルセルから上位ビットデータを読み出す段階と、前記下位ビットレジスタが前記読み出しレジスタとして選択されるとき、前記下位ビットレジスタによって、前記選択されるマルチレベルセルから前記上位ビットデータを読み出す段階とを含んでなるページバッファ回路の読み出し動作方法である。

さらに、前記別の目的を達成するため、この発明によるページバッファ回路のプログラム動作方法は、複数のワードラインと少なくとも一対のビットラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置で、前記少なくとも一対のビットラインに連結されるページバッファ回路のプログラム動作方法であって、上位ビットレジスタと下位ビットレジスタを初期化する段階と、第１または第２上位読み出し制御信号と入出力ノードを介して受信される入力データに応答して、第１または第２内部データを前記上位ビットレジスタに格納する段階と、第１プログラム制御信号に応答して、前記上位ビットレジスタに格納された前記第１または第２内部データをセンシングノードを介して前記下位ビットレジスタに伝達する段階と、第１下位読み出し制御信号に応答して、前記第１または第２内部データによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果による第１下位センシングデータを前記下位ビットレジスタに格納する段階と、前記複数のワードラインのうち選択されたワードラインと、前記一対のビットラインのうち選択されたビットラインに連結される、前記複数のマルチレベルセルの中の選択された一つのマルチレベルセルから下位ビットデータを読み出す段階と、前記第１下位読み出し制御信号に応答して、前記下位ビットデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果による第２下位センシングデータを前記下位ビットレジスタに格納する段階と、前記第２下位センシングデータに応答して下位検証データを発生し、その下位検証データのロジック値が設定された値であるか否かを判断する段階と、前記下位検証データのロジック値が前記設定された値ではない場合、前記選択されたワードラインにプログラム電圧が供給されるとき、前記第２下位センシングデータが前記選択されたマルチレベルセルにプログラムされるように、第２プログラム制御信号に応答して、前記第２下位センシングデータを前記センシングノードを介して前記選択されたビットラインに出力する段階と、前記下位検証データのロジック値が前記設定された値になるまで、前記読み出し段階、前記第２下位センシングデータの格納段階、前記判断段階および前記出力段階を繰り返し行う段階とを含んでなるページバッファ回路のプログラム動作方法である。

さらにまた、前記別の目的を達成するため、この発明によるページバッファ回路のプログラム動作方法は、複数のワードラインと少なくとも一対のビットラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置で、前記少なくとも一対のビットラインに連結されるページバッファ回路のプログラム動作方法であって、上位ビットレジスタと下位ビットレジスタを初期化する段階と、第１または第２上位読み出し制御信号と入出力ノードを介して受信される入力データに応答して、第１または第２内部データを前記上位ビットレジスタに格納する段階と、前記複数のワードラインのうち選択されたワードラインと前記一対のビットラインのうち選択されたビットラインに連結される、前記複数のマルチレベルセルの中の選択された一つのマルチレベルセルから読み出される第１下位ビットデータと前記第１または第２内部データに基づいて、前記下位ビットレジスタに第１下位センシングデータを格納する段階と、前記第１または第２内部データに応答して、第１上位検証データを発生し、前記第１上位検証データのロジック値が設定された値であるか否かを判断する第１検証段階と、前記第１上位検証データのロジック値が前記設定された値ではない場合、前記選択されたワードラインにプログラム電圧が供給されるとき、前記第１または第２内部データが前記選択されたマルチレベルセルにプログラムされるように、前記第１プログラム制御信号に応答して、前記第１または第２内部データを前記センシングノードを介して前記選択されたビットラインに出力する第１出力段階と、前記選択されたワードラインに第１検証電圧が供給されることにより、前記選択されたマルチレベルセルから読み出される上位ビットデータに応答して、第２上位検証データを発生し、前記第２上位検証データのロジック値が前記設定された値であるか否かを判断する第２検証段階と、前記第２上位検証データのロジック値が前記設定された値ではない場合、前記選択されたワードラインに前記プログラム電圧が供給されるとき、前記上位ビットデータが前記選択されたマルチレベルセルにプログラムされるように、前記第１プログラム制御信号に応答して、前記上位ビットデータを前記センシングノードを介して前記選択されたビットラインに出力する第２出力段階と、前記第２上位検証データのロジック値が前記設定された値になるまで、前記第２検証段階と前記第２出力段階を繰り返し行う段階と、前記第２上位検証データのロジック値が前記設定された値のとき、前記選択されたワードラインに第２検証電圧が供給されることにより、前記選択されたマルチレベルセルから読み出される第２下位ビットデータに応答して、下位検証データを発生し、その下位検証データのロジック値が前記設定された値であるか否かを判断する第３検証段階と、前記下位検証データのロジック値が前記設定された値ではない場合、前記選択されたワードラインに前記プログラム電圧が供給されるとき、前記第２下位ビットデータが前記選択されたマルチレベルセルにプログラムされるように、第２プログラム制御信号に応答して、前記第２下位ビットデータを前記センシングノードを介して前記選択されたビットラインに出力する第３出力段階と、前記下位検証データのロジック値が前記設定された値になるまで、前記第３検証段階と前記第３出力段階を繰り返し行う段階とを含んでなるページバッファ回路のプログラム動作方法である。

この発明によるページバッファ回路は、読み出し動作の際に、マルチレベルセルから読み出されるデータが上位ビットであれ下位ビットであれ、そのデータを上位ビットレジスタまたは下位ビットレジスタを選択的に用いて読み出すことができる。

また、この発明によるページバッファ回路は、簡素化された構成のみでマルチレベルセルの読み出し動作およびプログラム動作を実行することができるので、その占有面積を減少させることができ、その動作性能が改善される。

また、この発明によるページバッファ回路は、シングルレベルセルの読み出し動作およびプログラム動作を実行することもできる。

以下、添付図面を参照して、この発明の好適な実施例を詳細に説明する。なお、これらの実施例は、様々な形に具現できるが、この発明の範囲を限定するものではない。これらの実施例は、当該技術分野で通常の知識を有する者にこの発明の範疇をより完全に知らせるために提供されるものである。

図２は、フラッシュメモリ装置におけるこの発明の一実施例に係るページバッファ回路とメモリセルブロックを示した図である。図２を参照すると、メモリセルブロック１０１は、ビットラインＢＬｅ１〜ＢＬｅＮ、ＢＬｏ１〜ＢＬｏＮ（Ｎは、整数）とワードラインＷＬ１〜ＷＬＫ（Ｋは、整数）を共有するマルチレベルセルＭｅ１１〜ＭｅＫＮ、Ｍｏ１１〜ＭｏＫＮ（Ｋ、Ｎは、整数）を含んでいる。また、前記メモリセルブロック１０１は、さらに、ドレイン選択ラインＤＳＬに連結されるドレイン選択トランジスタＤＳＴと、ソース選択ラインＳＳＬに連結されるソース選択トランジスタＳＳＴを含んでいる。メモリセルブロック１０１において、同一のワードライン（例えば、ＷＬ１）に連結されたマルチレベルセルＭｅ１１〜Ｍｅ１Ｎ、Ｍｏ１１〜Ｍｏ１Ｎは、一つのページＰＧ１を成す。複数のページバッファＰＢ１〜ＰＢＮ（Ｎは、整数）のそれぞれは、一対のビットラインに連結されている。例えば、ページバッファＰＢ１は、ビットラインＢＬｅ１、ＢＬｏ１に連結される。ページバッファＰＢ１〜ＰＢＮのそれぞれの構成および具体的な動作は、実質的に同様なので、ページバッファＰＢ１を中心として説明する。ページバッファＰＢ１は、ビットライン選択回路１１０、プリチャージ回路１２０、上位ビットレジスタ１３０、出力駆動回路１４０、下位ビットレジスタ１５０、伝送回路１６０、１７０、データ入力回路１８０、データ出力回路１９０および検証回路２００、２１０を含んで構成されている。ビットライン選択回路１１０は、ビットライン選択信号ＳＢＬｅ、ＳＢＬｏとディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏに応答して、前記ビットラインＢＬｅ１、ＢＬｏ１のいずれか一方を選択し、その選択されたビットラインＢＬｅ１またはＢＬｏ１をセンシングノードＳＯに連結する。ビットライン選択回路１１０は、ＮＭＯＳトランジスタ１１１〜１１４を含む。これらの詳細な動作説明は、当該技術分野で通常の知識を有する者であればよく理解できるので、省略する。プリチャージ回路１２０は、プリチャージ制御信号ＰＲＥＣＨｂに応答して、センシングノードＳＯを内部電圧ＶＣＣでプリチャージする。好ましくは、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされるとき、プリチャージ回路１２０が前記シングノードＳＯを内部電圧ＶＣＣでプリチャージする。

上位ビットレジスタ１３０は、センシング回路１３１、入力回路１３２およびラッチ回路１３３を含む。センシング回路１３１は、ＮＭＯＳトランジスタで実現できる。センシング回路１３１は、センシングノードＳＯの電圧をセンシングし、そのセンシング結果に応じて入出力ノードＩＯにセンシングデータＳＤを発生する。さらに詳しくは、センシングノードＳＯの電圧がロジックハイレベルのとき、センシング回路１３１が入出力ノードＩＯをグラウンド電圧ＶＳＳでディスチャージする。入力回路１３２は、第１上位読み出し制御信号ＤＬＯＡＤと、入出力ノードＩＯを介して受信されるセンシングデータＳＤまたは入力データＩＤに応答して、ノードＱ１に上位センシングデータＳＢ１または内部データＩＢ１を出力する。また、入力回路１３２は、第２上位読み出し制御信号ｎＤＬＯＡＤと、入出力ノードＩＯを介して受信されるセンシングデータＳＤまたは入力データＩＤに応答して、ノードＱ２に上位センシングデータＳＢ２または内部データＩＢ２を出力する。さらに詳しくは、入力回路１３２は、スイッチング回路１３４、１３５を含む。スイッチング回路１３４、１３５のそれぞれは、ＮＭＯＳトランジスタで実現できる。スイッチング回路１３４は、ノードＱ１と入出力ノードＩＯとの間に連結され、第１上位読み出し制御信号ＤＬＯＡＤに応答してオンまたはオフされる。好ましくは、第１上位読み出し制御信号ＤＬＯＡＤがイネーブルされるとき、スイッチング回路１３４がオンされ、入出力ノードＩＯをノードＱ１に連結する。その結果、センシング回路１３１によって発生したセンシングデータＳＤに対応する上位センシングデータＳＢ１がノードＱ１に発生し、あるいは入力データＩＤに対応する内部データＩＢ１がノードＱ１に発生する。スイッチング回路１３５は、ノードＱ２と入出力ノードＩＯとの間に連結され、第２上位読み出し制御信号ｎＤＬＯＡＤに応答してオンまたはオフされる。好ましくは、第２上位読み出し制御信号ｎＤＬＯＡＤがイネーブルされるとき、スイッチング回路１３５がオンされ、入出力ノードＩＯをノードＱ２に連結する。その結果、センシング回路１３１によって発生したセンシングデータＳＤに対応する上位センシングデータＳＢ２がノードＱ２に発生し、あるいは入力データＩＤに対応する内部データＩＢ２がノードＱ２に発生する。

ラッチ回路１３３は、インバータ１３６、１３７を含む。インバータ１３６の入力端子とインバータ１３７の出力端子は、ノードＱ１に連結され、インバータ１３６の出力端子とインバータ１３７の入力端子は、ノードＱ２に連結されている。ラッチ回路１３３は、ノードＱ１を介して受信される上位センシングデータＳＢ１または内部データＩＢ１をラッチし、反転された上位センシングデータＳＢ１ｂまたは反転された内部データＩＢ１ｂをノードＱ２に出力する。また、ラッチ回路１３３は、ノードＱ２を介して受信される上位センシングデータＳＢ２または内部データＩＢ２をラッチし、反転された上位センシングデータＳＢ２ｂまたは反転された内部データＩＢ２ｂをノードＱ１に出力する。

出力駆動回路１４０は、ノードＱ１から受信される上位センシングデータＳＢ１、ＳＢ２のいずれか一つまたは内部データＩＢ１、ＩＢ２のいずれか一つに応答して、出力データＤＯを出力する。より詳しくは、出力駆動回路１４０は、インバータで実現できる。この場合、出力駆動回路１４０として動作するインバータの電流駆動能力は、出力回路（すなわち、外部の大きい負荷回路）を駆動しなければならないので、インバータ１３６、１３７の電流駆動能力よりさらに大きく設定されることが好ましい。出力駆動回路１４０は、上位センシングデータＳＢ１、ＳＢ２ｂのいずれか一つまたは内部データＩＢ１、ＩＢ２ｂのいずれか一つを反転し、その反転されたデータを出力データＤＯとして出力する。

下位ビットレジスタ１５０は、センシング回路１５１とラッチ回路１５２を含む。センシング回路１５１は、ＮＭＯＳトランジスタ１５３〜１５５を含む。センシング回路１５１は、第１または第２下位読み出し制御信号ＲＥＡＤ１またはＲＥＡＤ２に応答して、センシングノードＳＯの電圧をセンシングし、下位センシングデータＳＢ３またはＳＢ４をノードＱ３またはＱ４に発生する。ラッチ回路１５２は、インバータ１５６、１５７を含む。ラッチ回路１５２は、下位センシングデータＳＢ３またはＳＢ４をラッチし、ノードＱ４またはＱ３に反転された下位センシングデータＳＢ３ｂまたはＳＢ４ｂを出力する。

伝送回路１６０、１７０のそれぞれは、ＮＭＯＳトランジスタで実現できる。伝送回路１６０は、プログラム制御信号ＰＧＭＬに応答して出力データＤＯをセンシングノードＳＯに出力する。これを詳しく説明すると、伝送回路１６０は、出力駆動回路１４０の出力端子とセンシングノードＳＯとの間に連結され、プログラム制御信号ＰＧＭＬに応答して、出力駆動回路１４０の出力端子をセンシングノードＳＯに連結しまたは切り離す。好ましくは、プログラム制御信号ＰＧＭＬがイネーブルされるとき、伝送回路１６０が出力駆動回路１４０の出力端子をセンシングノードＳＯに連結する。伝送回路１７０は、プログラム制御信号ＰＧＭＲに応答して下位センシングデータＳＢ３ｂまたはＳＢ４をセンシングノードＳＯに出力する。これを詳しく説明すると、伝送回路１７０は、ノードＱ４とセンシングノードＳＯとの間に連結され、プログラム制御信号ＰＧＭＲに応答してノードＱ４をセンシングノードＳＯに連結しまたは切り離す。好ましくは、プログラム制御信号ＰＧＭＲがイネーブルされるとき、伝送回路１７０がノードＱ４をセンシングノードＳＯに連結する。

データ入力回路１８０は、入力制御信号ＤＩＮに応答して入力データＩＤを入出力ノードＩＯに出力する。より詳しくは、データ入力回路１８０は、データ入出力ノードＹ１と入力ノードＩＯとの間に連結され、入力制御信号ＤＩＮに応答してターンオンまたはターンオフされるＮＭＯＳトランジスタのようなスイッチング回路で実現できる。好ましくは、入力制御信号ＤＩＮがイネーブルされるとき、データ入力回路１８０がデータ入出力ノードＹ１を入出力ノードＩＯに連結する。上位ビットレジスタ１３０のデータローディング(loading)の際に、データ入出力ノードＹ１がグラウンド電圧ＶＳＳレベルに設定されるので、データ入力回路１８０は、データ入出力ノードＹ１から受信されるロジックローレベルの入力データＩＤを入出力ノードＩＯに出力する。

データ出力回路１９０は、出力制御信号ＤＯＵＴに応答して出力データＤＯをデータ入出力ノードＹ１に出力する。より詳しくは、データ出力回路１９０は、出力駆動回路１４０の出力端子とデータ入出力ノードＹ１との間に連結され、出力制御信号ＤＯＵＴに応答してターンオンまたはターンオフされるＮＭＯＳトランジスタのようなスイッチング回路で実現できる。好ましくは、出力制御信号ＤＯＵＴがイネーブルされるとき、データ出力回路１９０が出力駆動回路１４０の出力端子をデータ入出力ノードＹ１に連結する。

検証回路２００、２１０のそれぞれは、ＰＭＯＳトランジスタで実現できる。検証回路２００は、上位センシングデータＳＢ１ｂ、ＳＢ２の中の受信されるいずれか一つまたは内部データＩＢ１ｂ、ＩＢ２の中の受信されるいずれか一つに応答して、上位検証データＶＲＦＬを出力する。好ましくは、上位センシングデータＳＢ１ｂ、ＳＢ２の中の受信されるいずれか一つまたは内部データＩＢ１ｂ、ＩＢ２の中の受信されるいずれか一つがロジックローレベルのとき、検証回路２００がロジックハイレベル（すなわち、内部電圧ＶＣＣのレベル）の上位検証データＶＲＦＬを出力する。検証回路２１０は、下位センシングデータＳＢ３ｂ、ＳＢ３の中の受信されるいずれか一つに応答して下位検証データＶＲＦＲを出力する。好ましくは、下位センシングデータＳＢ３ｂ、ＳＢ４の中の受信されるいずれか一つがロジックローレベルのとき、検証回路２１０がロジックハイレベル（すなわち、内部電圧ＶＣＣのレベル）の下位検証データＶＲＦＲを出力する。

次に、図３〜図８を参照しながら、この発明の一実施例に係るページバッファ回路の読み出し動作過程を詳細に説明する。説明の便宜上、この実施例では、ページＰＧ１のマルチレベルセルＭｅ１１〜Ｍｅ１Ｎからデータが読み出される場合を一例として説明する。また、ページバッファ回路ＰＢ１の動作を中心として説明する。

図４は、この発明の一実施例に係るページバッファ回路の読み出し動作過程を示す流れ図であり、マルチレベルセルから下位ビットデータが読み出される場合のページバッファ回路ＰＢ１の動作の流れを示す。図４を参照すると、上位ビットレジスタ１３０と下位ビットレジスタ１５０が初期化される（段階３１０）。上位ビットレジスタ１３０の初期化過程を図７を参照してより詳しく説明すると、次のとおりである。初期化区間Ｔ１において、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされるとき、プリチャージ回路１２０がプリチャージ制御信号ＰＲＥＣＨｂに応答してノードＳＯを内部電圧ＶＣＣでプリチャージする。その結果、センシング回路１３１が、センシングノードＳＯの電圧に応答して、入出力ノードＩＯをグラウンド電圧ＶＳＳでディスチャージし、入出力ノードＩＯにロジックローレベルのセンシングデータＳＤを発生させる。その後、第２上位読み出し制御信号ｎＤＬＯＡＤがイネーブルされるとき、入力回路１３２のスイッチング回路１３５が第２上位読み出し制御信号ｎＤＬＯＡＤに応答して入出力ノードＩＯをノードＱ２に連結する。その結果、ロジック「０」のセンシングデータＳＤが上位センシングデータＳＢ２としてノードＱ２に出力され、ラッチ回路１３３がロジック「０」の上位センシングデータＳＢ２をラッチすることにより、上位ビットレジスタ１３０の初期化がなされる。また、下位ビットレジスタ１５０の初期化過程を図８を参照して詳しく説明すると、次のとおりである。初期化区間Ｔ２１において、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされるとき、プリチャージ回路１２０がプリチャージ制御信号ＰＲＥＣＨｂに応答してセンシングノードＳＯを内部電圧ＶＣＣでプリチャージする。その後、第２下位読み出し制御信号ＲＥＡＤ２がイネーブルされるとき、センシング回路１５１が、センシングノードＳＯの電圧と第２下位読み出し制御信号ＲＥＡＤ２に応答して、ノードＱ４をグラウンド電圧ＶＳＳでディスチャージし、ノードＱ４にロジックローレベルの下位センシングデータＳＢ４を発生させる。その結果、ラッチ回路１３３がロジックローレベルの下位センシングデータＳＢ４をラッチすることにより、下位ビットレジスタ１５０の初期化がなされる。

さらに図４を参照すると、ビットライン選択回路１１０によってビットラインＢＬｅ１、ＢＬｏ１のいずれか一方（例えば、ＢＬｅ１）が選択され（段階３２０）、その結果、マルチレベルセルＭｅ１１が選択される。段階３２０によるページバッファ回路ＰＢ１の動作は、当該技術分野で通常の知識を有する者であればよく理解できるので、これについての詳細な説明は省略する。その後、読み出しレジスタが上位ビットレジスタ１３０であるか否かが判断される（段階３３０）。段階３３０における読み出しレジスタの判断は、第１および第２上位読み出し制御信号ＤＬＯＡＤ、ｎＤＬＯＡＤのいずれか一方がイネーブルされるか、または第１および第２下位読み出し制御信号ＲＥＡＤ１、ＲＥＡＤ２のいずれか一方がイネーブルされるかによって実行できる。すなわち、第１および第２上位読み出し制御信号ＤＬＯＡＤ、ｎＤＬＯＡＤのいずれか一方がイネーブルされるとき、上位ビットレジスタ１３０が読み出しレジスタとして動作し、第１および第２下位読み出し制御信号ＲＥＡＤ１、ＲＥＡＤ２のいずれか一方がイネーブルされるとき、下位ビットレジスタ１５０が読み出しレジスタとして動作する。上位ビットレジスタ１３０が読み出しレジスタの場合、上位ビットレジスタ１３０によって、選択されたマルチレベルセルＭｅ１１から下位ビットデータが読み出される（段階３４０）。また、上位ビットレジスタ１３０が読み出しレジスタではない場合、すなわち下位ビットレジスタ１５０が読み出しレジスタである場合、下位ビットレジスタ１５０によって、選択されたマルチレベルセルＭｅ１１から下位ビットデータが読み出される（段階３５０）。

次に、図５および図７を参照して、図４の段階３４０の中の動作を詳しく説明する。まず、選択されたワードラインＷＬ１に読み出し電圧ＲＶ１が供給されるとき、第１上位読み出し制御信号ＤＬＯＡＤに応答して、上位ビットレジスタ１３０が第１上位センシングデータＳＢ１を格納する（３４１）。これを詳しく説明すると、区間Ｔ１〜Ｔ８の間に前記選択されたワードラインＷＬ１に読み出し電圧ＲＶ１が供給されることにより、選択されたマルチレベルセルＭｅ１１から読み出しデータＲＬＤ１が出力される。ここで、読み出し電圧ＲＶ１は、図３に示されているように、消去されたマルチレベルセル（すなわち、「１１」のデータが格納されたマルチレベルセル）のしきい値電圧と「１０」のデータが格納されたマルチレベルセルのしきい値電圧との間の値である。

また、区間Ｔ２では、ディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏがイネーブルされ、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされる。好ましくは、ディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏは、内部電圧Ｖｃｃレベルになる。その結果、前記プリチャージ回路１２０がプリチャージ制御信号ＰＲＥＣＨｂに応答してセンシングノードＳＯを内部電圧ＶＣＣでプリチャージし、ビットライン選択回路１１０がビットラインＢＬｅ１、ＢＬｏ１をビットライン制御信号ＶＩＲＰＷＲの電圧（すなわち、グラウンド電圧ＶＳＳ）レベルにディスチャージする。

その後、区間Ｔ３では、ビットライン選択信号ＳＢＬｅがイネーブルされ、ビットライン選択信号ＳＢＬｏがディスエーブルされる。また、ディスチャージ信号ＤＩＳＣＨｅがディスエーブルされ、ディスチャージ信号ＤＩＳＣＨｏはイネーブル状態に保たれる。ビットライン選択信号ＳＢＬｅ、ＳＢＬｏとディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏに応答して、ビットライン選択回路１１０が、ビットラインＢＬｅ１をセンシングノードＳＯに連結し、ビットラインＢＬｏ１をセンシングノードＳＯから切り離す。その結果、ビットラインＢＬｅ１が、プリチャージされたセンシングノードＳＯの電圧（すなわち、内部電圧ＶＣＣによって電圧Ｖ１−Ｖｔｈ１（Ｖｔｈ１は、ＮＭＯＳトランジスタ１１３のしきい値電圧）レベルにプリチャージされる。一方、ビットラインＢＬｏ１は、ディスチャージされた状態（すなわち、グラウンド電圧ＶＳＳ状態）に保たれる。

区間Ｔ４では、ビットライン選択信号ＳＢＬｅがディスエーブルされ、プリチャージ制御信号ＰＲＥＣＨｂがイネーブルされる。ビットライン選択回路１１０は、ビットラインＢＬｅ１をセンシングノードＳＯから切り離し、プリチャージ回路１２０がセンシングノードＳＯのプリチャージ動作を停止する。マルチレベルセルＭｅ１１に「１０」、「００」、「０１」のいずれか一つのデータが格納された場合、区間Ｔ４の間、ビットラインＢＬｅ１は電圧Ｖ１−Ｖｔｈ１のレベルを保つ。したがって、ロジック「１」の読み出しデータＲＬＤ１が発生する。また、マルチレベルセルＭｅ１１にデータ「１１」が格納された場合、区間Ｔ４の間にビットラインＢＬｅ１の電圧レベルが漸次減少し（波線の波形）、グラウンド電圧ＶＳＳレベルになる。したがって、ロジック「０」の読み出しデータＲＬＤ１が発生する。

区間Ｔ５では、ビットライン選択信号ＳＢＬｅがイネーブルされ、第１上位読み出し制御信号ＤＬＯＡＤが設定時間の間イネーブルされる。その結果、ビットラインＢＬｅ１がセンシングノードＳＯに連結され、ビットラインＢＬｅ１の電圧レベル（すなわち、読み出しデータＲＬＤ１のロジック値）に応じて、センシングノードＳＯの電圧がグラウンド電圧ＶＳＳに変更されるか、あるいは前記電圧Ｖ１−Ｖｔｈ１レベルに保たれる。センシング回路１３１は、読み出しデータＲＬＤ１によって決定されるセンシングノードＳＯの電圧レベルに応じて入出力ノードＩＯをグラウンド電圧ＶＳＳでディスチャージし、あるいはディスチャージ動作を停止する。例えば、読み出しデータＲＬＤ１がロジック「１」のとき、センシング回路１３１が入出力ノードＩＯをグラウンド電圧ＶＳＳでディスチャージする。第１上位読み出し制御信号ＤＬＯＡＤがイネーブルされるとき、上位ビットレジスタ１３０のスイッチング回路１３４が入出力ノードＩＯをノードＱ１に連結する。その結果、ノードＱ１からロジック「０」の第１上位センシングデータＳＢ１が発生し、ラッチ回路１３３が第１上位センシングデータＳＢ１をラッチする。また、読み出しデータＲＬＤ１がロジック「０」のとき、センシング回路１３１は、動作せず、ラッチ回路１３３は、初期化された状態、すなわちロジック「０」の上位センシングデータＳＢ２をラッチした状態に保たれる。

その後、選択されたワードラインＷＬ１に読み出し電圧ＲＶ３が供給されるとき、第２上位読み出し制御信号ｎＤＬＯＡＤに応答して、上位ビットレジスタ１３０が第２上位センシングデータＳＢ２を格納する（段階３４２）。これを詳しく説明すると、区間Ｔ９〜Ｔ１１の間に、選択されたワードラインＷＬ１に読み出し電圧ＲＶ３が供給されることにより、選択されたマルチレベルセルＭｅ１１から読み出しデータＲＬＤ２が出力される。ここで、読み出し電圧ＲＶ３は、図３に示されているように、「００」のデータが格納されたマルチレベルセルのしきい値電圧と「０１」のデータが格納されたマルチレベルセルのしきい値電圧との間の値である。したがって、読み出し電圧ＲＶ３は、読み出し電圧ＲＶ１よりさらに大きい。段階３４２は、ワードラインＷＬ１に供給される読み出し電圧と読み出されるデータ以外は、段階３４１と同様なので、これについての詳細な説明は省略する。例えば、選択されたマルチレベルセルＭｅ１１に「０１」のデータが格納された場合、区間Ｔ１０の間、ビットラインＢＬｅ１は電圧Ｖ１−Ｖｔｈ１のレベルを保つ。すなわち、選択されたマルチレベルセルＭｅ１１からロジック「１」の読み出しデータＲＬＤ２が出力される。また、選択されたマルチレベルセルＭｅ１１に「１１」、「１０」、「００」のいずれか一つのデータが格納された場合、区間Ｔ１０の間にビットラインＢＬｅ１の電圧レベルが漸次減少し（波線の波形）、グラウンド電圧ＶＳＳレベルになる。すなわち、選択されたマルチレベルセルＭｅ１１からロジック「０」の読み出しデータＲＬＤ２が出力される。

結局、読み出しデータＲＬＤ２によって決定されるセンシングノードＳＯの電圧レベルに応じて、上位ビットレジスタ１３０は、ロジック「０」の第２上位センシングデータＳＢ２を格納し、あるいは以前の区間Ｔ５で格納された第１上位センシングデータＳＢ１を保つ。したがって、ノードＱ２は、ロジック「１」またはロジック「０」の状態になる。出力駆動回路１４０は、ノードＱ１から受信される上位センシングデータＳＢ１、ＳＢ２ｂの中の受信されるいずれか一つを反転する（段階３４３）。その後、区間Ｔ１２で、出力制御信号ＤＯＵＴがイネーブルされるとき、データ出力回路１９０が反転された上位センシングデータＳＢ１ｂまたはＳＢ２（すなわち、出力データＤＯ）を下位ビットデータとしてデータ入出力ノードＹ１に出力する（段階３４４）。このように、マルチレベルセルＭｅ１１に格納された下位ビットデータを２回読み出す理由は、マルチレベルセルＭｅｌｌに格納された下位ビットデータを正確に読み出すためである。このような２回の読み出し過程によって、マルチレベルセルＭｅ１１に格納されたデータが「１１」、「０１」のいずれか一方であるか、または「１０」、「００」のいずれか一方であるかが確認できる。例えば、マルチレベルセルＭｅ１１に「１１」、「０１」のいずれか一方のデータが格納された場合、データ出力回路１９０はロジック「０」の下位ビットデータを出力し、マルチレベルセルＭｅ１１に「１０、「００」のいずれか一方のデータが格納された場合、データ出力回路１９０はロジック「１」の下位ビットデータを出力する。

次に、図６および図８を参照しながら、図４の段階３５０の中の動作をさらに詳しく説明する。まず、選択されたワードラインＷＬ１に読み出し電圧ＲＶ１が供給されるとき、第１下位読み出し制御信号ＲＥＡＤ１に応答して、下位ビットレジスタ１５０が第１下位センシングデータＳＢ３を格納する（段階３５１）。これをさらに詳しく説明すると、区間Ｔ２１〜Ｔ２８の間に、選択されたワードラインＷＬ１に読み出し電圧ＲＶ１が供給されることにより、選択されたマルチレベルセルＭｅ１１から読み出しデータＲＬＤ１が出力される。区間Ｔ２１〜Ｔ２４のページバッファ回路ＰＢ１の動作は、図５を参照して上述した区間Ｔ１〜Ｔ４のページバッファ回路ＰＢ１の動作と実質的に同様なので、これについての詳細な説明は、省略する。区間Ｔ２５では、ビットライン選択信号ＳＢＬｅがイネーブルされ、第１下位読み出し制御信号ＲＥＡＤ１が設定時間の間イネーブルされる。その結果、ビットラインＢＬｅ１がセンシングノードＳＯに連結され、ビットラインＢＬｅ１の電圧レベル（すなわち、前記読み出しデータＲＬＤ１のロジック値）に応じて、センシングノードＳＯの電圧がグラウンド電圧ＶＳＳに変更されるか、または前記電圧Ｖ１−Ｖｔｈ１のレベルに保たれる。センシング回路１５１は、読み出しデータＲＬＤ１によって決定されるセンシングノードＳＯの電圧レベルと第１下位読み出し制御信号ＲＥＡＤ１に応答して、ノードＱ３にロジック「０」の第１下位センシングデータＳＢ３を発生しまたは発生しない。例えば、読み出しデータＲＬＤ１がロジック「１」のとき、センシング回路１５１は、ノードＱ３にロジック「０」の第１下位センシングデータＳＢ３を発生し、ラッチ回路１５２は、第１下位センシングデータＳＢ３をラッチする。また、読み出しデータＲＬＤ１がロジック「０」のとき、センシング回路１５１は、動作せず、ラッチ回路１５２は、初期化された状態、すなわちロジック「０」の下位センシングデータＳＢ４をラッチした状態に保たれる。

その後、選択されたワードラインＷＬ１に読み出し電圧ＲＶ３が供給されるとき、第２下位読み出し制御信号ＲＥＡＤ２に応答して、下位ビットレジスタ１５０は、第２下位センシングデータＳＢ４を格納する（段階３５２）。これを詳しく説明すると、区間Ｔ２９〜Ｔ３１の間に、選択されたワードラインＷＬ１に読み出し電圧ＲＶ３が供給されることにより、選択されたマルチレベルセルＭｅ１１から読み出しデータＲＬＤ２が出力される。例えば、選択されたマルチレベルセルＭｅｌｌに「０１」のデータが格納された場合、区間Ｔ３０の間、ビットラインＢＬｅ１は、前記電圧Ｖ１−Ｖｔｈ１のレベルを保つ。すなわち、選択されたマルチレベルセルＭｅｌｌからロジック「１」の読み出しデータＲＬＤ２が出力される。また、選択されたマルチレベルセルＭｅ１１に「１１」、「１０」、「００」のいずれか一つのデータが格納された場合、前記区間Ｔ３０の間に、ビットラインＢＬｅ１の電圧レベルが漸次減少し（波線の波形）、グラウンド電圧ＶＳＳレベルになる。すなわち、選択されたマルチレベルセルＭｅｌｌからロジック「０」の読み出しデータＲＬＤ２が出力される。

結局、読み出しデータＲＬＤ２によって決定されるセンシングノードＳＯの電圧レベルに応じて、下位ビットレジスタ１５０は、ロジック「０」の第２下位センシングデータＳＢ４を格納し、あるいは以前の区間Ｔ２５で格納された第１下位センシングデータＳＢ３を保つ。したがって、ノードＱ４は、ロジック「１」またはロジック「０」の状態になる。

その後、区間Ｔ３２の間に、プログラム制御信号ＰＧＭＲが設定時間の間イネーブルされるとき、プログラム制御信号ＰＧＭＲに応答して、伝送回路１７０は、下位ビットレジスタ１５０に格納された第２下位センシングデータＳＢ４（または、第１下位センシングデータＳＢ３ｂ）をセンシングノードＳＯを介して上位ビットレジスタ１３０に伝達する（段階３５３）。また、区間Ｔ３２で、プログラム制御信号ＰＧＭＲがイネーブルされるとき、第１上位読み出し制御信号ＤＬＯＡＤがイネーブルされる。第１上位読み出し制御信号ＤＬＯＡＤに応答して、上位ビットレジスタ１３０が第２下位センシングデータＳＢ４（または、第１下位センシングデータＳＢ３ｂ）によって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果に応じて上位センシングデータＳＢ１を格納する（段階３５４）。一方、第２下位センシングデータＳＢ４（または、第１下位センシングデータＳＢ３ｂ）がロジック「０」のとき、上位ビットレジスタ１３０は、初期化された状態（すなわち、上位センシングデータＳＢ２の格納状態）を保つ。

出力駆動回路１４０は、ノードＱ１から受信される上位センシングデータＳＢ１（または、ＳＢ２ｂ）を反転する（段階３５５）。その後、区間Ｔ３２で、出力制御信号ＤＯＵＴがイネーブルされるとき、データ出力回路１９０が反転された上位センシングデータＳＢ１ｂまたはＳＢ２（すなわち、出力データＤＯ）を下位ビットデータとしてデータ入出力ノードＹ１に出力する（段階３５６）。

次に、図９〜図１３を参照しながら、この発明の他の実施例に係るページバッファ回路の読み出し動作過程を詳細に説明する。説明の便宜上、この実施例では、図２のページＰＧ１のマルチレベルセルＭｅ１１〜Ｍｅ１Ｎからデータが読み出される場合が例として説明される。また、ページバッファ回路ＰＢ１の動作を中心として説明する。図９は、この発明の他の実施例に係るページバッファ回路の読み出し動作過程を示す流れ図であって、マルチレベルセルから上位ビットデータが読み出される場合における、ページバッファ回路ＰＢ１の動作過程を示す。図９を参照すると、上位ビットレジスタ１３０と下位ビットレジスタ１５０が初期化される（段階４１０）。段階４１０は、図４を参照して上述した段階３１０と同様なので、これについての詳細な説明は、省略する。

ビットライン選択回路１１０によってビットラインＢＬｅ１、ＢＬｏ１のいずれか一方（例えば、ＢＬｅ１）が選択され（段階４２０）、その結果、マルチレベルセルＭｅ１１が選択される。その後、読み出しレジスタが上位ビットレジスタ１３０であるか否かを判断する（段階４３０）。読み出しレジスタの判断のための段階４３０は、図４について前述した段階３３０と類似に実行される。上位ビットレジスタ１３０が読み出しレジスタの場合は、上位ビットレジスタ１３０によって、選択されたマルチレベルセルＭｅ１１から上位ビットデータが読み出される（段階４４０）。また、上位ビットレジスタ１３０が読み出しレジスタではない場合、すなわち、下位ビットレジスタ１５０が読み出しレジスタである場合は、下位ビットレジスタ１５０によって、選択されたマルチレベルセルＭｅ１１から上位ビットデータが読み出される（段階４５０）。

次に、図１０および図１２を参照しながら、段階４４０の中の動作をより詳しく説明する。まず、選択されたワードラインＷＬ１に読み出し電圧ＲＶ２が供給されるとき、第１上位読み出し制御信号ＤＬＯＡＤに応答して、上位ビットレジスタ１３０は、上位センシングデータＳＢ１を格納する（段階４４１）。これをさらに詳しく説明すると、区間Ｔ４３〜Ｔ４５の間に、選択されたワードラインＷＬ１に読み出し電圧ＲＶ２が供給されることにより、選択されたマルチレベルセルＭｅ１１から読み出しデータＲＭＤが出力される。ここで、読み出し電圧ＲＶ２は、図３に示されているように、「１０」のデータが格納されたマルチレベルセルのしきい値電圧と「００」のデータが格納されたマルチレベルセルのしきい値電圧との間の値である。

また、区間Ｔ４２では、ディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏがイネーブルされ、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされる。好ましくは、ディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏは、内部電圧Ｖｃｃレベルになる。その結果、プリチャージ回路１２０は、プリチャージ制御信号ＰＲＥＣＨｂに応答して、センシングノードＳＯを内部電圧ＶＣＣでプリチャージし、ビットライン選択回路１１０がビットラインＢＬｅ１、ＢＬｏ１をビットライン制御信号ＶＩＲＰＷＲの電圧（すなわち、グラウンド電圧ＶＳＳ）レベルにディスチャージする。

その後、区間Ｔ４３では、ビットライン選択信号ＳＢＬｅがイネーブルされ、ビットライン選択信号ＳＢＬｏがディスエーブルされる。また、ディスチャージ信号ＤＩＳＣＨｅがディスエーブルされ、ディスチャージ信号ＤＩＳＣＨｏは、イネーブル状態に保たれる。ビットライン選択信号ＳＢＬｅ、ＳＢＬｏとディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏに応答して、ビットライン選択回路１１０が、ビットラインＢＬｅ１をセンシングノードＳＯに連結し、ビットラインＢＬｏ１をセンシングノードＳＯから切り離す。その結果、ビットラインＢＬｅ１がプリチャージされたセンシングノードＳＯの電圧（すなわち、内部電圧ＶＣＣ）によって電圧Ｖ１−Ｖｔｈ１（Ｖｔｈ１は、ＮＭＯＳトランジスタ１１３のしき値電圧）のレベルにプリチャージされる。一方、ビットラインＢＬｏ１は、ディスチャージ状態（すなわち、グラウンド電圧ＶＳＳ状態）に保たれる。

区間Ｔ４４では、ビットライン選択信号ＳＢＬｅがディスエーブルされ、プリチャージ制御信号ＰＲＥＳＣＨｂがイネーブルされる。ビットライン選択回路１１０は、ビットラインＢＬｅ１をセンシングノードＳＯから切り離し、プリチャージ回路１２０がセンシングノードＳＯのプリチャージ動作を停止する。選択されたマルチレベルＭｅ１１に「００」、「０１」のいずれか一方のデータが格納された場合は、区間Ｔ４４の間に、ビットラインＢＬｅ１は、電圧Ｖ１−Ｖｔｈ１のレベルを保つ。したがって、ロジック「１」の読み出しデータＲＭＤが発生する。また、選択されたマルチレベルセルＭｅ１１にデータ「１１」、「１０」のいずれか一方が格納された場合は、区間Ｔ４４の間に、ビットラインＢＬｅ１の電圧レベルが漸次減少して（波線の波形）、グラウンド電圧ＶＳＳレベルになる。したがって、ロジック「０」の読み出しデータＲＭＤが発生する。

区間Ｔ４５の間に、ビットライン選択信号ＳＢＬｅは、イネーブルされ、その結果、ビットラインＢＬｅ１がセンシングノードＳＯに連結され、ビットラインＢＬｅ１の電圧レベル（すなわち、読み出しデータＲＬＤ１のロジック値）に応じてセンシングノードＳＯの電圧がグラウンド電圧ＶＳＳに変更されるか、あるいは電圧Ｖ１−Ｖｔｈ１のレベルに保たれる。また、区間Ｔ４５の間に、第１上位読み出し制御信号ＤＬＯＡＤが設定時間の間イネーブルされるとき、センシング回路１３１は、読み出しデータＲＭＤによって決定されるセンシングノードＳＯの電圧レベルに応じて入出力ノードＩＯをグラウンド電圧ＶＳＳでディスチャージし、あるいはディスチャージ動作を停止する。例えば、読み出しデータＲＭＤがロジック「１」のとき、センシング回路１３１は、入出力ノードＩＯをグラウンド電圧ＶＳＳでディスチャージし、入出力ノードＩＯにロジック「０」のセンシングデータＳＤを発生する。第１上位読み出し制御信号ＤＬＯＡＤがイネーブルされるとき、上位ビットレジスタ１３０のスイッチング回路１３４が入出力ノードＩＯをノードＱ１に連結する。その結果、入出力ノードＩＯのセンシングデータＳＤがノードＱ１に伝達され、ノードＱ１からロジック「０」の上位センシングデータＳＢ１が発生する。ラッチ回路１３３は、上位センシングデータＳＢ１をラッチする。また、読み出しデータＲＭＤがロジック「０」のとき、センシング回路１３１は、動作せず、ラッチ回路１３３は、初期化された状態、すなわちロジック「０」の上位センシングデータＳＢ２をラッチした状態に保たれる。

出力駆動回路１４０は、ノードＱ１から受信される上位センシングデータＳＢ１を反転する（段階４４２）。その後、区間Ｔ４６で、出力制御信号ＤＯＵＴがイネーブルされるとき、データ出力回路１９０が反転された上位センシングデータＳＢ１ｂ（すなわち、出力データＤＯ）を上位ビットデータとして前記データ入出力ノードＹ１に出力する（段階４４３）。

次に、図１１および図１３を参照しながら、図９の段階４５０の中の動作をより詳しく説明する。まず、選択されたワードラインＷＬ１に読み出し電圧ＲＶ２が供給されるとき、第１下位読み出し制御信号ＲＥＡＤ１に応答して、下位ビットレジスタ１５０が下位センシングデータＳＢ３を格納する（段階４５１）。これをより詳しく説明すると、区間Ｔ５３〜Ｔ５５の間に、選択されたワードラインＷＬ１に読み出し電圧ＲＶ２が供給されることにより、選択されたマルチレベルセルＭｅｌｌから読み出しデータＲＭＤが出力される。ここで、区間Ｔ５２〜Ｔ５４の間のページバッファ回路ＰＢ１の動作は、上述した区間Ｔ５２〜Ｔ５４の間のページバッファ回路ＰＢ１の動作と実質的に同様なので、これについての詳細な説明は、省略する。

その後、区間Ｔ５５の間に、ビットライン選択信号ＢＬｅがイネーブルされ、その結果、ビットラインＢＬｅ１がセンシングノードＳＯに連結され、ビットラインＢＬｅ１の電圧レベル（すなわち、読み出しデータＲＭＤのロジック値）に応じて、センシングノードＳＯの電圧がグラウンド電圧ＶＳＳに変更されるか、あるいは前記電圧Ｖ１−Ｖｔｈ１のレベルに保たれる。また、区間Ｔ５５の間に、第１下位読み出し制御信号ＲＥＡＤ１が設定時間の間イネーブルされるとき、センシング回路１５１は、読み出しデータＲＭＤによって決定されるセンシングノードＳＯの電圧レベルに応じてノードＱ３にロジック「０」の下位センシングデータＳＢ３を発生し、あるいは発生しない。結局、下位ビットレジスタ１５０がロジック「０」の下位センシングデータＳＢ３を格納し、または以前の区間（すなわち、初期化区間）Ｔ５１で格納された下位センシングデータＳＢ４を保つ。したがって、ノードＱ４は、ロジック「１」またはロジック「０」の状態になる。

その後、区間Ｔ５６の間に、プログラム制御信号ＰＧＭＲが設定時間の間イネーブルされるとき、プログラム制御信号ＰＧＭＲに応答して、伝送回路１７０が下位ビットレジスタ１５０に格納された下位センシングデータＳＢ３ｂ（または、下位センシングデータＳＢ４）をセンシングノードＳＯを介して上位ビットレジスタ１３０に伝達する（段階４５２）。また、区間Ｔ５６で、プログラム制御信号ＰＧＭＲがイネーブルされるとき、第１上位読み出し制御信号ＤＬＯＡＤがイネーブルされる。第１上位読み出し制御信号ＤＬＯＡＤに応答して、上位ビットレジスタ１３０が下位センシングデータＳＢ３ｂ（または、下位センシングデータＳＢ４）によって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果に応じて上位センシングデータＳＢ１を格納する（段階４５３）。一方、下位センシングデータＳＢ３ｂ（または、下位センシングデータＳＢ４）がロジック「０」のとき、上位ビットレジスタ１３０は、初期化された状態（すなわち、上位センシングデータＳＢ２の格納状態）を保つ。出力駆動回路１４０は、ノードＱ１から受信される上位センシングデータＳＢ１（または、ＳＢ２ｂ）を反転する（段階４５４）。その後、区間Ｔ５６で、出力制御信号ＤＯＵＴがイネーブルされるとき、データ出力回路１９０が反転された上位センシングデータＳＢ１ｂまたはＳＢ２（すなわち、出力データＤＯ）を上位ビットデータとしてデータ入出力ノードＹ１に出力する（段階４５５）。

次に、図１４および図１５を参照しながら、この発明の一実施例に係るページバッファ回路のプログラム動作過程を詳細に説明する。説明の便宜上、この実施例では、図２のページＰＧ１のマルチレベルセルＭｅ１１〜Ｍｅ１Ｎがプログラムされる場合が例として説明される。また、ページバッファ回路ＰＢ１の動作を中心として説明する。

図１４は、この発明の一実施例に係るページバッファ回路のプログラム動作過程を示す流れ図であり、マルチレベルセルに下位ビットデータがプログラムされる場合の、ページバッファ回路ＰＢ１の動作過程を示す。図１４を参照すると、上位ビットレジスタ１３０と下位ビットレジスタ１５０が初期化される（段階５１０）。これをさらに詳しく説明すると、初期化区間Ｐ１で、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされるとき、プリチャージ回路１２０は、プリチャージ制御信号ＰＲＥＣＨｂに応答してセンシングノードＳＯを内部電圧ＶＣＣでプリチャージする。その結果、センシング回路１３１は、センシングノードＳＯの電圧に応答して、入出力ノードＩＯをグラウンド電圧ＶＳＳでディスチャージし、入出力ノードＩＯにロジックローレベルのセンシングデータＳＤを発生させる。その後、第１上位読み出し制御信号ＤＬＯＡＤがイネーブルされるとき、入力回路１３２のスイッチング回路１３４が第１上位読み出し制御信号ＤＬＯＡＤに応答して入出力ノードＩＯをノードＱ１に連結する。その結果、ロジック「０」のセンシングデータＳＤが上位センシングデータＳＢ１としてノードＱ１に出力され、ラッチ回路１３３がロジック「０」の上位センシングデータＳＢ１をラッチすることにより、上位ビットレジスタ１３０の初期化がなされる。また、区間Ｐ１の間、第２下位読み出し制御信号ＲＥＡＤ１がイネーブルされるとき、下位ビットレジスタ１５０のセンシング回路１５１がセンシングノードＳＯの電圧と第２下位読み出し制御信号ＲＥＡＤ２に応答して、ノードＱ４をグラウンド電圧ＶＳＳでディスチャージする。その結果、ノードＱ４にロジック「０」の下位センシングデータＳＢ４が発生し、ラッチ回路１４４がロジック「０」の下位センシングデータＳＢ４をラッチすることにより、 下位ビットレジスタ１５０の初期化がなされる。

その後、上位ビットレジスタ１３０が第１または第２上位読み出し制御信号ＤＬＯＡＤまたはｎＤＬＯＡＤと、入出力ノードＩＯを介して受信される入力データＩＤに応答して、内部データＩＢ１またはＩＢ２を格納する（段階５２０）。これをより詳しく説明すると、区間Ｐ２（すなわち、データローディング区間）の間に、入力制御信号ＤＩＮと第１または第２上位読み出し制御信号ＤＬＯＡＤまたはｎＤＬＯＡＤがイネーブルされる。入力制御信号ＤＩＮに応答して、データ入力回路１８０が入出力ノードＩＯをデータ入出力ノードＹ１に連結する。上位ビットレジスタ１３０のデータローディングの際に、データ入出力ノードＹ１がグラウンド電圧ＶＳＳレベルに設定されるので、データ入力回路１８０は、データ入出力ノードＹ１から受信されるロジック「０」の入力データＩＤを入出力ノードＩＯに出力する。この際に、第１上位読み出し制御信号ＤＬＯＡＤがイネーブルされると、入力回路１３２のスイッチング回路１３４がターンオンされ、入出力ノードＩＯをノードＱ１に連結する。その結果、入力データＩＤがノードＱ１に伝達され、ノードＱ１からロジック「０」の内部データＩＢ１が発生し、ラッチ回路１３３が内部データＩＢ１をラッチする。また、第２上位読み出し制御信号ｎＤＬＯＡＤがイネーブルされると、入力回路１３２のスイッチング回路１３５がターンオンされ、入出力ノードＩＯをノードＱ２に連結する。その結果、入力データＩＤがノードＱ２に伝達され、ノードＱ２からロジック「０」の内部データＩＢ２が発生し、ラッチ回路１３３が内部データＩＢ２をラッチする。出力駆動回路１４０は、ノードＱ１の内部データＩＢ１またはＩＢ２ｂを反転する。

その後、区間Ｐ４の間に、プログラム制御信号ＰＧＭＬがイネーブルされるとき、プログラム制御信号ＰＧＭＬに応答して、伝送回路１６０が上位ビットレジスタ１３０に格納された内部データＩＢ１またはＩＢ２をセンシングノードＳＯを介して下位ビットレジスタ１５０に伝達する（段階５３０）。また、プログラム制御信号ＰＧＭＬがイネーブルされるとき、第１下位読み出し制御信号ＲＥＡＤ１がイネーブルされる。第１下位読み出し制御信号に応答して、下位ビットレジスタ１５０が内部データＩＢ１またはＩＢ２によって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果による第１下位センシングデータＳＢ３を格納する（段階５４０）。一方、内部データＩＢ１またはＩＢ２がロジック「０」のとき、下位ビットレジスタ１５０は、区間Ｐ１における初期化された状態を維持する。

区間Ｐ５の間に、選択されたワードライン（例えば、ＷＬ１）と選択されたビットライン（例えば、ＢＬｅ１）に連結された選択されたマルチレベルセル（例えば、Ｍｅ１１）（すなわち、プログラムされるセル）から下位ビットデータが読み出される（段階５５０）。これをさらに詳しく説明すると、区間Ｐ５の間に、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされるとき、プリチャージ回路１２０がプリチャージ制御信号ＰＲＥＣＨｂに応答してセンシングノードＳＯを内部電圧ＶＣＣでプリチャージする。また、検証電圧ＰＶ１が選択されたワードラインＷＬ１に印加され、読み出し電圧ＶＲＥＡＤが選択されていないワードライン（例えば、ＷＬ２〜ＷＬＪ）、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬに印加される。図３を参照すると、読み出し電圧ＶＲＥＡＤは、検証電圧ＰＶ１よりさらに大きい。検証電圧ＰＶ１は、プログラムされていないマルチレベルセル（すなわち、データ「１１」が格納されたマルチレベルセル）のしきい値電圧よりさらに大きく、データ「１０」が格納されたマルチレベルセルのしきい値電圧よりさらに小さい。その結果、センシングノードＳＯには、選択されたワードラインＷＬ１と選択されたビットラインＢＬｅ１に連結されたプログラムされるべきマルチレベルセルＭｅ１１から読み出された下位ビットデータＲＬＤ１が出力される。この際、プログラムされるべきマルチレベルセルＭｅ１１に「１１」のデータが格納された場合、プログラムされるべきマルチレベルセルＭｅ１１がターンオンされ、センシングノードＳＯにロジック「０」の下位ビットデータＲＬＤ１を出力する。また、プログラムされるべきマルチレベルセルＭｅ１１に「１１」を除いたデータ（「１０」または「００」または「０１」）が格納された場合、プログラムされるべきマルチレベルセルＭｅ１１がターンオフされてセンシングノードＳＯにロジック「１」の下位ビットデータＲＬＤ１を出力する。

第１下位読み出し制御信号ＲＥＡＤ１がイネーブルされるとき、第１下位読み出し制御信号ＲＥＡＤ１に応答して、下位ビットレジスタ１５０が下位ビットデータＲＬＤ１によって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果による第２下位センシングデータＳＢ３’を格納する（段階５６０）。例えば、下位ビットデータＲＬＤ１がロジック「１」のとき、下位ビットレジスタ１５０は、ロジック「０」の第２下位センシングデータＳＢ３’を格納する。また、下位ビットデータＲＬＤ１がロジック「０」のとき、前記下位ビットレジスタ１５０は、前記区間Ｐ４における格納状態を維持する。

その後、検証区間Ｐ６において、第２下位センシングデータＳＢ３’に応答して、検証回路２１０が下位検証データＶＲＦＲを発生する（段階５７０）。好ましくは、第２下位センシングデータＳＢ３’ｂ（または下位センシングデータＳＢ４）がロジックローのとき、検証回路２０１がロジックハイレベルの下位検証データＶＲＦＲを出力する。下位検証データＶＲＦＲのロジック値が設定された値（すなわち、ロジック「０」）であるか否かが判断される（段階５８０）。下位検証データＶＲＦＲのロジック値が設定された値の場合、処理過程（段階５００）が終了する。下位検証データＶＲＦＲのロジック値が設定された値ではない場合、選択されたワードラインＷＬ１にプログラム電圧ＶＰＧＭが供給されるとき（区間Ｐ７の間）、プログラム制御信号ＰＧＭＲに応答して、伝送回路１７０が第２下位センシングデータＳＢ３’ｂ（または、下位センシングデータＳＢ４）をセンシングノードＳＯを介して選択されたビットラインＢＬｅ１に出力する（段階５９０）。その結果、マルチレベルセルＭｅ１１がプログラムされる。その後、段階５５０〜５８０が繰り返し行われる。一方、段階５５０〜５９０を含む一番目のプログラムサイクルが実行された以後、実行されるプログラムサイクルにおいて、段階５９０が実行される度に、選択されたワードラインＷＬ１には、ステップ電圧（図示せず）だけ増加したプログラム電圧ＶＰＧＭが供給される。

次に、図１６および図１７を参照しながら、この発明の一実施例に係るページバッファ回路のプログラム動作過程を詳細に説明する。説明の便宜上、この実施例では、図２のページＰＧ１のマルチレベルセルＭｅ１１〜Ｍｅ１Ｎがプログラムされる場合が例として説明される。また、ページバッファ回路ＰＢ１の動作を中心として説明する。

図１６は、この発明の他の実施例に係るページバッファ回路のプログラム動作過程を示す流れ図であって、マルチレベルセルに上位ビットデータがプログラムされる場合の、ページバッファ回路ＰＢ１の動作過程を示す。図１６を参照すると、初期化区間Ｐ１１の間に、上位ビットレジスタ１３０と下位ビットレジスタ１５０が初期化される（段階６０１）。また、データローディング区間Ｐ１２の間に、上位ビットレジスタ１３０に内部データＩＢ１またはＩＢ２が格納される（段階６０２）。区間Ｐ１１、Ｐ１２におけるページバッファ回路ＰＢ１の動作は、上述した区間Ｐ１、Ｐ２におけるページバッファ回路ＰＢ１の動作と実質的に同様なので、これについての詳細な説明は、省略する。

その後、区間Ｐ１５、Ｐ１６において、選択されたワードライン（例えば、ＷＬ１）と選択されたビットライン（例えば、ＢＬｅ１）に連結された、選択されたマルチレベルセルＭｅ１１（すなわち、プログラムされるべきマルチレベルセル）から読み出される第１下位ビットデータＲＬＤ１と内部データＩＢ１またはＩＢ２に基づいて、下位ビットレジスタ１５０が第１下位センシングデータＳＢ３を格納する（段階６０３）。段階６０３をより詳しく説明すると、次のとおりである。区間Ｐ１５において、選択されたワードラインに読み出し電圧ＲＶ１が供給されるとき、第１下位読み出し制御信号ＲＥＡＤ１に応答して、下位ビットレジスタ１５０が選択されたマルチレベルセルＭｅ１１から出力される第１下位ビットデータＲＬＤ１によって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果による第１センシングデータＳＢ３’を格納する。区間Ｐ１５でのページバッファ回路ＰＢ１の動作は、ワードラインＷＬ１に読み出し電圧ＲＶ１が供給されることを除いて、上述した区間Ｐ５でのページバッファ回路ＰＢ１の動作と実質的に同様なので、これについての詳細な説明は、省略する。その後、区間Ｐ１６で、プログラム制御信号ＰＧＭＬがイネーブルされるとき、伝送回路１６０がプログラム制御信号ＰＧＭＬに応答して、上位ビットレジスタ１３０に格納された内部データＩＢ１ｂまたはＩＢ２をセンシングノードＳＯを介して下位ビットレジスタ１５０に伝達する。また、区間Ｐ１６で、第１下位読み出し制御信号ＲＥＡＤ１がイネーブルされるとき、第１下位読み出し制御信号ＲＥＡＤ１に応答して、下位ビットレジスタ１５０が内部データＩＢ１ｂまたはＩＢ２によって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果による第２センシングデータＳＢ３’を第１下位センシングデータＳＢ３として格納する。

次に、区間Ｐ１７の間に、検証回路２００がノードＱ２からの内部データＩＢ１ｂまたはＩＢ２に応答して、第１上位検証データＶＲＦＬを発生する（段階６０４）。また、第１上位検証データ（ＶＲＦＬ）のロジック値が設定された値（ロジック「０」）であるか否かが判断される（段階６０５）。上位検証データＶＲＦＬのロジック値が設定された値ではない場合、区間Ｐ１８で、選択されたワードラインＷＬ１にプログラム電圧ＶＰＧＭが供給されるとき、プログラム制御信号ＰＧＭＬがイネーブルされる。プログラム制御信号ＰＧＭＬに応答して、伝送回路１６０が内部データＩＢ１ｂまたはＩＢ２をセンシングノードＳＯを介して選択されたビットラインＢＬｅ１に出力する（段階６０６）。その結果、内部データＩＢ１ｂまたはＩＢ２が選択されたマルチレベルセルＭｅ１１にプログラムされる。

その後、区間Ｐ１９で、選択されたワードラインＷＬ１に検証電圧ＰＶ２が供給されることにより、選択されたマルチレベルセルＭｅ１１から読み出される上位ビットデータＲＭＤに応答して、検証回路２００が第２上位検証データＶＲＦＬ’を発生する（段階６０７）。これをより詳しく説明すると、区間Ｐ１９の間に、検証電圧ＰＶ２が選択されたワードラインＷＬ１に供給され、読み出し電圧ＶＲＥＡＤが選択されていないワードライン（例えば、ＷＬ２〜ＷＬＪ）、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬに印加される。図３を参照すると、検証電圧ＰＶ２は、読み出し電圧ＲＶ２より大きく、データ「００」が格納されたマルチレベルセルのしきい値電圧より小さい。センシングノードＳＯには、選択されたワードラインＷＬ１と選択されたビットラインＢＬｅ１に連結されたプログラムされるべきマルチレベルセルＭｅ１１から読み出された上位ビットデータＲＭＤが出力される。この際、プログラムされるべきマルチレベルセルＭｅ１１に「１０」または「１１」のデータが格納された場合、プログラムされるべきマルチレベルセルＭｅ１１がターンオンされ、センシングノードＳＯにロジック「０」の上位ビットデータＲＭＤを出力する。また、プログラムされるべきマルチレベルセルＭｅ１１にデータ「００」または「０１」が格納された場合、プログラムされるべきマルチレベルセルＭｅ１１がターンオフされ、センシングノードＳＯにロジック「１」の上位ビットデータＲＭＤを出力する。第１上位読み出し制御ＤＬＯＡＤがイネーブルされるとき、第１上位読み出し制御信号ＤＬＯＡＤに応答して、上位ビットレジスタ１３０が上位ビットデータＲＭＤによって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果による上位センシングデータＳＢ１を格納する。例えば、上位ビットデータＲＭＤがロジック「１」のとき、上位ビットレジスタ１３０は、ロジック「０」の上位センシングデータＳＢ１を格納する。また、上位ビットデータＲＭＤがロジック「０」のとき、上位ビットレジスタ１３０は、区間Ｐ１２における格納状態を維持する。その後、検証区間Ｐ１７’で、上位センシングデータＳＢ１に応答して、検証回路２００が第２センシング検証データＶＲＦＬ’を発生する。好ましくは、上位センシングデータＳＢ１がロジックローレベルのとき、検証回路２００がロジックハイレベルの第２上位検証データＶＲＦＬ’を出力する。

また、区間Ｐ１７’で、第２上位検証データＶＲＦＬ’のロジック値が設定された値（ロジック「０」）であるか否かが判断される（段階６０８）。第２上位検証データＶＲＦＬ’のロジック値が設定された値（ロジック「０」）ではない場合、区間Ｐ１８で、選択されたワードラインＷＬ１にプログラム電圧ＶＰＧＭが供給されるとき、プログラム制御信号ＰＧＭＬがイネーブルされる。プログラム制御信号ＰＧＭＬに応答して、伝送回路１６０が内部データＩＢ１ｂまたはＩＢ２をセンシングノードＳＯを介して選択されたビットラインＢＬｅ１に出力する（段落６０９）。その結果、内部データＩＢ１ｂまたはＩＢ２が選択されたマルチレベルセルＭｅ１１にプログラムされる。その後、段階６０６〜６０９が繰り返し行われる。一方、段階６０６〜６０９を含む一番目のプログラムサイクルが実行された以後、実行されるプログラムサイクルで、段階６０９が実行されたる度に、選択されたワードラインＷＬ１にはステップ電圧（図示せず）だけ増加したプログラム電圧ＶＰＧＭが供給される。

一方、前記段階６０５で第１上位検証データＶＲＦＬが前記設定された値である場合、または前記段階６０８で第２上位検証データＶＲＦＬ’が前記設定された値である場合は、段階６１０が実行される。段階６１０では、選択されたワードラインＷＬ１に検証電圧ＰＶ３が供給されることにより、選択されたマルチレベルセルＭｅ１１から読み出される第２下位ビットデータＲＬＤ２に応答して、検証回路２１０が下位検証データＶＲＦＲを発生する（段階６１０）。これをさらに詳しく説明すると、区間Ｐ２１の間に、検証電圧ＰＶ３が選択されたワードラインＷＬ１に供給され、読み出し電圧ＶＲＥＡＤが選択されていないワードライン（例えば、ＷＬ２〜ＷＬＪ）、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬに印加される。図３を参照すると、検証電圧ＰＶ３は、検証電圧ＰＶ２よりさらに大きく、データ「０１」が格納されたマルチレベルセルのしきい値電圧よりさらに小さい。センシングノードＳＯには、選択されたワードラインＷＬ１と選択されたビットラインＢＬｅ１に連結されたプログラムされるべきマルチレベルセルＭｅ１１から読み出された下位ビットデータＲＬＤ２が出力される。この際に、プログラムされるべきマルチレベルセルＭｅ１１に「１１」、「１０」、「００」のいずれか一つのデータが格納された場合、プログラムされるべきマルチレベルセルＭｅ１１がターンオンされ、センシングノードＳＯにロジック「０」の下位ビットデータＲＬＤ２を出力する。また、プログラムされるべきマルチレベルセルＭｅ１１に「０１」のデータが格納された場合、プログラムされるべきマルチレベルセルＭｅ１１がターンオフされ、センシングノードＳＯにロジック「１」の下位ビットデータＲＬＤ２を出力する。

第１下位読み出し制御信号ＲＥＡＤ１がイネーブルされるとき、第１下位読み出し制御信号ＲＥＡＤ１に応答して、下位ビットレジスタ１５０が下位ビットデータＲＬＤ２によって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果による第２下位センシングデータＳＢ３’”を格納する。好ましくは、下位ビットデータＲＬＤ２がロジック「１」のとき、下位ビットレジスタ１５０は、ロジック「０」の第２下位センシングデータＳＢ３’”を格納し、下位ビットデータＲＬＤ２がロジック「０」のとき、下位ビットレジスタ１５０は、区間Ｐ１６における格納状態を維持する。検証回路２１０は、第２下位センシングデータＳＢ３’”ｂがロジック「０」のとき、下位検証データＶＲＦＲをロジック「１」として発生し、第２下位センシングデータＳＢ２’”ｂがロジック「１」のとき、下位検証データＶＦＲＦをロジック「０」として発生する。

その後、検証区間Ｐ２２で、下位検証データＶＲＦＲのロジック値が設定された値（すなわち、ロジック「０」）であるか否かが判断される（段階６１１）。下位検証データＶＲＦＲのロジック値が設定された値である場合、処理過程（段階６００）が終了する。下位検証データＶＲＦＲのロジック値が設定された値ではない場合、選択されたワードラインＷＬ１にプログラム電圧ＶＰＧＭが供給されるとき（区間Ｐ２３の間）、プログラム制御信号ＰＧＭＲに応答して、伝送回路１７０が第２下位センシングデータＳＢ３’”ｂをセンシングノードＳＯを介して選択されたビットラインＢＬｅ１に出力する（段階６１２）。その結果、マルチレベルセルＭｅ１１がプログラムされる。その後、段階６１０〜６１２が繰り返し行われる。一方、段階６１０〜６１２を含む一番目の処理サイクルが実行された以後、実行されるプログラムサイクルで、段階６１２が実行される度に、選択されたワードラインＷＬ１には前記ステップ電圧だけ増加したプログラム電圧ＶＰＧＭが供給される。

以上、この発明の技術的思想が好適な実施例について具体的に述べられたが、これらの実施例は、この発明を説明するためのものであって、制限するものではないことに注意すべきである。また、この発明は、当該技術分野で通常の知識を有する者であれば、この発明の技術的思想の範囲内で様々な形態で実施が可能であることを理解することができるであろう。

従来のフラッシュメモリ装置のページバッファ回路を示す概略図である。 この発明の一実施例に係るページバッファ回路とメモリセルブロックを示すブロック図である。 この発明に係るページバッファ回路によってプログラム動作が行われることにより変更されるマルチレベルセルのしきい値電圧の、複数セル間でのセル個数の分布を示す図である。 この発明の一実施例に係るページバッファ回路の読み出し動作過程を示す流れ図である。 図４に示した処理過程３４０の詳細な流れ図である。 図４に示した処理過程３５０の詳細な流れ図である。 この発明の一実施例に係るページバッファ回路の読み出し動作過程に関連する信号の動作タイミング波形図である。 この発明の一実施例に係るページバッファ回路の読み出し動作過程に関連する信号の動作タイミング波形図である。 この発明の他の実施例に係るページバッファ回路の読み出し動作過程を示す流れ図である。 図９に示した処理過程４４０の詳細な流れ図である。 図９に示した処理過程４５０の詳細な流れ図である。 この発明の他の実施例に係るページバッファ回路の読み出し動作過程に関連する信号の動作タイミング波形図である。 この発明の他の実施例に係るページバッファ回路の読み出し動作過程に関連する信号の動作タイミング波形図である。 この発明の一実施例に係るページバッファ回路のプログラム動作過程を示す流れ図である。 この発明の一実施例に係るページバッファ回路のプログラム動作過程に関連する信号の動作タイミング波形図である。 この発明の他の実施例に係るページバッファ回路のプログラム動作過程を示す流れ図である。 この発明の他の実施例に係るページバッファ回路のプログラム動作過程に関連する信号の動作タイミング波形図である。

符号の説明

１０１ … メモリセルブロック
１１０ … ビットライン選択回路
１２０ … プリチャージ回路
１３０ … 上位ビットレジスタ
１４０ … 出力駆動回路
１５０ … 下位ビットレジスタ
１６０、１７０ … 伝送回路
１８０ … データ入力回路
１９０ … データ出力回路
２００、２１０ … 検証回路

Claims (6)

1. 少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ装置のページバッファ回路であって、
   ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインをセンシングノードに連結するビットライン選択回路と、
   プリチャージ制御信号に応答して、前記センシングノードを内部電圧でプリチャージするプリチャージ回路と、
   入力制御信号に応答して、入力データを入出力ノードに出力するデータ入力回路と、
   出力制御信号に応答して、出力データを前記入出力ノードに出力するデータ出力回路と、
   第１または第２上位読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて第１または第２上位センシングデータを格納し、あるいは第１または第２上位読み出し制御信号と前記入出力ノードを介して受信される前記入力データに応答して、第１または第２内部データを格納する上位ビットレジスタと、
   前記第１上位センシングデータ、前記第２上位センシングデータ、前記第１内部データおよび前記第２内部データの中の受信されるいずれか一つに応答して、出力データを出力する出力駆動回路と、
   第１または第２下位読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて第１または第２下位センシングデータを格納する下位ビットレジスタと、
   第１プログラム制御信号に応答して、前記出力データを前記センシングノードに出力する第１伝送回路と、
   第２プログラム制御信号に応答して、前記第１または第２下位センシングデータを前記センシングノードに出力する第２伝送回路と、
   前記第１および第２上位センシングデータのうち受信されるいずれか一つに応答して、上位検証データを出力する第１検証回路と、
   前記第１および第２下位センシングデータのうち受信されるいずれか一つに応答して、下位検証データを出力する第２検証回路とを備えてなり、
   前記上位ビットレジスタは、
   前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて前記入出力ノードにセンシングデータを発生するセンシング回路と、
   前記第１上位読み出し制御信号と、前記入出力ノードを介して受信される前記センシングデータまたは前記入力データに応答して、第１ノードに前記第１上位センシングデータまたは前記第１内部データを出力し、あるいは前記第２上位読み出し制御信号と、前記入出力ノードを介して受信される前記センシングデータまたは前記入力データに応答して、第２ノードに前記第２上位センシングデータまたは前記第２内部データを出力する入力回路と、
   前記第１ノードを介して受信される前記第１上位センシングデータまたは前記第１内部データをラッチし、反転された第１上位センシングデータまたは反転された第１内部データを前記第２ノードに出力し、あるいは前記第２ノードを介して受信される前記第２上位センシングデータまたは前記第２内部データをラッチし、反転された第２上位センシングデータまたは反転された第２内部データを前記第１ノードに出力するラッチ回路とを含んでなり、
   前記センシング回路は、
   前記センシングノードの電圧レベルに応じて前記入出力ノードをグラウンド電圧レベルにディスチャージし、あるいはディスチャージ動作を停止し、
   前記入力回路は、
   前記第１ノードと前記入出力ノードとの間に連結され、前記第１上位読み出し制御信号に応答してオンまたはオフされる第１スイッチング回路と、
   前記第２ノードと前記入出力ノードとの間に連結され、前記第２上位読み出し制御信号に応答してオンまたはオフされる第２スイッチング回路とを含んでなり、
   外部からのデータ入力は、前記上位ビットレジスタと前記データ入力回路によってのみ行われ、外部へのデータ出力は、前記上位ビットレジスタと前記出力駆動回路および前記データ出力回路によってのみ行われる
   ことを特徴とするページバッファ回路。
2. 請求項１に記載のページバッファ回路において、
   前記出力駆動回路は、前記第１上位センシングデータ、前記反転された第２上位センシングデータ、前記第１内部データ、および前記反転された第２内部データのうち前記第１ノードを介して受信されるいずれか一つを反転し、その反転されたデータを前記出力データとして出力する第１インバータを含み、
   前記ラッチ回路は、前記第１ノードおよび第２ノードに入力端子と出力端子が互いに反対にそれぞれ連結される一対の第２インバータを含み、
   前記第１インバータの電流駆動能力は、前記一対の第２インバータのそれぞれの電流駆動能力よりさらに大きい
   ことを特徴とするページバッファ回路。
3. 請求項１に記載のページバッファ回路において、
   読み出し動作の際に、前記センシング回路は、前記選択されたビットラインに連結された前記複数のマルチレベルセルのいずれか一つから読み出される上位ビットデータまたは下位ビットデータによって、あるいは前記第１または第２下位センシングデータによって決定される前記センシングノードの電圧をセンシングする
   ことを特徴とするページバッファ回路。
4. 請求項１に記載のページバッファ回路において、
   前記下位ビットレジスタは、
   前記第１下位読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、第１ノードに前記第１下位センシングデータを発生し、あるいは前記第２下位読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、第２ノードに前記第２下位センシングデータを発生するセンシング回路と、
   前記第１ノードを介して受信される前記第１下位センシングデータをラッチし、反転された第１下位センシングデータを前記第２ノードに出力し、あるいは前記第２ノードを介して受信される前記第２下位センシングデータをラッチし、反転された第２下位センシングデータを前記第１ノードに出力するラッチ回路とを含む
   ことを特徴とするページバッファ回路。
5. 請求項４に記載のページバッファ回路において、
   読み出し動作の際に、前記センシング回路は、前記選択されたビットラインに連結された前記複数のマルチレベルセルのいずれか一つから読み出される下位ビットデータまたは上位ビットデータによって決定される前記センシングノードの電圧をセンシングし、プログラム動作の際に、前記センシング回路は、前記下位ビットデータまたは前記出力データによって決定される前記センシングノードの電圧をセンシングする
   ことを特徴とするページバッファ回路。
6. 請求項１に記載のページバッファ回路において、
   前記データ入力回路は、前記入出力ノードと前記データ入出力ノードとの間に連結され、前記入力制御信号に応答してオンまたはオフされる第１スイッチング回路を含み、
   前記データ出力回路は、前記出力駆動回路の出力端子と前記データ入出力ノードとの間に連結され、前記出力制御信号に応答してオンまたはオフされる第２スイッチング回路を含む
   ことを特徴とするページバッファ回路。

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