JP2007026631A - 面積が減少したページバッファ回路とその読み出し及びプログラム動作方法 - Google Patents
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Abstract
【解決手段】第1上位センシングデータ、第2上位センシングデータ、第1内部データおよび第2内部データの中の受信されるいずれか一つに応答して出力データを出力する出力駆動回路と、第1または第2下位読み出し制御信号に応答してセンシングノードの電圧をセンシングし、そのセンシング結果に応じて第1または第2下位センシングデータを格納する下位ビットレジスタと、第1プログラム制御信号に応答して出力データをセンシングノードに出力する第1伝送回路と、 第2プログラム制御信号に応答して第1または第2下位センシングデータをセンシングノードに出力する第2伝送回路とを含むページバッファ回路。
【選択図】図2
Description
110 … ビットライン選択回路
120 … プリチャージ回路
130 … 上位ビットレジスタ
140 … 出力駆動回路
150 … 下位ビットレジスタ
160、170 … 伝送回路
180 … データ入力回路
190 … データ出力回路
200、210 … 検証回路
Claims (30)
- 少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ装置のページバッファ回路であって、
第1または第2上位読み出し制御信号に応答して、センシングノードの電圧をセンシングし、そのセンシング結果に応じて第1または第2上位センシングデータを格納し、あるいは第1または第2上位読み出し制御信号と入出力ノードを介して受信される入力データに応答して、第1または第2内部データを格納する上位ビットレジスタと、
前記第1上位センシングデータ、第2上位センシングデータ、前記第1内部データおよび前記第2内部データの中の受信されるいずれか一つに応答して、出力データを出力する出力駆動回路と、
第1または第2下位読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて第1または第2下位センシングデータを格納する下位ビットレジスタと、
第1プログラム制御信号に応答して、前記出力データを前記センシングノードに出力する第1伝送回路と、
第2プログラム制御信号に応答して、前記第1または第2下位センシングデータを前記センシングノードに出力する第2伝送回路と
を備えてなることを特徴とするページバッファ回路。 - 請求項1に記載のページバッファ回路であって、さらに、
入力制御信号に応答して、前記入力データを前記入出力ノードに出力するデータ入力回路と、
出力制御信号に応答して、前記出力データを前記入出力ノードに出力するデータ出力回路と、
ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインを前記センシングノードに連結するビットライン選択回路と、
プリチャージ制御信号に応答して、前記センシングノードを内部電圧でプリチャージするプリチャージ回路と、
前記第1および第2上位センシングデータのうち受信されるいずれか一つに応答して、上位検証データを出力する第1検証回路と、
前記第1および第2下位センシングデータのうち受信されるいずれか一つに応答して、下位検証データを出力する第2検証回路とを備えてなる
ことを特徴とするページバッファ回路。 - 請求項2に記載のページバッファ回路において、
前記上位ビットレジスタは、
前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて前記入出力ノードにセンシングデータを発生するセンシング回路と、
前記第1上位読み出し制御信号と、前記入出力ノードを介して受信される前記センシングデータまたは前記入力データに応答して、第1ノードに前記第1上位センシングデータまたは前記第1内部データを出力し、あるいは前記第2上位読み出し制御信号と、前記入出力ノードを介して受信される前記センシングデータまたは前記入力データに応答して、第2ノードに前記第2上位センシングデータまたは前記第2内部データを出力する入力回路と、
前記第1ノードを介して受信される前記第1上位センシングデータまたは前記第1内部データをラッチし、反転された第1上位センシングデータまたは反転された第1内部データを前記第2ノードに出力し、あるいは前記第2ノードを介して受信される前記第2上位センシングデータまたは前記第2内部データをラッチし、反転された第2上位センシングデータまたは反転された第2内部データを前記第1ノードに出力するラッチ回路とを含む
ことを特徴とするページバッファ回路。 - 請求項3に記載のページバッファ回路において、
前記センシング回路は、
前記センシングノードの電圧レベルに応じて前記入出力ノードをグラウンド電圧レベルにディスチャージし、あるいはディスチャージ動作を停止し、
前記入力回路は、
前記第1ノードと前記入出力ノードとの間に連結され、前記第1上位読み出し制御信号に応答してオンまたはオフされる第1スイッチング回路と、
前記第2ノードと前記入出力ノードとの間に連結され、前記第2上位読み出し制御信号に応答してオンまたはオフされる第2スイッチング回路とを含む
ことを特徴とするページバッファ回路。 - 請求項3に記載のページバッファ回路において、
前記出力駆動回路は、前記第1上位センシングデータ、前記反転された第2上位センシングデータ、前記第1内部データ、および前記反転された第2内部データのうち前記第1ノードを介して受信されるいずれか一つを反転し、その反転されたデータを前記出力データとして出力する第1インバータを含み、
前記ラッチ回路は、前記第1ノードおよび第2ノードに入力端子と出力端子が互いに反対にそれぞれ連結される一対の第2インバータを含み、
前記第1インバータの電流駆動能力は、前記一対の第2インバータのそれぞれの電流駆動能力よりさらに大きい
ことを特徴とするページバッファ回路。 - 請求項3に記載のページバッファ回路において、
読み出し動作の際に、前記センシング回路は、前記選択されたビットラインに連結された前記複数のマルチレベルセルのいずれか一つから読み出される上位ビットデータまたは下位ビットデータによって、あるいは前記第1または第2下位センシングデータによって決定される前記センシングノードの電圧をセンシングする
ことを特徴とするページバッファ回路。 - 請求項2に記載のページバッファ回路において、
前記下位ビットレジスタは、
前記第1下位読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、第1ノードに前記第1下位センシングデータを発生し、あるいは前記第2下位読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、第2ノードに前記第2下位センシングデータを発生するセンシング回路と、
前記第1ノードを介して受信される前記第1下位センシングデータをラッチし、反転された第1下位センシングデータを前記第2ノードに出力し、あるいは前記第2ノードを介して受信される前記第2下位センシングデータをラッチし、反転された第2下位センシングデータを前記第1ノードに出力するラッチ回路とを含む
ことを特徴とするページバッファ回路。 - 請求項7に記載のページバッファ回路において、
読み出し動作の際に、前記センシング回路は、前記選択されたビットラインに連結された前記複数のマルチレベルセルのいずれか一つから読み出される下位ビットデータまたは上位ビットデータによって決定される前記センシングノードの電圧をセンシングし、プログラム動作の際に、前記センシング回路は、前記下位ビットデータまたは前記出力データによって決定される前記センシングノードの電圧をセンシングする
ことを特徴とするページバッファ回路。 - 請求項2に記載のページバッファ回路において、
前記データ入力回路は、前記入出力ノードと前記データ入出力ノードとの間に連結され、前記入力制御信号に応答してオンまたはオフされる第1スイッチング回路を含み、
前記データ出力回路は、前記出力駆動回路の出力端子と前記データ入出力ノードとの間に連結され、前記出力制御信号に応答してオンまたはオフされる第2スイッチング回路を含む
ことを特徴とするページバッファ回路。 - 複数のワードラインと少なくとも一対のビットラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置で、前記少なくとも一対のビットラインに連結されるページバッファ回路の読み出し動作方法であって、
上位ビットレジスタと下位ビットレジスタを初期化する段階と、
ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインをセンシングノードに連結する段階と、
前記複数のワードラインのいずれか一つが選択されるとき、前記上位ビットレジスタと前記下位ビットレジスタのいずれか一方を読み出しレジスタとして選択する段階と、
前記上位ビットレジスタが前記読み出しレジスタとして選択されるとき、前記上位ビットレジスタによって、前記複数のマルチレベルセルのうち、前記選択されたワードラインと前記選択されたビットラインに連結されている選択されたマルチレベルセルから下位ビットデータを読み出す段階と、
前記下位ビットレジスタが前記読み出しレジスタとして選択されるとき、前記下位ビットレジスタによって、前記選択されたマルチレベルセルから前記下位ビットデータを読み出す段階と
を含んでなるページバッファ回路の読み出し動作方法。 - 請求項10に記載のページバッファ回路の読み出し動作方法において、
前記上位ビットレジスタによって前記下位ビットデータを読み出す段階は、
前記選択されたワードラインに第1読み出し電圧が供給されるとき、第1上位読み出し制御信号に応答して、前記選択されたマルチレベルセルから出力される第1読み出しデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて第1上位センシングデータを前記上位ビットレジスタに格納する段階と、
前記選択されたワードラインに第2読み出し電圧が供給されるとき、第2上位読み出し制御信号に応答して、前記選択されたマルチレベルセルから出力される第2読み出しデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて第2上位センシングデータを前記上位ビットレジスタに格納する段階と、
前記第2上位センシングデータを反転し、その反転された第2上位センシングデータを出力する段階と、
出力制御信号に応答して、前記反転された第2上位センシングデータを前記下位ビットデータとしてデータ入出力ノードに出力する段階とを含み、
前記第2上位センシングデータのロジック値は、前記第1上位センシングデータのロジック値と同一でありまたは異なる
ことを特徴とするページバッファ回路の読み出し動作方法。 - 請求項11に記載のページバッファ回路の読み出し動作方法において、
前記第2読み出し電圧は、前記第1読み出し電圧よりさらに大きい
ことを特徴とするページバッファ回路の読み出し動作方法。 - 請求項11に記載のページバッファ回路の読み出し動作方法において、
前記上位ビットレジスタと前記下位ビットレジスタを初期化する段階で、前記上位ビットレジスタは、前記第2上位読み出し制御信号に応答して初期化される
ことを特徴とするページバッファ回路の読み出し動作方法。 - 請求項10に記載のページバッファ回路の読み出し動作方法において、
前記下位ビットデータを前記下位ビットレジスタによって読み出す段階は、
前記選択されたワードラインに第1読み出し電圧が供給されるとき、第1下位読み出し制御信号に応答して、前記選択されたマルチレベルセルから出力される第1読み出しデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて第1下位センシングデータを前記下位ビットレジスタに格納する段階と、
前記選択されたワードラインに第2読み出し電圧が供給されるとき、第2下位読み出し制御信号に応答して、前記選択されたマルチレベルセルから出力される第2読み出しデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて第2下位センシングデータを前記下位ビットレジスタに格納する段階と、
プログラム制御信号に応答して、前記下位ビットレジスタに格納された前記第2下位センシングデータを前記センシングノードを介して前記上位ビットレジスタに伝達する段階と、
第1上位読み出し制御信号に応答して、前記第2下位センシングデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて上位センシングデータを前記上位ビットレジスタに格納する段階と、
前記上位センシングデータを反転し、その反転された上位センシングデータを出力する段階と、
出力制御信号に応答して、前記反転された上位センシングデータを前記下位ビットデータとしてデータ入出力ノードに出力する段階とを含み、
前記第2下位センシングデータのロジック値は、前記第1下位センシングデータのロジック値と同一であり又は異なる
ことを特徴とするページバッファ回路の読み出し動作方法。 - 請求項14に記載のページバッファ回路の読み出し動作方法において、
前記第2読み出し電圧は、前記第1読み出し電圧よりさらに大きい
ことを特徴とするページバッファ回路の読み出し動作方法。 - 請求項14に記載のページバッファ回路の読み出し動作方法において、
前記上位ビットレジスタと下位ビットレジスタを初期化する段階で、
前記上位ビットレジスタは、第2上位読み出し制御信号に応答して初期化され、前記下位ビットレジスタは、前記第2下位読み出し制御信号に応答して初期化される
ことを特徴とするページバッファ回路の読み出し動作方法。 - 複数のワードラインと少なくとも一対のビットラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置で、前記少なくとも一対のビットラインに連結
されるページバッファ回路の読み出し動作方法であって、
上位ビットレジスタと下位ビットレジスタを初期化する段階と、
ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインをセンシングノードに連結する段階と、
前記複数のワードラインのいずれか一つが選択されるとき、前記上位ビットレジスタと前記下位ビットレジスタのいずれか一方を読み出しレジスタとして選択する段階と、
前記上位ビットレジスタが前記読み出しレジスタとして選択されるとき、前記上位ビットレジスタによって、前記複数のマルチレベルセルのうち、前記選択されたワードラインと前記選択されたビットラインに連結されている選択されたマルチレベルセルから上位ビットデータを読み出す段階と、
前記下位ビットレジスタが前記読み出しレジスタとして選択されるとき、前記下位ビットレジスタによって、前記選択されたマルチレベルセルから前記上位ビットデータを読み出す段階と
を含んでなるページバッファ回路の読み出し動作方法。 - 請求項17に記載のページバッファ回路の読み出し動作方法において、
前記上位ビットデータを前記上位ビットレジスタによって読み出す段階は、
前記選択されたワードラインに読み出し電圧が供給されるとき、第1上位読み出し制御信号に応答して、前記選択されたマルチレベルセルから出力される読み出しデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて上位センシングデータを前記上位ビットレジスタに格納する段階と、
前記上位センシングデータを反転し、その反転された上位センシングデータを出力する段階と、
出力制御信号に応答して、前記反転された上位センシングデータを前記上位ビットデータとしてデータ入出力ノードに出力する段階とを含む
ことを特徴とするページバッファ回路の読み出し動作方法。 - 請求項18に記載のページバッファ回路の読み出し動作方法において、
前記上位ビットレジスタと下位ビットレジスタを初期化する段階で、前記上位ビットレジスタは、第2上位読み出し制御信号に応答して初期化される
ことを特徴とするページバッファ回路の読み出し動作方法。 - 請求項17に記載のページバッファ回路の読み出し動作方法において、
前記下位ビットレジスタによって前記上位ビットデータを読み出す段階は、
前記選択されたワードラインに読み出し電圧が供給されるとき、第1下位読み出し制御信号に応答して、前記選択されたマルチレベルセルから出力される読み出しデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて下位センシングデータを前記下位ビットレジスタに格納する段階と、
プログラム制御信号に応答して、前記下位ビットレジスタに格納された前記下位センシングデータを前記センシングノードを介して前記上位ビットレジスタに伝達する段階と、
第1上位読み出し制御信号に応答して、前記下位センシングデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に応じて上位センシングデータを前記上位ビットレジスタに格納する段階と、
前記上位センシングデータを反転し、その反転された上位センシングデータを出力する段階と、
出力制御信号に応答して、前記反転された上位センシングデータを前記上位ビットデータとしてデータ入出力ノードに出力する段階とを含む
ことを特徴とするページバッファ回路の読み出し動作方法。 - 請求項20に記載のページバッファ回路の読み出し動作方法において、
前記上位ビットレジスタと前記下位ビットレジスタを初期化する段階で、前記下位ビットレジスタは、第2下位読み出し制御信号に応答して初期化され、前記上位ビットレジスタは、第2上位読み出し制御信号に応答して初期化される
ことを特徴とするページバッファ回路の読み出し動作方法。 - 複数のワードラインと少なくとも一対のビットラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置で、前記少なくとも一対のビットラインに連結されるページバッファ回路のプログラム動作方法であって、
上位ビットレジスタと下位ビットレジスタを初期化する段階と、
第1または第2上位読み出し制御信号と入出力ノードを介して受信される入力データに応答して、第1または第2内部データを前記上位ビットレジスタに格納する段階と、
第1プログラム制御信号に応答して、前記上位ビットレジスタに格納された前記第1または第2内部データをセンシングノードを介して前記下位ビットレジスタに伝達する段階と、
第1下位読み出し制御信号に応答して、前記第1または第2内部データによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果による第1下位センシングデータを前記下位ビットレジスタに格納する段階と、
前記複数のワードラインのうち選択されたワードラインと、前記一対のビットラインのうち選択されたビットラインに連結される、前記複数のマルチレベルセルの中の選択された一つのマルチレベルセルから下位ビットデータを読み出す段階と、
前記第1下位読み出し制御信号に応答して、前記下位ビットデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果による第2下位センシングデータを前記下位ビットレジスタに格納する段階と、
前記第2下位センシングデータに応答して下位検証データを発生し、前記下位検証データのロジック値が設定された値であるか否かを判断する段階と、
前記下位検証データのロジック値が前記設定された値ではない場合、前記選択されたワードラインにプログラム電圧が供給されるとき、前記第2下位センシングデータが前記選択されたマルチレベルセルにプログラムされるように、第2プログラム制御信号に応答して、前記第2下位センシングデータを前記センシングノードを介して前記選択されたビットラインに出力する段階と、
前記下位検証データのロジック値が前記設定された値になるまで、前記読み出し段階、前記第2下位センシングデータの格納段階、前記判断段階および前記出力段階を繰り返し行う段階と
を含んでなるページバッファ回路のプログラム動作方法。 - 請求項22に記載のページバッファ回路のプログラム動作方法において、
前記上位ビットレジスタと下位ビットレジスタを初期化する段階で、前記下位ビットレジスタは、第2下位読み出し制御信号に応答して初期化され、前記上位ビットレジスタは、前記第1上位読み出し制御信号に応答して初期化される
ことを特徴とするページバッファ回路のプログラム動作方法。 - 請求項22に記載のページバッファ回路のプログラム動作方法において、
前記読み出し段階、前記第2下位センシングデータの格納段階、前記判断段階、および前記出力段階を含む一番目のプログラムサイクルより後に実行されるプログラムサイクルで、前記出力段階が実行される度に、前記選択されたワードラインにはステップ電圧だけ増加したプログラム電圧が供給される
ことを特徴とするページバッファ回路のプログラム動作方法。 - 複数のワードラインと少なくとも一対のビットラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置で、前記少なくとも一対のビットラインに連結されるページバッファ回路のプログラム動作方法であって、
上位ビットレジスタと下位ビットレジスタを初期化する段階と、
第1または第2上位読み出し制御信号と入出力ノードを介して受信される入力データに応答して、第1または第2内部データを前記上位ビットレジスタに格納する段階と、
前記複数のワードラインのうち選択されたワードラインと前記一対のビットラインのうち選択されたビットラインに連結される、前記複数のマルチレベルセルの中の選択された一つのマルチレベルセルから読み出される第1下位ビットデータと前記第1または第2内部データに基づいて、前記下位ビットレジスタに第1下位センシングデータを格納する段階と、
前記第1または第2内部データに応答して、第1上位検証データを発生し、前記第1上位検証データのロジック値が設定された値であるか否かを判断する第1検証段階と、
前記第1上位検証データのロジック値が前記設定された値ではない場合、前記選択されたワードラインにプログラム電圧が供給されるとき、前記第1または第2内部データが前記選択されたマルチレベルセルにプログラムされるように、前記第1プログラム制御信号に応答して、前記第1または第2内部データを前記センシングノードを介して前記選択されたビットラインに出力する第1出力段階と、
前記選択されたワードラインに第1検証電圧が供給されることにより、前記選択されたマルチレベルセルから読み出される上位ビットデータに応答して、第2上位検証データを発生し、前記第2上位検証データのロジック値が前記設定された値であるか否かを判断する第2検証段階と、
前記第2上位検証データのロジック値が前記設定された値ではない場合、前記選択されたワードラインに前記プログラム電圧が供給されるとき、前記上位ビットデータが前記選択されたマルチレベルセルにプログラムされるように、前記第1プログラム制御信号に応答して、前記上位ビットデータを前記センシングノードを介して前記選択されたビットラインに出力する第2出力段階と、
前記第2上位検証データのロジック値が前記設定された値になるまで、前記第2検証段階と前記第2出力段階を繰り返し行う段階と、
前記第2上位検証データのロジック値が前記設定された値のとき、前記選択されたワードラインに第2検証電圧が供給されることにより、前記選択されたマルチレベルセルから読み出される第2下位ビットデータに応答して、下位検証データを発生し、前記下位検証データのロジック値が前記設定された値であるか否かを判断する第3検証段階と、
前記下位検証データのロジック値が前記設定された値ではない場合、前記選択されたワードラインに前記プログラム電圧が供給されるとき、前記第2下位ビットデータが前記選択されたマルチレベルセルにプログラムされるように、第2プログラム制御信号に応答して、前記第2下位ビットデータを前記センシングノードを介して前記選択されたビットラインに出力する第3出力段階と、
前記下位検証データのロジック値が前記設定された値になるまで、前記第3検証段階と前記第3出力段階を繰り返し行う段階と
を含んでなるページバッファ回路のプログラム動作方法。 - 請求項25に記載のページバッファ回路のプログラム動作方法において、
前記下位ビットレジスタに前記第1下位センシングデータを格納する段階は、
前記選択されたワードラインに読み出し電圧が供給されるとき、第1下位読み出し制御信号に応答して、前記選択されたマルチレベルセルから出力される前記第1下位ビットデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果による第1センシングデータを前記下位ビットレジスタに格納する段階と、
前記第1プログラム制御信号に応答して、前記上位ビットレジスタに格納された前記第1または第2内部データを前記センシングノードを介して前記下位ビットレジスタに伝達する段階と、
前記第1下位読み出し制御信号に応答して、前記第1または第2内部データによって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果による第2センシングデータを前記第1下位センシングデータとして前記下位ビットレジスタに格納する段階とを含み、
前記第2センシングデータのロジック値は、前記第1センシングデータのロジック値と同一であり又は異なる
ことを特徴とするページバッファ回路のプログラム動作方法。 - 請求項26に記載のページバッファ回路のプログラム動作方法において、
前記上位ビットレジスタと下位ビットレジスタを初期化する段階で、前記下位ビットレジスタは、第2下位読み出し制御信号に応答して初期化され、前記上位ビットレジスタは、前記第1上位読み出し制御信号に応答して初期化される
ことを特徴とするページバッファ回路のプログラム動作方法。 - 請求項26に記載のページバッファ回路のプログラム動作方法において、
前記第2検証電圧は、前記第1検証電圧よりさらに大きく、前記第1検証電圧は、前記読み出し電圧よりさらに大きい
ことを特徴とするページバッファ回路のプログラム動作方法。 - 請求項25に記載のページバッファ回路のプログラム動作方法において、
前記第2検証段階と前記第2出力段階を含む一番目のプログラムサイクルより後に実行されるプログラムサイクルで、前記第2出力段階が実行される度に、前記選択されたワードラインにはステップ電圧だけ増加したプログラム電圧が供給される
ことを特徴とするページバッファ回路のプログラム動作方法。 - 請求項25に記載のページバッファ回路のプログラム動作方法において、
前記第3検証段階と前記第3出力段階を含む一番目のプログラムサイクルより後に実行されるプログラムサイクルで、前記第3出力段階が実行される度に、前記選択されたワードラインにはステップ電圧だけ増加したプログラム電圧が供給される
ことを特徴とするページバッファ回路のプログラム動作方法。
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