KR20090056780A - 불휘발성 메모리 소자의 동작 방법 - Google Patents

불휘발성 메모리 소자의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 동작 방법에 관한 것으로, 제 1 프로그램 전압을 이용한 프로그램을 수행하는 단계; 상기 메모리 셀과 연결되는 페이지 버퍼의 제 1 래치의 데이터 상태에 따라, 제 1 검증전압을 이용한 제 1 프로그램 검증을 제 3 래치를 이용해서 수행하고, 상기 제 1 래치의 데이터 상태에 따라 상기 제 1 검증전압보다 높은 제 2 검증전압을 이용한 제 2 프로그램 검증을 상기 페이지 버퍼의 제 2 래치를 이용하여 차례로 수행하는 단계; 상기 페이지 버퍼의 제 3 래치의 데이터 상태에 따라, 상기 제 2 검증전압보다 높은 제 3 검증전압을 이용한 제 3 프로그램 검증과, 상기 제 3 검증전압보다 높은 제 4 검증전압을 이용한 제 4 프로그램 검증을 상기 제 2 래치를 이용하여 차례로 수행하는 단계; 상기 제 4 검증전압을 이용하여 상기 제 2 래치를 리셋 하는 단계; 및 상기 제 3 래치의 데이터 상태에 따라 상기 제 4 검증전압보다 높은 제 5 검증전압을 이용한 제 5 프로그램 검증을 상기 제 2 래치를 이용하여 수행하는 단계를 포함한다.
프로그램 검증, 검증전압, 페이지 버퍼

Description

불휘발성 메모리 소자의 동작 방법{Method of operation a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 동작 방법에 관한 것으로, 특히 페이지 버퍼의 검증 라인을 증가시켜 성능을 향상시킬 수 있는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라서 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입, 출력이 빠른 RAM(Random Access Memory) 제품과 한번 데이터를 입력하면 그 상태를 유지할 수 있는 불휘발성(non volatile)으로 구분할 수 있다.
이러한 불휘발성 메모리 중에서 전기적으로 데이터의 입, 출력이 가능한 플래쉬 메모리(flash memory)에 대한 수요가 늘고 있다. 플래시 메모리는 회로를 보드(board)로부터 제거하지 않으면서도 고속으로 전기적 소거가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리 당 제조 원가가 싸고 데이터를 보전하기 위한 리프레쉬(reflash) 기능이 불필요하다는 장점이 있다.
플래시 메모리는 크게 노아(NOR)형과 낸드(NAND)형으로 분류되는데, 노아형은 2셀(cell)당 1개의 콘택(contact)이 필요하며 고집적화에 불리하지만 셀 전류가 커서 고속화에 유리하다는 장점을 가지며, 낸드형은 셀 전류가 적어 고속화에는 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서 낸드형 플래쉬 메모리 장치는 MP3, 디지털 카메라(digital camera), 모바일(mobile) 및 보조 기억 장치 등 디지털 기기의 사용 급증에 따라서 차세대 메모리 소자로 각광받고 있다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
상기 MLC는 2 비트의 데이터 정보를 저장하는 것에서 발전하여 4비트, 8비트의 데이터 정보를 저장할 수 있는 것이 개발되고 있다. 상기 플래시 메모리 소자는 저장할 수 있는 비트의 수가 늘어날수록 문턱 전압의 분포가 세분화되는데, 문턱전압 분포의 폭이 좁을수록 그 성능이 우수하다 할 수 있다. 이를 위해 프로그램 검증을 수행하는 방법이 중요한데, 검증 전압을 보다 많이 설정하여 검증을 더 많이 수행할수록 문턱전압 분포의 폭이 좁아진다.
그러나 검증 전압을 더 많이 설정할수록, 검증동작을 수행할 페이지 버퍼의 래치회로의 수가 더 늘어나야 하므로 검증 전압을 늘리는 것에는 한계가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 프로그램 검증 전압을 세분화하여 메모리 셀의 문턱전압 분포를 좁게 만들어 성능이 향상될 수 있게 하는 불휘발성 메모리 소자의 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
제 1 프로그램 전압을 이용한 프로그램을 수행하는 단계; 상기 메모리 셀과 연결되는 페이지 버퍼의 제 1 래치의 데이터 상태에 따라, 제 1 검증전압을 이용한 제 1 프로그램 검증을 제 3 래치를 이용해서 수행하고, 상기 제 1 래치의 데이터 상태에 따라 상기 제 1 검증전압보다 높은 제 2 검증전압을 이용한 제 2 프로그램 검증을 상기 페이지 버퍼의 제 2 래치를 이용하여 차례로 수행하는 단계; 상기 페이지 버퍼의 제 3 래치의 데이터 상태에 따라, 상기 제 2 검증전압보다 높은 제 3 검증전압을 이용한 제 3 프로그램 검증과, 상기 제 3 검증전압보다 높은 제 4 검증전압을 이용한 제 4 프로그램 검증을 상기 제 2 래치를 이용하여 차례로 수행하는 단계; 상기 제 4 검증전압을 이용하여 상기 제 2 래치를 리셋 하는 단계; 및
상기 제 3 래치의 데이터 상태에 따라 상기 제 4 검증전압보다 높은 제 5 검증전압을 이용한 제 5 프로그램 검증을 상기 제 2 래치를 이용하여 수행하는 단계를 포함한다.
상기 제 1 내지 제 5 프로그램 검증 동작들 중 어느 하나도 패스하지 못한 경우, 상기 제 1 프로그램 전압보다 높은 제 2 프로그램 전압을 이용한 프로그램을 수행하는 단계; 및 상기 제 1 내지 제 5 프로그램 검증을 다시 수행하는 단계를 포함한다.
상기 제 1 프로그램 검증은, 상기 제 1 래치의 데이터를 상기 페이지 버퍼의 센싱노드로 전달하는 단계; 및 상기 센싱노드의 상태에 따라 상기 제 1 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 3 래치를 통해 프로그램 검증을 수행하는 단계를 포함한다.
상기 제 2 프로그램 검증은, 상기 제 1 래치의 데이터를 상기 페이지 버퍼의 센싱노드로 전달하는 단계; 및 상기 센싱노드의 상태에 따라 상기 제 2 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 2 래치를 통해 프로그램 검증을 수행하는 단계를 포함한다.
상기 제 3 프로그램 검증은, 상기 제 3 래치의 데이터를 상기 페이지 버퍼의 센싱노드로 전달하는 단계; 및 상기 센싱노드의 상태에 따라 상기 제 3 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 2 래치를 통해 프로그램 검증을 수행하는 단계를 포함한다.
상기 제 4 프로그램 검증은, 상기 센싱노드를 프리차지하고, 상기 제 4 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 3 래치를 통해 프로그램 검증을 수행하는 단계를 포함한다.
상기 제 5 프로그램 검증은, 상기 제 3 래치의 데이터를 상기 페이지 버퍼의 센싱노드로 전달하는 단계; 및 상기 센싱노드의 상태에 따라 상기 제 5 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 2 래치를 통해 프로그램 검증을 수행하는 단계를 포함한다.
프로그램 검증을 수행할 때, 상기 센싱 노드가 하이 레벨인 경우에만 각각의 프로그램 검증을 수행하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
입력되는 데이터의 상태에 따라 제 1 내지 제 4 문턱전압 분포를 갖도록 메모리 셀을 프로그램하는 단계; 페이지 버퍼의 제 1 내지 제 3 래치의 상태에 따라 제 1 내지 제 4 검증 전압을 이용한 프로그램 검증을 수행하는 단계; 상기 제 4 검증을 위한 제 4 검증전압을 이용하여 상기 제 2 래치를 리셋하는 단계; 및 제 5 검증을 수행하는 단계를 포함한다.
상기 제 2 문턱전압 분포로 프로그램되어야 하는 메모리 셀들의 프로그램 검증을 위하여 상기 제 1 및 제 2 검증을 수행하는 것을 특징으로 한다.
상기 제 3 문턱전압 분포로 프로그램되어야 하는 메모리 셀들의 프로그램 검증을 위하여 상기 제 3 검증을 수행하는 것을 특징으로 한다.
상기 제 4 문턱전압 분포로 프로그램되어야 하는 메모리 셀들의 프로그램 검증을 위하여 상기 제 4 및 제 5 검증을 수행하는 것을 특징으로 한다.
상기 제 1 내지 제 5 검증의 검증전압은 제 1 검증에서 제 5 검증으로 갈수록 커지는 것을 특징으로 한다.
상기 제 4 검증전압을 이용한 제 2 래치를 검증한 결과, 상기 제 4 문턱전압 분포로 프로그램되어야 하는 메모리 셀들에 연결되는 제 2 래치에 데이터가 변경되 는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 동작 방법은 검증전압을 늘려서 세분화된 검증을 수행함으로써 메모리 셀의 문턱전압 분포를 좁게 만들어 플래시 메모리 소자의 프로그램 성능을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 플래시 메모리 셀의 문턱전압 분포도이다.
도 1을 참조하면, 2비트의 데이터를 저장할 수 있는 메모리 셀들은 4 개의 문턱전압 분포로 프로그램된다. 소거된 상태의 0V 전압 이하의 문턱전압에 속하는 제 1 문턱전압 분포(110)에 속하는 메모리 셀들은 [11]의 데이터 상태를 갖는다고 정의된다. 그리고 제 2 문턱전압 분포(120)에 속하는 메모리 셀들은 [01]의 데이터 상태로 정의되고, 제 3 문턱전압 분포(130)에 속하는 메모리 셀들은 [10]의 데이터 상태로 정의된다. 마지막으로 가장 높은 문턱전압을 갖는 제 4 문턱전압 분포(140)에 속하는 메모리 셀들은 [00]의 데이터 상태로 정의된다. 상기 제 1 내지 제 4 문턱전압 분포(110 내지140)가 갖는 데이터의 상태는 다르게 정의될 수 있다.
일반적으로 2 비트의 데이터를 저장할 수 있는 메모리 셀들을 프로그램할 때, 하위 비트의 프로그램을 LSB(Least Significant Bit) 프로그램이라 하고, 상위 비트의 프로그램을 MSB(Most Significant Bit) 프로그램이라 한다.
상기 도 1과 같은 문턱전압 분포를 갖는 메모리 셀들을 포함하는 플래시 메모리 소자는 다음과 같은 구조를 갖는다.
도 2a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 2a를 참조하면, 플래시 메모리 소자(200)는 데이터 저장을 위한 다수의 메모리 셀이 비트라인(BL)과 워드라인(WL)으로 구성되는 메모리 셀 어레이(210)를 포함한과. 그리고 상기 메모리 셀 어레이(210)의 한 쌍의 비트라인에 각각 연결되어 데이터를 프로그램하고, 독출 하는 복수개의 페이지 버퍼 회로를 포함하는 페이지 버퍼부(220)가 연결된다.
또한, 플래시 메모리 소자(200)는 입력 어드레스에 따라 상기 메모리 셀 어레이(210)의 워드라인을 선택하는 X 디코더(240)와, 입력 어드레스에 따라 페이지 버퍼부(220)를 선택하는 Y 디코더(230)를 포함한다.
그리고 프로그램 또는 데이터 독출 동작을 수행하기 위한 전압을 제공하는 전압 제공부(250) 및 상기 메모리 셀 어레이(210)와, 페이지 버퍼부(220)와, X 디코더(240)와, Y 디코더(230)와, 전압 제공부(250)를 제어하는 제어부(260)를 포함한다.
메모리 셀 어레이(210)는 데이터를 저장하는 다수의 메모리 셀들을 포함한다. 페이지 버퍼부(220)는 상기 메모리 셀 어레이(210)를 구성하고 있는 다 수의 비트라인들 중 한 쌍의 비트라인과 연결되어, 선택된 비트라인의 메모리 셀에 대해 프로그램, 검증 및 독출 동작을 수행하는 페이지 버퍼를 복수개 포함한다.
X 디코더(240)는 전압 제공부(250)가 제공하는 동작 전압을 워드라인으로 제공하도록 입력 어드레스에 따라 메모리 셀 어레이(210)의 워드라인을 선택하고, Y 디코더(230)는 입력 어드레스에 따라 페이지 버퍼부(220)의 페이지 버퍼를 선택하여 데이터 입출력 경로와 연결한다.
전압 제공부(250)는 제어부(260)의 제어 신호에 따라 동작에 필요한 전압들을 생성하여 제공하고, 제어부(260)는 플래시 메모리 소자(200)의 동작제어를 위한 제어신호를 출력한다.
도 2b는 도 2a의 페이지 버퍼의 회로도이다.
도 2b를 참조하면, 페이지 버퍼(270)는 비트라인 선택부(271)와, 래치부(272) 및 프리차지부(273)를 포함한다.
비트라인 선택부(271)는 이븐(Even) 비트라인과 오드(Odd) 비트라인들 중 어느 하나를 센싱노드(SO)를 통해 래치부(272)에 연결한다.
프리차지부(273)는 센싱노드(SO)를 프리차지하며, 래치부(272)는 제 1 내지 제 3 래치(L1 내지 L3)를 이용하여, 메모리 셀에 프로그램할 데이터를 임시 저장하였다가 센싱노드(SO)를 통해 메모리 셀로 전달하거나, 메모리 셀로부터 독출 되는 데이터를 임시 저장한다.
비트라인 선택부(271)는 센싱노드(SO)와 비트라인(BL) 사이에 연결되는 제 1 NMOS 트랜지스터(N1)만을 나타내었다. 그리고 래치부(272)는 제 2 내지 제 12 NMOS 트랜지스터(N2 내지 N12)와, 제 1 내지 제 6 인버터(IN1 내지 IN6)를 포함한다. 프리차지부(273)는 PMOS 트랜지스터(P)를 포함한다.
프리차지부(273)의 PMOS 트랜지스터(P)는 전원전압과 센싱노드(SO) 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 제어신호(PRECHSO_N)가 입력된다.
래치부(272)의 제 2 NMOS 트랜지스터(N2)는 센싱노드(SO)와 노드(QA_N) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 1 데이터 전달신호(TRANA)가 입력된다.
제 1 및 제 2 인버터(IN1, IN2)는 제 1 래치(L1)로 구성되어 노드(QA)와 노드(QA_N) 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)는 노드(QA)와 노드(D) 사이에 연결된다. 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 1 리셋 신호(ARST)가 입력된다.
제 4 NMOS 트랜지스터(N4)는 노드(QA_N)와 노드(D) 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 1 세트신호(ASET)가 입력된다.
제 5 NMOS 트랜지스터(N5)는 센싱노드(SO)와 노드(QB_N) 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 제 2 데이터 전달신호(TRANB)가 입력된다.
제 3 및 제 4 인버터(IN3, IN4)는 제 2 래치(L2)로 구성되어 노드(QB)와 노드(QB_N) 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)는 노드(QB)와 노드(D) 사이에 연결된다. 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 2 리셋 신호(BRST)가 입력된다. 또한 제 7 NMOS 트랜지스터(N7)는 노드(QB_N)와 노드(D) 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 2 세트 신호(BSET)가 입력된다.
제 8 NMOS 트랜지스터(N8)는 센싱노드(SO)와 노드(QC) 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 4 데이터 전달 신호의 반전신호(TRANC_N)가 입력된다. 제 9 NMOS 트랜지스터(N9)는 센싱노드(SO)와 노드(QC_N) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 제 4 데이터 전달 신호(TRANC)가 입력된다.
제 5 및 제 6 인버터(IN5, IN6)는 제 3 래치(L3)로 구성되어 노드(QC)와 노드(QC_N) 사이에 연결된다.
제 10 NMOS 트랜지스터(N10)는 노드(QC)와 노드(D) 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 3 리셋 신호(CRST)가 입력된다. 제 11 NMOS 트랜지스터(N11)는 노드(QC_N)와 노드(D) 사이에 연결되고 제 11 NMOS 트랜지스터(N11)의 게이트에는 제 3 세트 신호(CSET)가 입력된다.
그리고 제 12 NMOS 트랜지스터(N12)는 노드(D)와 접지전압 사이에 연결되고, 제 12 NMOS 트랜지스터(12)의 게이트에는 센싱노드(SO)가 연결된다.
상기한 페이지 버퍼(270)를 통해 프로그램을 독출 하는 방법은 다음과 같다.
먼저, 상기 도 1에 나타난 바와 같이, 제 1 내지 제 4 문턱전압 분포(110 내지 140)로 프로그램되는 메모리 셀을 검증하기 위한 검증 전압은 제 1 내지 제 5 검증전압(PV1 내지 PV5)을 이용한다. 또한 도 2b에 도시하지 않았으나, 각각의 노드(QA_N, QB_N, 및 QC_N)는 각각 검증확인을 위한 검증회로가 연결된다.
일반적으로 상기 페이지 버퍼(270)의 제 1 래치(L1)는 제 1 검증 내지 제 프로그램할 데이터를 래치하고, 제 2 래치(L2)는 제 2 검증전압(PV2)과 제 3 검증전압(PV3) 및 제 5 검증전압(PV5)을 이용하여 프로그램 검증을 수행하는데 사용된다. 그리고 제 3 래치(L3)는 제 3 문턱전압 분포(130)와 제 4 문턱전압 분포(140)의 구분과, 제 1 검증전압(PV1)을 이용한 프로그램 검증 동작을 하는데 사용하였다.
본 발명의 실시 예에 따른 검증 방식에서는 제 3 래치(L3)를 제 4 검증전압(PV4)을 이용한 프로그램 검증에도 사용하도록 한다. 기존에 이 방법을 사용하지 못한 이유는 제 3 래치(L3)에서 제 4 검증전압(PV4)을 이용한 검증 동작을 수행하면, 제 3 문턱전압 분포(130)의 메모리 셀들을 검증할 때, 제 4 문턱전압 분포(140)에 속하는 메모리 셀들까지 영향을 주어서 제 4 문턱전압 분포(140)에 속하는 메모리 셀의 프로그램 검증에 오류가 발생했기 때문이다.
따라서 본 발명의 실시 예에서는 다음과 같은 동작 방법을 제시한다.
다음의 표 1은 페이지 버퍼(270)의 각각의 래치들에 프로그램을 수행하기 위한 데이터 세팅과, 첫 번째 프로그램 펄스가 인가된 후에 프로그램을 수행하고 검증을 수행하는 동안의 페이지 버퍼(270)의 각 노드의 상태를 나타낸다.
Figure 112008033839389-PAT00001
표 1 및 도 2b를 참조하면, 프로그램할 데이터의 상태에 따라 각각의 노드는 4개의 케이스 상태로 표시될 수 있다.
프로그램 진행을 위해서 페이지 버퍼(270)의 각각의 노드들은 표 1의 케이스로 표시된 바와 같이 세팅된다. 그리고 첫번째 프로그램 펄스에 의해서 프로그램이 진행된다. 이때 노드(QB_N)의 상태에 따라서 데이터 프로그램이 진행되고, 노드(QA_N)와 노드(QC_N)의 상태에 따라서 검증을 수행할지 여부가 결정된다.
즉, 노드(QB_N)의 상태는 '1000'으로 네가지 상태를 나타낸다. '1'의 값은 제 1 문턱전압 분포(110)의 소거 셀 상태를 나타낸다. 따라서 노드(QB_N)가 '1'상태이면 프로그램이 진행되지 않는다.
그리고 나머지 상태들은 '000'을 나타낸다. 즉 제 2 내지 제 4 문턱전압 분포(120 내지 140)를 갖도록 메모리 셀에 대해서 프로그램이 수행되어야 하는 것을 의미한다.
그리고 노드(QA_N)와 노드(QC_N)의 상태가 '1'인 경우에는 검증이 수행되고, '0'인 상태에서는 검증을 수행하지 않는다.
첫번째 프로그램 펄스에 따라서 노드(QA_N)의 값을 센싱노드(SO)로 전달한 후, 제 1 검증전압(PV1)을 위한 제 1 검증을 한다. 제 1 검증은 제 3 래치(L3)로 결과를 저장한다. 앞서 언급한 바와 같이 노드(QA_N)가 '1'이면 검증이 수행되는 것이고, '0'이면 검증이 수행되지 않는다.
만약 두 번째 케이스로 프로그램되어야 하는 제 1 메모리 셀의 문턱전압이 첫번째 프로그램 펄스에 의해서 제 1 검증전압(PV1)이상으로 프로그램되었다면, 제 3 래치(L3)의 노드(QC_N)는 '1'로 변경된다. 상기 노드( QC _N)에도 검증을 위한 회로가 연결되어 노드( QC _N)가 모두 '1'로 변경된 것을 감지하면 제 1 검증을 생략하 게 할 수 있다.
한편, 세 번째나 네 번째 케이스로 프로그램되어야 하는 제 2 또는 제 3 메모리 셀의 경우에는 노드(QC_A)가 '0'이므로 검증을 수행하지 않고, 제 3 래치(L3)의 노드(QC_N)도 그대로 세팅 상태를 유지한다.
다음으로 제 2 검증전압(PV2)으로 제 2 검증을 수행한다.
제 2 검증도 제 1 래치(L1)의 노드(QC_A)에 의해서 결정되고, 그 결과는 제 2 래치(L2)의 노드(QB_N)로 저장된다. 따라서 두번째 케이스에 속하는 제 1 메모리 셀의 문턱전압이 제 2 검증전압(PV2) 이상으로 변경되었다면, 제 2 래치(L2)의 노드(QB_N)는 다시 '1'으로 변경된다.
다음으로 제 3 검증전압(PV3)으로 제 3 검증을 수행한다.
제 3 검증은 제 3 래치(L3)의 노드(QC_N)에 따라서 프로그램 검증 여부가 결정되고, 결과는 제 2 래치(L2)로 저장된다. 두번째 케이스의 제 1 메모리 셀의 경우에는 노드(QC_N)가 '0'이므로 제 3 검증이 수행되지 않는다.
그러나 세 번째 케이스는 노드(QC_N)가 '1'이므로 프로그램 검증을 수행하게 된다. 이때 세 번째 경우의 제 2 메모리 셀의 문턱전압이 첫번째 프로그램 펄스에 의해서 제 3 검증전압(PV3)보다 높아졌다면 노드(QB_N)은 '1'로 변경된다.
한편 제 3 검증에 이어서 제 4 검증전압(PV4)와 제 5 검증전압(PV5)를 이용한 제 4 및 제 5 검증을 한다. 그러나 본 발명의 실시 예에서는 첫번째 프로그램 펄스로는 메모리 셀들의 문턱전압이 제 4 검증전압(PV4)을 넘지 않은 것으로 가정한다. 따라서 제 4 및 제 5 검증을 하여도 노드의 상태 변경이 없다.
그러나 다음의 두번째 프로그램 펄스에서 메모리 셀들 중 일부가 제 4 검증전압(PV4) 이상의 문턱전압을 갖도록 프로그램 된 경우는 다음과 같이 오류가 발생하지 않도록 한다.
Figure 112008033839389-PAT00002
표 2 및 도 2b를 참조하면, 상기 첫번째 프로그램 펄스에 의해 각각의 노드 상태가 표2와 같은 상태로 두 번째 프로그램 펄스에 프로그램 수행 이후에 검증을 수행한다. 이때 상기 제 1 내지 제 3 검증까지는 동작은 표 1의 설명과 동일하므로 생략한다.
이때 네번째 케이스의 제 3 메모리 셀들이 제 3 검증전압(PV3)이상으로 프로그램되어 있다면 제 3 검증에 의해서 노드(QB_N)가 '1'로 변경되어 있다. 이때 세번째 케이스의 제 2 메모리 셀들가 네번째 케이스의 제 3 메모리 셀들을 구분하는데 어려움이 있다. 따라서 다음의 과정이 수행된다.
제 3 검증을 수행한 후에 이어서 다시 한번 제 4 전압(PV4)를 이용해서 프로그램 검증을 한다. 이때 제 4 검증은 모든 메모리 셀들에 대해서 동일하게 적용되며 제 3 래치(L3)로 결과를 저장한다. 이를 위해서 제 4 검증을 수행하기 전에 센싱노드를 '1'로 프리차지 한다.
이후에 제 4 검증전압(PV4)을 이용해서 검증을 한다. 두번째와 세번째 케이스의 제 1 및 제 2 메모리 셀들은 제 4 검증전압(PV4)보다 높은 문턱전압 값을 갖도록 프로그램될 수 없기 때문에 설명을 생략한다.
네번째 케이스의 제 3 메모리 셀들은 상기 제 4 검증에 의해서 제 4 문턱전압보다 높게 프로그램된 경우 노드(QC_N)를 '1'로 만든다.
그리고 제 4 검증 이후에는 선택된 워드라인에 제 4 검증전압(PV4)을 인가하여 비트라인 전압이 변경된 상태에서 제 2 래치(L2)의 제 2 리셋신호(BRST)을 인가하여 노드(QB_N)를 리셋한다.
상기 리셋을 수행한 결과, 메모리 셀의 문턱전압이 제 4 검증전압(PV4) 이상인 경우에는 노드(QB_N)가 '0'이 된다. 그러나 문턱전압이 제 4 검증전압(PV4) 이하인 경우는 앞서 세팅된 상태가 변경되지 않는다. 따라서 네번째 케이스의 제 3 메모리 셀이 제 4 검증전압(PV4)보다 높게 프로그램되었다면 노드(QB_N)는 '0'으로 변경된다.
그리고 마지막으로 제 5 검증전압(PV5)을 이용한 제 5 검증을 한다. 이때 제 5 검증은 제 3 래치(L3)의 노드(QC_N)에 의해서 검증 여부가 결정되고, 그 결과는 제 2 래치(L2)로 저장된다.
앞서 제 4검증을 수행할 때, 네번째 케이스의 제 4 메모리 셀들에 연결되는 노드(QC_N)는 '1'로 변경되었다. 따라서 제 5 검증은 제 4 메모리 셀들에 대해서만 수행될 수 있다.
상기 제 5 검증을 수행한 결과, 메모리 셀의 문턱전압이 제 5 검증전압(PV5)이상으로 변경되지 않은 경우에는 노드(QB_N)가 '0'을 유지하고 제 5 검증전압(PV5) 이상으로 프로그램되면 노드(QB_N)가 '1'이 된다.
상기의 과정을 거쳐 모든 페이지 버퍼의 노드(QB_N)가 '1'이 되면 선택된 워드라인의 프로그램이 완료된 것으로 판단할 수 있다.
상기와 같이 동작하는 본 발명의 실시 예에 따른 프로그램 방법을 실제의 데이터 상태를 예로 들어 설명하면 다음과 같다.
우선, 제 1 문턱전압 분포(110)에 속하는 소거셀을 제 4 문턱전압 분포(140)에 속하도록 프로그램하는 것으로 가정한다. 즉 [11]의 데이터 상태에서 [00]의 프로그램을 수행하는 것으로 상기 표 1 및 표 2의 제 4 케이스에 속한다. 따라서 프로그램하고자 하는 메모리 셀을 앞서 언급한 바와 같이 제 3 메모리 셀들로 칭한다.
첫번째 프로그램 펄스에 의해서 제 3 메모리 셀들은 문턱전압이 제 4 검증전압(PV4) 이상으로 올라가지 못한다고 가정한다. 이후에 두번째 프로그램 펄스에 의해서 제 3 메모리 셀들의 문턱전압이 제 4 검증전압(PV4) 이상으로 올라간다.
그러면 제 4 검증에 의해서 노드(QB_N)는 '1'로 변경이 된다. 그러나 제 3 메모리 셀들은 제 5 검증전압 이상으로 프로그램해야 한다. 따라서 제 4 검증전압(PV4)를 이용해서 노드(QB_N)를 리셋한 후에 다시 제 5 검증을 수행한다.
이와 같은 동작에 의해서 네 번째 케이스로 프로그램해야 하는 제 3 메모리 셀에 대해서 제 4 검증전압과 제 5 검증전압을 이용한 더블 검증이 가능하다. 따라서 검증전압 레벨이 5개로 많아지게 되면 그만큼 메모리 셀들의 프로그램 이후의 문턱전압 분포를 좁게 조절할 수 있게 한다. 상기 문턱전압 분포의 폭을 좁게 하는 것은 더블 검증 방법을 비롯하여 다양한 알고리즘을 적용해서 실행할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 플래시 메모리 셀의 문턱전압 분포도이다.
도 2a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 2b는 도 2a의 페이지 버퍼의 회로도이다.
*도면의 주요 부분의 간단한 설명*
200 : 플래시 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 : Y 디코더
240 : X 디코더 250 : 전압 제공부
260 : 제어부

Claims (14)

  1. 제 1 프로그램 전압을 이용한 프로그램을 수행하는 단계;
    상기 메모리 셀과 연결되는 페이지 버퍼의 제 1 래치의 데이터 상태에 따라, 제 1 검증전압을 이용한 제 1 프로그램 검증을 제 3 래치를 이용해서 수행하고, 상기 제 1 래치의 데이터 상태에 따라 상기 제 1 검증전압보다 높은 제 2 검증전압을 이용한 제 2 프로그램 검증을 상기 페이지 버퍼의 제 2 래치를 이용하여 차례로 수행하는 단계;
    상기 페이지 버퍼의 제 3 래치의 데이터 상태에 따라, 상기 제 2 검증전압보다 높은 제 3 검증전압을 이용한 제 3 프로그램 검증과, 상기 제 3 검증전압보다 높은 제 4 검증전압을 이용한 제 4 프로그램 검증을 상기 제 2 래치를 이용하여 차례로 수행하는 단계;
    상기 제 4 검증전압을 이용하여 상기 제 2 래치를 리셋 하는 단계; 및
    상기 제 3 래치의 데이터 상태에 따라 상기 제 4 검증전압보다 높은 제 5 검증전압을 이용한 제 5 프로그램 검증을 상기 제 2 래치를 이용하여 수행하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  2. 제 1항에 있어서,
    상기 제 1 내지 제 5 프로그램 검증 동작들 중 어느 하나도 패스하지 못한 경우, 상기 제 1 프로그램 전압보다 높은 제 2 프로그램 전압을 이용한 프로그램을 수행하는 단계; 및
    상기 제 1 내지 제 5 프로그램 검증을 다시 수행하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  3. 제 1항에 있어서,
    상기 제 1 프로그램 검증은,
    상기 제 1 래치의 데이터를 상기 페이지 버퍼의 센싱노드로 전달하는 단계; 및
    상기 센싱노드의 상태에 따라 상기 제 1 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 3 래치를 통해 프로그램 검증을 수행하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  4. 제 1항에 있어서,
    상기 제 2 프로그램 검증은,
    상기 제 1 래치의 데이터를 상기 페이지 버퍼의 센싱노드로 전달하는 단계; 및
    상기 센싱노드의 상태에 따라 상기 제 2 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 2 래치를 통해 프로그램 검증을 수행하는 단계;
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  5. 제 1항에 있어서,
    상기 제 3 프로그램 검증은,
    상기 제 3 래치의 데이터를 상기 페이지 버퍼의 센싱노드로 전달하는 단계; 및
    상기 센싱노드의 상태에 따라 상기 제 3 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 2 래치를 통해 프로그램 검증을 수행하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  6. 제 1항에 있어서,
    상기 제 4 프로그램 검증은,
    상기 센싱노드를 프리차지하고,
    상기 제 4 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 3 래치를 통해 프로그램 검증을 수행하는 단계;
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  7. 제 1항에 있어서,
    상기 제 5 프로그램 검증은,
    상기 제 3 래치의 데이터를 상기 페이지 버퍼의 센싱노드로 전달하는 단계; 및
    상기 센싱노드의 상태에 따라 상기 제 5 검증전압을 이용한 프로그램 검증을 수행하되, 상기 제 2 래치를 통해 프로그램 검증을 수행하는 단계
    를 포함하는 플래시 메모리 소자의 동작 방법.
  8. 제 1항에 있어서,
    프로그램 검증을 수행할 때, 상기 센싱 노드가 하이 레벨인 경우에만 각각의 프로그램 검증을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  9. 입력되는 데이터의 상태에 따라 제 1 내지 제 4 문턱전압 분포를 갖도록 메모리 셀을 프로그램하는 단계;
    페이지 버퍼의 제 1 내지 제 3 래치의 상태에 따라 제 1 내지 제 4 검증 전압을 이용한 프로그램 검증을 수행하는 단계;
    상기 제 4 검증을 위한 제 4 검증전압을 이용하여 상기 제 2 래치를 리셋하는 단계; 및
    제 5 검증을 수행하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  10. 제 9항에 있어서,
    상기 제 2 문턱전압 분포로 프로그램되어야 하는 메모리 셀들의 프로그램 검증을 위하여 상기 제 1 및 제 2 검증을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  11. 제 9항에 있어서,
    상기 제 3 문턱전압 분포로 프로그램되어야 하는 메모리 셀들의 프로그램 검증을 위하여 상기 제 3 검증을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  12. 제 9항에 있어서,
    상기 제 4 문턱전압 분포로 프로그램되어야 하는 메모리 셀들의 프로그램 검증을 위하여 상기 제 4 및 제 5 검증을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  13. 제 9항에 있어서,
    상기 제 1 내지 제 5 검증의 검증전압은 제 1 검증에서 제 5 검증으로 갈수록 커지는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  14. 제 9항에 있어서,
    상기 제 4 검증전압을 이용한 제 2 래치를 검증한 결과,
    상기 제 4 문턱전압 분포로 프로그램되어야 하는 메모리 셀들에 연결되는 제 2 래치에 데이터가 변경되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
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