KR100908541B1

KR100908541B1 - 불휘발성 메모리 소자의 카피백 프로그램 방법

Info

Publication number: KR100908541B1
Application number: KR1020070136302A
Authority: KR
Inventors: 박원선
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-12-24
Filing date: 2007-12-24
Publication date: 2009-07-20
Also published as: KR20090068617A

Abstract

본 발명은 불휘발성 메모리 소자의 카피백 프로그램 방법에 관한 것으로, 제 1 페이지의 데이터를 독출하는 데이터 독출 단계; 불량 컬럼 어드레스 및 사용하지 않는 컬럼 어드레스를 검출하기 위해 컬럼 어드레스를 순차적으로 스캔하면서 상기 독출된 데이터를 출력하는 단계; 상기 독출된 데이터의 오류 정정을 수행하는 단계; 및 제 2 페이지에 상기 오류 정정된 데이터를 프로그램하는 프로그램 단계를 포함한다.

카피백, 멀티 레벨 셀, 컬럼 스캔

Description

불휘발성 메모리 소자의 카피백 프로그램 방법{Method of copyback programming a non volatile memory device}

본 발명은 불휘발성 메모리소자의 카피백 프로그램에 관한 것으로, 특히 멀티 레벨 셀을 포함하는 불휘발성 메모리 소자의 카피백 시간을 단축할 수 있는 불휘발성 메모리 소자의 카피백 프로그램 방법에 관한 것이다.

반도체 메모리 장치는 데이터를 저장해 두고, 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸되는 소위 휘발성 메모리(volatile memory)이다. RAM에는 DRAM(Dynamic RAM)과 SRAM(Static RAM) 등이 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(non volatile memory)이다. ROM에는PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등이 있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.

플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 그리고 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있고, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.

한편, 낸드 플래시 메모리 장치는 페이지 카피백 동작(page copy-back operation)을 지원한다. 페이지 카피백 동작이란, 외부로 데이터를 출력하지 않고 한 페이지(또는 소스 페이지)에 저장된 데이터를 다른 페이지(또는 목표 페이지)로 옮기는 것을 말한다. 예를 들면, 플래시 메모리 장치에 데이터를 기입하는 도중 배드 블록(Bad Block)이 발생하게 되면, 해당 블록을 배드 블록으로 마킹하여 사용하지 않게 된다. 그리고 이전까지 성공적으로 저장되었던 데이터들을 읽어와서 다른 블록에 저장하게 된다. 이 때, 낸드 플래시 메모리 장치에서 지원하는 페이지 카피백 동작을 수행하게 되면, 데이터의 이동에 걸리는 시간이 훨씬 줄어들게 된다.

일반적인 카피백 프로그램은 다음과 같이 진행된다.

먼저 카피백 프로그램이 시작되면, 선택된 페이지로부터 데이터를 독출 하여 페이지 버퍼의 래치에 저장한다. 이때 페이지 버퍼의 래치는 프로그램을 위한 래치가 아닌 임시 래치이다.

그리고 프로그램 수행을 위한 메인 래치를 리셋한 후, 컬럼 스캔을 수행하는데 첫 번째 컬럼부터 마지막 컬럼까지 정상적인 페이지 버퍼와 페일이 난 페이지지 버퍼에 특정한 데이터를 써 넣는다.

그리고 마지막으로 임시 래치에 저장되어 있는 데이터를 메인 래치로 전달한 후, 프로그램을 수행한다. 이때의 프로그램 페이지는 처음에 데이터를 독출 하던 페이지가 아닌 다른 메모리 블록의 페이지이다.

여기서 메인 래치를 리셋한 후, 컬럼 스캔을 수행하고 특정 데이터를 정상적인 페이지 버퍼와 페일난 페이지 버퍼에 써 넣는 이유는 임시 래치에 데이터가 메인 래치로 전달되는 과정에서 정상적인 페이지버퍼와 페일난 페이지 버퍼가 다른 데이터를 가지도록 하기 위함이다.

상기 페일난 페이지 버퍼는 해당 페이지 버퍼에 연결된 비트라인을 구성하고 있는 셀 스트링의 메모리 셀들 중 어느 하나라도 페일이 발생된 경우이며, 이러한 경우 플래시 메모리 소자는 별도의 리던던시 메모리 셀들을 이용하여 컬럼을 리페어 한다. 따라서 페일난 페이지 버퍼와 연결되는 비트라인을 대신하는 리던던시 비트라인과 리던던시 페이지버퍼가 별도로 존재한다.

상술한 카피백 프로그램 동작은 일반적인 프로그램 동작과 달리 페이지로부터 데이터를 임시 래치로 독출하고, 메인 래치를 리셋한 후, 컬럼 스캔을 수행하고, 임시래치의 데이터를 메인 래치의 데이터로 전달하는 과정이 부수적으로 더 필 요하다. 즉 카피백 프로그램 동작은 일반 프로그램 동작에 비해 외부에서 데이터가 입력되는 동작이 없다는 점이 있으나, 대신에 컬럼 스캔을 위한 시간이 필요하다.

따라서 카피백 프로그램과 일반 프로그램은 동작 시간에 크게 차이가 없게 된다. 그러나 상기의 카피백 프로그램은 싱글 레벨 셀(Single Level Cell)을 포함한 플래시 메모리 소자의 경우를 설명한 것으로 멀티 레벨 셀(Multi Level Cell)을 포함하는 플래시 메모리소자의 경우는 다르게 동작을 수행한다.

멀티 레벨 셀을 포함하는 플래시 메모리 소자는 페이지에서 데이터를 독출할 때, 에러율이 싱글 레벨 셀에 비하여 크기 때문에 일단 독출된 데이터를 외부로 출력하여 에러 보정을 하고 다시 이를 페이지 버퍼로 저장한 후 프로그램을 수행하는 과정이 필요하다.

따라서 멀티 레벨 셀을 포함하는 플래시 메모리 소자의 카피백 프로그램은 데이터 독출, 컬럼 스캔, 데이터 출력, 에러 정정, 데이터 입력, 프로그램의 과정이 필요한 것으로 컬럼 스캔 시간이외에 데이터 출력과 입력 시간이 더 들게 되어 일반 프로그램에 비해 많은 프로그램 시간이 필요하게 된다. 이는 플래시 메모리 소자의 동작 시간을 늘리므로 성능이 저하되는 원인이 된다. 또한 페일이 된 메모리 셀에 연결되어 사용하지 않는 페이지 버퍼나, 리던던시 메모리 셀에 연결되어 있으나 리페어 되지 않아 사용하지 않는 페이지 버퍼가 카피백 프로그램의 진행을 중단시키지 않도록 세팅하는 과정이 별도로 필요하며 이러한 과정은 복잡한 알고리즘을 요구하게 된다.

따라서 본 발명이 이루고자 하는 기술적 과제는 멀티 레벨 셀을 포함하는 불휘발성 메모리 소자의 카피백 프로그램 동작에서 컬럼 스캔 하는 과정과 데이터 출력을 동시에 수행하도록 하는 불휘발성 메모리 소자의 카피백 프로그램 방법을 제공하는데 있다.

본 발명의 특징에 따른 불휘발성 메모리 소자의 카피백 프로그램 방법에 있어서,

제 1 페이지의 데이터를 독출하는 데이터 독출 단계; 불량 컬럼 어드레스 및 사용하지 않는 컬럼 어드레스를 검출하기 위해 컬럼 어드레스를 순차적으로 스캔하면서 상기 독출된 데이터를 출력하는 단계; 상기 독출된 데이터의 오류 정정을 수행하는 단계; 및 제 2 페이지에 상기 오류 정정된 데이터를 프로그램하는 프로그램 단계를 포함한다.

상기 데이터 독출 단계는, 상기 제 1 페이지의 데이터를 페이지 버퍼의 제 2 래치로 독출하는 단계; 상기 제 2 래치에 독출된 데이터를 상기 페이지 버퍼의 제 1 래치로 전송하는 단계; 및 상기 페이지 버퍼의 제 3 래치로 제 1 논리 레벨 데이터를 저장하는 단계를 포함한다.

상기 제 1 래치는 데이터 입력을 받고, 제 2 래치는 프로그램 검증을 수행하는 것을 특징으로 한다.

상기 데이터 출력 스캔 단계는, 컬럼 순서대로 페이지 버퍼의 제 1 래치의 데이터를 외부로 출력하는 단계; 정상적인 메모리 셀에 연결되는 제 1 페이지 버퍼의 제 1 래치에 제 2 논리 레벨 데이터로 설정하는 단계; 상기 제 1 페이지 버퍼를 제외한 페일난 메모리 셀에 연결되는 제 2 페이지 버퍼와 사용하지 않는 리던던시 메모리 셀에 연결되는 제 3 페이지 버퍼의 제 1 래치를 제 1 논리 레벨 데이터로 설정하는 단계; 및 상기 제 1 래치의 데이터를 상기 제 2 래치로 전송하고, 상기 제 1 래치의 데이터를 상기 제 3 래치로 반전하여 전송하는 단계를 포함하는 것을 특징으로 한다.

상기 제 1 내지 제 3 페이지 버퍼는 상기 컬럼 어드레스가 리페어 어드레스인지 여부를 판단하여 결정하는 것을 특징으로 한다.

상기 프로그램 단계는, 상기 제 3 래치의 데이터를 상기 제 1 래치로 전송하고, 연속하여 상기 제 2 래치의 데이터를 상기 제 1 래치로 전송하고 프로그램을 수행하는 것을 특징으로 한다.

본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 카피백 프로그램 방법은,

제 1 페이지의 데이터를 독출하는 데이터 독출 단계; 불량 컬럼 어드레스 및 사용하지 않는 컬럼 어드레스를 검출하기 위해 컬럼 어드레스를 순차적으로 스캔하면서 상기 독출된 데이터를 출력하는 단계; 및 제 2 페이지에 상기 출력된 데이터를 프로그램하는 프로그램 단계를 포함한다.

상기 데이터 독출 단계는, 상기 제 1 페이지의 데이터를 페이지 버퍼의 제 2 래치로 독출하는 단계;

상기 제 2 래치에 독출된 데이터를 상기 페이지 버퍼의 제 1 래치로 전송하는 단계; 및 상기 페이지 버퍼의 제 3 래치로 제 1 논리 레벨 데이터를 저장하는 단계를 포함한다.

상기 출력된 데이터를 오류 정정하여 상기 제 2 페이지에 프로그램하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 또 다른 특징에 따른 불휘발성 메모리 소자의 카피백 프로그램 방법은,

멀티 레벨 셀을 포함하는 불휘발성 메모리 소자의 카피백 프로그램 방법에 있어서, 카피백 페이지의 데이터를 페이지 버퍼로 독출하는 데이터 독출단계; 컬럼 어드레스의 순서대로 페이지 버퍼의 제 1 래치의 데이터를 외부로 출력하는 단계; 메모리 셀들 중 정상적인 메모리 셀에 연결되는 제 1 페이지 버퍼의 제 1 래치에 제 2 논리 레벨 데이터로 설정하는 단계; 상기 제 1 페이지 버퍼를 제외한 페일난 메모리 셀 또는 사용하지 않는 리던던시 메모리 셀에 연결되는 제 2 페이지 버퍼의 제 1 래치를 제 1 논리 레벨 데이터로 설정하는 단계; 상기 제 1 래치의 데이터를 상기 제 2 래치로 전송하고, 상기 제 1 래치의 데이터를 상기 제 3 래치로 반전하여 전송하는 단계; 및 상기 페이지 버퍼에 저장된 데이터를 상기 카피백 페이지 이외의 다른 페이지로 프로그램하는 단계를 포함한다.

상기 데이터 독출 단계는, 상기 카피백 페이지의 데이터를 페이지 버퍼의 제 2 래치로 독출하는 단계; 상기 제 2 래치에 독출된 데이터를 상기 페이지 버퍼의 제 1 래치로 전송하는 단계; 및 상기 페이지 버퍼의 제 3 래치로 제 1 논리 레벨 데이터를 저장하는 단계를 포함한다.

상기 제 1 또는 제 2 페이지 버퍼는 상기 컬럼 어드레스가 리페어 어드레스인지 여부를 판단하여 결정하는 것을 특징으로 한다.

상기 컬럼 어드레스의 순서대로 출력된 데이터는 오류 정정을 수행하는 것을 특징으로 한다.

상기 오류 정정된 데이터를 상기 제 1 페이지 버퍼에 입력하여 프로그램하는 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 카피백 프로그램 방법은 컬럼 스캔과 데이터 출력과정을 동일하게 수행할 수 있는 과정을 제공하여 카피백 시간을 단축시킴으로써 전체적인 성능을 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.

도 1a를 참조하면, 플래시 메모리 소자(100)는 메모리 셀 어레이(110)와, 페이지 버퍼부(120)와, Y 디코더(130)와, 입출력 제어부(140)와, X 디코더(150) 및 제어부(160)를 포함한다.

메모리 셀 어레이(110)는 데이터 저장을 위한 멀티 레벨 메모리 셀들이 워드라인(WL)과 비트라인(BL)으로 연결되는데, 데이터의 저장을 위한 메인 셀부(111)와, 상기 메인 셀부(111)에 페일난 메모리 셀을 포함하는 컬럼 라인에 대체하여 동 작하기 위한 리던던시 셀들을 포함하는 리던던시 셀부(112)를 포함한다.

페이지 버퍼부(120)는 메모리 셀 어레이(110)의 비트라인 쌍에 연결되는 페이지 버퍼들로 구성되는데, 본 발명의 실시 예에서는 메인 셀부(111)의 정상적인 메모리 셀에 연결되는 페이지 버퍼와 리던던시 셀부(1120에서 사용되고 있는 리던던시 셀에 연결되는 페이지 버퍼를 모두 정상적으로 동작하는 제 1 페이지 버퍼(121)로 하고, 페일이 발생된 메모리 셀을 포함하는 비트라인에 연결되는 제 2 페이지 버퍼(122) 및 상기 리던던시 메모리 셀에 연결되어 있기는 하나, 실제로 리던던시 되어 사용되고 있지 않는 제 3 페이지 버퍼(123)를 대표적으로 도시하였다.

Y 디코더(130)는 제어부(160)의 제어신호에 의해 상기 페이지 버퍼부(120)와 입출력 제어부(140)간의 데이터 입출력 경로를 제공하고, 입출력 제어부(140)는 Y 디코더(130)가 제공하는 데이터 입출력 경로를 통해 외부로부터 입력되는 데이터를 입출력 시킨다. X 디코더(150)는 제어부(160)의 제어신호에 의해 메모리 셀 어레이(110)의 워드라인을 선택한다.

또한 제어부(160)는 상기 메모리 셀 어레이(110)와 페이지 버퍼부(120)와 Y 디코더(130)와 입출력 제어부(140) 및 X 디코더(150)를 제어한다. 그리고 제어부(160)에는 페이지 버퍼부(120)에 저장된 데이터를 입출력 제어부(140)를 통해 외부로 출력하기 위한 데이터 출력 신호(PASS)를 생성하는 출력 신호 생성기(161)를 포함한다. 상기 출력 신호 생성기(161)는 카피백 독출 완료 신호(CPBCK_READOK)가 하이 레벨로 입력되는 동안 독출 제어신호(RE#)에 따라 페이지 버퍼부(120)에 저장된 데이터를 외부로 출력하도록 하는 데이터 출력 신호(PASS)를 생성한다.

본 발명의 실시 예에 따른 상기 페이지 버퍼는 멀티 레벨 셀의 프로그램 및 독출을 위해 3개의 래치를 가지는데 자세한 회로는 다음과 같다.

도 1b는 도 1a의 페이지 버퍼의 회로도이다.

도 1b를 참조하면, 페이지 버퍼는 비트라인 선택부(124)와, 프리차지부(125)와, 래치부(126) 및 데이터 입력부(127)를 포함한다.

비트라인 선택부(124)는 이븐(Even) 비트라인과 오드(Odd) 비트라인 쌍 중에서 하나의 비트라인을 선택하고, 프리차지부(125)는 센싱 노드(SO)를 프리차지한다.

래치부(126)는 메모리 셀에 프로그램할 데이터를 래치하고 센싱노드(SO)를 통해 비트라인으로 전송하거나, 메모리 셀에 프로그램된 데이터를 센싱노드(SO)를 통해 독출하여 저장한다.

데이터 입력부(127)는 메모리 셀에 프로그램할 데이터를 래치부(126)에 저장한다.

상기 비트라인 선택부(124)는 제 1 NMOS 트랜지스터(N1)를 포함하고, 프리차지부(125)는 제 1 PMOS 트랜지스터(P1)를 포함한다. 래치부(126)는 제 2 내지 제 14 NMOS 트랜지스터(N2 내지 N14)와 제 1 내지 제 7 인버터(IN1 내지 IN7)를 포함한다. 그리고 데이터 입력부(127)는 제 15 및 제 16 NMOS 트랜지스터(N15, N16)를 포함한다.

도 1b의 비트라인 선택부는 이븐 비트라인(BLe)과 연결되는 일부만을 도시하였다. 제 1 NMOS 트랜지스터(N1)는 이븐 비트라인(BLe)과 센싱노드(SO) 사이에 연 결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 비트라인 선택신호(BSL)가 입력된다.

프리차지부(125)의 제 1 PMOS 트랜지스터(P1)는 전원전압 노드와 센싱노드(SO) 사이에 연결되고, 제 1 PMOS 트랜지스터(P1)의 게이트에는 프리차지 제어신호(PRECH_N)가 입력된다.

래치부(126)의 제 2 NMOS 트랜지스터(N2)는 센싱노드(SO)와 노드(K1) 사이에 연결되고 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 1 프로그램 신호(LATCH1_PROG)가 입력된다.

제 1 인버터(IN1)는 노드(K1)와 노드(LATCH1) 사이에 연결되고, 노드(LATCH1)의 전압 레벨을 반전하여 노드(K1)로 출력한다. 제 2 및 제 3 인버터(IN2, IN3)는 래치회로로 제 1 래치(L1)를 구성하고, 제 1 래치(L1)는 노드(LATCH1)와 노드(LATCH1_N) 사이에 연결된다.

제 3 NMOS 트랜지스터(N3)는 노드(LATCH1)와 노드(K2) 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 1 리셋 신호(LATCH1_RST)가 입력된다. 제 4 NMOS 트랜지스터(N4)는 노드(LATCH1_N)와 노드(K2) 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 1 세트신호(LATCH1_SET)가 입력된다.

제 5 NMOS 트랜지스터(N5)는 노드(K2)와 접지노드 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트는 센싱노드(SO)가 연결된다. 그리고 제 6 NMOS 트랜지스터(N6)는 노드(K1)와 데이터 출력 노드(DO) 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 데이터 출력신호(PASS)가 입력된다.

제 7 NMOS 트랜지스터(N7)는 센싱노드(SO)와 노드(LATCH2_N) 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 2 프로그램 신호(LATCH2_PROG)가 입력된다. 제 4 및 제 5 인버터(IN4, IN5)는 래치회로로 제 2 래치(L2)를 구성하고 제 2 래치(L2)는 노드(LATCH2)와 노드(LATCH2_N)사이에 연결된다.

제 8 NMOS 트랜지스터(N8)는 전원전압을 노드(LATCH2)의 전압 레벨에 따라 검증신호(VER_N)로서 출력한다. 제 9 NMOS 트랜지스터(N9)는 노드(LATCH2)와 노드(K3) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 제 2 리셋신호(LATCH2_RST)가 입력된다.

제 10 NMOS 트랜지스터(N10)는 노드(LATCH2_N)와 노드(K3) 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 2 세트신호(LATCH2_SET)가 입력된다.

제 11 NMOS 트랜지스터(N11)는 센싱노드(SO)와 노드(LATCH3_N) 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)의 게이트에는 제 3 프로그램 신호(LATCH3_PROG)가 입력된다.

제 6 및 제 7 인버터(IN6, IN7)는 래치회로로 제 3 래치(L3)를 구성하고, 제 3 래치(L3)는 노드(LATCH3)와 노드(LATCH3_N) 사이에 연결된다. 그리고 제 12 NMOS 트랜지스터(N12)는 노드(LATCH3)와 노드(K3) 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)의 게이트에는 제 3 리셋 신호(LATCH3_RST)가 입력된다.

제 13 NMOS 트랜지스터(N13)는 노드(LATCH3_N)와 노드(K3) 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)의 게이트에는 제 3 세트신호(LATCH3_SET)가 입력된다. 그리고 제 14 NMOS 트랜지스터(N14)는 노드(K3)와 접지노드 사이에 연결되고 제 14 NMOS 트랜지스터(N14)의 게이트는 센싱노드(SO)에 연결된다.

데이터 입력부(127)의 제 15 NMOS 트랜지스터(N15)는 노드(LATCH1)와 접지노드 사이에 연결되고, 제 15 NMOS 트랜지스터(N15)의 게이트에는 제 1 데이터 입력신호(LOAD)가 입력된다. 그리고 제 16 NMOS 트랜지스터(N16)는 노드(LATCH1_N)와 접지노드 사이에 연결되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 제 2 데이터 입력신호(LOAD_N)가 입력된다. 상기 제 1 데이터 입력신호(LOAD)와 제 2 데이터 입력신호(LOAD_N)는 서로 반전 관계이다. 상기 페이지 버퍼 회로에서 데이터를 출력할 때는 데이터 출력 신호(PASS)에 의해 제 6 NMOS 트랜지스터(N6)가 턴 온 되도록 하고, 데이터 입력 동작에서는 제 6 NMOS 트랜지스터(N6)를 턴오프 시킨 후 데이터 입력부(127)의 제 1 및 제 2 데이터 입력신호(LOAD, LOAD_N)를 인가함으로써 제 1 래치(L1)로 데이터를 입력한다.

상기와 같이 구성되는 페이지 버퍼는 제 1 내지 제 3 래치(L1 내지 L3)를 포함하며, 제 1 래치(L1)는 프로그램할 데이터를 입력받거나, 독출된 데이터를 출력할 수 있고, 제 2 래치(L2)는 프로그램 검증 신호를 출력한다.

상기한 페이지 버퍼 회로를 통해 카피백 프로그램을 진행하는 과정은 다음과 같다. 앞서 언급한 바와 같이 다음의 설명에서 제 1 페이지 버퍼(121)는 정상적인 메모리 셀과 연결되고, 제 2 페이지 버퍼(122)는 페일난 메모리 셀과 연결되며, 제 3 페이지(123)는 제 2 페이지 버퍼(122)와 연결되는 페일난 메모리 셀의 리페어 메모리 셀에 연결된다.

도 1c는 도 1a의 출력신호 생성기를 나타낸 블록도이다.

도 1c를 참조하면, 출력신호 생성기(161)는 패스 신호 생성기(162)를 포함한다.

상기 패스신호 생성기(162)가 카피백 독출 완료 신호(CPBCK_READOK)가 하이 레벨로 입력되는 동안 독출 제어신호(RE#)에 따라 페이지 버퍼부(120)에 저장된 데이터를 외부로 출력하도록 하는 데이터 출력 신호(PASS)를 생성한다.

도 2a는 본 발명의 실시 예에 따른 카피백 프로그램 방법의 동작 순서도이다.

도 2a를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자(100)는 카피백 프로그램 명령을 입력받고(S210), 설정된 카피백 데이터를 페이지 버퍼 회로로 독출한다(S230).

그리고 컬럼 단위로 스캔을 수행하여 페일난 페이지 버퍼 회로를 찾아내어 해당 페이지 버퍼가 프로그램시 패스가 될 수 있게 세팅하는 동시에 독출된 데이터를 외부로 출력한다. 출력된 데이터는 오류 정정을 한 후, 다시 입력된다(S250). 그리고 단계S250에서 저장된 데이터를 다른 어드레스의 페이지로 저장한다(S270).

상기의 카피백 프로그램 동작을 좀 더 자세히 설명하면 다음과 같다.

도 2b는 도 2a의 카피백 데이터 독출 단계의 상세한 동작 순서도이다.

먼저 제 1 내지 제 3 페이지 버퍼(121 내지 123)의 각각의 노드의 상태는 임의의 데이터 상태를 갖도록 초기화 되어 있는 상태이다. 즉, 제 1 페이지 버퍼(121)의 제 1 내지 제 3 래치(L1 내지 L3)의 노드들(LATCH1_N 내지 LATCH3_N; 이하 LATCH11_N, LATCH12_N, 및 LATCH13_N 라 표시함)과 제 2 페이지 버퍼(122)의 제 1 내지 제 3 래치(L1 내지 L3)의 노드들(LATCH1_N 내지 LATCH3_N; 이하 LATCH21_N, LATCH22_N 및 LATCH23_N이라 함) 및 제 3 페이지 버퍼(123)의 제 1 내지 제 3 래치(L1 내지 L3)의 노드들(LATCH1_N 내지 LATCH3_N; 이하 LATCH31_N, LATCH32_N 및 LATCH33_N이라 함)의 데이터 상태를 모두 임의의 데이터 상태인 'X' 상태이다.

도 2b를 참조하면, 카피백 데이터 독출 동작을 위해 먼저 입력 어드레스에 따라 선택된 페이지의 데이터들을 페이지 버퍼 회로의 제 2 래치(L2)의 노드(LATCH2_N)로 독출해오고, 제 2 래치(L2)의 노드(LATCH2_N)의 데이터를 제 1 래치(L1)의 노드(LATCH1_N)로 전송한다(S233).

상기 단계 S231의 동작은 프리차지 제어신호(PRECH_N)를 로우 레벨로 인가하여 제 1 PMOS 트랜지스터(P1)를 턴 온 시켜 센싱노드(SO)를 프리차지한다. 그리고 비트라인 선택신호(BSL)를 제 1 전압(V1)레벨로 인가하여 제 1 NMOS 트랜지스터(N1)를 턴 온 시킴으로서, 비트라인을 센싱노드(SO)에 프리차지된 전압을 이용하여 프리차지한다.

이후에 비트라인 선택신호(BSL)를 로우 레벨로 변경하여 제 1 NMOS 트랜지스터(N1)를 턴오프 시키고, 메모리 셀 어레이(110)에서 워드라인에 동작 전압을 인가한 후 독출 감정(Evaluation)을 진행한다. 이때 워드라인에 인가되는 동작 전압은 카피백 하기위한 페이지의 워드라인에는 독출전압을 인가하고, 나머지 워드라인들에는 패스전압을 인가한다.

독출 감정 이후에는, 프리차지부(125)를 통해 센싱노드(SO)를 하이 레벨로 프리차지하고, 비트라인 선택신호(BSL)를 제 2 전압(V2) 레벨로 인가하여 메모리 셀의 데이터 상태에 따라 센싱노드(SO)의 전압 레벨을 변경시킨다. 만약 메모리 셀이 프로그램되어 있다면, 센싱노드(SO)는 하이 레벨을 유지하고, 메모리 셀이 프로그램되어 있지 않다면 센싱노드(SO)는 로우 레벨로 변경된다.

그리고 제 2 래치(L2)의 제 2 세트신호(LATCH2_SET)를 하이 레벨로 인가하여 메모리 셀의 데이터를 제 2 래치(L2)의 노드(LATCH2_N)로 저장한다.

상기 독출 동작에 의해 제 1 페이지 버퍼(121)의 제 2 래치(L2)의 노드(LATCH12_N)는 메모리 셀에 저장된 데이터가 저장되고, 제 2 페이지 버퍼(122)의 제 2 래치(L2)의 노드(LATCH22_N)는 '1'데이터 상태를 유지한다.

그리고 리던던시부(112)의 사용하지 않는 제 3 페이지 버퍼(123)의 제 2 래치(L2)의 노드(LATCH32_N)로 독출된 데이터는 카피백 프로그램 동작에 관련 없는 데이터이므로 임의의 'X' 데이터 상태로 유지된다.

상기 제 2 페이지 버퍼(122)는 페일된 메모리 셀에 연결되는 페이지 버퍼이므로 사용하지 않는 페이지 버퍼이다. 플래시 메모리 소자(100)에서 사용하지 않는 페이지 버퍼는 쓰기 동작에서 항상 프로그램 금지가 되도록 설정되어 있기 때문에 '1' 데이터 상태를 가진다.

그리고 단계 S233 에 의해 제 1 래치(L1)의 노드(LATCH11_N, LATCH21_N 및 LATCH31_N)들도 제 2 래치(L2)의 노드(LATCH12_N, LATCH22_N 및 LATCH32_N)들과 같은 상태가 된다. 그밖의 노드들은 임의의 X 데이터 상태이다.

그리고 마지막으로 제 3 래치(L3)의 노드(LATCH13_N, LATCH23_N, 및 LATCH33_N)들을 '1'데이터 상태로 세팅한다(S235). 이때는 제 3 리셋신 호(LATCH3_RST)를 이용한다.

제 3 래치(L3)를 세팅한 후에는 제어부(160)는 카피백 독출 완료 신호(CPBCK_READOK)를 하이 레벨로 출력 신호 생성기(161)로 입력한다(S237).

이상으로 카피백 데이터 독출이 완료되면 각각의 래치는 다음의 표 1과 같은 상태이며, 다음으로 컬럼 단위로 데이터를 스캔하고, 외부로 입출력하는 과정(도 2a의 단계 S250)이 수행된다.

도 2c는 도 2a의 데이터 스캔 및 입출력 단계의 상세한 동작 순서도이다.

도 2c를 참조하면, 데이터 스캔을 위해 먼저 컬럼 어드레스 '0'번부터 마지막까지 Y 디코더(130)와 입출력 제어부(140)를 통해 데이터가 외부로 출력된다(S251). 이를 위해 독출 제어신호(RE#)를 로우 레벨로 인가하여 출력 신호 생성기(161)가 데이터 출력 신호(PASS)를 하이 레벨로 생성하도록 하고 이에 따라 페이지 버퍼회로의 제 6 NMOS 트랜지스터(N6)가 턴 온 됨으로써 제 1 래치(L1)의 노드(LATCH1_N)의 데이터가 외부로 출력된다.

그리고 제어부(160)는 독출 제어신호(RE#)를 하이 레벨로 인가함으로써(S253) 출력 신호 생성기(161)는 데이터 출력 신호(PASS)를 로우 레벨로 생성하도록 한다. 이에 따라 페이지 버퍼 회로의 제 6 NMOS 트랜지스터(N6)는 턴오프 된다.

그리고 제어부(161)는 내부적으로 제 1 및 제 2 데이터 입력신호(LOAD, LOAD_N)를 제어하여 각각의 페이지 버퍼의 제 1 래치(L1)의 데이터 상태를 설정한다.

제어부(160)는 정상적으로 동작하는 메모리 셀에 연결되는 제 1 페이지 버퍼(121)의 제 1 래치(L1)의 노드(LATCH11_N)에는 '0' 데이터를 입력하기 위해 제 2 데이터 입력신호(LOAD_N)를 하이 레벨로 인가한다.

그리고 제 2 페이지 버퍼(122)는 정상적으로 동작이 되지 않기 때문에 데이터가 입력되지 않고 단계S230의 마지막 상태가 변경 없이 유지된다.

또한 제어부(160)는 제 3 페이지 버퍼(123)의 제 1 래치(L1)의 노드(LATCH31_N)에는 '1'데이터를 입력하기 위하여 제 1 데이터 입력 신호(LOAD)를 하이 레벨로 인가한다.

이때 제 3 페이지 버퍼(123)는 리페어 컬럼 어드레스를 이용하여 구별한다. 제어부(160)는 어드레스의 순서가 리페어 컬럼 어드레스가 되면 제 1 페이지 버퍼(121)에 속하고, 리페어 컬럼 어드레스가 아닌 리던던시 페이지 버퍼를 제 3 페이지 버퍼(123)로서 제 1 데이터 입력신호(LOAD)를 하이 레벨로 입력하여 제 1 래치(L1)의 노드(LATCH31_N)가 '1'데이터 상태가 되도록 설정한다.

단계S253까지 완료되면 각각의 페이지 버퍼의 노드는 다음의 표 2와 같은 상태가 된다.

페이지 버퍼를 설정한 후에는, 제 1 래치(L1)의 데이터를 제 2 래치(L2)로 전송하고(S255), 제 1 래치(L1)의 데이터를 반전하여 제 3 래치(L3)로 전송한다(S257).

단계S255에서 제 1 래치(L1)의 노드(LATCH1_N)의 데이터를 제 2 래치(L2)의 노드(LATCH2_N)로 전송하는 과정에서 정상적인 제 1 페이지 버퍼(121)와 페일된 메모리 셀에 연결되는 제 2 페이지 버퍼(122)의 제 2 래치(L2)의 데이터는 변경되지 않는다. 그리고 사용하지 않는 리던던시 메모리 셀에 연결되는 제 3 페이지 버퍼(123)의 제 2 래치(L2)의 노드(LATCH32_N)는 '1' 데이터 상태가 된다.

그리고 단계 S257을 수행하면, 제 1 페이지 버퍼(121)의 제 3 래치(L3)를 제외한 제 2 및 제 3 페이지 버퍼(122, 123)의 제 3 래치(L3)의 노드(LATCH23_N, LATCH33_N)는 '0' 데이터 상태가 된다.

상기의 단계 S251 내지 단계S257은 컬럼카운터의 증가에 따라 컬럼 순으로 수행되어 각각의 페이지 버퍼의 노드가 다음의 표 3과 같은 상태가 된다.

상기와 같이 모든 컬럼에 대한 데이터 스캔 및 독출이 완료되면 카피백 독출 완료 신호(CPBCK_READOK)가 출력된다(S263).

그리고 마지막으로 카피백 프로그램이 수행된다.

도 2d는 도 2a의 카피백 프로그램 단계의 상세한 동작 순서도이다.

도 2d를 참조하면, 카피백 프로그램을 진행하기 위해서는 제 3 래치(L3)의 노드(LATCH3_N)의 데이터를 제 1 래치(L1)의 노드(LATCH1_N)로 전송한다(S271).

단계 S271의 수행을 위해, 제 1 래치(L1)의 제 1 세트신호(LATCH1_SET)를 하이 레벨로 인가하여 제 4 NMOS 트랜지스터(N4)를 턴 온 시키고, 제 3 프로그램 신호(LATCH3_PROG)를 하이 레벨로 인가하여 제 11 NMOS 트랜지스터(N11)를 턴 온 시킨다.

이에 따라 제 3 래치(L3)의 노드(LATCH3_N)의 데이터가 제 1 래치(L1)의 노드(LATCH1_N)로 전송된다.

그리고 제 2 래치(L2)의 데이터를 제 1 래치(L1)로 전송한다(S273). 이때는 제 1 래치(L1)의 제 1 리셋신호(LATCH1_RST)를 하이 레벨로 인가하여 제 3 NMOS 트랜지스터(N3)를 턴 온 시키고, 제 2 프로그램 신호(LATCH2_PROG)를 하이 레벨로 인가하여 제 7 NMOS 트랜지스터(N7)를 턴 온 시켜서 수행한다.

상기의 단계 S271 및 단계 S273의 수행결과 각각의 노드는 표 4와 같은 상태가 된다.

상기 표 4와 같이 각각의 노드가 설정된 상태로 제 2 래치(L2)의 노드(LATCH2_N)의 데이터가 카피백 프로그램되는 페이지에 프로그램된다(S275). 프로그램 동작은 일반적은 프로그램 동작에 따른다. 상기 카피백 프로그램을 수행하기 전에 외부에 출력된 데이터를 오류 수정한 데이터를 다시 입력하는 과정이 포함될 수 있다. 이때 오류 수정된 데이터는 정상적인 메모리 셀에 연결된 제 1 페이지 버퍼(121)에만 입력되므로 제 2 및 제 3 페이지 버퍼(122, 123)는 영향을 받지 않는다.

따라서 상기의 표 4와 같이 페일된 메모리 셀에 연결되는 제 2 페이지 버퍼(122)와 사용하지 않는 리던던시 메모리 셀에 연결되는 제 3 페이지버퍼(123)의 제 2 래치(L2)의 노드(LATCH22_N, LATCH32_N)는 모두 '1'데이터 상태이므로 이미 프로그램 패스 상태가 되어 있다.

따라서 정상적인 메모리 셀에 연결되는 제 1 페이지 버퍼(121)의 제 2 래치(L2)의 데이터만 프로그램된 후, 제 2 래치(L2)의 노드(LATCH12_N)만 '1'로 변경되면 모든 카피백 프로그램이 완료된 것으로 제어부(160)는 판단하고, 카피백 프로그램을 정상적으로 완료할 수 있다.

상술한 도 2a 내지 도 2d에 따르는 카피백 동작을 수행하면 각각 다음의 표 5와 같은 진행시간의 차이가 나타난다.

표 5는 멀티 레벨 셀을 포함하는 플래시 메모리 소자의 동작 시간을 나타낸 것으로 tR는 랜덤 읽기 시간이고, tRC는 1바이트의 읽기 시간이며, tWC는 1 바이트의 IO 쓰기 시간이고, tPROG는 쓰기 시간이다. 그리고 K 는 페이지의 개수이고, tSCAN는 1바이트의 컬럼 스캔 시간으로 tSCAN > = tRC 이다.

표 5에 나타난 바와 같이 본 발명에 따른 카피백 프로그램은 일반적인 카피백 프로그램에 비하여 컬럼 스캐닝 시간이 줄어들어 전체적인 시간이 줄어드는 것을 확인할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.

도 1b는 도 1a의 페이지 버퍼의 회로도이다.

도 1c는 도 1a의 출력신호 생성기를 나타낸 블록도이다.

*도면의 주요 부분의 간단한 설명*

100 : 플래시 메모리 소자 110 : 메모리 셀 어레이

120 : 페이지 버퍼부 130 : Y 디코더

140 : 입출력 제어부 150 : X 디코더

160 : 제어부

Claims

제 1 페이지의 데이터를 독출하는 데이터 독출 단계;

불량 컬럼 어드레스 및 사용하지 않는 컬럼 어드레스를 검출하기 위해 컬럼 어드레스를 순차적으로 스캔하면서 상기 독출된 데이터를 출력하는 단계;

상기 독출된 데이터의 오류 정정을 수행하는 단계; 및

제 2 페이지에 상기 오류 정정된 데이터를 프로그램하는 프로그램 단계를 포함하고,

상기 데이터 독출 단계는,

상기 제 1 페이지의 데이터를 페이지 버퍼의 제 2 래치로 독출하는 단계;

상기 제 2 래치에 독출된 데이터를 상기 페이지 버퍼의 제 1 래치로 전송하는 단계; 및

상기 페이지 버퍼의 제 3 래치로 제 1 논리 레벨 데이터를 저장하는 단계

를 포함하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
삭제
제 1항에 있어서,

상기 제 1 래치는 데이터 입력을 받고, 제 2 래치는 프로그램 검증을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 1항에 있어서,

상기 데이터 출력 스캔 단계는,

컬럼 순서대로 페이지 버퍼의 제 1 래치의 데이터를 외부로 출력하는 단계;

정상적인 메모리 셀에 연결되는 제 1 페이지 버퍼의 제 1 래치에 제 2 논리 레벨 데이터로 설정하는 단계;

상기 제 1 페이지 버퍼를 제외한 페일난 메모리 셀에 연결되는 제 2 페이지 버퍼와 사용하지 않는 리던던시 메모리 셀에 연결되는 제 3 페이지 버퍼의 제 1 래치를 제 1 논리 레벨 데이터로 설정하는 단계; 및

상기 제 1 래치의 데이터를 상기 제 2 래치로 전송하고, 상기 제 1 래치의 데이터를 상기 제 3 래치로 반전하여 전송하는 단계;

를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 4항에 있어서,

상기 제 1 내지 제 3 페이지 버퍼는 상기 컬럼 어드레스가 리페어 어드레스인지 여부를 판단하여 결정하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 4항에 있어서,

상기 프로그램 단계는,

상기 제 3 래치의 데이터를 상기 제 1 래치로 전송하고, 연속하여 상기 제 2 래치의 데이터를 상기 제 1 래치로 전송하고 프로그램을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 1 페이지의 데이터를 독출하는 데이터 독출 단계;

불량 컬럼 어드레스 및 사용하지 않는 컬럼 어드레스를 검출하기 위해 컬럼 어드레스를 순차적으로 스캔하면서 상기 독출된 데이터를 출력하는 단계; 및

제 2 페이지에 상기 출력된 데이터를 프로그램하는 프로그램 단계를 포함하고,

상기 데이터 독출 단계는,

상기 제 1 페이지의 데이터를 페이지 버퍼의 제 2 래치로 독출하는 단계;

상기 제 2 래치에 독출된 데이터를 상기 페이지 버퍼의 제 1 래치로 전송하는 단계; 및

상기 페이지 버퍼의 제 3 래치로 제 1 논리 레벨 데이터를 저장하는 단계

를 포함하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
삭제
제 7항에 있어서,

상기 데이터 출력 스캔 단계는,

컬럼 순서대로 페이지 버퍼의 제 1 래치의 데이터를 외부로 출력하는 단계;

정상적인 메모리 셀에 연결되는 제 1 페이지 버퍼의 제 1 래치에 제 2 논리 레벨 데이터로 설정하는 단계;

상기 제 1 페이지 버퍼를 제외한 페일난 메모리 셀에 연결되는 제 2 페이지 버퍼와 사용하지 않는 리던던시 메모리 셀에 연결되는 제 3 페이지 버퍼의 제 1 래치를 제 1 논리 레벨 데이터로 설정하는 단계; 및

상기 제 1 래치의 데이터를 상기 제 2 래치로 전송하고, 상기 제 1 래치의 데이터를 상기 제 3 래치로 반전하여 전송하는 단계;

를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 9항에 있어서,

상기 제 1 내지 제 3 페이지 버퍼는 상기 컬럼 어드레스가 리페어 어드레스인지 여부를 판단하여 결정하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 7항에 있어서,

상기 출력된 데이터를 오류 정정하여 상기 제 2 페이지에 프로그램하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
멀티 레벨 셀을 포함하는 불휘발성 메모리 소자의 카피백 프로그램 방법에 있어서,

카피백 페이지의 데이터를 페이지 버퍼로 독출하는 데이터 독출단계;

컬럼 어드레스의 순서대로 페이지 버퍼의 제 1 래치의 데이터를 외부로 출력하는 단계;

메모리 셀들 중 정상적인 메모리 셀에 연결되는 제 1 페이지 버퍼의 제 1 래치에 제 2 논리 레벨 데이터로 설정하는 단계;

상기 제 1 페이지 버퍼를 제외한 페일난 메모리 셀 또는 사용하지 않는 리던던시 메모리 셀에 연결되는 제 2 페이지 버퍼의 제 1 래치를 제 1 논리 레벨 데이터로 설정하는 단계;

상기 제 1 래치의 데이터를 상기 제 2 래치로 전송하고, 상기 제 1 래치의 데이터를 상기 제 3 래치로 반전하여 전송하는 단계; 및

상기 페이지 버퍼에 저장된 데이터를 상기 카피백 페이지 이외의 다른 페이지로 프로그램하는 단계

를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 12항에

상기 데이터 독출 단계는,

상기 카피백 페이지의 데이터를 페이지 버퍼의 제 2 래치로 독출하는 단계;

상기 제 2 래치에 독출된 데이터를 상기 페이지 버퍼의 제 1 래치로 전송하는 단계; 및

상기 페이지 버퍼의 제 3 래치로 제 1 논리 레벨 데이터를 저장하는 단계

를 포함하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 13항에 있어서,

상기 제 1 래치는 데이터 입력을 받고, 제 2 래치는 프로그램 검증을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 14항에 있어서,

상기 제 1 또는 제 2 페이지 버퍼는 상기 컬럼 어드레스가 리페어 어드레스인지 여부를 판단하여 결정하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 14항에 있어서,

상기 컬럼 어드레스의 순서대로 출력된 데이터는 오류 정정을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 16항에 있어서,

상기 오류 정정된 데이터를 상기 제 1 페이지 버퍼에 입력하여 프로그램하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.
제 14항에 있어서,

상기 프로그램 단계는,

상기 제 3 래치의 데이터를 상기 제 1 래치로 전송하고, 연속하여 상기 제 2 래치의 데이터를 상기 제 1 래치로 전송하고 프로그램을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 카피백 프로그램 방법.