JP2006190448A - プログラム時間を減らすことができるフラッシュメモリ装置 - Google Patents
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Abstract
【解決手段】ここに提示されるフラッシュメモリ装置は、複数個のページバッファグループを含むページバッファ回路と、前記ページバッファグループに各々対応する複数のデータ出力ラインと、動作モードに従って前記各ページバッファグループのページバッファの全部または一部のデータ値が対応するデータ出力ラインに同時に反映されるように前記ページバッファ回路を制御する制御回路とを含み、前記ページバッファグループの各々は複数個のページバッファで構成される。
【選択図】図3
Description
1200 行デコーダ回路
1300 アドレス発生回路
1400 制御ロジック
1500 列デコーダ回路
1600 ページバッファ回路
1700 選択回路
1800 データ入出力回路
1900 パス/フェイル点検回路
Claims (32)
- 各々が複数のページバッファを有する複数のページバッファグループを含むページバッファ回路と、
各々が対応するページバッファグループのページバッファに連結された複数のデータ出力ラインと、
各ページバッファグループに属するページバッファのうちの一つより多いページバッファからのデータが動作モードに従って対応するデータ出力ラインに同時に表現されるように前記ページバッファ回路を制御する制御回路とを含むことを特徴とする不揮発性メモリ装置。 - 前記制御回路は各ページバッファグループに属するページバッファのうちの一つより多いページバッファからのデータがプログラム検証動作の間対応するデータ出力ラインに同時に表現されるように前記ページバッファ回路を制御することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記制御回路は各ページバッファグループのリペア単位を形成するページバッファのうちの一つより多いページバッファからのデータがプログラム検証動作の間対応するデータ出力ラインに同時に表現されるように前記ページバッファ回路を制御することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記制御回路は前記各ページバッファグループに属するページバッファのうちの一つから出力されるデータが読み出し動作の間対応するデータ出力ライン上に表現されるように前記ページバッファ回路を制御することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 所定単位で前記データ出力ラインを選択する選択回路と、
プログラムパスまたはフェイルを判別するためにプログラム検証動作の間前記選択されたデータ出力ラインからデータが入力されるパス/フェイルチェック回路とをさらに含むことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記制御回路は前記パス/フェイルチェック回路の出力に応答して前記プログラム検証動作を制御するように構成されることを特徴とする請求項5に記載の不揮発性メモリ装置。
- 対応するページバッファグループに連結された複数のデータ入力ラインをさらに含むことを特徴とする請求項5に記載の不揮発性メモリ装置。
- 前記選択回路はデータロード動作の間所定単位で前記データ入力ラインを選択して、前記選択されたデータ入力ラインにプログラムされるデータを伝達することを特徴とする請求項7に記載の不揮発性メモリ装置。
- 前記制御回路はプログラムされる前記伝送されたデータ値をラッチするように前記ページバッファ回路を制御することを特徴とする請求項8に記載の不揮発性メモリ装置。
- 前記各ページバッファグループのページバッファは第1選択信号に応答して動作して、
前記制御回路は前記動作モードに従って第1列アドレスに応答して前記第1選択信号の全部または一部を同時に活性化させるデコーダ回路とを含み、
前記ページバッファグループの各々に属するページバッファの全部または一部からのデータは前記第1選択信号の全部または一部が同時に活性化される時対応するデータ出力ラインに同時に表現されることを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記制御回路はプログラム検証動作を制御するように構成された制御ロジックを含むことを特徴とする請求項10に記載の不揮発性メモリ装置。
- 所定単位で前記データ出力ラインを選択する選択回路と、
プログラムパスまたはフェイルを判別するために前記プログラム検証動作の間前記選択されたデータ出力ラインからデータが入力されるパス/フェイルチェック回路とをさらに含むことを特徴とする請求項11に記載の不揮発性メモリ装置。 - 前記デコーダ回路は第2列アドレスに応答して第2選択信号を発生することを特徴とする請求項12に記載の不揮発性メモリ装置。
- 前記選択回路はデータローディング動作の間前記第2選択信号に応答して所定単位で対応するページバッファグループに連結されたデータ入力ラインを選択して、前記選択されたデータ入力ラインにプログラムされるデータを伝達することを特徴とする請求項13に記載の不揮発性メモリ装置。
- 前記プログラムされるデータは前記第1及び第2選択信号に応答して対応するページバッファグループに貯蔵されることを特徴とする請求項14に記載の不揮発性メモリ装置。
- 前記各ページバッファは
データを貯蔵するように構成されたレジスタと、
対応する第1選択信号が活性化される時前記レジスタに貯蔵されたデータに従って対応するデータ出力ラインを駆動するように構成されたデータ出力ユニットとを含むことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記各レジスタは対応するメモリセルがプログラムされたセルである時、対応するデータ出力ユニットに第1ロジックレベルを出力するように構成され、
前記各レジスタは対応するメモリセルが消去されたセルである時、対応するデータ出力ユニットに第2ロジックレベルを出力するように構成されることを特徴とする請求項16に記載の不揮発性メモリ装置。 - 前記各データ出力ユニットは、
前記対応するレジスタによって制御されるように配列された第1スイッチと、
前記第1スイッチと直列連結されて、前記対応する第1選択信号に応答して制御されるように配列された第2スイッチとを含むことを特徴とする請求項16に記載の不揮発性メモリ装置。 - 前記列アドレスを発生するアドレス発生回路をさらに含むことを特徴とする請求項12に記載の不揮発性メモリ装置。
- 不揮発性メモリ装置のプログラム検証方法において、
ページバッファグループに配列されたページバッファ内にデータとしてプログラムされたメモリセルの状態を貯蔵する段階と、
各ページバッファグループに属するページバッファのうちの一つ以上のページバッファからのデータを各ページバッファグループの対応するデータ出力ラインに同時に連結する段階とを含むことを特徴とするプログラム検証方法。 - 各ページバッファグループに属する第1ページバッファに貯蔵されたデータは第1選択信号に応答して前記対応するデータ出力ラインに連結されることを特徴とする請求項20に記載のプログラム検証方法。
- 各ページバッファグループに属する第2ページバッファに貯蔵されたデータは第2選択信号に応答して前記対応するデータ出力ラインに連結されることを特徴とする請求項21に記載のプログラム検証方法。
- 前記第1及び第2選択信号はスキャンイネーブル信号及び列アドレス情報に応答して同時に活性化されることを特徴とする請求項22に記載のプログラム検証方法。
- 前記各ページバッファグループに属する一つ以上のページバッファはリペア単位を形成することを特徴とする請求項21に記載のプログラム検証方法。
- 第1データ出力ラインに連結された第1グループのページバッファと、
第2データ出力ラインに連結された第2グループのページバッファとを含み、
前記各ページバッファグループに属する一つ以上のページバッファはリペア単位を形成して、
前記各リペア単位に属する一つ以上のページバッファからのデータはプログラム検証動作の間対応するデータ出力ラインに同時に連結されることを特徴とする不揮発性メモリ装置。 - 選択信号に応答して前記対応するデータ出力ラインに前記ページバッファからのデータが伝達されることを特徴とする請求項25に記載の不揮発性メモリ装置。
- 前記各選択信号は一つ以上のページバッファグループに属するページバッファに連結されることを特徴とする請求項26に記載の不揮発性メモリ装置。
- 前記選択信号は列スキャン信号及び列アドレス情報に応答して生成されることを特徴とする請求項26に記載の不揮発性メモリ装置。
- 不揮発性メモリ装置のプログラム検証方法において、
ページバッファのグループにプログラム検証データを貯蔵する段階と、
列スキャン動作を実行して前記ページバッファのグループから対応するデータ出力ラインに前記プログラム検証データを伝達する段階と、
前記列スキャン動作の間一グループに属する少なくとも二つのページバッファから出力されるデータを対応するデータ出力ラインに同時に伝達する段階とを含むことを特徴とするプログラム検証方法。 - 前記列スキャン動作は列アドレス情報に応答して選択信号を順次に活性化させることによって実行されることを特徴とする請求項29に記載のプログラム検証方法。
- 前記選択信号は前記列スキャン動作の間一度に二つずつ活性化されることを特徴とする請求項30に記載のプログラム検証方法。
- 前記同時に活性化された選択信号が入力されるページバッファはリペア単位を形成することを特徴とする請求項31に記載のプログラム検証方法。
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