JP4942991B2 - プログラム時間を減らすことができるフラッシュメモリ装置 - Google Patents

Description

本発明は半導体メモリ装置に係り、さらに具体的には電気的に消去及びプログラム可能なフラッシュメモリ装置に関する。

半導体メモリは、一般的に、衛星から家庭用電化製品までの範囲に属する用途に基づくマイクロプロセッサ及びコンピュータのようなデジタルロジック設計の最も必須なマイクロエレクトロニックシステムである。したがって、高い集積度及び速い速度のための縮小（ｓｃａｌｉｎｇ）を通じて得られるプロセス向上及び技術開発を含んだ半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準を確立するのに役に立つ。

半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置で分けられる。揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安定フリップフロップのロジック状態を設定することによって、またはダイナミックランダムアクセスメモリの場合、キャパシタの充電を通じて貯蔵される。揮発性半導体メモリ装置の場合、電源が印加される間データが貯蔵されて読み出され、電源が遮断される時データは消失する。

ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性半導体メモリ装置は電源が遮断されてもデータを貯蔵することができる。不揮発性メモリデータ貯蔵状態は使用される製造技術に従って永久的であるか、再プログラム可能である。不揮発性半導体メモリ装置はコンピュータ、航空電子工学、通信、及び消費者電子技術産業のような広範囲の応用でプログラム及びマイクロコードの貯蔵のために使用される。単一チップで揮発性及び不揮発性メモリ貯蔵モードの組み合わせは、迅速で、再プログラム可能な不揮発性メモリを要求するシステムにおいて不揮発性ＳＲＡＭ(ｎｖＲＡＭ）のような装置で可能である。さらに、アプリケーションに特化された動作向けに性能を最適化させるためにいくつかの追加的なロジック回路を含む特定メモリ構造が開発されている。

不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭはシステム自体的に消去及び書き込みが自由ではなくて、ユーザーが記憶内容を新しくするのが容易でない。一方、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能であるので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡がっている。特にフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）は既存のＥＥＰＲＯＭに比べて集積度が高くて大容量補助記憶装置への応用に非常に有利である。フラッシュメモリのうちでもＮＡＮＤ型（ＮＡＮＤ−ｔｙｐｅ）フラッシュメモリはＮＯＲフラッシュメモリに比べて集積度が非常に高い。

ＮＡＮＤフラッシュメモリは情報を貯蔵するための貯蔵領域としてメモリセルアレイを含み、メモリセルアレイは複数個のセルストリング（またはＮＡＮＤストリングと呼ばれる）からなる。メモリセルアレイにデータを貯蔵するか、それからデータを読み出すためにフラッシュメモリにはページバッファ回路が提供される。周知のように、ＮＡＮＤ型フラッシュメモリのメモリセルはＦ−Ｎトンネリング電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｃｕｒｒｅｎｔ）を利用して消去及びプログラムされる。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去及びプログラム方法は特許文献１及び２に開示されている。

データをメモリセルアレイに貯蔵するためには、まずに、データローディング命令がフラッシュメモリに与えられ、アドレス及びデータがフラッシュメモリに連続的に入力される。一般的に、プログラムされるデータはバイトまたはワード単位でページバッファ回路に順次に伝達される。プログラムされるデータすなわち、一ページ分量のデータが全部ページバッファ回路にロードされれば、ページバッファ回路に保管されたデータはプログラム命令に従ってメモリセルアレイ（すなわち、選択されたページのメモリセル）に同時にプログラムされる。一般的に、データがプログラムされるサイクル（以下、プログラムサイクルと称する）は複数のプログラムループからなり、各プログラムループはプログラム区間とプログラム検証区間で分けられる。プログラム区間では、周知の方式に応じてメモリセルが与えられたバイアス条件下でプログラムされる。プログラム検証区間ではメモリセルが所望するスレッショルド電圧までプログラムされたか否かが検証される。決められた回数内でメモリセルが全部プログラムされるまで上述のプログラムループが繰り返して実行される。周知のように、プログラム検証動作は読み出されたデータが外部に出力されないという点を除けば、読み出し動作と同一である。

メモリセルが所望するスレッショルド電圧までプログラムされたか否かを判別するための多様な検証方式が提案されている。そのような検証方式のうちの一つはワイヤードＯＲ方式（ｗｉｒｅｄ−ＯＲ ｔｙｐｅ）である。ワイヤードＯＲ方式を採用した例示的なメモリ装置が特許文献３ に開示されている。図１は特許文献３に開示されたたメモリ装置を示すブロック図である。図１に示したメモリ装置はプログラム状態検出回路ＰＳを含み、プログラム状態検出回路ＰＳはプログラム検証区間でページバッファ回路のラッチＬＴに貯蔵されたデータが同時に入力され、入力されたデータ値がプログラムデータ値を示すか否かを検出する。例えば、プログラム状態検出回路ＰＳはすべての選択されたメモリセルが最適の状態でプログラムされる時正常の検出信号を出力するか、少なくとも一つの選択されたメモリセルが十分ではなくプログラムされれば、非正常に検出信号を出力する。

ワイヤードＯＲ方式のプログラム検証方法の場合、選択されたメモリセルの状態が同時に判別されるので、プログラム検証時間が短い。しかし、ページバッファに物理的な欠陥（例えば、隣接したページバッファが電気的に連結されること）が生ずる時、プログラム検証動作は、そのような欠陥があるページバッファによって影響を受ける。すなわち、欠陥があるページバッファが取り替えられても、プログラム状態検出回路ＰＳの出力が常にプログラムフェイルを示す。このような短所を解決するために、列スキャン方式（ｃｏｌｕｍｎ ｓｃａｎ ｔｙｐｅ） （以下、Ｙスキャン方式と称する）を採用したプログラム検証方法が提案された。列スキャン方式を採用した例示的なメモリ装置が特許文献４に開示されている。図２は特許文献４に開示されたメモリ装置を示すブロック図である。

図２に示したメモリ装置にはプログラム状態検出回路１９０が提供される。プログラム状態検出回路１９０には、プログラム検証区間の間、ページバッファ回路１１０によって読み出されたデータビットが列ゲート回路１４０を通じて決められた単位（例えば、バイトまたはワード単位）で伝送される。プログラム状態検出回路１９０は入力されたデータビットが全部プログラムデータ値を有するか否かを判別する。プログラム状態検出回路１９０は判別結果によってアドレスカウンタ１２０のカウントアップ動作を制御する。したがって、読み出されたデータビットが同時に判別されるのではなく、読み出されたデータビットが決められた単位で列ゲート回路１４０を通じてプログラム状態検出回路１９０に伝送される。すなわち、プログラム状態を検出するために、ページバッファ回路１１０内の読み出されたデータビットは決められた単位でスキャンされる。

上述のＹスキャン方式のプログラム検証動作は外部に読み出されたデータが出力されないという点を除けば、正常の読み出し動作と同一の手続きを通じて実行される。上述のように、プログラムサイクルが多数のプログラムループからなり、各プログラムループはプログラム区間とプログラム検証区間で構成される。これによって、全体プログラム時間はプログラム検証動作を実行するのにかかる時間によって制約を受ける。

したがって、高速フラッシュメモリ装置に対する増加する要求を考慮する時、プログラム時間を減らすことができる新しいプログラム検証技術が切実に要求されている。
米国特許第５，４７３，５６３号 米国特許第５，６９６，７１７号 米国特許第５，２９９，１６２号 米国特許第６，２８２，１２１号

本発明の目的は、プログラム時間を減らすことができるフラッシュメモリ装置を提供することにある。

本発明の他の目的は、プログラム検証時間を減らすことができるフラッシュメモリ装置を提供することにある。

本発明の一特徴によると、不揮発性メモリ装置は、各々が複数のページバッファを有する複数のページバッファグループを含むページバッファ回路と、各々が対応するページバッファグループのページバッファに連結された複数のデータ出力ラインと、各ページバッファグループに属するページバッファのうちの一つより多いページバッファからのデータが動作モードに従って対応するデータ出力ラインに同時に表現されるように前記ページバッファ回路を制御する制御回路とを含む。

本発明の他の特徴によると、不揮発性メモリ装置のプログラム検証方法は、ページバッファグループに配列されたページバッファ内にデータとしてプログラムされたメモリセルの状態を貯蔵する段階と、各ページバッファグループに属するページバッファのうちの一つ以上のページバッファからのデータを各ページバッファグループの対応するデータ出力ラインに同時に連結する段階とを含む。

本発明の他の特徴によると、不揮発性メモリ装置は、第１データ出力ラインに連結された第１グループのページバッファと、第２データ出力ラインに連結された第２グループのページバッファとを含み、前記各ページバッファグループに属する一つ以上のページバッファはリペア単位を形成して、前記各リペア単位に属する一つ以上のページバッファからのデータはプログラム検証動作の間対応するデータ出力ラインに同時に連結される。

本発明の他の特徴によると、不揮発性メモリ装置のプログラム検証方法は、ページバッファのグループにプログラム検証データを貯蔵する段階と、列スキャン動作を実行して前記ページバッファのグループから対応するデータ出力ラインに前記プログラム検証データを伝達する段階と、前記列スキャン動作の間一グループに属する少なくとも二つのページバッファから出力されるデータを対応するデータ出力ラインに同時に伝達する。

プログラム検証動作時、各ページバッファグループに属するページバッファのうちの少なくとも二つまたはそれより多いページバッファのデータ値が一つのローカルデータ出力ラインに同時に反映されるようにすることによって、Ｙスキャン動作を実行するのにかかる時間を縮めさせることができる。結果的に、全体プログラム時間が短縮されることができる。

本発明の例示的な実施形態が参照の図に基づいて以下詳細に説明される。

図３は本発明の望ましい実施形態による不揮発性メモリ装置を概略的に示すブロック図である。本発明による不揮発性メモリ装置はＮＡＮＤ型フラッシュメモリ装置である。しかし、本発明が他のメモリ装置（例えば、ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲ型フラッシュメモリ装置など）に適用されることができることはこの分野の通常的な知識を習得した者等に自明である。

図３を参照すると、本発明による不揮発性メモリ装置１０００はデータを貯蔵するためのメモリセルアレイ１１００を含み、メモリセルアレイ１１００は複数のセルストリング（またはＮＡＮＤストリングと呼ばれる）を含む。図示しないが、周知のように、各セルストリングは第１選択トランジスタとしてストリング選択トランジスタ、第２選択トランジスタとして接地選択トランジスタ、及び選択トランジスタの間に直列連結された複数のフラッシュまたは不揮発性メモリセルで構成される。ストリング及び接地選択トランジスタはストリング及び接地選択ラインによって各々制御される。各セルストリングのフラッシュメモリセルはフローティングゲートトランジスタ（ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）で構成され、トランジスタの制御ゲートは対応するワードラインに各々連結される。

行デコーダ回路（図面には、“Ｘ−ＤＥＣ”として表記する）１２００はアドレス発生回路１３００からの行アドレスＲＡに従ってワードラインのうちの一つのワードラインを選択して、選択されたワードラインと非選択されたワードラインに各動作モードに従うワードライン電圧を供給する。例えば、行選択回路１２００はプログラム動作モード時選択されるワードラインにプログラム電圧を供給して、非選択されるワードラインに（パス電圧（プログラム電圧より低い）を供給する。行選択回路１２００は読み出し動作モード時選択されるワードラインに接地電圧を供給して、非選択されるワードラインに読み出し電圧（パス電圧より低くて接地電圧より高い）を供給する。プログラム電圧、パス電圧、及び読み出し電圧は電源電圧より高い高電圧であり、周知の電荷ポンプを利用した高電圧発生回路（図示しない）によって生成される。アドレス発生回路１３００は制御ロジック１４００によって制御され、行及び列アドレス ＲＡ、ＣＡを発生する。列デコーダ回路（図面には、“Ｙ−ＤＥＣ”として表記する）１５００は制御ロジック１４００からの制御信号ＹＳＣＡＮ＿ＥＮ、ＹＡ＿ＥＮに応答して動作して、列アドレスＣＡをデコーディングして第１乃至第３選択信号Ｙｐｉ、Ｙｑｊ、Ｙｒｊ（ｉ及びjはプラスの定数）を発生する。制御信号ＹＳＣＡＮ＿ＥＮが非活性化される時すなわち、プログラム検証動作を除いた残りの動作（例えば、読み出し動作、プログラム動作、消去動作など）の間、列デコーダ回路１５００は制御信号ＹＡ＿ＥＮ及び列アドレスＣＡに応答して第１選択信号Ｙｐｉのうちのいずれか一つを活性化させる。制御信号ＹＳＣＡＮ＿ＥＮが活性化される時すなわち、プログラム検証区間の間、列デコーダ回路１５００は制御信号ＹＡ＿ＥＮ及び列アドレスＣＡに応答して第１選択信号Ｙｐｉの全部または一部を同時に活性化させる。これは以後詳細に説明される。

続いて、メモリセルアレイ１１００を通じて配列されるビットラインＢＬ０−ＢＬｍ、 ＲＢＬ０−ＲＢＬｘはページバッファ回路１６００に電気的に連結されている。ページバッファ回路１６００は読み出し／検証動作モードでビットラインＢＬ０−ＢＬｍ、ＲＢＬ０−ＲＢＬｘを通じて選択ワードラインのメモリセルからデータを感知して、プログラム動作モードでプログラムされるデータに従ってビットラインＢＬ０−ＢＬｍ、ＲＢＬ０−ＲＢＬｘに電源電圧（またはプログラム禁止電圧；ｐｒｏｇｒａｍ−ｉｎｈｉｂｉｔｅｄ ｖｏｌｔａｇｅ）または接地電圧（またはプログラム電圧；ｐｒｏｇｒａｍ ｖｏｌｔａｇｅ）を各々供給する。ページバッファ回路１６００にはビットラインＢＬ０−ＢＬｍ、ＲＢＬ０−ＲＢＬｘに各々対応するページバッファが提供されることができる。または、各ページバッファは一対のビットラインを共有するように実現されることができる。ページバッファ回路１６００は第１選択信号Ｙｐｉに応答して読み出されたデータをローカルデータ出力ラインＬＤＯＬｎに出力する。各ローカルデータ出力ラインには複数個のページバッファ（以下、“ページバッファグループ”と称する）が共通で連結され、各ページバッファグループのページバッファは第１選択信号Ｙｐｉによって各々選択される。各ページバッファグループのページバッファは第１選択信号Ｙｐｉに各々対応する。例えば、一つの選択信号が活性化される時、各ページバッファグループに属する一つのページバッファのデータが対応するローカルデータ出力ラインに反映される。選択信号の全部または一部だけが活性化される時、各ページバッファグループに属するページバッファの全部または一部のデータが対応するローカルデータ出力ラインに共通で反映される。前に説明されたように、プログラム検証動作時、第１選択信号Ｙｐｉの全部または一部が同時に活性化されるので、各ページバッファグループに対応する一つのローカルデータ出力ラインには２またはそれより多いページバッファの読み出されたデータ値が同時に反映されるであろう。また、ページバッファ回路１６００は第１選択信号Ｙｐｉに応答してローカルデータ入力ラインＬＤＩＬｎのプログラムされるデータをラッチする。

例示的な実施形態において、第１選択信号Ｙｐｉは、プログラム検証動作時、（Ｙｐ０、 Ｙｐ１）、（Ｙｐ２、Ｙｐ３）、（Ｙｐ４、Ｙｐ５）などのように対で活性化される。本発明による不揮発性メモリ装置の場合、一つのページバッファ（または欠陥ビットラインに連結されたページバッファ）に欠陥があると判別される時、欠陥があるページバッファは余分のページバッファにリペアされる。この時、欠陥があるページバッファだけでなく、隣接したページバッファが同時に余分のページバッファにリペアされる。２個のページバッファは一つのリペア単位を構成する。本発明において、プログラム検証動作時、リペア単位を構成するページバッファの読み出されたデータ値が同時に一つのローカルデータ出力ラインに反映される。同様に、余分のページバッファの読み出されたデータ値もリペア単位（一対ずつ）で対応するローカルデータ出力ライン（図示しない）に同時に反映されることはこの分野の通常的な知識を習得した者等に自明である。

選択回路１７００は第２及び第３選択信号Ｙｑｊ、Ｙｒｊに応答して動作する。読み出し／検証動作時、選択回路１７００は第２及び第３選択信号Ｙｑｊ、Ｙｒｊに応答してローカルデータ出力ラインＬＤＯＬｎを所定単位（例えば、x８、x１６、x３２など）で選択して、選択されたローカルデータ出力ライン上のデータ値を対応するグローバルデータ出力ラインＧＤＯＬｘに各々伝達する。データローディング動作時、選択回路１７００は第２及び第３選択信号Ｙｑｊ、Ｙｒｊに応答してローカルデータ入力ラインＬＤＩＬｎを所定単位（例えば、x８、 x１６、 x３２など）で選択して、グローバルデータ入力ラインＧＤＩＬｎ上のプログラムされるデータ値を選択されたローカルデータ入力ラインに各々伝達する。グローバルデータ入力ラインＧＤＩＬｎはプログラムされるデータが入力されるようにデータ入出力回路１８００に電気的に連結されている。グローバルデータ出力ラインＧＤＯＬｎは読み出し動作時、読み出されたデータを外部に出力するようにデータ入出力回路１８００に電気的に連結されている。パス／フェイル点検回路１９００はプログラム検証動作時、選択回路１７００によって選択されたデータ値が入力されるようにグローバルデータ出力ラインＧＤＯＬｎに電気的に連結されている。データ入出力回路１８００はデータ入力時プログラムデータが入力されるように、そしてデータ出力時読み出されたデータを出力するように制御ロジック１４００によって制御される。

図示しないが、グローバルデータ入／出力ラインをハイレベル（またはローレベル）でプリチャージする手段が不揮発性メモリ装置に提供されるであろう。そのような手段は、一例として、データ入出力回路１８００に提供されることができる。

パス／フェイル点検回路１９００はグローバルデータ出力ラインＧＤＯＬｎ上のデータ値が全部パスデータ値を有するか否かを点検する。もし入力されたデータ値が全部パスデータ値を有すれば、パス／フェイル点検回路１９００はプログラムパスを示すパス／フェイル信号ＰＦを制御ロジック１４００に出力する。もし入力されたデータ値のうちの少なくとも一つがフェイルデータ値を有すれば、パス／フェイル点検回路１９００はプログラムフェイルを示すパス／フェイル信号ＰＦを制御ロジック１４００に出力する。制御ロジック１４００は不揮発性メモリ装置１０００の全般的な動作を制御するように構成される。制御ロジック１４０はプログラム検証動作時パス／フェイル信号ＰＦに応答してアドレス発生回路１３００及び列デコーダ回路１５００を制御する。例えば、パス／フェイル信号ＰＦがプログラムパスを示す時、列アドレスＣＡが１だけ増加するようにアドレス発生回路１３００を制御すると同時に制御信号ＹＳＣＡＮ＿ＥＮが続いて活性化されるようにする。すなわち、続いてＹスキャン動作が実行される。パス／フェイル信号ＰＦがプログラムフェイルを示す時、制御ロジック１４００は制御信号ＹＳＣＡＮ＿ＥＮを非活性化させると同時にアドレス発生回路１３００の動作を中止させる。すなわち、Ｙスキャン動作が中止され、次のプログラムループのプログラム動作が制御ロジック１４００の制御に従って実行されるであろう。この時、アドレス発生回路１３００は初期化されない。すなわち、以前に生成された列アドレスは次のプログラムループのプログラム検証動作時初期列アドレスとして使用される。

上述のように、プログラム検証動作時、第１選択信号Ｙｐｉの全部または一部が同時に活性化されることによって、少なくとも二つまたはそれより多いページバッファのデータ値が一つのローカルデータ出力ラインに同時に反映される。パス／フェイル点検回路１９００はローカルデータ出力ラインに反映された情報を基礎にしてプログラムパス／フェイルを判別する。したがって、Ｙスキャン動作を実行するのにかかる時間が短縮されることができ、その結果、全体プログラム時間が短縮されることができる。

図４は本発明の望ましい実施形態による図３に示したページバッファ回路及び選択回路を示すブロック図である。

図４を参照すると、まず、ページバッファ回路１６００は複数個のページバッファグループＰＢＧ０−ＰＢＧｙで構成される。ページバッファグループＰＢＧ０−ＰＢＧｙの各々は、例えば、８個のページバッファＰＢ０−ＰＢ７で構成され、各ページバッファグループのページバッファＰＢ０−ＰＢ７には対応する選択信号Ｙｐ０−Ｙｐ７が各々印加される。例えば、ページバッファＰＢ０には選択信号Ｙｐ０が印加され、ページバッファ ＰＢ１には選択信号Ｙｐ１が印加される。ページバッファＰＢ６には選択信号Ｙｐ６が印加され、ページバッファＰＢ７には選択信号Ｙｐ７が印加される。ページバッファグループＰＢＧ０−ＰＢＧｙの数はローカルデータ出力ラインＬＤＯＬ０−ＬＤＯＬｙの数と一致する。対応するローカルデータ出力ラインには対応するページバッファグループのページバッファが共通で連結されている。例えば、ページバッファグループＰＢＧ０のページバッファＰＢ０−ＰＢ７はローカルデータ出力ラインＬＤＯＬ０に共通で連結されている。ページバッファグループＰＢＧ１のページバッファＰＢ０−ＰＢ７はローカルデータ出力ラインＬＤＯＬ１に共通で連結されている。選択信号Ｙｐ０−Ｙｐ７のうちのいずれか一つ（例えば、Ｙｐ０）が活性化される時、活性化された選択信号Ｙｐ０が印加されるページバッファグループＰＢＧ０−ＰＢＧｙのページバッファＰＢ０は対応するローカルデータ出力ラインＬＤＯＬ０−ＬＤＯＬｙにデータ値を出力する。

ページバッファグループＰＢＧ０−ＰＢＧｙはまたローカルデータ入力ラインＬＤＩＬ０−ＬＤＩＬｙに各々連結されている。対応するローカルデータ入力ラインは対応するページバッファグループのページバッファと共通で連結されている。例えば、ページバッファグループ ＰＢＧ０のページバッファＰＢ０−ＰＢ７はローカルデータ入力ラインＬＤＩＬ０に共通で連結されている。選択信号Ｙｐ０−Ｙｐ７のうちのいずれか一つ（例えば、Ｙｐ０）が活性化される時、活性化された選択信号Ｙｐ０が印加されるページバッファグループＰＢＧ０−ＰＢＧｙのページバッファＰＢ０には対応するローカルデータ入力ラインＬＤＯＬ０−ＬＤＯＬｙ上のプログラムされるデータ値が各々伝達される。各ローカルデータ入力ラインは相補的なデータ信号を伝送するように対で構成されるが、図示の便宜上、一つのローカルデータ入力ラインだけが示している。

続いて、図４を参照すると、選択回路１７００はデコーダ１７１０、入力スイッチＳＷＩＮ０−ＳＷＩＮｙ、及び出力スイッチＳＷＯＵＴ０−ＳＷＯＵＴｙを含む。デコーダ１７１０は選択信号Ｙｑｊ、Ｙｒｊをデコーディングしてスイッチ制御信号Ｓ０−Ｓｙを発生する。スイッチ制御信号Ｓ０−Ｓｙは所定単位（例えば ｘ８、ｘ１６、ｘ３２など）の入力／出力スイッチがターンオンされるように活性化される。入力スイッチＳＷＩＮ０−ＳＷＩＮｙは、プログラム動作モードのデータローディング動作時、対応するスイッチ制御信号に応答してローカルデータ入力ラインＬＤＩＬ０−ＬＤＩＬｙのうちの一部を選択して、選択されたローカルデータ入力ラインにグローバルデータ入力ラインＧＤＩＬｘのプログラムされるデータ値を伝達する。出力スイッチＳＷＯＵＴ０−ＳＷＯＵＴｙは、読み出し／検証動作時、対応するスイッチ制御信号に応答してローカルデータ出力ラインＬＤＯＬ０−ＬＤＯＬｙのうちの一部をグローバルデータ出力ラインＧＤＯＬｘに電気的に連結する。

図５は本発明の望ましい実施形態によるページバッファを示す回路図である。

図５に示したページバッファはページバッファ回路１６００のページバッファのうちのいずれか一つに対応することであり、残りのページバッファも図５に示したことと実質的に同一に構成されるであろう。ページバッファＰＢ０はレジスタＲＥＧとデータ出力部ＤＯＰで構成される。レジスタＲＥＧは、プログラム動作モード時、選択信号Ｙｐ０に応答してローカルデータ入力ラインＬＤＩＬ０のデータをラッチするように構成される。レジスタＲＥＧは読み出し動作モード時ビットラインＢＬ０を通じてメモリセルのデータをラッチするように構成される。読み出し動作モード時、データ出力部ＤＯＰは選択信号Ｙｐ０の活性化時レジスタＲＥＧに貯蔵された値に従ってデータ出力ラインＬＤＯＬ０を接地させる。データ出力部ＤＯＰはレジスタＲＥＧに貯蔵された値によって制御される第１スイッチＳＷ１と選択信号Ｙｐ０によって制御される第２スイッチＳＷ２で構成される。

読み出し／検証動作時、選択されたメモリセルがオフセル（またはプログラムされたセル）の場合、レジスタＲＥＧはロジックローレベルを出力するように構成される。すなわち、選択されたメモリセルがオフセル（またはプログラムされたセル）である場合、データ出力部ＤＯＰの第１スイッチＳＷ１はオフされる。読み出し／検証動作時、選択されたメモリセルがオンセル（または消去されたセル）である場合、レジスタＲＥＧはロジックハイレベルを出力するように構成される。すなわち、選択されたメモリセルがオンセル（または消去されたセル）である場合、データ出力部ＤＯＰの第１スイッチＳＷ１はオンされる。

プログラムされるデータは次のような過程を通じてレジスタＲＥＧに伝達される。プログラムされるデータはデータ入出力回路１８００と選択回路１７００とを通じてローカルデータ入力ライン（例えば、ＬＤＩＬ０）に伝達される。もしプログラムされるデータが '０'であれば、ローカルデータ入力ライン ＬＤＩＬ０はローレベルを有する。選択信号Ｙｐ０がハイで活性化される時、ローカルデータ入力ラインＬＤＩＬ０上のデータはレジスタＲＥＧにロードされる。もしプログラムされるデータが '１'であれば、ローカルデータ入力ラインＬＤＩＬ０はハイレベルを有する。選択信号Ｙｐ０がハイで活性化される時、ローカルデータ入力ラインＬＤＩＬ０上のデータはレジスタＲＥＧにロードされる。プログラム動作時、レジスタＲＥＧにロードされたデータに従ってビットラインＢＬ０が電源電圧または接地電圧として設定され、周知の方式に従って、ビットラインＢＬ０に連結されたセルストリングの選択されたメモリセルがプログラムされるであろう。

プログラムされたメモリセルの状態は次のような過程を通じてレジスタＲＥＧに伝達される。

レジスタＲＥＧはビットラインＢＬ０を通じて選択されたメモリセルの状態を感知して、 感知された状態を一時貯蔵する。もし選択されたメモリセルがオフセル（またはプログラムされたセル）であれば、レジスタＲＥＧはローレベル信号を第１スイッチＳＷ１に出力する。選択信号Ｙｐ０が活性化されても、第１スイッチＳＷ１がオフされているので、ローカルデータ出力ラインＬＤＯＬ０はプリチャージ状態（例えば、ロジックハイレベル）を有する。もし選択されたメモリセルがオンセル（または消去されたセル）であれば、レジスタＲＥＧはハイレベル信号を第１スイッチＳＷ１に出力する。選択信号Ｙｐ０が活性化される時、第１スイッチＳＷ１がオンされているので、ローカルデータ出力ラインＬＤＯＬ０はオンされたスイッチＳＷ１、ＳＷ２を通じて接地される。ローカルデータ出力ラインＬＤＯＬ０上のデータは選択回路１７００を通じてパス／フェイル点検回路１９００に伝達される。

図６は本発明の望ましい実施形態による列デコーダ回路を示す回路図である。

図６を参照すると、本発明による列デコーダ回路１５００は第１デコーダ１５１０と第２デコーダ１５２０とを含む。第１デコーダ１５１０は制御信号ＹＳＣＡＮ＿ＥＮ、ＹＡ＿ＥＮに応答して第１列アドレスＣＡ０−ＣＡ２をデコーディングして、デコーディング結果として第１選択信号Ｙｐ０−Ｙｐ７を発生する。第２デコーダ１５２０は制御信号 ＹＡ＿ＥＮに応答して第２列アドレスＣＡ３−ＣＡｚをデコーディングして、デコーディング結果として第２及び第３選択信号Ｙｑｊ、Ｙｒｊを発生する。第１デコーダ１５１０は制御信号ＹＳＣＡＮ＿ＥＮがハイで活性化される時、列アドレス信号ＣＡ０と関らず列アドレス信号ＣＡ１、ＣＡ２をデコーディングして第１選択信号Ｙｐ０−Ｙｐ７を活性化させる。これは制御信号ＹＳＣＡＮ＿ＥＮの活性化の間列アドレス信号ＣＡ０−ＣＡ２が入力される時、二つの選択信号が同時に活性化されることを意味する。

図６には二つの選択信号が同時に活性化されるように第１デコーダ１５１が実現されたが、４またはすべての選択信号が同時に活性化されるように実現されることができることは、この分野の通常的な知識を習得した者等に自明である。

図７は本発明による不揮発性メモリ装置のプログラム検証動作を説明するためのタイミング図である。以下では、本発明による不揮発性メモリ装置の動作が参照の図に基づいて詳細に説明する。

不揮発性メモリ装置がプログラム動作モードに進入すれば、アドレス発生回路１３００は制御ロジック１４００の制御下に入力された列アドレスに従って列アドレスを順次に発生する。列デコーダ回路１５００は生成された列アドレスに応答して第１乃至第３選択信号Ｙｐｉ、Ｙｑｊ、Ｙｒｊを発生する。この時、制御信号ＹＳＣＡＮ＿ＥＮは非活性化されないので、第１選択信号Ｙｐ０−Ｙｐ７のうちの一つだけが活性化される。すなわち、 各ページバッファグループのページバッファＰＢ０−ＰＢ７のうちの一つだけが選択される。選択回路１７００は第２及び第３選択信号Ｙｑｊ、Ｙｒｊに応答してローカルデータ入力ラインのうちの一部を選択する。この時、プログラムされるデータはデータ入出力回路１８００を通じてグローバルデータ入力ラインＧＤＩＬｘに伝達される。グローバルデータ入力ラインＧＤＩＬｘに伝達されたプログラムされるデータビットは選択回路１７００によって選択されたローカルデータ入力ラインに伝達される。選択されたローカルデータ入力ラインと連結された、そして活性化された第１選択信号が供給されるページバッファにはプログラムされるデータビットが各々ローディングされる。上述の過程を通じてプログラムされるデータビットがページバッファ回路１６００にローディングされるであろう。

入力された行アドレスに従ってワードラインが選択され、ページバッファ回路１６００にローディングされたデータビットに従ってビットラインが電源電圧または接地電圧に供給されることによって、選択されたワードラインのメモリセルが決められたプログラムループ回数内でプログラムされるであろう。一旦、一番目のプログラムループのプログラム動作が実行されれば、プログラムされたメモリセルのスレッショルド電圧が所望するスレッショルド電圧に増加したか否かを判別するためのプログラム検証動作が実行される。プログラムされたメモリセルのスレッショルド電圧が所望するスレッショルド電圧に増加したか否かを判別するため、まず、選択されたメモリセルの状態は前に説明されたことと同一の方式でページバッファ回路１６００のレジスタＲＥＧに貯蔵されるであろう。その次に、ページバッファ回路１６００に貯蔵されたデータ値がＹスキャン方式を通じてパス／フェイル点検回路１９００に順次に伝達される。選択されたメモリセルの状態がページバッファ回路１６００に貯蔵された後、制御ロジック１４００はＹスキャン動作を知らせる制御信号ＹＳＣＡＮ＿ＥＮを活性化させる。これと同時に、アドレス発生回路１３００は制御ロジック１４００の制御に従って列アドレスＣＡを発生する。

列デコーダ回路１５００は制御信号ＹＡ＿ＥＮ、ＹＳＣＡＮ＿ＥＮに応答して入力された列アドレスをデコーディングして、デコーディング結果として第１乃至第３選択信号Ｙｐｉ、Ｙｑｊ、Ｙｒｊを発生する。特に、制御信号ＹＳＣＡＮ＿ＥＮが活性化されているので、列デコーダ回路１５００の第１デコーダ１５１０は二つの選択信号Ｙｐ０、Ｙｐ１を同時に活性化させる。すなわち、二つの選択信号Ｙｐ０、Ｙｐ１が同時に活性化されることによって、各ページバッファグループで二つのページバッファＰＢ０、ＰＢ１のデータ値が対応するローカルデータ出力ラインに同時に反映される。例えば、各ページバッファグループのページバッファＰＢ０、ＰＢ１にラッチされたデータ値が全部プログラムパスを示すローレベルを有する場合、各ページバッファのデータ出力部ＤＯＰの第１スイッチＳＷ１はオフされ、その結果、対応するローカルデータ出力ラインはプログラムパスを示すプリチャージレベルであるハイレベルを有する。一方、各ページバッファグループのページバッファＰＢ０、ＰＢ１にラッチされたデータ値のうちの少なくとも一つがプログラムフェイルを示すハイレベルを有する場合、任意のページバッファのデータ出力部ＤＯＰの第１スイッチＳＷ１はオンされ、その結果、ローカルデータ出力ラインはプログラムフェイルを知らせるローレベルを有する。

ローカルデータ出力ラインのロジックレベルは選択回路１７００を通じてグローバルデータ出力ラインに伝達され、パス／フェイル点検回路１９００はグローバルデータ出力ラインのロジックレベルに従って現在生成された列アドレスのメモリセルが所望するスレッショルド電圧にプログラムされたか否かを判別する。もしプログラムされたと判別されれば、制御ロジック１４００はパス／フェイル信号ＰＦに応答して次の列アドレスが生成されるようにアドレス発生回路１３００を制御する。次のＹスキャン動作は前に説明されたことと同一に実行されるであろう。もしプログラムされないと判別されれば、制御ロジック １４００はパス／フェイル信号ＰＦに応答して現在のプログラム検証動作が終了するように制御信号ＹＡ＿ＥＮ、ＹＳＣＡＮ＿ＥＮを非活性化させる。以後、次のプログラムループのプログラム動作が前に説明されたことと同一の方式で実行されるであろう。

以上では、本発明による回路の構成及び動作を上述の説明及び図面によって図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。

ワイヤードＯＲ方式のプログラム検証方法を採用した従来技術によるメモリ装置を示すブロック図である。 Ｙスキャン方式のプログラム検証方法を採用した従来技術によるメモリ装置を示すブロック図である。 本発明によるＮＡＮＤフラッシュメモリ装置を概略的に示すブロック図である。 本発明の望ましい実施形態による図３に示したページバッファ回路及び選択回路を示すブロック図である。 本発明の望ましい実施形態によるページバッファを示す回路図である。 本発明の望ましい実施形態による列デコーダ回路を示す回路図である。 本発明による不揮発性メモリ装置のプログラム検証動作を説明するためのタイミング図である。

符号の説明

１１００ メモリセルアレイ
１２００ 行デコーダ回路
１３００ アドレス発生回路
１４００ 制御ロジック
１５００ 列デコーダ回路
１６００ ページバッファ回路
１７００ 選択回路
１８００ データ入出力回路
１９００ パス／フェイル点検回路

Claims (32)

1. 各々が複数のページバッファを有する複数のページバッファグループを含むページバッファ回路と、
   各々が前記各ページバッファグループに対応する複数のデータ出力ラインと、
   プログラム検証動作の時各ページバッファグループに属するページバッファのうちの少なくとも２つのページバッファからのデータが対応するデータ出力ラインにＷｉｒｅｄ−ＯＲ方式に同時に出力されるように前記ページバッファ回路を制御する制御回路と
   を含むことを特徴とする不揮発性メモリ装置。
2. 前記制御回路は各ページバッファグループに属するページバッファのうちの一つより多いページバッファからのデータがプログラム検証動作の間対応するデータ出力ラインに同時に出力されるように前記ページバッファ回路を制御することを特徴とする請求項１に記載の不揮発性メモリ装置。
3. 前記制御回路は各ページバッファグループのリペア単位を形成するページバッファからのデータがプログラム検証動作の間対応するデータ出力ラインに同時に出力されるように前記ページバッファ回路を制御することを特徴とする請求項１に記載の不揮発性メモリ装置。
4. 前記制御回路は前記各ページバッファグループに属するページバッファのうちの一つから出力されるデータが読み出し動作の間対応するデータ出力ライン上に出力されるように前記ページバッファ回路を制御することを特徴とする請求項１に記載の不揮発性メモリ装置。
5. 所定単位で前記データ出力ラインを選択する選択回路と、
   プログラムパスまたはフェイルを判別するためにプログラム検証動作の間前記選択されたデータ出力ラインからデータが入力されるパス／フェイルチェック回路と
   をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
6. 前記制御回路は前記パス／フェイルチェック回路の出力に応答して前記プログラム検証動作を制御するように構成されることを特徴とする請求項５に記載の不揮発性メモリ装置。
7. 対応するページバッファグループに連結された複数のデータ入力ラインをさらに含むことを特徴とする請求項５に記載の不揮発性メモリ装置。
8. 前記選択回路はデータロード動作の間所定単位で前記データ入力ラインを選択して、前記選択されたデータ入力ラインにプログラムされるデータを伝達することを特徴とする請求項７に記載の不揮発性メモリ装置。
9. 前記制御回路はプログラムされる前記伝送されたデータ値をラッチするように前記ページバッファ回路を制御することを特徴とする請求項８に記載の不揮発性メモリ装置。
10. 前記各ページバッファグループのページバッファは第１選択信号に応答して動作して、
    前記制御回路は前記動作モードに従って第１列アドレスに応答して前記第１選択信号の全部または一部を同時に活性化させるデコーダ回路とを含み、
    前記ページバッファグループの各々に属するページバッファの全部または一部からのデータは前記第１選択信号の全部または一部が同時に活性化される時対応するデータ出力ラインに同時に出力されることを特徴とする請求項１に記載の不揮発性メモリ装置。
11. 前記制御回路はプログラム検証動作を制御するように構成された制御ロジックを含むことを特徴とする請求項１０に記載の不揮発性メモリ装置。
12. 所定単位で前記データ出力ラインを選択する選択回路と、
    プログラムパスまたはフェイルを判別するために前記プログラム検証動作の間前記選択されたデータ出力ラインからデータが入力されるパス／フェイルチェック回路と
    をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ装置。
13. 前記デコーダ回路は第２列アドレスに応答して第２選択信号を発生することを特徴とする請求項１２に記載の不揮発性メモリ装置。
14. 前記選択回路はデータローディング動作の間前記第２選択信号に応答して所定単位で対応するページバッファグループに連結されたデータ入力ラインを選択して、前記選択されたデータ入力ラインにプログラムされるデータを伝達することを特徴とする請求項１３に記載の不揮発性メモリ装置。
15. 前記プログラムされるデータは前記第１及び第２選択信号に応答して対応するページバッファグループに貯蔵されることを特徴とする請求項１４に記載の不揮発性メモリ装置。
16. 前記各ページバッファは
    データを貯蔵するように構成されたレジスタと、
    対応する第１選択信号が活性化される時前記レジスタに貯蔵されたデータに従って対応するデータ出力ラインを駆動するように構成されたデータ出力ユニットと
    を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
17. 前記各レジスタは対応するメモリセルがプログラムされたセルである時、対応するデータ出力ユニットに第１ロジックレベルを出力するように構成され、
    前記各レジスタは対応するメモリセルが消去されたセルである時、対応するデータ出力ユニットに第２ロジックレベルを出力するように構成されることを特徴とする請求項１６に記載の不揮発性メモリ装置。
18. 前記各データ出力ユニットは、
    前記対応するレジスタによって制御されるように配列された第１スイッチと、
    前記第１スイッチと直列連結されて、前記対応する第１選択信号に応答して制御されるように配列された第２スイッチと
    を含むことを特徴とする請求項１６に記載の不揮発性メモリ装置。
19. 前記列アドレスを発生するアドレス発生回路をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
20. 不揮発性メモリ装置のプログラム検証方法において、
    複数のページバッファグループの各々に配列された複数のページバッファ内にデータとしてプログラムされたメモリセルの状態を貯蔵する段階と、
    プログラム検証動作の時各ページバッファグループに属するページバッファのうちの少なくとも２つのページバッファからのデータを各ページバッファグループの対応するデータ出力ラインにＷｉｒｅｄ−ＯＲ方式に同時に出力する段階と
    を含むことを特徴とするプログラム検証方法。
21. 各ページバッファグループに属する第１ページバッファに貯蔵されたデータは第１選択信号に応答して前記対応するデータ出力ラインに連結されることを特徴とする請求項２０に記載のプログラム検証方法。
22. 各ページバッファグループに属する第２ページバッファに貯蔵されたデータは第２選択信号に応答して前記対応するデータ出力ラインに連結されることを特徴とする請求項２１に記載のプログラム検証方法。
23. 前記第１及び第２選択信号はスキャンイネーブル信号及び列アドレス情報に応答して同時に活性化されることを特徴とする請求項２２に記載のプログラム検証方法。
24. 前記各ページバッファグループに属する２つ以上のページバッファはリペア単位を形成することを特徴とする請求項２１に記載のプログラム検証方法。
25. 第１データ出力ラインに連結された第１グループのページバッファと、
    第２データ出力ラインに連結された第２グループのページバッファと
    を含み、
    前記各ページバッファグループに属する２つ以上のページバッファはリペア単位を形成して、
    前記各リペア単位に属する２つ以上のページバッファからのデータはプログラム検証動作の間対応するデータ出力ラインにＷｉｒｅｄ−ＯＲ方式に同時に連結されることを特徴とする不揮発性メモリ装置。
26. 選択信号に応答して前記対応するデータ出力ラインに前記ページバッファからのデータが伝達されることを特徴とする請求項２５に記載の不揮発性メモリ装置。
27. 前記各選択信号は２つ以上のページバッファグループに属するページバッファに連結されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
28. 前記選択信号は列スキャン信号及び列アドレス情報に応答して生成されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
29. 不揮発性メモリ装置のプログラム検証方法において、
    各々が複数のページバッファを有する複数のページバッファグループにプログラム検証データを貯蔵する段階と、
    列スキャン動作を実行して前記ページバッファグループから対応するデータ出力ラインに前記プログラム検証データを伝達する段階と、
    プログラム検証動作の時一グループに属する少なくとも二つのページバッファから出力されるデータを対応するデータ出力ラインにＷｉｒｅｄ−ＯＲ方式に同時に伝達する段階と
    を含むことを特徴とするプログラム検証方法。
30. 前記列スキャン動作は列アドレス情報に応答して選択信号を順次に活性化させることによって実行されることを特徴とする請求項２９に記載のプログラム検証方法。
31. 前記選択信号は前記列スキャン動作の間一度に二つずつ活性化されることを特徴とする請求項３０に記載のプログラム検証方法。
32. 前記同時に活性化された選択信号が入力されるページバッファはリペア単位を形成することを特徴とする請求項３１に記載のプログラム検証方法。

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