CN100585739C - 非易失性存储器的程序验证 - Google Patents

Abstract

一种非易失性存储器件，包括：以组安排的页面缓冲区，每个组耦合到相应数据输出线，以便在程序验证操作期间可以将来自每个组中的多于一个页面缓冲区的数据同时表现在相应数据输出线上。页面缓冲区可以被安排在修复单元中，并且在列扫描操作期间来自多于一个页面缓冲区的数据被同时耦合到数据输出线。

Description

非易失性存储器的程序验证

根据35U.S.C§119，本US非临时专利申请要求2004年12月30日提交的韩国专利申请No.2004-116840的优先权，其内容在此结合，作为参考。

技术领域

本发明涉及一种非易失性存储器的程序验证。

背景技术

半导体存储器是诸如计算机和其他基于微处理器的应用(其范围从人造卫星到消费电子产品)的微电子系统的重要元件。因此，半导体存储器制造过程中的前进，包括通过对于更高密度和更快速度的定标的处理增强和技术发展，促进了对于其他电子逻辑系列建立更高性能标准。

半导体存储器通常表现为易失性的或者非易失性的。在易失性存储器中，通过在例如静态随机存取存储器(SRAM)中设定双稳态触发器的逻辑状态，或者通过在例如静态随机存取存储器(DRAM)中对电容器充电，来存储信息。在任何情况下，只要施加电源则存储数据并可将其读出，但是当断电时则丢失数据。

诸如掩模只读存储器(MROM)、可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、和电可擦可编程只读存储器(EEPROM)的非易失性存储器即使在断电时也能够存储数据。根据所采用的制造工艺，非易失性存储器数据存储模式可以是永久的或者是可重编程的。非易失性存储器在计算机、航空电子学、电信、和消费电子产品产业等各种应用中用于程序和微码存储。在需要快速、可重编程非易失性存储器的系统中使用的、诸如非易失性SRAM(nvRAM)的器件中也可用单芯片易失性以及非易失性存储器存储模式的组合。此外，许多特定存储器结构已经开发，其包含附加逻辑电路，用于最优化它们对于特定应用任务的性能。

某些类型的非易失性存储器件，诸如MROM、PROM、和EPROM，都是或者不能被擦除和重写，或者必须从系统移开以便被擦除和重新编程。EEPROM是安装在系统中时电可擦和可写的，并且已经被广泛用于需要连续重编程序的应用中，诸如系统程序设计或辅助存储器件。一种称为闪速EEPROM(“闪速存储器”)的EEPROM被有利地用于辅助器件中的海量存储，因为它与传统的EEPROM相比具有高集成密度。两种常用类型的闪速存储器是NAND型(通常具有较高的集成密度)和NOR型。

NAND型闪速存储器件包括用于存储信息的存储单元阵列区域。存储单元阵列由被称作NAND串的多个单元串形成。页面缓冲区电路用于将数据存储到闪速存储器的存储单元阵列或者从闪速存储器的存储单元阵列读取数据。利用已知F-N(Fowler-Nordheim)沟道电流技术对NAND型闪速存储器中的存储单元进行擦除和编程。这种擦除和编程方法公开于名为“NONVOLATILE SEMICONDUCTOR MEMORY”的U.S.专利No.5,473,563以及名为“NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICESHAVING ADJUSTABLE ERASE/PROGRAM THRESHOLD VOLTAGEVERIFICATION CAPABILITY”的U.S.专利No.5,696,717中。

为了将数据存储于存储单元阵列，数据装载命令首先被施加到闪速存储器。然后，地址和数据被依次输入到闪速存储器。将要被编程的数据通常以字节或字为单位被顺序传送到页面缓冲区电路。一旦页面缓冲区电路满了，则响应于程序命令将页面缓冲区电路中的所有数据同时编程到存储单元阵列(在对应于所选择的页面的存储单元)。其中数据被编程的周期(也被称作“程序周期”)包含多个程序循环。每个程序循环被分成两个部分，例如，程序部分和程序验证部分。在程序部分期间，以本领域中已知的方式在给定的偏置条件下对存储单元进行编程。在程序验证部分期间，访问存储单元以便验证它们被编程到了预定的阈值电压。重复执行上述程序循环直到所有的存储单元被验证为已编程，达到最大时间量。在程序验证操作期间，除了所读取的数据仅用于内部验证所述编程操作之外，以与正常操作相同的方式访问数据。

为了确定存储单元是否被编程到想要的阈值电压，已经建议多种验证方法。一个典型的例子是公开于名为“NONVOLATILE SEMICONDUCTORMEMORY DEVICE AND AN OPTIMIZING PROGRAMMING METHODTHEREOF”(“‘162专利”)的U.S.专利No.5,299,162中的线“或”(wired-OR)类型方案，其内容结合于此作为参考。图1是显示在‘162专利中公开的存储器件的方框图。存储器件包括编程状态检测电路PS，其在程序验证部分期间接收在页面缓冲区的锁存器LT中存储的数据并检测输入数据值是否指示程序数据值。例如，当所有选择的存储单元以最优状态编程时，程序状态检测电路PS输出常规检测信号。如果至少一个选择的存储单元未被充分编程，则程序状态检测电路PS输出异常检测信号。

在线“或”类型程序验证方法中，所选择的存储单元的状态被同时检测，因此程序验证时间是短的。然而，当在页面缓冲区中存在物理缺陷(例如，相邻页面缓冲区被电连接)时，程序验证操作受到缺陷页面缓冲区影响。换言之，即使页面缓冲区被替换，程序状态检测电路PS的输出总是指示程序失败。为了克服这些问题，近年来已经引入了列扫描类型程序验证方法(也称作“Y-扫描”类型)。采用列扫描类型程序验证方法的存储器件的例子被公开于名为“FLASH MEMORY DEVICE WITH PROGRAM STATUS DETECTIONCIRCUITRYAND THE METHOD THEREOF”(“‘121专利”)的U.S.专利No.6,282,121中，其内容结合于此作为参考。图2是显示公开在‘121专利中的存储器件的方框图。

图2的存储器件包括程序状态检测电路190。在程序验证操作期间，页面缓冲区电路110读取的数据位通过列选通电路140以预设的单位，例如以字节或字为单位，被发送到程序状态检测电路190。程序状态检测电路190检测所有输入数据位是否已经被编程为正确的数据值。根据所述检测结果，程序状态检测电路190将地址计数器120加1。因此，页面缓冲区电路110中的所述读取数据位没有被同时检测，并且它们通过列选通电路140以预设的单位而被发送到程序状态检测电路190。即，页面缓冲区电路110中的所述读取数据以预设单位被扫描以便验证编程。

除了在程序验证操作期间仅内部地利用所述读取数据之外，采用上述Y-扫描技术的程序验证操作以与常规读取操作相同的方式存取数据。程序周期包括几个程序循环，每个程序循环包括程序部分和程序验证部分。因而，整个程序时间受到执行程序验证操作所需的时间量的限制。

发明内容

在根据本专利公开的发明原理的一个示例实施例中，非易失性存储器件可以包括：包含多个页面缓冲区组的页面缓冲区电路，每个页面缓冲区组具有多个页面缓冲区；多个数据输出线，每个输出线耦合到相应页面缓冲区组中的页面缓冲区；以及控制电路，控制所述页面缓冲区电路以便根据操作模式可以同时在相应数据输出线上表示来自每个页面缓冲区组中的多于一个页面缓冲区的数据。

在根据本专利公开的发明原理的另一个示例实施例中，一种用于非易失性存储器件中的程序验证的方法可包括：将编程的存储单元的状态作为数据存储到以页面缓冲区组布置的页面缓冲区中；并且同时将来自每个页面缓冲区组中的多于一个页面缓冲区的数据耦合到对于每个页面缓冲区组的相应数据输出线。

在根据本专利公开的发明原理的另一个示例实施例中，一种非易失性存储器件可包括：耦合到第一数据输出线的第一组页面缓冲区；以及耦合到第二数据输出线的第二组页面缓冲区；其中每个页面缓冲区组中的多于一个页面缓冲区形成修复单元；并且其中在程序验证操作期间来自每个修复单元中的多于一个页面缓冲区的数据被同时耦合到相应数据输出线。

在根据本专利公开的发明原理的另一个示例实施例中，一种用于非易失性存储器件的程序验证的方法可包括：在页面缓冲区组中存储程序验证数据；通过执行列扫描操作将来自页面缓冲区组的程序验证数据传送到相应数据输出线；以及在列扫描操作期间同时将来自一组中的至少两个页面缓冲区的数据传送到相应数据输出线。

附图说明

图1是显示采用线“或”现有技术程序验证方法的存储器件的方框图。

图2是显示采用现有技术的Y-扫描类型程序验证方法的存储器件的方框图。

图3是根据本专利公开的发明原理的NAND型闪速存储器件的实施例的示意方框图。

图4是显示根据本发明公开的发明原理的页面缓冲区电路和选择电路的实施例的方框图。

图5是显示根据本专利公开的发明原理的页面缓冲区的实施例的电路图。

图6是显示根据本专利公开的发明原理的列解码器的实施例的电路图。

图7是说明根据本专利公开的发明原理的非易失性存储器件的程序验证操作的实施例的时序图。

具体实施方式

通过参考附图在下文中将详细描述根据本专利公开的发明原理的优选实施例。然而，本发明原理可以以不同的形式体现，并且不限于此处阐明的实施例。相反，提供这些实施例以便本公开将更加彻底和全面，并且将向本领域技术人员完全传达本发明的范围。

图3是显示根据本专利公开的发明原理的非易失性存储器件的实施例的示意方框图。从NAND类型闪速存储器件的角度来阐明图3的实施例。然而，本发明原理也可应用于其他类型的非易失性存储器。

参考图3，非易失性存储器件1000包括用于存储数据的存储单元阵列1100。所述存储单元阵列1100包括多个单元串，在这个例子中为NAND串。每个单元串由串联连接到第一和第二选择晶体管之间的多个闪速存储器单元形成。一个选择晶体管是串选择晶体管(string selection transistor)，而另一个选择晶体管是接地选择晶体管(ground selection transistor)。串和接地选择晶体管分别由串和接地选择线控制。各个单元串的闪速存储器单元用浮动栅晶体管而形成。晶体管的控制栅分别连接到相应的控制信号(例如，字线)。

行解码器电路(在图3中由“X-DEC”表示)1200根据来自地址生成电路1300的行地址RA选择字线，并根据相应的操作模式将字线电压施加到选择的字线和未选择的字线。例如，行选择电路1200将程序电压施加到在程序操作模式期间选择的字线并且将通过电压(低于程序电压)施加到未选择的字线。此外，行选择电路1200将地电压施加到在读取操作期间选择的字线并且将读取电压(低于通过电压但高于地电压)施加到未选择字线。所述程序、通过和读取电压通常高于电源电压，因此它们是利用已知的供给泵技术由高压生成电路产生。

地址生成电路1300由控制逻辑1400控制并生成行和列地址RA和CA。列解码器电路(在图3中由“Y-DEC”表示)1500响应于来自控制逻辑1400的控制信号YSCAN_EN和YA_EN而操作，并解码所述列地址CA以产生第一至第三选择信号Ypi、Yqj、以及Yrj(其中，i和j是正整数)。当控制信号YSCAN_EN是无效时，即，在除了程序验证操作的任何操作期间(例如，读取、程序和擦除操作等)，列解码器电路1500响应于控制信号YA_EN和列地址CA仅激活第一选择信号YPi之一。当控制信号YSCAN_EN被激活时，即，在程序验证操作期间，列解码器电路1500可响应于控制信号YA_EN和列地址CA而同时激活两个或多个第一选择信号YPi，如将在下文中详细描述的。

排列通过存储单元阵列1100的位线BL0-BLm以及RBL0-RBLx被电连接到页面缓冲区电路1600。页面缓冲区电路1600在读取/验证操作期间感测来自通过位线BL0-BLm以及RBL0-RBLx耦合到选择的字线的存储单元的数据。在程序操作期间，页面缓冲区电路1600根据将要编程的数据将电源电压(或程序抑制电压)或地电压(或程序电压)施加到位线BL0-BLm以及RBL0-RBLx。页面缓冲区电路1600包括与位线BL0-BLm以及RBL0-RBLx相对应的页面缓冲区。在某些实施例中，页面缓冲区可共享位线。页面缓冲区电路1600响应于第一选择信号Ypi将读取数据输出到本地数据输出线LDOLn。多个页面缓冲区(被称作“页面缓冲区组”)共同连接到各数据输出线之一。页面缓冲区组中的页面缓冲区分别由第一选择信号Ypi选择。例如，当激活一个选择信号时，来自每个页面缓冲区组的一个页面缓冲区的数据被耦合到相应的本地数据输出线。当激活所有或一些选择信号时，来自每个页面缓冲区组中的全部或一些页面缓冲区的数据在它们相应的本地数据输出线中共同地反映。因为所有或一些第一选择信号Ypi在程序验证操作期间被激活，来自两个或多个页面缓冲区的读取数据值可以同时反映在与各页面缓冲区组相对应的一个本地数据输出线上。而且，页面缓冲区电路1600响应于第一选择信号Ypi锁存来自本地数据输入线LDILn的、将要被编程到存储单元阵列的数据。

在一个示例实施例中，在程序验证操作期间，诸如(Yp0，Yp1)，(Yp2，Yp3)，(Yp4，Yp5)等成对地激活第一选择信号Ypi。在根据本专利公开的发明原理的非易失性存储器件的某些实施例中，当确定一个页面缓冲区具有缺陷(或者确定一个页面缓冲区将被连接到缺陷位线)时，通过替换另外的一个或多个页面缓冲区来修复具有缺陷的页面缓冲区。在这种情况下，通过同时替换两个其他页面缓冲区来修复具有缺陷的页面缓冲区和相邻的页面缓冲区。因此，在该实施例中两个页面缓冲区包括一个修复单元。在程序验证操作期间同时将包括修复单元的两个页面缓冲区的读取数据值反映在一个本地数据输出线上。类似地，修复单元中安排的其他页面缓冲区的读取数据值也被同时反映在相应本地数据输出线上。

选择电路1700响应于第二和第三选择信号(Yqj，Yrj)操作。在读取/验证操作期间，选择电路1700响应于第二和第三选择信号(Yqj，Yrj)以预定的单位(例如，x8，x16，x32等)选择本地数据输出线LDOLn，并分别将选择的本地数据输出线上的数据传送到相应的全局数据输出线GDOLx。在数据载入操作期间，选择电路1700响应于第二和第三选择信号(Yqj，Yrj)以预定的单位(例如，x8，x16，x32等)选择本地数据输入线LDILn，并分别将来自全局数据输入线GDILn的将要编程的数据传送到选择的数据输入线。全局数据输入线GDILn被电连接到数据输入/输出电路1800，以接收将要编程的数据。全局数据输出线GDOLn在读取操作期间被电连接到数据输入/输出电路1800，以输出读取数据。通过/失败检验电路1900在程序验证操作期间被电连接到全局数据输出线GDOLn，以接收由选择电路1700选择的数据。数据输入/输出电路1800由控制逻辑1400控制，以接收程序输入数据并输出读取数据。

尽管未示于图3中，可以在数据输入/输出电路1800中提供例如用于预充电全局数据输入/输出线的器件。

通过/失败检验电路1900检验全局数据输出线GDOLn上的所有数据是否具有正确的值。如果所有的数据值是正确的，则通过/失败检验电路1900输出指示程序通过的通过/失败信号PF到控制逻辑1400。如果任何一个输入数据值是不正确的，通过/失败检验电路1900输出指示程序失败的通过/失败信号到控制逻辑1400。控制逻辑1400是包括地址生成电路1300和列解码器电路1500的总体控制电路的部分。控制逻辑1400被构造为控制非易失性存储器件1000的操作。控制逻辑1400在程序验证操作期间响应于通过/失败信号PF而控制地址生成电路1300和列解码器电路1500。例如，当通过/失败信号PF指示程序通过时，控制逻辑1400控制地址生成电路1300将列地址CA增加适当的量，例如1，同时，连续激活控制信号YSCAN_EN。换言之，连续执行Y-扫描操作。当通过/失败信号PF指示程序失败时，控制逻辑1400无效控制信号YSCAN_EN，同时停止地址生成电路1300的操作。即，Y-扫描操作被停止，然后包括程序操作的另一程序循环在控制逻辑1400的控制下被执行。在这种情况下，地址生成电路1300未被初始化。替代地，在下一个程序循环的程序验证操作期间，先前生成的列地址被用作初始列地址。

如上所述，因为多个第一选择信号Ypi被同时激活，来自至少两个页面缓冲区的数据值在程序验证操作期间被同时反映在一个本地数据输出线中。通过/失败检验电路1900基于在本地数据输出线中反映的信息检测程序通过/失败。因此，执行Y-扫描操作所需的时间可以减少，作为其结果，可以减少整个程序时间。

图4是显示根据这个专利公开的发明原理的页面缓冲区电路和选择电路的实施例的方框图。

参考图4，页面缓冲区电路1600由多个页面缓冲区组PBG0-PGBy形成。每个页面缓冲区组PBG0-PBGy，例如是由8个页面缓冲区PB0-PB7形成。相应的选择信号Yp0-Yp7被施加到各页面缓冲区组的页面缓冲区PB0-PB7。例如，选择信号Yp0被施加到页面缓冲区PB0，并且选择信号Yp1被施加到页面缓冲区PB1。页面缓冲区组PBG0-PBGy的数目与本地数据输出线LDOL0-LDOLy的数目相等。页面缓冲区组的页面缓冲区被共同连接到相应的本地数据输出线。例如，页面缓冲区组PBG0的页面缓冲区PB0-PB7被共同连接到本地数据输出线LDOL0。页面缓冲区组PBG1的页面缓冲区PB0-PB7被共同连接到本地数据输出线LDOL1。当选择信号Yp0-Yp7的一个(例如，YP0)被激活时，其中施加了激活的选择信号Yp0的页面缓冲区组PBG0-PBGy的页面缓冲区PB0将数据值输出到相应的本地数据输出线LDOL0-LDOLy。

页面缓冲区组PBG0-PBGy还分别连接到本地数据输入线LDIL0-LDILy。本地数据输入线被共同连接到相应页面缓冲区组的页面缓冲区。例如，页面缓冲区组PBG0的页面缓冲区PB0-PB7被共同连接到本地数据输入线LDIL0。当激活选择信号Yp0-Yp7的一个(例如，Yp0)时，相应本地数据输入线LDIL0-LDILy上将要变成的数据值被分别传送到其中施加了激活的选择信号Yp0的页面缓冲区组PBG0-PBGy的页面缓冲区PB0。每个本地数据输入线LDIL0-LDILy可形成微分对，以便传送互补数据信号，但是为了方便仅显示一个本地数据输入线。类似地，为了防止附图不清楚，图4中的最后数据输入线LDILy被示出为连接到页面缓冲区组PBGy的所有页面缓冲区PB0-PB7，但是其他数据输入线也应该理解为将被耦合到它们各自组的所有页面缓冲区。

参考图4，选择电路1700包括解码器1710、输入开关SWIN0-SWINy、以及输出开关SWOUT0-SWOUTy。解码器1710解码选择信号(Yqj，Yrj)以产生开关控制信号S0-Sy。开关控制信号SO-Sy被激活以便以预定单位(例如x8，x16，和x32)接通输入/输出开关。在程序模式的数据载入操作期间，输入开关SWIN0-SWINy响应于相应开关控制信号而选择本地数据输入线LDIL0-LDILy，并将来自全局数据输入线GDILx的将要编程的数据选择性地传送到输入线。在读取/验证操作期间，输出开关SWOUT0-SWOUTy响应于相应开关控制信号将全局数据输出线GDOLx选择性地连接到本地数据输出线LDOL0-LDOLy。

图5是显示根据本专利公开的发明原理的页面缓冲区的实施例的电路图。

图5的页面缓冲区对应于页面缓冲区电路1600的一个页面缓冲区，并且其余的页面缓冲区基本与图5的页面缓冲区相同。页面缓冲区PB0包括寄存器REG和数据输出单元DOP。寄存器REG被构造为在程序操作期间响应于选择信号Yp0而锁存来自本地数据输入线LDIL0的数据。此外，寄存器REG被构造为在读取操作期间锁存通过位线BL0来自存储单元的数据。在读取操作期间，数据输出单元DOP根据在寄存器REG中存储的值以及选择信号Yp0接地数据输出线LDOL0。数据输出单元DOP包括第一开关SW1和第二开关SW2。第一开关SW1由存储在寄存器REG中的值控制，第二开关SW2由选择信号Yp0控制。

在读取/验证操作期间，如果选择的存储单元是断开单元(off-cell)(编程的单元)，寄存器REG被构造为输出逻辑低电平。换言之，如果选择的存储单元是断开单元(编程的单元)，则数据输出单元DOP的第一开关SW1被断开。相反，如果选择的存储单元是接通单元(on-cell)(擦除单元)，寄存器REG被构造为输出逻辑高电平。即，如果选择的存储单元是接通单元，则数据输出单元DOP的第一开关SW1接通。

将要编程的数据通过下面的处理被传送到寄存器REG。将要编程的数据通过数据输入/输出电路1800和选择电路1700传送到本地数据输入线(例如，LDIL0)。如果数据是“0”，则本地数据输入线LDIL0是低。如果将要编程的数据是“1”，则本地数据输入线LDIL0是高。当选择信号Yp0被激活(被驱动为逻辑高)时，本地数据输入线LDIL0上的数据被载入寄存器REG。在程序操作期间，根据载入寄存器REG的数据，位线BL0被设置为电源电压或地电压，并且连接到位线BL0的单元串中的选择的存储单元以公知的方式编程。

编程的存储单元的状态被读取并如下传送到寄存器REG。寄存器REG通过位线BL0感测选择的存储单元的状态，并暂时存储感测的状态。如果选择的存储单元是断开单元(编程的单元)，则寄存器REG将低电平信号输出到第一开关SW1。即使选择信号Yp0被激活，本地数据输出线LDOL0处于预充电状态，例如，逻辑高电平。这是因为第一开关SW1被断开。如果选择的存储单元是接通单元(擦除单元)，则寄存器REG将高电平信号输出到第一开关SW1。当选择信号Yp0被激活时，接通第一开关SW1，以便通过接通开关SW1和SW2将本地数据输出线LDOL0接地。本地输出线LDOL0上的数据通过选择电路1700被传送到通过/失败检验电路1900。

图6是显示根据本专利公开的发明原理的列解码器电路的实施例的电路图。

参考图6，列解码器电路1500包括第一解码器1510和第二解码器1520。第一解码器1510响应于控制信号YSCAN_EN和YA_EN解码第一列地址CA0-CA2，并根据解码结果产生第一选择信号Yp0-Yp7。第二解码器1520响应于控制信号YA_EN和YA_EN解码第二列地址CA3-CAz，并根据解码结果产生第二和第三选择信号(Yqj，Yrj)。第一解码器1510解码列地址信号CA1和CA2，以便当控制信号YSCAN_EN被激活到逻辑高时激活第一选择信号Yp0-Yp7，而不考虑列地址信号CA0。这意味着在控制信号YSCAN_EN的激活期间，响应于列地址信号同时激活两个选择信号。

在图6中，第一解码器1510被构造为以便同时激活两个选择信号，但是可以同时激活任何其他数目的选择信号(例如，4个或者所有选择信号)。

图7是说明根据本专利公开的发明原理的非易失性存储器件的程序验证操作的时序图。当非易失性存储器件进入程序操作模式时，地址生成电路1300在控制逻辑1400的控制下根据输入列地址顺序生成列地址。列解码器电路1500响应于生成的列地址产生第一至第三选择信号(Ypi，Yqi，Yrj)。此时，因为控制信号YSCAN_EN未被激活，仅仅第一选择信号Yp0-Yp7之一被激活。即，仅选择每个页面缓冲区组中的页面缓冲区PB0-PB7中的一个。选择电路1700响应于第二和第三选择信号(Yqj，Yrj)选择一些本地数据输入线。在这种情况下，将要编程的数据通过数据输入/输出电路1800被传送到全局数据输入线GDILx。将要编程的数据位传送到选择电路1700选择的本地数据输入线。将要编程的数据位被载入相应页面缓冲区，所述页面缓冲区被连接到选择的本地数据输入线并接收激活的第一选择信号。通过这个过程，将要编程的数据位被载入页面缓冲区电路1600。

当根据输入行地址选择字线并根据载入的数据位利用电源电压或地电压驱动位线时，耦合到选择的字线的存储单元在预设程序循环时间被编程。一旦执行第一程序循环的程序操作，则执行程序验证操作以确定编程的存储单元的阈值电压是否达到所需的阈值电压。为了测量阈值电压，以如上所述的相同的方式，读取选择的存储单元并且将它们的状态存储在页面缓冲区电路1600的寄存器REG中。在选择的存储单元的状态被存储在页面缓冲区电路1600中之后，控制逻辑1400激活指示Y-扫描操作的开始的控制信号YSCAN_EN。接着，在页面缓冲区电路1600中存储的数据值利用Y-扫描技术被顺序传送到通过/失败检验电路1900。此时，地址生成电路1300在控制逻辑1400的控制下生成列地址CA。

列解码器电路1500响应于控制信号YA_EN和YSCAN_EN解码输入列地址。响应于解码结果产生第一到第三选择信号(Ypi，Yqj，Yrj)。具体地，因为控制信号YSCAN_EN被激活，所以列解码器1500的第一解码器1510同时激活两个选择信号(Yp0，Yp1)。换言之，因为两个选择信号(Yp0，Yp1)被同时激活，所以每个页面缓冲区组中的两个页面缓冲区PB0和PB1的数据值被同时反映在相应的本地数据输出线中。例如，如果锁存在各页面缓冲区组的页面缓冲区PB0和PB1中的数据值处于指示所有程序通过的低逻辑电平，各个页面缓冲区中的每一个的数据输出单元DOP的第一开关SW1被断开。结果，相应本地数据输出线保持在指示程序通过的高电平(预充电电平)。相反，如果锁存到各个页面缓冲区组的页面缓冲区PB0和PB1中的数据值的至少一个为高，那个页面缓冲区的数据输出单元DOP的第一开关SW1被接通。结果，本地数据输出线变为指示程序失败的低。

本地数据输出线的逻辑电平由选择电路1700传送到全局数据输出线。通过/失败检验电路1900响应于全局数据输出线的逻辑电平检测当前产生的列地址的存储单元是否被编程到需要的阈值电压。如果存储单元被编程到需要的阈值电压，则控制逻辑1400响应于通过/失败信号PF使地址生成电路1300产生下一个列地址。随后将以与上述相同的方式执行下一个Y-扫描操作。另外，控制逻辑1400响应于通过/失败信号PF使控制信号YA_EN和YSCAN_EN失效，以便结束当前程序验证操作。然后下一个程序循环将以相同的方式重复程序/验证周期。

如上所述，在程序验证操作期间，可以在一个本地数据输出线中同时反映至少两个或多个页面缓冲区的数据值。结果，可以减少执行Y-扫描操作的时间，由此减少整个程序时间。

尽管本发明是参照其特定的优选实施例来描述的，但本专利公开的发明原理并不限于此。但本领域的技术人员应该理解，在不脱离本发明原理的情况下，可以对其进行各种替换、修改和改变。

Claims (32)

1.一种非易失性存储器件，包括：

包含多个页面缓冲区组的页面缓冲区电路，每个页面缓冲区组具有多个页面缓冲区；

多个数据输出线，每个数据输出线耦合到相应页面缓冲区组中的页面缓冲区；以及

控制电路，控制页面缓冲区电路，以便根据操作模式将来自每个页面缓冲区组的多于一个页面缓冲区的数据同时表现在相应数据输出线上。

2.如权利要求1所述的非易失性存储器件，其中控制电路可以控制页面缓冲区电路，以便在程序验证操作期间，将来自每个页面缓冲区组的多于一个页面缓冲区的数据同时表现在相应数据输出线上。

3.如权利要求1所述的非易失性存储器件，其中控制电路可以控制页面缓冲区电路，以便在程序验证操作期间，将来自形成页面缓冲区组的修复单元的多于一个页面缓冲区的数据同时表现在相应数据输出线上。

4.如权利要求1所述的非易失性存储器件，其中控制电路可以控制页面缓冲区电路，以便在读取操作期间，将来自每个页面缓冲区组的多于一个页面缓冲区的数据表现在相应数据输出线上。

5.如权利要求1所述的非易失性存储器件，还包括：

选择电路，以预定单位选择数据输出线；以及

通过/失败检验电路，在程序验证操作期间，从选择的数据输出线接收数据以确定程序通过或失败。

6.如权利要求5所述的非易失性存储器件，其中控制电路被构造为响应于通过/失败检验电路的输出来控制程序验证操作。

7.如权利要求5所述的非易失性存储器件，还包括耦合到相应页面缓冲区组的多个数据输入线。

8.如权利要求7所述的非易失性存储器件，其中选择电路可在数据载入操作期间以预定单位选择数据输入线，并把将要编程的数据传送到所选择的输入线上。

9.如权利要求8所述的非易失性存储器件，其中控制电路可以控制页面缓冲区电路，以便锁存将要编程的传送的数据值。

10.如权利要求1所述的非易失性存储器件，其中

每个页面缓冲区组中的页面缓冲区响应于第一选择信号而操作；

控制电路包括解码器电路，根据操作模式、响应于第一列地址而同时激活所有或一些第一选择信号；以及

当同时激活所有或一些第一选择信号时，来自每个页面缓冲区组的所有或一些页面缓冲区的数据被同时表现在相应的数据输出线中。

11.如权利要求10所述的非易失性存储器件，其中控制电路包括被构造用来控制程序验证操作的控制逻辑。

12.如权利要求11所述的非易失性存储器件，还包括：

选择电路，以预定单位选择数据输出线；以及

通过/失败检验电路，在程序验证操作期间从选择的数据输出线接收数据以确定程序通过或失败。

13.如权利要求12所述的非易失性存储器件，其中解码器电路响应于第二列地址而产生第二选择信号。

14.如权利要求13所述的非易失性存储器件，其中选择电路在数据载入操作期间响应于第二选择信号以预定单位选择耦合到相应页面缓冲区组的数据输入线，并把将要编程的数据传送到所选择的数据输入线上。

15.如权利要求14所述的非易失性存储器件，其中响应于第一和第二选择信号，把将要编程的数据存储在相应页面缓冲区组中。

16.如权利要求1所述的非易失性存储器件，其中每个页面缓冲区包括：

被构造用来存储数据的寄存器；以及

数据输出单元，被构造为当激活相应第一选择信号时根据在寄存器中存储的数据驱动相应数据输出线。

17.如权利要求16所述的非易失性存储器件，其中：

每个寄存器被构造为当相应存储单元是编程的单元时将第一逻辑电平输出到相应数据输出单元；以及

每个寄存器被构造为当相应存储单元是擦除单元时将第二逻辑电平输出到相应数据输出单元。

18.如权利要求16所述的非易失性存储器件，其中：每个数据输出单元包括：

第一开关，被安排为由相应寄存器控制；以及

第二开关，与第一开关串联耦合，并被安排为响应于相应的第一选择信号而被控制。

19.如权利要求12所述的非易失性存储器件，还包括生成列地址的地址生成电路。

20.一种用于非易失性存储器件的程序验证的方法，包括：

将编程的存储单元的状态作为数据存储在安排在页面缓冲区组中的页面缓冲区中；以及

将来自每个页面缓冲区组中的多于一个页面缓冲区的数据同时耦合到每个页面缓冲区组的相应数据输出线。

21.如权利要求20所述的方法，其中响应于第一选择信号将每个页面缓冲区组中的第一页面缓冲区中的数据耦合到相应数据输出线。

22.如权利要求21所述的方法，其中响应于第二选择信号将每个页面缓冲区组中的第二页面缓冲区中的数据耦合到相应数据输出线。

23.如权利要求22所述的方法，其中响应于扫描使能信号和列地址信息同时激活第一和第二选择信号。

24.如权利要求20所述的方法，其中每个页面缓冲区组中的多于一个页面缓冲区形成修复单元。

25.一种非易失性存储器件，包括：

耦合到第一数据输出线的第一组页面缓冲区；以及

耦合到第二数据输出线的第二组页面缓冲区；

其中每个页面缓冲区组中的多于一个页面缓冲区形成修复单元；并且

其中在程序验证操作期间，来自每个修复单元中的多于一个页面缓冲区的数据被同时耦合到相应的数据输出线。

26.如权利要求25所述的非易失性存储器件，其中响应于选择信号将数据从页面缓冲区传送到相应数据输出线。

27.如权利要求26所述的非易失性存储器件，其中每个选择信号被耦合到多于一个组中的页面缓冲区。

28.如权利要求27所述的非易失性存储器件，其中响应于扫描使能信号和列地址信息产生选择信号。

29.一种用于非易失性存储器件的程序验证的方法，包括：

在页面缓冲区组中存储程序验证数据；

通过执行列扫描操作将来自页面缓冲区组的程序验证数据传送到相应数据输出线；以及

在列扫描操作期间，将来自一个组中的至少两个页面缓冲区的数据同时传送到相应数据输出线。

30.如权利要求29所述的方法，其中响应于列地址信息通过依次激活选择信号来执行扫描操作。

31.如权利要求30所述的方法，其中在列扫描操作期间，同时激活至少两个选择信号。

32.如权利要求31所述的方法，其中组中接收同时激活的选择信号的页面缓冲区形成修复单元。

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