KR20090055798A - 불휘발성 메모리 소자와 페이지 버퍼 및 그 동작 방법 - Google Patents

Abstract

본 발명은 불휘발성 메모리 소자에 관한 것으로, 불휘발성 메모리 소자에 있어서, 메모리 셀의 프로그램 상태를 확인하여 그 결과를 검증신호로서 출력하는 검증 수단을 각각 포함하는 페이지 버퍼들; 및 상기 검증 신호들에 응답하여 프로그램을 진행할지를 판단하기 위한 판단 신호를 생성하는 프로그램 판단부; 및 프로그램 명령 제어신호를 출력하고, 상기 프로그램 판단부가 출력하는 판단신호에 따라 상기 메모리 셀들에 데이터를 프로그램하도록 상기 페이지 버퍼 회로들을 제어하는 제어부를 포함한다.

OTP, MTP, 프로그램 판단

Description

불휘발성 메모리 소자와 페이지 버퍼 및 그 동작 방법{Non volatile memory device and page buffer and method of operating the same}

본 발명은 불휘발성 메모리 소자의 페이지 버퍼에 관한 것으로, 특히 원 타임 프로그램 메모리(One Time Programmable; 이하 OTP)의 프로그램 동작을 위한 불휘발성 메모리 소자와 페이지 버퍼 및 그 동작 방법에 관한 것이다.

잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.

상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.

최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이 하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.

또한, 플래시 메모리 소자는 한번의 프로그램만이 가능한 원 타임 프로그램 (One Time Programmable; OTP) 메모리와, 여러 번의 프로그램과 소거가 가능한 멀티 프로그램(Multi Time Programmable; MTP) 메모리가 있다.

MTP 메모리의 경우에는 여러 번에 걸쳐 데이터를 저장하고, 삭제하는 것이 가능하지만, OTP 메모리 한번의 데이터 저장만이 가능하고, 저장된 데이터를 삭제하는 기능이 없다. 따라서 OTP 메모리에 데이터를 저장할 때, 한번 잘못 저장된 메모리는 삭제가 불가능하므로 메모리 셀의 효율성이 떨어진다.

따라서 본 발명이 이루고자 하는 기술적 과제는 원 타임 프로그램 메모리에 데이터 저장 효율성을 높이기 위하여 프로그램 전에 미리 셀의 상태를 체크하여 프로그램할 수 있도록 하는 불휘발성 메모리 소자와 페이지 버퍼 및 그 동작 방법을 제공하는데 있다.

본 발명의 특징에 따른 불휘발성 메모리 소자는,

불휘발성 메모리 소자에 있어서, 메모리 셀의 프로그램 상태를 확인하여 그 결과를 검증신호로서 출력하는 검증 수단을 각각 포함하는 페이지 버퍼들; 및 상기 검증 신호들에 응답하여 프로그램을 진행할지를 판단하기 위한 판단 신호를 생성하는 프로그램 판단부; 및 프로그램 명령 제어신호를 출력하고, 상기 프로그램 판단부가 출력하는 판단신호에 따라 상기 메모리 셀들에 데이터를 프로그램하도록 상기 페이지 버퍼 회로들을 제어하는 제어부를 포함한다.

상기 페이지 버퍼 회로는 각각, 선택된 메모리 셀에 저장하기 위한 데이터를 임시 저장하여 센싱노드로 전송하거나, 상기 메모리 셀에 저장된 데이터를 상기 센싱노드를 통해 독출 하여 저장하는 하나 이상의 래치 회로들; 상기 센싱노드와 상기 래치 회로들중 어느 하나의 래치 회로 사이에 연결되어, 제 1 제어신호에 따라 상기 메모리 셀의 프로그램 상태에 따라 연결된 래치 회로의 제 1 노드의 데이터를 변경시키는 프로그램 체크부; 및 상기 래치회로의 제 1 노드의 데이터 상태에 따른 검증신호를 출력하는 검증수단을 포함한다.

상기 프로그램 체크부는, 상기 제 1 제어신호에 의해 상기 센싱노드와 상기 제 1 노드를 연결하는 스위칭 수단을 포함하고, 상기 스위칭 수단과 제 1 노드 사이에는 반전수단이 연결되는 것을 특징으로 한다.

상기 프로그램 판단부는, 제 1 논리 레벨 신호를 유지하고, 상기 페이지 버퍼 회로들로부터 입력되는 검증 신호들에 따라 제 1 논리 레벨 또는 제 2 논리레벨 신호를 출력하는 체크부와; 상기 체크부의 출력신호에 따라 프로그램 진행 여부를 나타내는 패스신호를 출력하는 판단부를 포함한다.

상기 프로그램 판단부는, 상기 메모리 셀들 중 어느 하나라도 프로그램되어있는 경우, 프로그램을 중지시키기 위한 판단신호를 출력하는 것을 특징으로 한다.

상기 제 1 제어신호는 OTP(One Time Programmable) 프로그램 명령 신호인 것을 특징으로 한다.

본 발명의 특징에 따른 불휘발성 메모리 소자의 페이지 버퍼는,

불휘발성 메모리 소자의 페이지 버퍼에 있어서, 프로그램 명령 제어신호에 따라 선택된 메모리 셀의 프로그램 상태를 확인하여 그 결과를 검증신호로서 출력하는 검증 수단을 포함하는 페이지 버퍼 회로들; 및 상기 페이지 버퍼 회로들이 각각 출력하는 검증 신호들을 이용하여 프로그램 진행 여부를 판단하고, 그 결과를 출력하는 프로그램 판단부를 포함한다.

상기 페이지 버퍼 회로는 각각, 선택된 메모리 셀에 저장하기 위한 데이터를 임시 저장하여 센싱노드로 전송하거나, 상기 메모리 셀에 저장된 데이터를 상기 센 싱노드를 통해 독출 하여 저장하는 하나 이상의 래치 회로들; 상기 센싱노드와 상기 래치 회로들중 어느 하나의 래치 회로 사이에 연결되어, 제어신호에 따라 상기 메모리 셀의 프로그램 상태에 따라 연결된 래치 회로의 제 1 노드의 데이터를 변경시키는 프로그램 체크부; 및 상기 래치회로의 제 1 노드의 데이터 상태에 따른 검증신호를 출력하는 검증수단을 포함한다.

상기 프로그램 체크부는, 상기 제어신호에 의해 상기 센싱노드와 상기 제 1 노드를 연결하는 스위칭 수단을 포함하고, 상기 스위칭 수단과 제 1 노드 사이에는 반전수단이 연결되는 것을 특징으로 한다.

제 1 논리 레벨 신호를 유지하고, 상기 페이지 버퍼 회로들로부터 입력되는 검증 신호들에 따라 제 1 논리 레벨 또는 제 2 논리레벨 신호를 출력하는 체크부와; 상기 체크부의 출력신호에 따라 프로그램 진행 여부를 나타내는 패스신호를 출력하는 판단부를 포함한다.

상기 프로그램 판단부는, 상기 메모리 셀들 중 어느 하나라도 프로그램되어있는 경우, 프로그램 진행 중지 신호로 출력하는 것을 특징으로 한다.

상기 제어신호는 OTP(One Time Programmable) 프로그램 명령 신호인 것을 특징으로 한다.

본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,

불휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 프로그램 명령에 따라, 선택된 메모리 셀들의 프로그램 여부를 판단하는 단계; 및 상기 판단결과, 하나의 메모리 셀이라도 프로그램된 메모리 셀인 경우, 프로그램을 중단하는 단계를 포함한다.

상기 프로그램 명령은 OTP(One Time Programmable) 프로그램 명령인 것을 특징으로 한다.

상기 선택된 모든 메모리 셀들이 프로그램되지 않은 경우, 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.

상기 프로그램 여부를 판단하는 단계는, 상기 선택된 메모리 셀들의 데이터를 독출 하여, 프로그램 여부를 판단하는 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자와 페이지 버퍼 및 그 동작 방법은 원 타임 프로그램이 가능한 메모리 소자에 프로그램 상태를 미리 판단하여 데이터 저장을 수행함으로써 잘못 프로그램되는 것을 방지하여 효율성을 높인다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.

도 1a를 참조하면, 플래시 메모리 소자(100)는 데이터 저장을 위한 다수의 메모리 셀이 비트라인(BL)과 워드라인(WL)으로 구성되는 메모리 셀 어레이(110)를 포함한과. 그리고 상기 메모리 셀 어레이(110)의 한 쌍의 비트라인에 각각 연결되어 데이터를 프로그램하고, 독출 하는 복수개의 페이지 버퍼 회로를 포함하는 페이지 버퍼부(120)가 연결된다.

또한, 플래시 메모리 소자(100)는 입력 어드레스에 따라 상기 메모리 셀 어레이(110)의 워드라인을 선택하는 X 디코더(140)와, 입력 어드레스에 따라 페이지 버퍼부(120)를 선택하는 Y 디코더(130)를 포함한다.

상기 페이지 버퍼부(120)에는 메모리 셀에 프로그램 저장 상태에 따라 프로그램 진행 여부를 판단하는 프로그램 판단부(170)가 연결된다. 상기 프로그램 판단부(170)는 상기 페이지버퍼부(120)에 포함되어 구성되는 것이 가능하다.

그리고 프로그램 또는 데이터 독출 동작을 수행하기 위한 전압을 제공하는 전압 제공부(150) 및 상기 메모리 셀 어레이(110)와, 페이지 버퍼부(120)와, X 디코더(140)와, Y 디코더(130)와, 전압 제공부(150)를 제어하는 제어부(160)를 포함한다. 상기 제어부(160)는 프로그램 판단부(170)의 프로그램 판단 결과에 따라 프로그램진행에 따른 제어를 수행한다.

메모리 셀 어레이(110)는 데이터를 저장하는 다수의 메모리 셀들을 포함한다. 페이지 버퍼부(120)는 상기 메모리 셀 어레이(110)를 구성하고 있는 다수의 비트라인들 중 한 쌍의 비트라인과 연결되어, 선택된 비트라인의 메모리 셀에 대해 프로그램, 검증 및 독출 동작을 수행하는 페이지 버퍼를 복수개 포함한다.

상기 페이지 버퍼는 프로그램을 수행하기 전에 제어부(160)의 제어신호에 의 해 선택된 메모리 셀의 프로그램 상태를 확인하여 그 결과를 출력한다. 상기 프로그램 판단부(170)는 페이지 버퍼에서 출력되는 프로그램 상태 확인 신호를 조합하여 프로그램을 진행해야 하는지 여부를 판단하고, 그 결과를 제어부(160)로 제공한다.

X 디코더(140)는 전압 제공부(150)가 제공하는 동작 전압을 워드라인으로 제공하도록 입력 어드레스에 따라 메모리 셀 어레이(110)의 워드라인을 선택하고, Y 디코더(130)는 입력 어드레스에 따라 페이지 버퍼부(120)의 페이지 버퍼를 선택하여 데이터 입출력 경로와 연결한다.

전압 제공부(150)는 제어부(160)의 제어 신호에 따라 동작에 필요한 전압들을 생성하여 제공하고, 제어부(160)는 플래시 메모리 소자(100)의 동작제어를 위한 제어신호를 출력한다.

상기 페이지 버퍼부(120)에는 제 1 내지 제 n 페이지 버퍼 회로들을 포함하는데, 각각의 페이지 버퍼 회로들은 앞서 언급한바와 같이 한 쌍의 비트라인에 연결된다.

도 1b는 도 1a의 페이지 버퍼의 회로도이다.

특히, 상기 도 1b는 도 1a의 페이지 버퍼부(120)의 제 1 내지 제 n 페이지 버퍼 회로들 중 제 1 페이지 버퍼 회로를 대표적으로 도시한 것이다.

도 1b를 참조하면, 본 발명의 실시 예에 따른 제 1 페이지 버퍼 회로는 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 센싱노드(SO)로 연결하기 위한 비트라인 선택부(121)와, 상기 센싱 노드(SO)와 연결되고 상기 메모리 셀에 프로그 램할 데이터를 임시 저장하거나, 상기 메모리 셀에 프로그램된 데이터를 독출 하여 저장하는 제 1 및 제 2 래치부(123, 124) 및 상기 센싱 노드를 프리차지하는 프리차지부(122)를 포함한다.

그리고 상기 제 1 래치부(123)는 연결된 메모리 셀의 프로그램 상태를 체크하기 위한 프로그램 체크부(125)를 포함한다.

비트라인 선택부(121)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함하고, 프리차지부(122)는 제 1 PMOS 트랜지스터(P1)를 포함한다.

제 1 래치부(123)는 제 5 내지 제 13 NMOS 트랜지스터(N5 내지 N13)와, 제 1 내지 제 3 인버터(IN1 내지 IN3)와 제 2 PMOS 트랜지스터(P2)를 포함한다. 이때, 제 13 NMOS 트랜지스터(N13)와 제 3 인버터(IN3)는 프로그램 체크부(125)를 구성하고, 제 1 및 제 2 인버터(IN1 및 IN2)는 제 1 래치(L1)를 구성한다.

또한, 제 2 래치부(124)는 제 14 내지 제 20 NMOS 트랜지스터(N14 내지 N20)와 제 4 및 제 5 인버터(IN4, IN5)와 제 3 PMOS 트랜지스터(P3)를 포함한다. 이때 제 4 및 제 5 인버터(IN4 및 IN5)는 제 2 래치(L2)를 구성한다.

제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 노드(D1)와 노드(D2) 사이에 직렬로 연결되고, 그 사이의 노드(D3)로 파워(VIRPWR)가 입력된다. 상기 노드(D1)는 이븐 비트라인(BLe)에 연결되고, 노드(D2)는 오드 비트라인(BLo)에 연결된다.

제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 디스차지신호(DISCHe)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 디스차지신호(DISCHo)가 입력된다.

또한 제 3 NMOS 트랜지스터(N3)는 노드(D1)와 센싱노드(SO) 사이에 연결된다. 제 3 NMOS 트랜지스터(N3)의 게이트에는 이븐 비트라인 선택신호(BSLe)가 입력된다. 제 4 NMOS 트랜지스터(N4)는 노드(D2)와 센싱노드(SO) 사이에 연결된다. 제 4 NMOS 트랜지스터(N4)의 게이트에는 오드 비트라인 선택신호(BSLo)가 입력된다.

프리차지부(122)의 제 1 PMOS 트랜지스터(P1)는 전원전압과 센싱노드(SO)의 사이에 연결되고, 프리차지 제어신호(PRECHARGE)가 입력된다.

제 1 래치부(123)의 제 5 NMOS 트랜지스터(N5)는 센싱노드(SO)와 노드(QB_L) 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 카피백 신호(copyback)가 입력된다. 제 6 및 제 7 NMOS 트랜지스터(N6, N7)는 노드(Qb_L)와 접지노드 사이에 직렬로 연결된다. 제 6 NMOS 트랜지스터(N6)의 게이트에는 센싱노드(SO)가 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 1 독출 제어신호(READ_L)가 입력된다.

제 1 및 제 2 인버터(IN1, IN2)는 앞서 언급한 바와 같이 제 1 래치(L1)로 구성되는데 노드(Qb_L)와 노드(Q_L)사이에 연결된다.

제 8 NMOS 트랜지스터(N8)는 노드(Qb_L)와 노드(Y) 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 1 데이터 입력신호(DI_L)가입력된다. 또한 제 9 NMOS 트랜지스터(N9)는 노드(Q_L)와 노드(Y) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 상기 제 1 데이터 입력신호(DI_L)의 반전신호(nDI_L)가 입력된다.

제 10 NMOS 트랜지스터(N10)는 노드(Q_L)와 접지노드의 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 1 리셋신호(RESET_L)가 입력된다. 그리고 제 2 PMOS 트랜지스터(P2)는 노드(Q_L)의 상태에 따라 전원전압을 제 1 검증신호(nWDO1_L)로 출력한다. 상기 제 1 검증신호(nWDO1_L)는 프로그램 동작을 수행한 후의 프로그램 검증을 나타내는 검증 신호로도 사용되고, 프로그램 동작을 수행하기 전에 메모리 셀의 프로그램 상태를 확인하기 위한 검증 신호로도 사용된다.

제 11 NMOS 트랜지스터(N11)는 센싱노드(SO)와 노드(Q_L) 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)는 제 1 프로그램 신호(PROG_L)가 입력된다. 제 12 NMOS 트랜지스터(N12)는 노드(Q_L)와 노드(Y) 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)의 게이트에는 제 1 데이터 출력 신호(PBDO_L)가 입력된다.

한편, 제 1 래치부(123)의 프로그램 체크부(125)의 제 13 NMOS 트랜지스터(N13)와 제 3 인버터는 센싱노드(SO)와 노드(Q_L) 사이에 직렬로 연결된다. 제 13 NMOS 트랜지스터(N13)의 게이트에는 OTP 검증 제어신호(OTP_EV)가 입력된다.

제 2 래치부(124)의 제 14 NMOS 트랜지스터(N14)는 센싱노드(SO)와 노드(Q_R)사이에 연결되고, 제 14 NMOS 트랜지스터(N14)의 게이트에는 제 2 프로그램 신호(PROG_R)가 입력된다.

제 4 및 제 5 인버터(IN4, IN5)는 앞서 언급한 바와 같이 제 2 래치(L2)로 구성되고 제 2 래치(L2)는 노드(Q_R)와 노드(Qb_R) 사이에 연결된다.

제 15 및 제 16 NMOS 트랜지스터(N15, N16)는 노드(Qb_R)와 접지노드사이에 직렬로 연결되고, 제 15 NMOS 트랜지스터(N5)의 게이트에는 센싱노드(SO)가 연결되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 제 2 독출 제어신호(READ_R)가 입력 된다.

제 3 PMOS 트랜지스터(P3)는 노드(Q_R)의 전압 레벨에 따라 전원전압을 프로그램 검증신호(nWDO_R)로 출력한다. 제 19 NMOS 트랜지스터(N19)는 노드(Q_R)와 접지노드사이에 연결되고, 제 19 NMOS 트랜지스터(N19)의 게이트에는 제 2 리셋 신호(RESET_R)가 입력된다.

제 18 NMOS 트랜지스터(N18)는 노드(Qb_R)와 노드(Y) 사이에 연결되고, 제 18 NMOS 트랜지스터(N18)의 게이트에는 제 2 데이터 입력 신호(DI_R)가 입력된다. 또한, 제 17 NMOS 트랜지스터(N17)는 노드(Q_R)와 노드(Y) 사이에 연결되고, 제 17 NMOS 트랜지스터(N17)의 게이트에는 제 2 데이터 입력신호(DI_R)의 반전신호(nDI_R)가 입력된다.

제 20 NMOS 트랜지스터(N20)는 노드(Q_R)와 노드(Y) 사이에 연결되고, 제 20 NMOS 트랜지스터(N20)의 게이트에는 제 2 데이터 출력 신호(PBDO_R)가 입력된다.

상기한 구조로 구성되는 페이지버퍼의 회로에서 제 5 NMOS 트랜지스터(N5)는 카피백 동작을 수행할 때, 래치(L1)의 데이터를 센싱노드(SO)로 전달하기 위해 턴 온 된다. 그리고 제 11 및 제 14 NMOS 트랜지스터(N11, N14)는 각각 프로그램 동작시에 제 1 및 제 2 래치(L1, L2)의 데이터를 센싱노드(SO)로 전달하기 위해 동작한다.

제 8 및 제 9 NMOS 트랜지스터(N8, N9)와 제 17 및 제 18 NMOS 트랜지스터(N17, 18)들은 각각 제 1 래치(L1)와 제 2 래치(L2)에 프로그램할 데이터를 입력하는 역할을 수행하며, 제 1 데이터 입력 신호(DI_L)와 제 2 데이터 입력신 호(DI_R)는 제어부(160)로부터 입력된다.

제 1 및 제 2 데이터 입력 신호(DI_L, DI_R)들은, 플래시 메모리 소자의 외부에서 입력되는 프로그램할 데이터에 따라 제어부(160)가 생성하여 출력하는 신호들이다.

제 7 및 제 16 NMOS 트랜지스터(N7, N16)는 각각 제 1 래치(L1)와 제 2 래치(L2)로 메모리 셀이 데이터를 독출할 때 턴온 된다. 또한 제 6 및 제 15 NMOS 트랜지스터(N6, N15)는 센싱노드(SO)의 전압 레벨에 따라 턴온 됨으로써, 독출 되는 데이터가 제 1 래치(L1)또는 제 2 래치(L2)로 입력되게 한다.

제 10 및 제 19 NMOS 트랜지스터(N10, N19)들은 각각 노드(Q_L)와 노드(Q_R)를 로우 레벨로 리셋하기 할 때, 턴 온 되고, 제 12 및 제 20 NMOS 트랜지스터(N12, N20)는 제 1 래치(L1)와 제 2 래치(L2)에 저장된 데이터를 노드(Y)를 통해 Y 디코더(130)쪽으로 출력하기 위해 동작한다.

또한, 제 2 및 제 3 PMOS 트랜지스터(P2, P3)는 각각 메모리 셀의 프로그램 상태를 확인하여 그 상태에 따른 검증신호를 출력하는 검증 수단으로써, 각각의 검증신호(nWDO1_L, nWDO_R)들은 제어부(170)에 프로그램 검증을 위해 전달된다. 또한 제 2 PMOS 트랜지스터(P2)로부터 출력되는 제 1 검증신호(nWDO1_L)는 프로그램 판단부(170)로도 입력된다. 프로그램 판단부(170)는 페이지 버퍼부(120)의 제 1 내지 제 n 페이지 버퍼 회로들로부터 입력되는 제 1 내지 제 n 검증신호(nWDO1_L 내지 nWDOn_L)들을 조합하여 프로그램 진행여부를 판단하는 제어신호를 상기 제어부(160)로 전송한다.

이때, 상기 프로그램 판단부(170)는 다음과 같이 구성된다.

도 1c는 도 1a의 프로그램 판단부의 회로도이다.

도 1c를 참조하면, 프로그램 판단부(170)는 페이지 버퍼부(120)의 각각의 페이지 버퍼 회로들로부터 입력되는 제 1 내지 제 n 검증신호(nWDO1_L 내지 nWDOn_L)들을 체크하는 체크부(171)들이 페이지 버퍼 회로들의 개수만큼 구성된다.

그리고 체크부(171)들의 체크신호들을 조합하여 프로그램 여부에 대한 패스 신호(PASS)를 생성하는 판단부(172)를 포함한다.

상기 체크부(171)들은 각각 제 1 및 제 2 인버터(IN10, IN20), 제 1 NOR 게이트(NOR1) 및 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)를 포함하고, 판단부(172)는 제 2 NOR 게이트(NOR2)를 포함한다. 이하의 체크부(171)는 제 1 페이지 버퍼 회로에서 입력되는 제 1 검증 신호(nWDO1_L)를 체크하는 체크부(171)만을 대표적으로 설명하기로 한다.

체크부(171)의 제 1 인버터(IN10)는 제어부(160)가 출력하는 프로그램 판단 체크 제어신호(CHECK)를 반전하여 출력한다.

상기 제 1인버터(IN10)의 출력 신호는 제 1 NOR 게이트(NOR1)의 제 1 입력단(I1)에 입력된다. 그리고 제 1 검증신호(nWDO1_L)는 제 1 NOR 게이트(NOR1)의 제 2 입력단(I2)에 입력된다. 또한 제 1 페이지 버퍼 검증신호(nWDO1_L)가 제 1 NOR 게이트(NOR1)로 입력되는 제 2입력단(I2)의 앞부분의 노드(K)와 접지 노드 사이에 제 1 NMOS 트랜지스터(MN1)가 연결된다. 제 1 NMOS 트랜지스터(MN1)의 게이트에는 프로그램 판단 체크 제어신호(CHECK)가 입력된다. 그리고 제 2 NMOS 트랜지스 터(MN2)는 노드(K)에 다이오드 상태로 연결된다.

또한, 상기 제 1 NOR 게이트(NOR1)의 출력 신호는 제 2 인버터(IN20)에 입력되어 반전출력 된다. 그리고 제 2 인버터(IN20)의 출력 신호가 체크신호(WDO_1)로써 제 2 NOR 게이트(NOR2)의 제 1 입력단(II1)에 입력된다.

여기서 체크부(171)의 상기 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)는 제 1 검증신호(nWDO1_L)가 입력되기 전에 상기 제 1 NOR 게이트(NOR1)의 제 2 입력단(I2)을 로우 레벨로 설정하여, 프로그램 판단전의 초기화를 위해 동작한다. 프로그램 판단부(170)의 초기화 동작은 다음에서 좀 더 상세히 설명하기로 한다.

상기의 프로그램 판단부(170)가 초기화 된 상태에서, 페이지 버퍼 회로는 메모리 셀의 프로그램 여부를 판단하여 제 1 검증신호(nWDO1_L)를 출력한다.

상기의 페이지 버퍼부(120)에 포함되는 n 개의 페이지 버퍼 회로들의 제 1 내지 제 n 검증신호(nWDO1_L 내지 nWDOn_L)들을 체크부(171)가 각각 체크하고, 판단부(172)가 각각의 체크 신호(WDO_1 내지 WDO_n)를 노아(NOR) 논리 조합하여 그 결과를 프로그램 여부에 대한 패스 신호(PASS)로서 출력한다.

상기 패스 신호(PASS)는 제어부(160)로 제공되어, 프로그램 진행을 제어할 수 있게 한다.

상술한 도 1b의 페이지 버퍼 회로와 프로그램 판단부를 이용한 프로그램 동작은 다음과 같이 수행된다.

도 2는 본 발명의 실시 예에 따른 프로그램 방법의 동작 순서도이다.

도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자의 메모리 셀 어레이(110)가 OTP 메모리로서 사용될 때, OTP 프로그램 명령을 제어부(160)에서 플래시 메모리 소자의 외부로부터 입력받으면(S201), 상기 OTP 프로그램 명령과 함께 입력받은 어드레스 정보를 이용하여, 해당 어드레스에 속하는 메모리 셀의 프로그램 상태를 확인하도록 독출 명령을 인가한다(S203). 이때 제어부(160)는 상기 데이터 독출 명령과 동시에 페이지 버퍼부(120)의 제 1 내지 제 n 페이지 버퍼 회로들로 OTP 검증 제어신호(OTP_EV)를 인가한다.

상기의 독출 명령을 인가한 후에는, 프로그램이 가능한지 여부를 확인하도록 프로그램 판단부(170)가 패스 신호(PASS)를 출력하고(S205), 제어부(160)는 프로그램 판단부(170)가 출력하는 패스 신호(PASS)가 하이 레벨이면(S207) 프로그램을 수행하도록 제어한다(S209).

그러나 제어부(160)는 프로그램 판단부(170)의 패스 신호(PASS)가 로우 레벨이면, 프로그램 동작을 중단하도록 제어한다.

상기의 동작을 좀더 상세히 설명하면 다음과 같다.

단계S203에서 독출 명령, OTP 검증 제어신호(OTP_EV)와 동시에 상기 제어부(160)는 프로그램 판단부(170)로 체크 제어신호(CHECK)를 인가한다. 다음은 상기 체크 제어신호(CHECK)에 의해 프로그램 판단부(170)가 초기화 되는 과정에 대한 설명이다.

제어부(160)는 단계 S203의 데이터 독출 명령을 하는 것과 동시에, 프로그램 판단부(170)로 체크 제어신호(CHECK)를 입력한다(이때는 시간상으로 T1로 정의한다).

상기 체크 제어신호(CHECK)가 입력되는 T1의 시점에서, 프로그램 판단부(170)의 모든 체크부(171)의 제 1 NOR 게이트(NOR1)의 제 1 및 제 2 입력단(I1, I2)에는 모두 로우 신호가 입력된다. 이에 따라 제 1 NOR 게이트(NOR1)는 하이 레벨의 신호를 출력한다.

제 1 NOR 게이트(NOR1)가 출력하는 하이 레벨 신호는 제 2 인버터(IN20)에 의해 반전되어 로우 레벨 신호로서 제 2 NOR 게이트(NOR2)로 입력된다.

제 2 NOR 게이트(NOR2)는 NOR 논리 연산의 특성에 따라 모든 입력이 로우 입력인 경우 하이 레벨의 신호를 출력한다. 즉, 상기 T1의 시점에서 제 2 NOR 게이트(NOR2)는 하이 레벨의 패스신호(PASS)를 출력한다. 여기까지가 프로그램 판단부(170)를 초기화 하는 단계라고 정의한다. 다시 말해 프로그램 판단부(170)를 초기화 하는 단계는 체크 제어신호(CHECK)에 의해 제 2 NOR 게이트(NOR2)가 하이 레벨의 패스신호(PASS)를 출력하도록 하는 과정이다.

상술한 바와 같이 프로그램 판단부(170)가 초기화되고, 또한 상기 단계 S203의 독출 명령에 따라 해당 어드레스의 메모리 셀의 데이터 독출이 진행되면, 페이지 버퍼 회로는 다음과 같이 제 1 검증 신호를 생성한다.

메모리 셀의 데이터 독출 동작은 이미 공지되어 사용되는 기술이므로, 자세한 설명을 생략하기로 한다. 메모리 셀의 데이터 독출 동작이 진행되면, 도 1b와 같은 페이지 버퍼 회로의 센싱노드(SO)는 하이 또는 로우 레벨로써 메모리 셀의 프로그램 상태에 따른 상태를 갖도록 센싱 된다.

좀 더 자세히, 상기 페이지 버퍼회로와 연결된 메모리 셀이 프로그램 상태라 면, 센싱노드(SO)는 하이 레벨 상태가 된다. 반대로 상기 메모리 셀이 프로그램되지 않은 상태라면, 센싱노드(SO)는 로우 레벨 상태가 된다.

이때, 제어부(160)가 인가한 OTP 검증 제어신호(OTP_EV)에 의해 제 13 NMOS 트랜지스터(N13)가 턴 온 상태가 되면, 센싱노드(SO)의 상태는 제 3 인버터(IN3)를 통해 반전되어 노드(Q_L)에 전달된다. 그리고 노드(Q_L)의 데이터 상태에 따라 제 2 PMOS 트랜지스터(P2)가 동작을 하고, 제 2 PMOS 트랜지스터(P2)의 동작에 따라 제 1 검증전압(nWDO1_L)이 출력된다.

만약 상기 페이지 버퍼 회로와 연결된 메모리 셀이 프로그램 상태라면, 센싱노드(SO)는 하이 레벨 상태가 된다. 따라서 제 3 인버터(IN3)를 통해 반전된 로우 레벨 상태가 노드(Q_L)로 전달된다. 노드(Q_L)가 로우 레벨이 되면, 제 2 PMOS 트랜지스터(P2)는 턴 온 된다. 제 2 PMOS 트랜지스터(P2)가 턴 온 되면 제 1 검증 신호(nWDO1_L)는 하이 레벨이 되어 출력된다.

한편 상기 제 1 검증 신호(nWDO1_L)는 프로그램 판단부(170)로 전달된다. 이때 프로그램판단부(170)는 초기화되어 있는 상태를 유지하고 있다. 프로그램 판단부(170)는 상기와 같은 초기화 상태에서 체크 제어신호(CHECK)가 더 이상 입력되지 않더라도 상태 변경이 없이 그대로 유지된다.

프로그램 판단부의 체크부(171)가 초기화 상태를 하고 있는 상태에서 상기 제 1 검증신호(nWDO1_L)가 입력되면, 제 1 NOR 게이트(NOR1)의 제 2 입력단(I2)은 제 1 검증신호(nWDO1_L)의 레벨에 따라 변경된다.

즉, 메모리 셀이 프로그램 셀이 아니라면 제 1 검증전압(nWDO1_L)은 로우 레 벨 신호가 되고, 제 1 NOR 게이트(NOR1)의 제 2 입력단(I2)은 로우 레벨이 그대로 유지된다.

따라서 상기 제 1 NOR 게이트(NOR1)는 하이 레벨 신호를 출력하고, 제 1 NOR 게이트(NOR1)의 출력 신호는 제 2 인버터(IN20)를 통해 로우 레벨의 체크 신호(WDO_1)로서 제 2 NOR 게이트(NOR2)의 제 1 입력단(II1)에 입력된다.

따라서 모든 메모리 셀이 프로그램 셀이 아니라면, 제 2 NOR 게이트(NOR2)로 입력되는 체크 신호(WDO_1 내지 WDO_n)는 로우 레벨 신호가 되고, 제 2 NOR 게이트(NOR2)는 하이 레벨의 패스신호(PASS)를 제어부(160)로 출력한다.

그러나 상기 메모리 셀들 중 어느 하나라도 프로그램된 셀이 있다면 패스 신호는 달라진다.

즉, 메모리 셀이 프로그램된 셀이라면, 제 1 검증신호(nWDO1_L)는 하이 레벨이 된다. 제 1 검증신호(nWDO_1)가 프로그램 판단부(170)의 체크부(171)에 입력되면, 제 1 NOR 게이트(NOR1)의 제 2 입력단(I2)에는 하이 레벨 신호가 입력된다.

따라서 제 1 NOR 게이트(NOR1)는 하이 레벨로 출력되던 출력 신호를 로우레벨로 변경하여 출력한다. 제 1 NOR 게이트(NOR1)의 출력 신호는 제 2 인버터(I20)를 통해 반전되어 하이 레벨의 체크신호(WDO_1)로서 제 2 NOR 게이트(NOR2)로 입력된다.

제 2 NOR 게이트(NOR2)는 NOR 논리 연산의 특성에 따라 하나라도 하이레벨 신호가 입력되면, 출력을 로우 레벨로 한다. 따라서 하이 레벨의 체크 신호(WDO_1)가 입력되면 제 2 NOR 게이트(NOR2)는 로우 레벨의 패스신호(PASS)를 출력한다.

상기 패스 신호(PASS)가 로우 레벨이 되면, 제어부(160)는 더 이상의 OTP 프로그램 동작을 중지한다.

상기의 동작에 의해 한번만 프로그램이 가능한 메모리 소자에 데이터를 저장하기에 앞서 상태를 체크해 줌으로써, 중복된 프로그램을 방지한다. 이에 따라 한번만 프로그램이 가능한(OTP; One Time Programmable) 메모리소자의 효율성이 높아질 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.

도 1b는 도 1a의 페이지 버퍼의 회로도이다.

도 1c는 도 1a의 프로그램 판단부의 회로도이다.

도 2는 본 발명의 실시 예에 따른 프로그램 방법의 동작 순서도이다.

*도면의 주요 부분의 간단한 설명*

100 : 플래시 메모리 소자 110 : 메모리 셀 어레이

120 : 페이지 버퍼부 130 : Y 디코더

140 : X 디코더 150 : 전압 제공부

160 : 제어부 170 : 프로그램 판단부

Claims (16)

1. 불휘발성 메모리 소자에 있어서,

   메모리 셀의 프로그램 상태를 확인하여 그 결과를 검증신호로서 출력하는 검증 수단을 각각 포함하는 페이지 버퍼들;

   상기 검증 신호들에 응답하여 프로그램을 진행할지를 판단하기 위한 판단 신호를 생성하는 프로그램 판단부; 및

   프로그램 명령 제어신호를 출력하고, 상기 프로그램 판단부가 출력하는 판단신호에 따라 상기 메모리 셀들에 데이터를 프로그램하도록 상기 페이지 버퍼 회로들을 제어하는 제어부

   를 포함하는 불휘발성 메모리 소자.
2. 제 1항에 있어서,

   상기 페이지 버퍼 회로는 각각,

   선택된 메모리 셀에 저장하기 위한 데이터를 임시 저장하여 센싱노드로 전송하거나, 상기 메모리 셀에 저장된 데이터를 상기 센싱노드를 통해 독출 하여 저장하는 하나 이상의 래치 회로들;

   상기 센싱노드와 상기 래치 회로들중 어느 하나의 래치 회로 사이에 연결되어, 제 1 제어신호에 따라 상기 메모리 셀의 프로그램 상태에 따라 연결된 래치 회로의 제 1 노드의 데이터를 변경시키는 프로그램 체크부; 및

   상기 래치회로의 제 1 노드의 데이터 상태에 따른 검증신호를 출력하는 검증수단

   을 포함하는 불휘발성 메모리 소자.
3. 제 2항에 있어서,

   상기 프로그램 체크부는,

   상기 제 1 제어신호에 의해 상기 센싱노드와 상기 제 1 노드를 연결하는 스위칭 수단을 포함하고, 상기 스위칭 수단과 제 1 노드 사이에는 반전수단이 연결되는 것을 특징으로 하는 불휘발성 메모리 소자.
4. 제 1항에 있어서,

   상기 프로그램 판단부는,

   제 1 논리 레벨 신호를 유지하고, 상기 페이지 버퍼 회로들로부터 입력되는 검증 신호들에 따라 제 1 논리 레벨 또는 제 2 논리레벨 신호를 출력하는 체크부와;

   상기 체크부의 출력신호에 따라 프로그램 진행 여부를 나타내는 패스신호를 출력하는 판단부

   를 포함하는 불휘발성 메모리 소자.
5. 제 1항에 있어서,

   상기 프로그램 판단부는,

   상기 메모리 셀들 중 어느 하나라도 프로그램되어있는 경우, 프로그램을 중지시키기 위한 판단신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 소자.
6. 제 1항에 있어서,

   상기 제 1 제어신호는 OTP(One Time Programmable) 프로그램 명령 신호인 것을 특징으로 하는 불휘발성 메모리 소자.
7. 불휘발성 메모리 소자의 페이지 버퍼에 있어서,

   프로그램 명령 제어신호에 따라 선택된 메모리 셀의 프로그램 상태를 확인하여 그 결과를 검증신호로서 출력하는 검증 수단을 포함하는 페이지 버퍼 회로들;

   상기 페이지 버퍼 회로들이 각각 출력하는 검증 신호들을 이용하여 프로그램 진행 여부를 판단하고, 그 결과를 출력하는 프로그램 판단부; 및

   상기 프로그램 명령 제어신호를 출력하고, 상기 프로그램 판단부가 출력하는 결과에 따라 상기 메모리 셀들에 데이터를 프로그램하도록 상기 페이지 버퍼 회로들을 제어하는 제어부

   를 포함하는 불휘발성 메모리 소자의 페이지 버퍼.
8. 제 7항에 있어서,

   상기 페이지 버퍼 회로는 각각,

   선택된 메모리 셀에 저장하기 위한 데이터를 임시 저장하여 센싱노드로 전송하거나, 상기 메모리 셀에 저장된 데이터를 상기 센싱노드를 통해 독출 하여 저장하는 하나 이상의 래치 회로들;

   상기 센싱노드와 상기 래치 회로들중 어느 하나의 래치 회로 사이에 연결되어, 제어신호에 따라 상기 메모리 셀의 프로그램 상태에 따라 연결된 래치 회로의 제 1 노드의 데이터를 변경시키는 프로그램 체크부; 및

   상기 래치회로의 제 1 노드의 데이터 상태에 따른 검증신호를 출력하는 검증수단

   을 포함하는 불휘발성 메모리 소자의 페이지 버퍼.
9. 제 8항에 있어서,

   상기 프로그램 체크부는,

   상기 제어신호에 의해 상기 센싱노드와 상기 제 1 노드를 연결하는 스위칭 수단을 포함하고, 상기 스위칭 수단과 제 1 노드 사이에는 반전수단이 연결되는 것을 특징으로 하는 불휘발성 메모리 소자의 페이지 버퍼.
10. 제 7항에 있어서,

    제 1 논리 레벨 신호를 유지하고, 상기 페이지 버퍼 회로들로부터 입력되는 검증 신호들에 따라 제 1 논리 레벨 또는 제 2 논리레벨 신호를 출력하는 체크부와;

    상기 체크부의 출력신호에 따라 프로그램 진행 여부를 나타내는 패스신호를 출력하는 판단부

    를 포함하는 불휘발성 메모리 소자의 페이지 버퍼.
11. 제 10항에 있어서,

    상기 프로그램 판단부는,

    상기 메모리 셀들 중 어느 하나라도 프로그램되어있는 경우, 프로그램 진행 중지 신호로 출력하는 것을 특징으로 하는 불휘발성 메모리 소자의 페이지 버퍼.
12. 제 7항에 있어서,

    상기 제어신호는 OTP(One Time Programmable) 프로그램 명령 신호인 것을 특징으로 하는 불휘발성 메모리 소자의 페이지 버퍼.
13. 불휘발성 메모리 소자의 프로그램 동작 방법에 있어서,

    프로그램 명령에 따라, 선택된 메모리 셀들의 프로그램 여부를 판단하는 단계; 및

    상기 판단결과, 하나의 메모리 셀이라도 프로그램된 메모리 셀인 경우, 프로그램을 중단하는 단계

    를 포함하는 불휘발성 메모리 소자의 동작 방법.
14. 제 13항에 있어서,

    상기 프로그램 명령은 OTP(One Time Programmable) 프로그램 명령인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
15. 제 13항에 있어서,

    상기 선택된 모든 메모리 셀들이 프로그램되지 않은 경우, 프로그램 동작을 수행하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
16. 제 13항에 있어서,

    상기 프로그램 여부를 판단하는 단계는,

    상기 선택된 메모리 셀들의 데이터를 독출 하여, 프로그램 여부를 판단하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.

Images