KR101263818B1 - 플래시 메모리 소자의 프로그램 방법 - Google Patents

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Abstract

플래시 메모리 소자의 프로그램 방법이 개시되어 있다.
개시된 플래시 메모리 소자의 프로그램 방법은, 프로그램 전압 인가 동작 후 검증 동작을 연속하여 복수 번 수행하는 것을 포함한다.

Description

플래시 메모리 소자의 프로그램 방법{Programming method of flash memory device}
본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 보다 상세하게는 프로그램 상태의 문턱전압 산포를 효율적으로 줄일 수 있는 플래시 메모리 소자의 프로그램 방법에 관한 것이다.
대용량 비휘발성 메모리로서, 현재 폴리 실리콘으로 이루어진 플로팅 게이트(Floating Gate)에 전하를 저장하여 동작하는 플로팅 게이트형 플래시 메모리가 상용화되어 되어 있다.
플래시 메모리의 메모리 셀은 하나의 셀에 두 개의 기록 상태(1과 0)를 기록하는 단일 레벨 셀(SLC:single level cell)와 하나의 셀에 4개 이상의 상태(예를 들어, 11, 10, 01, 00)를 기록하는 멀티 레벨 셀(MLC:multi level cell)로 구분될 수 있다.
멀티 레벨 셀 기술은 낸드형(NAND type)과 노어형(NOR type) 플래시 메모리의 대용량화에 중요한 기술이다.
멀티 레벨 셀 동작에서, 각 기록 상태에 해당하는 셀들의 문턱전압(Vth) 값 의 산포가 적어야 각각의 기록 상태를 분리 인식할 수 있다.
일반적으로, 플래시 메모리 소자에서는, 셀 간의 문턱 전압 산포를 줄이기 위해, 프로그램 전압 Vpgm을 일정하게 상승시켜 반복 인가시키는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming:ISPP) 방식이 이용되고 있다.
잘 알려져 있는 바와 같이, ISPP 방식은 인가되는 프로그램 전압 펄스의 크기를 ΔVpgm 만큼씩 단계적으로 증가시키면서, 프로그램 전압 펄스를 인가하고, 이에 뒤따라서 검증(verifying) 전압 펄스를 인가하여 메모리 셀의 문턱 전압을 확인하는 과정을 반복해서 메모리 셀의 문턱 전압이 원하는 값에 도달하도록 하는 방식이다. 플래시 메모리를 구성하는 다수의 메모리 셀들은 초기 문턱전압 산포를 가지므로, 이러한 메모리 셀 별 문턱 전압 산포를 고려해서 모든 메모리 셀이 원하는 문턱 전압에 도달하도록 위해 ISPP 방식을 도입한다.
그런데, 플로팅 게이트를 이용하는 플래시 메모리에서는 셀 크기가 작아짐에 따라, 셀 간의 커플링 특히, 플로팅 게이트간 커플링 증가로 인해, 이러한 문턱 전압의 산포를 제어하는 것이 어려워진다.
최근 이러한 문제를 해결하도록 셀간의 커플링을 작게 하기 위해, 플로팅 게이트 대신, 전하를 저장할 수 있는 실리콘 나이트라이드(Si3N4)와 같은 전하 트랩을 포함하는 절연층 즉, 전하 트랩층(charge trap layer)을 이용한 전하 트랩형 플래시(CTF:charge trap flash) 메모리가 개발되고 있다.
그런데, 전하 트랩형 플래시 메모리에서는, 프로그램 후 전하 트랩층 내에 트랩된 전하 이동으로 인하여, 문턱 전압값이 프로그램후 시간 경과에 따라 변동하는 특성을 갖는다.
이러한 시간에 따른 문턱 전압 변동은 증가형 스텝 펄스 프로그램(ISPP: Incremental Step Pulse Programming) 방식으로 프로그램시의 문턱 전압 값 산포 제어를 어렵게 한다.
상기와 같이 시간에 따라 문턱 전압이 변동되면, 프로그램한 다음 소정 시간후 프로그램 상태를 검증하는 동작에 오류가 발생한다.
이러한 검증 오류로 인해, ISPP방식의 프로그램에 의해 얻어지는 프로그램 상태의 문턱 전압값의 산포가 증가하는 문제가 발생한다.
즉, 문턱 전압이 시간에 따라 변동되면, 실질적으로 시간이 더 지나면 문턱 전압이 목표치에 도달할 수 있는 경우에도, 검증 결과 메모리 셀이 목표로 하는 문턱 전압에 도달하지 못한 것으로 검증되는 검증 오류가 발생될 수 있다. 검증 결과 목표로 하는 문턱 전압에 도달하지 못한 것으로 검증되면, 다시 ΔVpgm만큼 증가된 프로그램 전압을 인가하여 프로그램하게 되므로, 문턱 전압이 지나치게 높아지는 오버 프로그램이 발생하게 된다. 이에 의해, 프로그램 상태의 문턱 전압값의 산포가 증가하게 된다.
본 발명은 ISPP방식에서 발생 가능한 검증 오류를 방지하여, 프로그램 상태의 문턱전압 산포를 효율적으로 줄일 수 있는 플래시 메모리 소자의 프로그램 방법을 제공한다.
본 발명은, 프로그램 전압 인가 동작 및 검증 동작을 포함하는 플래시 메모리 소자의 프로그램 방법에 있어서, 프로그램 전압 인가 후 검증 동작을 연속하여 복수 번 수행한다.
메모리 셀이 설정 문턱 전압에 도달할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 상기 프로그램 전압 인가 동작 및 복수 번 검증 동작을 한쌍으로 반복적으로 진행할 수 있다.
상기 검증 동작을 연속하여 복수 번 수행시 인가되는 상기 검증 전압의 크기는 동일할 수 있다.
상기 검증 동작을 연속하여 복수 번 수행시 인가되는 상기 검증 전압의 크기는 순차적으로 작아질 수 있다.
이때, 상기 검증 전압은 동일 크기만큼씩 단계적으로 작아질 수 있다.
예를 들어, 상기 검증 전압은 0.05V 내지 0.35V 씩 단계적으로 작아질 수 있다.
플래시 메모리 소자는 플로팅 게이트형 메모리 셀 및 전하 트랩형 메모리 셀 중 어느 하나를 구비할 수 있다.
상기 검증 동작의 복수 번 수행시 각각의 검증 동작 사이는 시간 간격이 있을 수 있다.
상기 시간 간격은 1μs 내지 100μs일 수 있다.
제1검증 전압에 의한 검증 동작을 포함하는 제1프로그램 단계와; 상기 제1검증 전압보다 큰 제2검증 전압에 의한 검증 동작을 포함하는 제2프로그램 단계;를 포함하며, 상기 제1프로그램 단계에서는 상기 제1검증 전압을 이용한 검증을 통과할 때까지, 1회의 프로그램 전압 인가 동작과 1회의 검증 동작이 한쌍으로 반복적으로 실시되며, 프로그램 전압 인가 후 검증 동작을 연속하여 복수 번 수행하여 1회 프로그램 전압 인가 동작 당 복수회의 검증 동작을 실시하는 것은 상기 제2프로그램 단계에서 이루어지며, 상기 제2프로그램 단계에서는 상기 제2검증 전압을 이용한 검증을 통과할 때까지, 1회의 프로그램 전압 인가 동작과 복수회의 검증 동작이 한쌍으로 반복적으로 실시될 수 있다.
상기 제1검증 전압은 상기 제2검증 전압보다 0.2V 내지 1.0V 작을 수 있다.
상기 제2프로그램 단계는, 상기 제1검증 전압을 이용한 검증을 통과한 메모리 셀에 대해 진행될 수 있다.
소거 상태의 메모리 셀에 상기 제1프로그램 단계의 스킴을 적용하여 메모리 셀을 일 프로그램 상태로 프로그램 하며, 상기 일 프로그램 상태의 메모리 셀에 상기 제2프로그램 단계의 스킴을 적용하여 상기 일 프로그램 상태의 최소 문턱 전압은 높이면서, 문턱 전압 분포 범위를 압축할 수 있다.
이때, 상기 메모리 셀은 4-레벨의 멀티-레벨 셀이고, 상기 소거 상태는 11 상태, 상기 일 프로그램 상태는, 01 상태, 00 상태, 10 상태 중 적어도 어느 한 상태일 수 있다.
상기 제1프로그램 단계와 제2프로그램 단계에서는 각각, 프로그램 전압을 단계적으로 증가시키면서, 프로그램 전압 인가 동작과 검증 동작을 한쌍으로 반복적으로 실시할 수 있다.
제2프로그램 단계에서의 프로그램 전압의 단계적 증가량은 상기 제1프로그램 단계에서의 프로그램 전압의 단계적 증가량보다 작을 수 있다.
소거 상태에 메모리 셀에 상기 제1검증 전압보다 작은 검증 전압을 이용한 검증을 통과할 때까지, 1회의 프로그램 전압 동작과 1회의 검증 동작을 한쌍으로 반복적으로 실시하여 상기 메모리 셀을 일 프로그램 상태로 프로그램하는 단계;를 더 포함하며, 상기 일 프로그램 상태의 메모리 셀에 상기 제1프로그램 단계의 스킴 및 제2프로그램 단계의 스킴을 순차로 적용하여, 상기 일 프로그램 상태의 최소 문턱 전압은 높이면서 문턱 전압 분포 범위를 압축할 수 있다.
이때, 상기 메모리 셀을 일 프로그램 상태로 프로그램하는 단계, 상기 제1프로그램 단계 및 상기 제2프로그램 단계에서는 각각 프로그램 전압을 단계적으로 증가시키면서 프로그램 전압 인가 동작과 검증 동작을 한쌍으로 반복적으로 실시할 수 있다.
제2프로그램 단계에서의 프로그램 전압의 단계적 증가량은 상기 제1프로그램 단계에서의 프로그램 전압의 단계적 증가량보다 작을 수 있다.
상기 메모리 셀은 4-레벨의 멀티-레벨 셀이고, 상기 소거 상태는 11 상태, 상기 일 프로그램 상태는, 01 상태, 00 상태, 10 상태 중 적어도 어느 한 프로그램 상태일 수 있다.
소거 상태의 메모리 셀을 상기 제1프로그램 단계의 스킴을 적용하여 더미 상태로 프로그램 하며, 소거 상태의 메모리 셀에 상기 제2프로그램 단계의 스킴을 적용하여 제1프로그램 상태로 프로그램하고, 더미 상태의 메모리 셀에 상기 제2프로그램 단계의 스킴을 적용하여 제2 및 제3프로그램 상태로 프로그램하여 멀티-레벨 셀을 프로그램할 수 있다.
이때, 상기 멀티-레벨 셀은 4-레벨로 프로그램되며, 상기 소거 상태는 11 상태, 상기 제1 내지 제3프로그램 상태는, 01 상태, 00 상태, 10 상태 중 서로 다른 어느 한 상태일 수 있다.
상기 제1프로그램 단계 및 상기 제2프로그램 단계에서는 각각 , 프로그램 전압의 크기를 단계적으로 증가시키면서, 프로그램 전압 인가 동작과 검증 동작을 한쌍으로 반복적으로 실시할 수 있다.
본 발명에 따른 플래시 메모리 소자의 프로그램 방법에 따르면, 한번의 프로그램 전압 인가 동작 당 검증 동작을 연속하여 복수 번 수행하는 프로세스를 적용하므로, 일반적인 ISPP방식에서의 검증 오류에 기인한 오버 프로그램을 방지할 수 있어, 프로그램 상태의 문턱전압 산포를 효율적으로 줄일 수 있다.
따라서, 본 발명의 프로그램 방법을 적용하면, 각 기록 상태에 해당하는 셀 들의 문턱 전압 값의 산포가 적어 멀티 레벨 셀 동작에서 각각의 기록 상태를 분리 인식할 수 있는 이점이 있다.
이하, 첨부된 도면들을 참조하면서 본 발명의 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 상세히 설명한다.
도 1은 본 발명에 따른 프로그램 방법이 적용되어 프로그램 동작이 이루어질 수 있는 전하 트랩형 플래시 메모리 소자를 개략적으로 보여준다. 이 전하 트랩형 플래시 메모리 소자는, 전하 트랩형 플래시 메모리 소자의 일 메모리 셀을 구성한다.
도 1을 참조하면, 전하 트랩형 메모리 소자(10)는 기판(11)과, 이 기판(11) 상에 형성된 게이트 구조체(20)를 구비한다.
상기 기판(11)에는 소정의 도전성 불순물이 도핑된 제1 및 제2불순물 영역(13)(15)이 형성될 수 있다. 제1 및 제2불순물 영역(13)(15) 중 하나는 드레인(D), 나머지 하나는 소스(S)로 사용될 수 있다.
상기 게이트 구조체(20)는 기판(11) 상에 형성된 터널 절연막(21), 이 터널 절연막(21) 상에 형성된 전하 트랩층(23) 및 이 전하 트랩층(23) 상에 형성된 블록킹 절연막(25)을 포함한다. 블록킹 절연막(25) 상에는 제어 게이트(27)가 형성될 수 있다. 도 1에서 참조번호 19는 스페이서(spacer)를 나타낸다.
상기 터널 절연막(21)은 전하의 터널링을 위한 막으로, 제1 및 제2불순물 영역(13)(15)과 접촉하도록 상기 기판(11) 상에 형성된다. 상기 터널링 절연막(21)은 터널링 산화막으로서 예컨대, SiO2 또는 다양한 high-k 산화물로 형성되거나 이들의 조합으로 이루어진 산화물로 형성될 수 있다.
대안으로, 상기 터널 절연막(21)은 실리콘 질화막 예컨대, Si3N4로 형성될 수도 있다. 이때, 실리콘 질화막은, 불순물 농도가 높지 않고(즉, 불순물의 농도가 실리콘 산화막과 비견될만하고) 실리콘과의 계면 특성이 우수하도록 형성되는 것이 바람직하다.
또 대안으로, 상기 터널 절연막(21)은 실리콘 질화막과 산화막의 이중층 구조로 이루어질 수도 있다.
상기와 같이, 상기 터널 절연막(21)은 산화물 또는 질화물의 단층 구조로 이루어지거나, 서로 다른 에너지 밴드갭을 가지는 물질로 복수층 구조로 형성될 수도 있다.
상기 전하 트랩층(23)은 전하 트랩에 의해 정보 저장이 이루어지는 영역이다. 이 전하 트랩층(23)은 폴리실리콘, 질화물, 높은 유전율을 가지는 high-k 유전체 및 나노닷(nanodots) 중 어느 하나를 포함하도록 형성될 수 있다.
예를 들어, 전하 트랩층(23)은 Si3N4 와 같은 질화물이나 HfO2, ZrO2, Al2O3, HfSiON, HfON 또는 HfAlO와 같은 high-k 산화물로 이루어질 수 있다.
또한, 상기 전하 트랩층(23)은 전하 트랩 사이트(charge trap site)로서 불연속적으로 배치된 복수의 나노닷을 포함할 수 있다. 이때, 상기 나노닷은 미소결정체(nanocrystal) 형태로 이루어질 수 있다.
상기 블록킹 절연막(25)은 전하 트랩층(23)이 형성된 위치를 통과하여 위쪽으로 전하가 이동되는 것을 차단하기 위한 것으로, 산화층으로 이루어질 수 있다.
상기 블록킹 절연막(25)은 SiO2 로 형성되거나, 터널링 절연막(21)보다 높은 유전율을 지닌 물질인 high-k 물질 예컨대, Si3N4, Al2O3, HfO2, Ta2O5 또는 ZrO2로 형성될 수 있다. 블록킹 절연막(25)을 복수층 구조로 형성될 수도 있다. 예를 들어, 블록킹 절연막(25)은 SiO2 와 같은 통상적으로 사용되는 절연 물질로 된 절연층과, 터널링 절연막(21)보다 높은 유전율을 지닌 물질로 형성된 고유전체층을 포함하여 두층 또는 그 이상으로 구성될 수 있다.
상기 제어 게이트(27)는 금속막으로 형성될 수 있다. 예를 들어, 상기 제어 게이트(27)는 알루미늄(Al)으로 형성될 수 있으며, 이외에도, 통상적으로 반도체 메모리 소자의 제어 게이트로 사용되는 Ru, TaN 금속 또는 NiSi 등의 실리 사이드 물질로 형성될 수도 있다.
상기와 같은 전하 트랩형 플래시 메모리 소자에 전자를 주입하여 주입된 전자가 전하 트랩층(23)의 트랩 사이트에 트랩 되어 프로그램 상태의 문턱 전압을 갖도록 하는 프로그램을 수행하거나, 상기 메모리 소자에 정공을 주입하여 전자-정공 재결합에 의해 전자를 소거하여 소거 상태의 문턱 전압으로 되도록 소거를 수행할 수 있다.
이와 같이 플래시 메모리 소자의 메모리 셀은 2가지 상태 즉, 프로그램 상태와 소거 상태를 가진다. 플래시 메모리 셀의 문턱 전압을 감소시켜 독출(read)시에 제어 게이트에 제공되는 전압에 의해 비트 라인에 연결된 드레인으로 전류가 흐르는 온(on) 상태를 소거 상태라 하고, 플래시 메모리 셀의 문턱 전압을 증가시켜 독출시 제어 게이트(27)에 제공되는 전압에 의해 비트 라인에 연결된 드레인으로 전류가 흐르지 않는 오프(off) 상태를 프로그램 상태라 한다.
본 발명에 따른 프로그램 방법은 상기와 같은 전하 트랩형 플래시 메모리 소자를 메모리 셀로 적용한 전하 트랩형 플래시 메모리 소자를 프로그램하는데 적용할 수 있다.
또한, 본 발명에 따른 프로그램 방법은, 플로팅 게이트와 제어 게이트를 가지는 플로팅 게이트형 플래시 메모리 소자를 메모리 셀로 적용한 플로팅 게이트형 플래시 메모리 소자를 프로그램하는데 적용할 수 있다. 여기서, 플로팅 게이트형 플래시 메모리 소자에 대해서는 널리 알려져 있으므로, 여기서는 그 소자에 대한 도시 및 보다 자세한 설명은 생략한다.
도 2는 본 발명에 따른 프로그램 방법이 적용되는 플래시 메모리 소자의 일 예로서 낸드형 플래시 메모리의 회로도를 개략적으로 보여준다.
도 2를 참조하면, 플래시 메모리 소자는 복수의 셀 스트링(cell string)으로 구성될 수 있다. 도 2에서는 예시로서 2개의 셀 스트링(30)(31)을 보여준다.
각 셀 스트링은 인접 메모리 셀과 소스/드레인을 공유하도록 된 복수의 메모리 셀 어레이를 포함한다. 셀 스트링의 각 메모리 셀은 예를 들어 도 1에 도시된 구조를 가질 수 있다. 각 메모리 셀은 전술한 바와 같이 전하 트랩형 플래시 메모리 셀 및 플로팅 게이트형 플래시 메모리 셀 중 어느 하나로 구성될 수 있다.
셀 스트링에는 접지 선택 트랜지스터(GST: Ground Selection Transistor), 복수의 메모리 셀 및 스트링 선택 트랜지스터(SST: String Selection Transistor)가 직렬로 연결되어 있다. 이 셀 스트링의 일단은 비트 라인(bit line)에 연결되며, 타단은 공통 소스 라인(CSL)에 연결된다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(Common Source Line:CSL)에 연결되고, 스트링 선택 트랜지스터(SST)는 비트 라인에 연결된다.
셀 스트링과 크로스 되는 방향으로, 복수의 메모리 셀의 제어 게이트에는 워드 라인(word line:WL)이 연결되고, 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택 라인(SSL: String Selection Line)이 연결되고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(GSL: Ground Selection Line)이 연결된다.
메모리 셀에 프로그램되는 데이터는 비트 라인의 전압에 따라 달라진다. 비트 라인의 전압이 전원 전압(Vcc)이면 프로그램 금지(program inhibit)된다. 반면에, 비트 라인의 전압이 접지 전압(OV)이면 프로그램된다. 도 2에서는 비트라인(BLn-1)에 접지 전압(0V)이 제공되고, 비트 라인 BLn에 전원 전압(Vcc)이 제공되는 동작 상태를 예시한다.
프로그램 동작시에, 선택된 워드 라인 예컨대, 워드 라인 WL29에는 프로그램 전압(Vpgm)이 제공된다. 선택되지 않은 워드 라인들 예컨대, 워드 라인 WL31, WL30, WL28-WL0 에는 패스 전압(Vpass)이 제공된다. 프로그램 전압(Vpgm)으로 예를 들어, 기본 전압을 16V로 하여 단계적으로, 0.5V씩 증가되는 전압을 제공하고, 패 스 전압(Vpass)으로 예를 들어, 9V의 전압을 제공할 수 있다.
선택된 워드 라인(WL29)에서 접지 전압이 제공된 비트라인(BLn-1)에 해당하는 메모리 셀은 프로그램된다. 도 2에서는 메모리 셀(A)이 프로그램된다.
이러한 플래시 메모리 소자에 프로그램을 하기 위한 본 발명의 일 실시예에 따른 프로그램 방법은 도 3에 개시되어 있으며, 프로그램시에 선택된 워드 라인에 인가되는 전압 펄스 파형도는 도 4 및 도 5에 개시되어 있다. 도 4는 단계적으로 크기가 증가되는 프로그램 전압들 사이에서 검증 전압(Vref)이 동일한 크기로 3회에 걸쳐 인가되는 실시예를 보여준다. 도 5는 단계적으로 증가되는 프로그램 전압들 사이에서 검증 전압이 단계적으로 작아지면서 3회에 걸쳐 인가되는 실시예를 보여준다.
본 발명의 일 실시예에 따른 프로그램 방법은 선택된 워드 라인(WL) 예컨대, WL29에 프로그램 전압(Vpgm)을 인가하여 메모리 셀을 프로그램 한 다음, 이 프로그램된 메모리 셀을 검증하는 동작(verifying operation)을 포함한다.
본 발명의 일 실시예에 있어서, 프로그램은 도 4 및 도 5에서와 같이, 프로그램 전압의 크기를 단계적으로 증가시키면서 프로그램하는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming: ISPP) 방식을 적용하여 이루어지는 것이 바람직하다.
프로그램 대상 메모리 셀(예컨대, 도 2의 메모리 셀(A))이 설정 문턱 전압에 도달할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 프로그램 전압 인가 동작 및 검증 동작을 반복적으로 진행한다.
본 발명의 일 실시예에 따른 프로그램 방법에 있어서, 검증 동작은 다음과 같이 이루어진다. 프로그램 전압(Vpgm)을 인가하여 프로그램된 메모리 셀에 검증 전압을 인가하여 프로그램된 메모리 셀을 검증한다. 검증 결과 프로그램된 메모리 셀이 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 다시 검증 전압을 인가하여 프로그램된 메모리 셀을 재차 검증한다. 여기서, 설정 문턱 전압에 도달한다는 의미는 검증 결과 문턱 전압이 설정 문턱 전압과 동일하게 되거나 이 설정 문턱 전압을 넘어선 것을 의미한다.
이와 같이, 본 발명의 프로그램 방법은, 프로그램 전압 펄스 인가 후 검증 전압 펄스를 순차로 인가하여 검증 동작을 연속하여 복수번 수행하는 것을 포함한다.
한번의 프로그램 전압 인가 동작 당 검증이 이루어지는 최대 횟수는 n회(n은 2 이상의 수 즉, 2 또는 이보다 큰 수)이며, n회까지의 검증 도중 프로그램된 메모리 셀이 설정된 문턱 전압에 도달한 것으로 판정되면 상기 메모리 셀에 대한 프로그램이 종료된다. n회까지 검증하여 프로그램된 메모리 셀이 설정 문턱 전압에 도달하지 못한 것으로 판정될 때, ΔVpgm만큼 증가된 프로그램 전압을 다시 인가하여 상기한 프로그램 및 검증 동작을 반복한다.
이와 같이 선택된 메모리 셀이 설정 문턱 전압에 도달할 때까지, 프로그램 전압을 단계적으로 증가시키면서 프로그램 전압 인가 동작 및 연속하여 이루어지는 복수 번 검증 동작이 한쌍(pair)을 이루어 반복적으로 진행된다.
도 4 및 도 5에서는 기본 프로그램 전압으로 16V를 적용하며, 단계적으로 프로그램 전압을 0.5V씩 증가시키면서 프로그램 동작을 수행하는 예를 보여준다.
ISPP 방식을 적용하는 경우, 실질적으로 한번의 프로그램 전압 인가 동작에 의해 메모리 셀이 설정 문턱 전압에 도달할 가능성은 거의 없기 때문에, 메모리 셀을 프로그램 전압을 인가하여 프로그램하고, 이 프로그램된 메모리 셀에 검증 전압을 순차로 적어도 2회 이상 인가하면서 검증하는 프로세스는 각각의 메모리 셀에 대한 전체 프로그램 스킴(program scheme)에서 적어도 한번 이상 적용될 수 있음은 분명하다.
도 3을 참조로 본 발명의 일 실시예에 따른 프로그램 방법에 의해 프로그램하는 과정을 보다 자세히 설명하면 다음과 같다.
프로그램 모드가 시작되면(S10), 데이터 입력에 의해 특정 워드 라인(WL) 예컨대, 워드 라인 WL29 이 선택된다.
선택된 워드 라인에 프로그램 전압(Vpgm)을 인가한다(S30). 그러면, 이 워드 라인에 연결되고, 접지 전압이 제공된 비트라인에 해당하는 메모리 셀(A)이 프로그램된다.
이 메모리 셀(A)을 프로그램한 다음, 이어서 상기 선택된 워드 라인에 검증 전압을 인가하여, 프로그램된 메모리 셀(A)을 검증하는 동작을 진행한다.
프로그램된 메모리 셀(A)에 제1검증 전압을 인가하여 이 프로그램된 메모리 셀(A)을 검증한다(S40). 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하였는지를 판정한다(S50).
상기 메모리 셀(A)이 설정 문턱 전압에 도달하여 프로그램이 제대로 이루어진 것으로 판정되면, 이 메모리 셀(A)에 대한 프로그램이 종료된다(S110). 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 다시 제2검증 전압을 인가하여 상기 프로그램된 메모리 셀(A)을 재차 검증하고(S60), 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하였는지를 판정한다(S70).
제2검증 전압을 이용한 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달한 것으로 판정되면 이 메모리 셀(A)에 대한 프로그램이 종료된다(S110).
제2검증 전압을 이용한 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 다시 검증 전압을 인가하여 프로그램된 메모리 셀(A)을 재차 검증한다.
어떤 검증 단계에서 메모리 셀(A)이 설정 문턱 검증에 도달한 것으로 판정되지 않는 한, 검증은 제n 검증 전압을 이용하는 단계까지 진행된다. 제n검증 전압을 인가하여 프로그램된 메모리 셀(A)을 재차 검증하고(S80), 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하였는지를 판정한다(S90).
제n 검증 전압을 이용한 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 프로그램 전압(Vpgm)을 ΔVpgm만큼 증가시킨다(S100). 그리고, ΔVpgm만큼 증가된 다음 단계의 프로그램 전압을 선택된 워드 라인(WL)에 인가하여 메모리 셀(A)을 다시 프로그램한다(S30).
만약, 한번의 프로그램 전압 인가 동작당 검증이 최대 2회까지만 이루어지도록 설정된 경우에는, 도 3에서 제2검증 전압을 이용한 검증까지만 진행될 수 있으 며(이 경우에는 제n 검증 전압 =제2 검증 전압이 됨), 제2검증 전압을 이용한 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판단되면, ΔVpgm만큼 증가된 다음 단계의 프로그램 전압을 인가하여 메모리 셀(A)을 다시 프로그램한다.
이와 같이 검증 전압을 순차적으로 인가하면서, 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달한 것으로 판정되면, 메모리 셀(A)에 대한 프로그램을 종료하며, 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 다시 검증 전압을 인가하여 검증하는 과정을 n회(여기서, n은 2 이상의 수)까지 진행한다.
즉, 프로그램 전압을 ΔVpgm만큼 증가시켜 다음 단계의 프로그램을 진행하기 전에, 제1 내지 제n검증 전압을 일정 시간 간격을 두고 순차로 인가하면서 연속하여 복수번 검증 동작을 진행한다. 이때, 연속되는 검증 동작 사이 시간 간격은 예를 들어, 1μs 내지 100μs가 될 수 있다.
그리고, 제n검증 전압을 이용한 검증에 의해서도 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 프로그램 전압(Vpgm)을 ΔVpgm만큼 증가시켜 상기 선택된 워드 라인에 다시 입력하여, 메모리 셀(A)에 대한 프로그램을 다시 진행한다. 그런 다음, 다시 상기한 바와 같은 검증 동작을 진행한다.
n회의 검증 동작 도중 어느 때라도 검증 결과 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달한 것으로 판정되면, 프로그램이 종료된다(S110).
이와 같이, 본 발명의 일 실시예에 따른 프로그램 방법에 의하면, 프로그램된 메모리 셀에 검증 전압을 인가하여 검증 동작을 연속하여 복수번 수행하는 것을 포함하는 프로세스가 적용된다.
비교를 위해, 도 6은 일반적인 ISPP 방식으로 프로그램시의 선택된 워드 라인에 인가되는 전압 펄스 파형도를 보여준다. 도 6을 참조하면, 일반적으로는, 프로그램 전압을 인가하여 프로그램한 후 검증 전압(Vver)을 인가하여 검증한다. 검증 결과 원하는 문턱 전압에 도달하지 못한 것으로 판정되면, 일정 크기만큼 증가된 프로그램 전압을 다시 인가하여 프로그램을 진행하고, 다시 검증을 진행한다. 이와 같이 일반적인 ISPP 방식에서는, 메모리 셀이 설정 문턱 전압에 도달하도록 프로그램 될 때까지, 프로그램 전압을 단계적으로 증가시키면서, 1회의 프로그램 전압 인가 동작 당 1회의 검증 동작을 진행한다.
반면에, 본 발명의 일 실시예에 따른 프로그램 방법에 의하면, 메모리 셀이 설정 문턱 전압에 도달할 때까지, 프로그램 전압을 단계적으로 증가시키면서 1회의 프로그램 전압 인가 동작 당 2회 이상의 검증 동작을 연속하여 복수번 수행할 수 있다.
본 발명의 바람직한 실시예에 따르면, 한번의 프로그램 전압 인가 동작 당 검증 전압 펄스를 2회 또는 3회까지 순차로 인가하면서 2회 또는 3회의 검증 동작을 연속하여 수행하는 것이 바람직하다.
도 4 및 도 5에서는 한번의 프로그램 전압 인가 동작 당 검증 전압을 순차적으로 3회 입력하여 검증 동작을 연속하여 3회 수행하는 경우를 예시적으로 보여준다.
이와 같이, 본 발명의 프로그램 방법에 따르면, 한번의 프로그램 전압 인가 동작 당 2회 이상의 검증 동작이 연속하여 이루어질 수 있다. 이때, 검증 동작을 연속하여 복수 번 수행시 인가되는 검증 전압의 크기는 도 4에서와 동일하거나, 도 5에서와 같이 순차적으로 줄어들 수 있다.
도 4에서와 같이, 동일한 크기의 검증 전압을 순차적으로 인가하여 검증 동작을 연속하여 복수 번 진행하는 경우, 2회 이상 반복 검증함에 의해, 프로그램 펄스 인가후 시간에 따라 문턱 전압이 점차 증가하여 검증을 통과하게 될 메모리 셀에 다시 프로그램 동작을 진행할 오류를 방지할 수 있기 때문에, 오버 프로그램을 방지할 수 있으며, 이에 의해 프로그램 문턱 전압 분포를 보다 좁게 조절할 수 있다.
도 5에서와 같이, 연속하여 복수 번 검증 동작을 수행하도록 된 경우, 검증 전압은 동일 크기만큼씩 단계적으로 작아질 수 있다. 예를 들어, 검증 전압은 0.05V 내지 0.35V 범위 내, 보다 바람직하게는, 0.1 내지 0.2V 범위내에서 일정한(동일) 크기 만큼씩 단계적으로 작아지는 것이 바람직하다. 이때, 제1검증 전압과 제n 검증 전압의 차이는 1회 프로그램 동작시의 문턱 전압 증가치보다 작은 것이 바람직하다.
이와 같이, 검증 전압의 크기가 단계적으로 작아지는 경우, 최적으로 프로그램된 상태의 메모리 셀의 최적 문턱 전압이나 설정 문턱 전압보다 낮은 문턱 전압을 가지는 메모리 셀도 검증을 통과할 수 있다.
즉, 순차로 연속하여 인가되며, 단계적으로 작아지는 제1 내지 제n 검증 전압(여기서, n은 2 또는 이보다 큰 수)에서, 제1검증 전압을 설정 문턱 전압과 동일 크기로 하는 경우, 제2 내지 제n 검증 전압은 설정 문턱 전압보다 작게 된다.
제2 내지 제n 검증 전압을 이용한 검증 도중 메모리 셀이 검증을 통과한 것으로 판정되면, 검증을 통과한 메모리 셀은 설정 문턱 전압보다 작은 문턱 전압을 가질 수 있다.
예를 들어, 설정 문턱 전압이 3V이고, 단계적으로 작아지는 검증 전압을 이용하여 연속하여 2회 검증 동작을 수행하도록 된 경우라면, 프로그램된 메모리 셀은 문턱 전압이 2.65V 내지 2.95V보다 크기만 하면 검증을 통과하게 된다.
이 경우, 메모리 셀의 문턱 전압에는 약간의 희생이 따르게 된다. 하지만, 0.5V씩 프로그램 전압을 단계적으로 증가시키면서 ISPP 방식으로 프로그램하는 경우, 한번의 프로그램 동작 한번 당 실질적으로 문턱 전압은 예를 들어, 0.2 ~ 0.3V씩 상승하며 최대 0.5V까지 상승하게 되는 점을 고려할 때, 오버 프로그램(over program)에 의한 문턱 전압 산포가 커지는 문제를 보다 잘 개선할 수 있다.
따라서, 단계적으로 작아지는 제1 내지 제n 검증 전압을 순차로 인가하여 검증 동작을 연속하여 복수 번 수행하는 경우, 프로그램 문턱 전압 분포를 보다 좁게 조절할 수 있으며, 메모리 셀의 오버 프로그램을 방지할 수 있다.
한편, 도 4에서와 같이, 동일한 크기의 검증 전압을 순차적으로 인가하여 검증 동작을 연속하여 복수 번 수행하는 경우에도, 검증 전압(설정 문턱 전압) 크기를 원래 의도했던 문턱 전압 예컨대, 최적 문턱 전압보다 약간 낮출 수 있다. 이때, 설정 문턱 전압과 원래 의도했던 문턱 전압 차이는 1회 프로그램 동작시의 문턱 전압 증가치보다 작은 것이 바람직하다.
예를 들어, 설정 문턱 전압을 원래 의도했던 문턱 전압보다 0.05V 내지 0.35V 정도, 보다 바람직하게는, 0.1V 내지 0.2V 낮출 수 있다. 원래 의도했던 문턱 전압이 예를 들어, 3V라면, 설정 문턱 전압은 2.65V 내지 2.95V 범위 내의 어떤 값이 될 수 있다.
이 경우에도, 메모리 셀의 문턱 전압에는 약간의 희생이 따르게 된다. 하지만, 한번 더 프로그램 동작을 진행시킴으로써 생길 수 있는 지나치게 프로그램되는 오버 프로그램(over program)을 보다 잘 방지할 수 있으며, 프로그램 문턱 전압 분포를 보다 좁게 조절할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 프로그램 방법을 적용하여 프로그램시의 프로그램 스킴(program scheme) 및 메모리 셀의 문턱 전압 산포를 일반적인 ISPP방식을 적용한 종래의 프로그램 방법과 비교하여 설명한다.
도 7은 도 6의 전압 펄스 파형도로 전하 트랩형 플래시(charge trap flash: CTF) 메모리 셀 프로그램시의 문턱 전압 변화를 보여준다. 도 8a 및 도 8b는 종래의 프로그램 방법 적용시의 프로그램 스킴(program scheme) 및 메모리 셀의 문턱 전압 산포를 보여준다. 도 9a 및 도 9b는 본 발명에 따른 프로그램 방법을 적용하여 프로그램시의 프로그램 스킴 및 메모리 셀의 문턱 전압 산포를 보여준다.
도 6 및 도 7을 참조하면, 일반적인 ISPP방식으로 프로그램시에는 프로그램 전압을 예를 들어, 16V에서 0.5V씩 단계적으로 증가시키면서 한번의 프로그램 전압 인가 동작 및 한번의 검증 동작을 번갈아 반복한다.
이와 같이 프로그램시, 전하 트랩형 플래시 메모리 셀은, 프로그램 펄스 인 가후 문턱 전압(Vth)이 시간에 따라 증가하는 트랜션트 문턱전압(transient Vth) 특성을 가진다. 따라서, 예를 들어, 17V의 프로그램 펄스로 프로그램했을 때, 문턱 전압이 검증 전압(Vref)보다 낮은 것으로 판정되었다해도, 시간에 따라 문턱 전압이 점차 증가하여 문턱 전압이 검증 전압(Vref)을 넘어서는 경우가 생기게 된다.
이러한 경우에도, 도 8a에서 알 수 있는 바와 같이, 검증 동작에서는 프로그램 실패(program fail)로 판정되어, 다시 프로그램 펄스를 부가하게 되고, 결국은 메모리 셀이 오버 프로그램(over program) 된다. 따라서, 도 8b에서와 같이, 시간에 따른 문턱 전압 변화가 없는 경우에 비해, 메모리 셀의 문턱 전압 산포가 증가하게 된다.
이와 같이 일반적인 ISPP 방식으로 프로그램시, 충분히 프로그램된 메모리 셀도, 트렌션트 문턱 전압(transient Vth) 특성으로 인해, 검증시 프로그램 실패(program fail)로 판정 받아, 추가적으로 프로그램될 가능성이 있어, 문턱 전압 산포 발생 가능성이 커지게 된다.
반면에, 본 발명의 프로그램 방법을 적용한 경우에는, 도 9a에서 알 수 있는 바와 같이, 제1검증 전압(Vref1) 펄스에 의한 검증 동작에서는 프로그램 실패로 판정된다. 하지만, 다시 프로그램 동작을 진행하는 대신에 일정 시간 경과후 이 제1검증 전압보다 작은 제2검증 전압(Vref2) 펄스로 재 검증을 하면, 프로그램 패스(program pass)로 판정될 수 있다. 따라서, 도 9b에 보인 바와 같이, 시간에 따른 문턱 전압 변화가 없는 경우와 거의 유사하게 메모리 셀의 문턱 전압 산포를 크게 줄일 수 있다.
도 9a에서는 제1검증 전압(Vref1)보다 작은 제2검증 전압(Vref2)으로 재 검증을 하는 예를 보여주는데, 제1검증 전압(Vref1)과 동일한 제2검증 전압(Vref2)으로 다시 검증을 할 수도 있다. 이 경우에도, 시간에 따른 문턱 전압 변화가 없는 경우와 거의 유사하게 메모리 셀의 문턱 전압 산포를 크게 줄일 수 있다.
한편, 이상에서는 문턱 전압이 설정 문턱 전압에 미치지 못하는 한, 한번의 프로그램 후에 검증 전압 펄스를 무조건 순차로 연속하여 적어도 2회 이상 인가하면서 검증하는 프로세스에 대해 설명 및 도시하였는데, 이러한 연속하여 복수 번 검증하는 프로세스는 도 10에서와 같이, 단계적으로 프로그램 전압을 증가시키면서 반복적으로 프로그램 전압 인가 동작 및 검증 동작을 수행하는 중에 메모리 셀이 일정 값 이상의 문턱 전압을 가지는 상태로 되었을 때만 선택적으로 적용할 수도 있다.
즉, ISPP 방식을 적용하여 프로그램시, 프로그램 초반에 프로그램된 메모리 셀의 문턱 전압은 설정 문턱 전압에 한참 미치지 못할 수 있다. 이 상태에서는, 연속하여 적어도 2회 이상의 검증 동작을 수행하는 대신에, 한 단계 증가된 프로그램 전압을 인가하여 다시 프로그램 동작을 수행해도 오버 프로그램되는 일은 발생하지 않으며, 메모리 셀이 일정값 이상의 문턱 전압을 가지게 되었을 때만 연속하여 순차적으로 적어도 2회 이상의 검증 동작을 수행하면 전체 프로그램 시간을 줄이는데도 효과적이다.
도 10은 본 발명의 다른 실시예에 따른 프로그램 방법의 프로그램 동작을 보이는 순서도이다. 도 11 및 도 12는 도 10의 프로그램 방법으로 프로그램시 선택된 워드 라인에 인가되는 전압 펄스 파형도의 실시예들을 보여준다. 도 10 내지 도 12를 도 3 내지 도 5와 비교하면 알 수 있는 바와 같이, 본 발명의 다른 실시예에 따른 프로그램 방법은 본 발명의 일 실시예에 따른 프로그램 방법과 비교할 때, 메모리 셀이 일정 값 이상의 문턱 전압으로 될 때까지는 1회의 프로그램 전압 인가 동작 당 1회의 검증 동작을 수행하도록 된 점에 차이가 있으며, 메모리 셀이 일정 값 이상의 문턱 전압을 가지게 된 이후의 프로그램은 본 발명의 일 실시예와 실질적으로 동일하다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 프로그램 방법은 프로그램 전압을 인가하여 메모리 셀을 프로그램 한 다음, 이 프로그램된 메모리 셀을 검증하는 동작(verifying operation)을 포함한다. 그리고, 검증 동작은 프로그램 전압 인가 후 검증 전압을 인가하여 검증 동작을 연속하여 복수 번 수행하는 것을 포함한다.
본 발명의 다른 실시예에 따른 프로그램 방법은, 상대적으로 낮은 검증 전압(이하, 로우(low) 검증 전압)에 의한 검증 동작을 포함하는 제1프로그램 단계(200)와, 상기 로우 검증 전압보다 높은 하이(high) 검증 전압에 의한 검증 동작을 포함하며, 상기 제1프로그램 단계(200) 이후에 진행되는 제2프로그램 단계(300)를 포함한다.
상기 제1프로그램 단계(200)는 로우 검증 전압을 이용한 검증을 통과할 때까지 이루어진다. 상기 제2프로그램 단계(300)는 상기 로우 검증 전압을 이용한 검증을 통과한 메모리 셀에 대해 이루어진다.
상기 제1프로그램 단계(200)에서는 1회의 프로그램 전압 인가 동작과 1회의 검증 동작이 한쌍(pair)으로 반복적으로 실시된다.
검증 동작을 연속하여 복수 번 수행하는 동작은 상기 제2프로그램 단계(300)에서 이루어진다. 이 제2프로그램 단계(300)는 본 발명의 일 실시예에 따른 프로그램 방법에 해당한다. 제2프로그램 단계(300)에서는 상기 로우 검증 전압보다 큰 하이 검증 전압이 적용된다.
본 발명의 다른 실시예에 있어서, 프로그램은 도 11 및 도 12에서와 같이, 프로그램 전압을 단계적으로 증가시키면서 프로그램하는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming: ISPP) 방식을 적용하여 이루어진다.
즉, 상기 제1프로그램 단계(200)에서는, 프로그램 대상 메모리 셀이 상기 로우 검증 전압을 이용한 검증을 통과할 때까지, 프로그램 전압을 단계적으로 증가시키면서 1회의 프로그램 전압 인가 동작 및 1회의 검증 동작을 한쌍으로 반복적으로 진행한다.
로우 검증 전압을 이용한 검증을 통과한 메모리 셀에 대해서는, 제2프로그램 단계(300)를 진행한다. 즉, 프로그램 전압을 단계적으로 증가시키면서 1회의 프로그램 전압 인가 동작 및 하이 검증 전압을 이용하여 연속하여 복수 번 수행되는 검증 동작이 한쌍(pair)으로 반복적으로 진행된다.
여기서, 로우 검증 전압과 하이 검증 전압 차이는 최소한 한번의 프로그램 전압 인가 동작에 의한 문턱 전압 증가치와 대략 동일하거나 이보다 큰 값인 것이 바람직하다. 상기 로우 검증 전압은 하이 검증 전압보다 예를 들어 0.2V 내지 1.0V 정도 작은 것이 바람직하다.
보다 구체적인 예를 설명하면, 제2프로그램 단계(300)에서 적용되는 하이 검증 전압이 예를 들어, 3V라 하자. 이 경우, 로우 검증 전압은 이보다 0.2V 내지 1.0V 정도 낮은 2.0V 내지 2.8V 범위내의 어떤 값이 될 수 있다. 이때, 연속하여 복수 번 검증 동작 수행시 인가되는 하이 검증 전압의 크기가 단계적으로 작아지는 경우에는, 제2프로그램 단계(300)에서 적용되는 하이 검증 전압은 3V에서 시작하여 단계적으로 작아지게 된다.
도 11은 본 발명의 다른 실시예에 따른 프로그램 방법에 적용되는 전압 파형도의 일 실시예로서, 제1프로그램 단계(200)에서는 프로그램 전압을 단계적으로 증가시키면서 한번의 프로그램 전압 인가 동작과 로우 검증 전압을 이용한 한번의 검증 동작이 한쌍(pair)으로 반복적으로 진행되며, 제2프로그램 단계(300)에서는 프로그램 전압을 단계적으로 증가시키면서 한번의 프로그램 전압 인가 동작과 동일한 크기의 하이 검증 전압을 이용하는 연속된 복수 번 검증 동작이 한쌍으로 반복적으로 진행되는 경우를 보여준다.
도 12는 본 발명의 다른 실시예에 따른 프로그램 방법에 적용되는 전압 파형도의 다른 실시예로서, 제1프로그램 단계(200)에서는 프로그램 전압을 단계적으로 증가시키면서 한번의 프로그램 전압 인가 동작과 로우 검증 전압을 이용한 한번의 검증 동작이 한쌍으로 반복적으로 진행되며, 제2프로그램 단계(300)에서는 프로그램 전압을 단계적으로 증가시키면서 한번의 프로그램 전압 인가 동작과 단계적으로 작아지는 하이 검증 전압을 이용하는 연속된 복수 번 검증 동작이 한쌍으로 반복적 으로 진행되는 경우를 보여준다.
도 11 및 도 12에서는 기본 프로그램 전압으로 16V를 적용하여, 단계적으로 프로그램 전압을 0.5V씩 증가시키면서 프로그램 동작을 수행하는데, 제1프로그램 단계(200)에서는 한번의 프로그램 전압 인가 동작과 한번의 검증 동작 쌍이 두 번 반복되며, 제2프로그램 단계(300)에서는 한번의 프로그램 전압 인가 동작당 연속하여 세 번의 검증 동작이 진행되는 경우를 예시적으로 보여준다. 도 11에서 L-Vref는 로우 검증 전압, H-Vref는 동일한 크기의 하이 검증 전압이다. 도 12에서 L-Vref는 로우 검증 전압, H-Vref1, H-Vref2, H-Vref3은 단계적으로 작아지는 하이 검증 전압이다. 하이 검증 전압은 그 중 가장 작은 하이 검증 전압 예컨대, H-Vref3도 로우 검증 전압 L-Vref보다 큰 것이 바람직하다.
도 10을 참조로 본 발명의 다른 실시예에 따른 프로그램 방법에 의해 프로그램하는 과정을 보다 자세히 설명하면 다음과 같다.
프로그램 모드가 시작되면, 데이터 입력에 의해 특정 워드 라인(WL) 예컨대, 워드 라인 WL29가 선택된다(S210)(S220). 그리고, 제1프로그램 단계(200)를 진행한다.
제1프로그램 단계(200)에서는, 먼저, 선택된 워드 라인을 프로그램 하기 위하여, 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가한다(S230). 그러면, 이 워드 라인에 연결되고, 접지 전압이 제공된 비트라인에 해당하는 메모리 셀(A)이 프로그램된다.
이 메모리 셀(A)에 한번의 프로그램 전압 인가 동작을 수행한 다음, 이어서 상기 선택된 워드 라인에 로우 검증 전압을 인가하여, 프로그램된 메모리 셀(A)을 일차적으로 검증하는 동작을 진행한다(S240). 검증 결과에 따라 프로그램된 메모리 셀(A)의 통과 여부를 판정한다(S250).
프로그램된 메모리 셀(A)이 일정값 이상의 문턱 전압을 가지지 못해 로우 검증 전압을 이용한 검증을 통과하지 못한 것으로 판정되면, 프로그램 전압(Vpgm)을 ΔVpgm만큼 증가시킨다(S260). 그리고 이 증가된 프로그램 전압을 워드 라인(WL)에 인가하여 메모리 셀(A)을 다시 프로그램 한다(S230). 그런 다음 로우 검증 전압을 인가하여 메모리 셀(A)을 검증하여(S240), 검증을 통과하였는지 여부를 판정한다(S250).
메모리 셀(A)이 일정값 이상의 문턱 전압을 가지게 되어, 로우 검증 전압을 이용한 검증을 통과할 때까지 프로그램 전압을 단계적으로 증가시키면서 프로그램하고 로우 검증 전압을 이용하여 검증하는 과정은 반복적으로 진행된다.
이와 같이, 메모리 셀(A)이 로우 검증 전압을 이용한 검증을 제1프로그램 단계(200)에서는, 1회의 프로그램 전압 인가 동작당 1회의 검증 동작이 이루어진다.
프로그램된 메모리 셀(A)이 로우 검증 전압을 이용한 검증을 통과하면, 제2프로그램 단계(300)를 진행한다. 제2프로그램 단계(300)에서는 도 3을 참조로 설명한 본 발명의 일 실시예에 따른 프로그램 방법에 해당하는 프로세스가 진행된다.
즉, 상기 선택된 워드 라인(WL) 예컨대, 워드 라인 WL29에 프로그램 전압(Vpgm)을 인가하여 로우 검증 전압을 이용한 검증을 통과한 메모리 셀(A)을 다시 프로그램 한다(S330). 이때, ISPP 방식을 적용하는 경우, 제2프로그램 단계(300)에 서 첫 번째로 인가되는 프로그램 전압은 제1프로그램 단계(200)에서 마지막으로 인가된 프로그램 전압보다 ΔVpgm만큼 증가된 전압일 수 있다.
이 메모리 셀(A)을 프로그램한 다음, 이어서 상기 선택된 워드 라인에 하이 검증 전압을 인가하여, 프로그램된 메모리 셀(A)을 검증하는 동작을 다음과 같이 진행한다.
프로그램된 메모리 셀(A)에 제1하이 검증 전압을 인가하여 이 프로그램된 메모리 셀(A)을 검증한다(S340). 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하여 제대로 프로그램되었는지를 판정한다(S350).
상기 메모리 셀(A)이 설정 문턱 전압에 도달하여 프로그램이 제대로 이루어진 것으로 판정되면, 이 메모리 셀(A)에 대한 프로그램이 종료된다(S410). 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 다시 제2하이 검증 전압을 인가하여 상기 프로그램된 메모리 셀(A)을 재차 검증하고(S360), 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하였는지를 다시 판정한다(S370).
제2하이 검증 전압을 이용한 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달한 것으로 판정되면 이 메모리 셀(A)에 대한 프로그램이 종료된다(S410).
제2하이 검증 전압을 이용한 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 다시 프로그램된 메모리 셀(A)을 검증한다.
어떤 검증 단계에서 메모리 셀(A)이 설정 문턱 검증에 도달한 것으로 판정되지 않는 한, 검증은 제n 하이 검증 전압을 이용하는 단계까지 진행된다(S380). 제n 하이 검증 전압을 인가하여 프로그램된 메모리 셀(A)을 재차 검증하고(S380), 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하였는지를 판정한다(S390).
제n 하이 검증 전압을 이용한 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 프로그램 전압(Vpgm)을 ΔVpgm만큼 증가시킨다(S400). 그리고, ΔVpgm만큼 증가된 다음 단계의 프로그램 전압을 선택된 워드 라인(WL)에 인가하여 메모리 셀(A)을 다시 프로그램한다(S330).
만약, 한번의 프로그램 전압 인가 동작당 하이 검증 전압을 이용한 검증이 최대 2회까지만 이루어지도록 설정된 경우에는, 도 10에서 제2하이 검증 전압을 이용한 검증까지만 진행될 수 있으며(이 경우에는 제n 하이 검증 전압 =제2 하이 검증 전압이 됨), 제2 하이 검증 전압을 이용한 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판단되면, ΔVpgm만큼 증가된 다음 단계의 프로그램 전압을 인가하여 메모리 셀(A)을 다시 프로그램한다.
이와 같이 하이 검증 전압을 순차적으로 인가하면서, 검증 결과 메모리 셀(A)이 설정 문턱 전압에 도달한 것으로 판정되면, 메모리 셀(A)에 대한 프로그램을 종료하며, 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 다시 하이 검증 전압을 인가하여 검증하는 과정을 n회(여기서, n은 2 이상의 수)까지 진행한다.
즉, 프로그램 전압을 ΔVpgm만큼 증가시켜 다음 단계의 프로그램을 진행하기 전에, 제1 내지 제n 하이 검증 전압을 일정 시간 간격을 두고 순차로 인가하면서 검증 동작을 연속하여 복수 번 진행한다. 이때, 연속되는 검증 동작 사이 시간 간격은 예를 들어, 1μs 내지 100μs가 될 수 있다.
그리고, 제n 하이 검증 전압을 이용한 검증에 의해서도 프로그램된 메모리 셀(A)이 설정 문턱 전압에 도달하지 못한 것으로 판정되면, 프로그램 전압(Vpgm)을 ΔVpgm만큼 증가시켜 상기 선택된 워드 라인에 다시 입력하여, 상술한 바와 같은 제2프로그램 단계(300)를 다시 반복한다.
n회의 검증 동작 도중 어느 때라도 검증 결과 프로그램된 메모리 셀(A)이 적어도 설정 문턱 전압에 도달한 것으로 판정되면, 프로그램이 종료된다(410).
본 발명의 다른 실시예에 따른 프로그램 방법에 있어서, 제1 하이 검증 전압 내지 제n 하이 검증 전압은 도 11에서와 같이 크기가 동일하거나, 도 12에서와 같은 그 크기가 단계적으로 작아질 수 있다.
본 발명의 다른 실시예에 따른 프로그램 방법의 제2프로그램 단계(300)는 실질적으로 전술한 본 발명의 일 실시예에 따른 프로그램 방법에 해당하므로, 도 3 내지 도 5, 도 7, 도 9a 및 도 9b를 참조로 상술한 바를 참조하는 것으로 하고, 여기서는 제2프로그램 단계(300)를 통한 프로그램 기술 및 이 제2프로그램 단계(300)를 통한 프로그램 스킴 및 메모리 셀의 문턱 전압 산포에 대한 반복적인 자세한 설명은 생략한다.
이상에서는 본 발명에 따른 프로그램 방법이 ISPP 방식을 적용하여, 프로그램 전압을 16V에서 시작하여 0.5V씩 단계적으로 증가시키면서 프로그램 전압 인가 동작 및 검증 동작을 반복적으로 진행하는 것으로 설명 및 도시하였는데, 이를 예를 들은 것일 뿐, 본 발명이 이에 한정되는 것은 아니다. 즉, 시작 프로그램 전압은 16V 이외의 다른 값이 될 수 있다. 또한, 프로그램 전압의 단계적 증가치도 0.5V 이외의 다른 값 예컨대, 0.3V가 될 수 있다.
이상에서 설명한 바와 같은 본 발명에 따른 1회의 프로그램 전압 인가 동작후 복수회의 검증 동작을 수행하는 프로그램 스킴은, 멀티 레벨 셀(MLC) 프로그램에 적용할 수 있다. 즉, 도 10 내지 도 12를 참조로 설명한, 1회의 프로그램 전압 인가 동작 당 로우 검증 전압을 이용한 1회의 검증 동작을 수행하는 제1프로그램 단계의 스킴과 1회의 프로그램 전압 인가 동작 당 하이 검증 전압을 이용한 복수회의 검증 동작을 수행하는 제2프로그램 단계의 스킴, 도 3 내지 도 5를 참조로 설명한 1회의 프로그램 전압 인가 동작 당 복수회의 검증 동작을 수행하는 프로그램 스킴은 멀티 레벨 셀을 프로그램하는데 적용할 수 있다.
이하에서는, 예시로서 본 발명에 따른 1회의 프로그램 전압 인가 동작후 복수회의 검증 동작을 수행하는 프로그램 스킴을 4 레벨의 멀티-레벨 셀(MLC) 프로그램에 적용하는 경우를 설명한다. 본 발명에 따른 프로그램 스킴이 적용되는 멀티-레벨 셀은 플로팅 게이트형 메모리 셀 및 전하 트랩형 메모리 셀 중 어느 하나일 수 있으며, 낸드 또는 노어 플래시 메모리의 메모리 셀일 수 있다.
4 레벨의 멀티 레벨 셀(MLC)로 작동하는 메모리에서, 메모리 셀은 프로그램 상태로서 "00" 상태이거나 "01" 상태이거나 "10" 상태를 가지며, 소거 상태로서 "11" 상태를 가질 수 있다. 11 상태는 첫 번째 프로그램 상태로 간주될 수 있다. 이 경우, 01 , 00 , 10 상태는 문턱 전압의 크기 순으로, 두 번째, 세 번째, 네 번째 프로그램 상태로 표현될 수 있다. 또한, 11 상태는 소거 상태로 표현하고, 01 , 00 , 10 상태는 문턱 전압의 크기 순으로, 첫 번째, 두 번째, 세 번 째 프로그램 상태로 표현할 수도 있다. 여기서, 문턱 전압 크기 측면에서 01 , 00 , 10 상태의 순서는 달라질 수 있다. 이하에서는, 편의상 11 상태는 소거 상태, 01 상태, 00 상태, 10 상태는 프로그램 상태로 표현하여 설명한다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 멀티 레벨 셀 프로그램 방법을 설명하는 도면이다.
도 13a 및 도 13b를 참조하면, 본 발명의 일 실시예에 따른 멀티 레벨 셀 프로그램 방법에 따르면, 소거 상태의 메모리 셀을 제1프로그램 단계의 스킴을 적용하여 더미 상태로 프로그램한다. 그런 다음, 소거 상태의 메모리 셀이나 더미 상태의 메모리 셀에 제2프로그램 단계의 스킴을 적용하여 소정의 프로그램 상태로 프로그램 한다.
상기 제1프로그램 단계의 스킴은 도 10 내지 도 12를 참조로 설명한 제1프로그램 단계를 적용한 것으로, 프로그램 전압을 일정량 만큼 단계적으로 증가시키면서, 로우 검증 전압을 이용한 검증을 통과할 때까지 1회 프로그램 전압 인가 동작과 로우 검증 전압을 적용한 1회의 검증 동작 쌍을 반복적으로 진행하는 것이다. 상기 제2프로그램 단계의 스킴은 도 3 내지 도 5를 참조로 설명한 프로그램 단계 또는 도 10 내지 도 12를 참조로 설명한 제2프로그램 단계를 적용한 것으로, 프로그램 전압을 일정량 만큼 단계적으로 증가시키면서, 하이 검증 전압을 이용한 검증을 통과할 때까지 1회 프로그램 전압 인가 동작과 하이 검증 전압을 적용한 연속되는 복수회의 검증 동작 쌍을 반복적으로 진행하는 것이다. 이때, 연속하여 복수번 검증 동작 수행시 인가되는 하이 검증 전압의 크기는 전술한 바와 같이, 일정한 값 이거나 단계적으로 작아지는 값일 수 있다. 또한, 하이 검증 전압은 전술한 바와 같이 로우 검증 전압보다 일정량 큰 값일 수 있다.
이때, 더미 상태의 메모리 셀에 제2프로그램 단계의 스킴을 적용하여 얻어지는 프로그램 상태는 소거 상태의 메모리 셀에 제2프로그램 단계의 스킴을 적용하여 얻어지는 프로그램 상태보다 최소 문턱 전압값이 큰 위치에 문턱 전압 분포를 나타내도록 프로그램 할 수 있다.
상기 메모리 셀이 4-레벨의 멀티-레벨 셀인 경우, 소거 상태는 11 상태이며, 프로그램 상태는 01 상태, 00 상태, 10 상태일 수 있다.
소거 상태인 11 상태의 멀티-레벨 메모리 셀에 상기 제1프로그램 단계의 스킴을 적용하면, 예컨대, 최하위 비트(LSB: least significant bit)가 프로그램되어, 더미 상태인 X0 상태를 얻는다. 여기서, 더미 상태는 프로그램 상태로서 사용되지 않으며, 2차적인 프로그램 오퍼레이션에 의해 프로그램 상태를 얻기 위한 중간 상태로서 존재한다.
상기 X0 상태는 4 레벨의 멀티-레벨 셀에서의 두 번째 프로그램 상태 예컨대, 00 상태에 대응할 수 있다. 즉, 후술하는 바와 같이 X0 상태를 그 최소 문턱 전압 위치를 이동시키면서 압축하면 00 상태가 얻어질 수 있다. X0 상태는 1회의 프로그램 전압 인가 동작 당 1회의 검증 동작을 수행하여 얻어지므로, 형성하고자 하는 프로그램 상태보다는 넓은 문턱 전압 분포를 갖는다. X0 상태를 最終적인 프로그램 상태로 사용되지 않으므로, 이러한 넓은 문턱 전압 분포는 전혀 문제가 되지 않는다.
이와 같이, X0 상태는 넓은 문턱 전압 분포를 가져도 문제가 되지 않으므로, 11 상태의 메모리 셀을 X0 상태로 1차적으로 프로그램하는데, X0 상태로 프로그램하는 시간을 단축할 수 있도록 단계적인 프로그램 전압 증가량(ΔV pgm)은 비교적 큰 값이 될 수 있다.
11 상태를 01 상태, 00 상태, 10 상태의 멀티 레벨로 프로그램 하기 위해, 상기와 같이, 11 상태를 1차적으로 프로그램하여 X0 상태를 얻은 다음, 도 13b에서와 같이, 11 상태의 메모리 셀과 더미 상태 X0 의 메모리 셀에 대해 예컨대, 최상위비트(MSB: Most significant bit)를 프로그램 한다.
이에 의해, 11 상태에서 01 상태로 프로그램하고, X0 상태에서 00 상태와 10 상태로 프로그램할 수 있다.
11 상태에서 01 상태로 프로그램하며, X0 상태에서 00 상태와 10 상태로 프로그램할 때에는, 1회의 프로그램 전압 인가 동작당 복수번의 검증 동작을 수행하는 제2프로그램 단계의 스킴을 적용할 수 있다.
이러한 1회의 프로그램 전압 인가 동작당 복수번의 검증 동작을 수행하는 제2프로그램 단계의 스킴을 적용함에 의해 얻어지는 00 상태는, 복수번의 검증 동작 수행에 의한 오버 프로그램 방지 효과에 의해, 더미 상태인 X0 상태에 비해 좁은 문턱 전압 분포를 가질 수 있다. 이때, 00 상태의 최소 문턱 전압은 하이 검증 전압을 적용함에 의해 로우 검증 전압을 적용하는 더미 상태 X0 에 비해 커지며, 그 문턱전압 분포 범위는 더미 상태 X0 에 비해 압축된다.
본 발명의 일 실시예에 따른 멀티-레벨 셀 프로그램 방법에 따르면, 소거 상 태 11 로부터 더미 상태 X0 로 프로그램하고, 이로부터 00 상태로 프로그램하는 오퍼레이션은 도 10 내지 도 12를 참조로 설명한 오퍼레이션이 그대로 적용될 수 있다.
또한, 소거 상태 11 로부터 더미 상태 X0 로 프로그램 하는 오퍼레이션은 도 10 내지 도 12를 참조로 설명한 오퍼레이션의 제1프로그램 단계가 그대로 적용될 수 있다. 또한, 소거 상태 11 와 더미 상태 X0 로부터 다른 프로그램 상태인 01 상태, 10 상태로 각각 프로그램하는 오퍼레이션은 도 3 내지 5를 참조로 설명한 오퍼레이션 또는 도 10 내지 도 12를 참조로 설명한 오퍼레이션의 제2프로그램 단계가 그대로 적용될 수 있다.
1회의 프로그램 전압 인가 동작 당 복수번의 검증 동작을 수행하는 프로그램 스킴을 적용함에 의해, 11 상태로부터 얻어지는 01 상태, X0 상태로부터 얻어지는 10 상태는 오버 프로그램이 방지되어 문턱 전압 분포 범위가 11 상태나 X0 상태의 경우보다 압축될 수 있다.
이때, 문턱 전압 분포 범위를 보다 축소할 수 있도록, 전술한 제2프로그램 단계의 스킴을 적용하여 11 상태에서 01 상태로 프로그램하며, X0 상태에서 00 상태와 10 상태로 프로그램할 때의, 단계적으로 증가되는 프로그램 전압의 증가량(ΔVpgm)은, 전술한 제1프로그램 단계의 스킴을 적용하여 11 상태에서 더미 상태( X0 상태)로 프로그램 하는 경우의 단계적으로 증가되는 프로그램 전압의 증가량(ΔV pgm) 보다 작은 값이 사용될 수 있다.
상기와 같이, 제1프로그램 단계의 스킴을 적용하면, 프로그램 전압 펄스와 로우 검증 전압으로서 단일 검증 펄스가 이용되므로, X0 상태는 비교적 넓은 문턱 전압 분포를 갖게 된다.
반면에, 제2프로그램 단계의 스킴을 적용하면, 프로그램 전압 펄스와 하이 검증 전압으로서 복수의 검증 펄스가 이용되므로, 오버 프로그램이 방지되어 00 상태는 X0 상태보다 좁은 범위의 문턱 전압 분포를 가지게 된다. 하이 검증 전압이 로우 검증 전압보다 클 때, 00 상태의 최소 문턱 전압은 X0 상태의 최소 문턱 전압보다 큰 위치로 문턱 전압 분포가 옮겨지면서, 문턱 전압 분포 범위는 X0 상태의 문턱 전압 범위보다 좁아지게 된다.
또한, 11 상태로부터 제2프로그램 단계의 스킴을 적용하여 얻어지는 01 상태, X0 상태로부터 제2프로그램 단계의 스킴을 적용하여 얻어지는 10 상태도 오버 프로그램이 방지되어 문턱 전압 분포 범위가 11 상태나 X0 상태의 경우보다 좁아지게 된다.
따라서, 1회의 프로그램 전압 인가후 복수회의 검증 동작을 수행하는 본 발명의 프로그램 스킴은, 멀티 레벨 셀 프로그램시 각 프로그램 상태의 문턱 전압 분포 범위를 좁게 할 수 있으며, 오버 프로그램을 방지할 수 있다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 멀티 레벨 셀 프로그램 방법을 설명하는 도면이다.
본 발명의 다른 실시예에 따른 멀티 레벨 셀 프로그램 방법에 따르면, 먼저, 소거 상태의 메모리 셀에 제1프로그램 단계의 스킴을 적용하여 메모리 셀을 원하는 프로그램 상태로 프로그램한다. 그런 다음, 상기 원하는 프로그램 상태로 프로그램 된 메모리 셀에 제2프로그램 단계의 스킴을 적용하여 상기 원하는 프로그램 상태의 최소 문턱 전압은 높이면서 문턱 전압 분포 범위를 압축한다.
상기 제1프로그램 단계의 스킴은 도 10 내지 도 12를 참조로 설명한 제1프로그램 단계를 적용한 것으로, 프로그램 전압을 일정량 만큼 단계적으로 증가시키면서, 로우 검증 전압을 이용한 검증을 통과할 때까지 1회 프로그램 전압 인가 동작과 로우 검증 전압을 적용한 1회의 검증 동작 쌍을 반복적으로 진행하는 것이다. 상기 제2프로그램 단계의 스킴은 도 3 내지 도 5를 참조로 설명한 프로그램 단계 또는 도 10 내지 도 12를 참조로 설명한 제2프로그램 단계를 적용한 것으로, 프로그램 전압을 일정량 만큼 단계적으로 증가시키면서, 하이 검증 전압을 이용한 검증을 통과할 때까지 1회 프로그램 전압 인가 동작과 하이 검증 전압을 적용한 연속되는 복수회의 검증 동작 쌍을 반복적으로 진행하는 것이다. 이때, 연속하여 복수번 검증 동작 수행시 인가되는 하이 검증 전압의 크기는 전술한 바와 같이, 일정한 값이거나 단계적으로 작아지는 값일 수 있다. 또한, 하이 검증 전압은 전술한 바와 같이 로우 검증 전압보다 일정량 큰 값일 수 있다.
상기 메모리 셀이 4-레벨의 멀티-레벨 셀인 경우, 도 14a에 보여진 바와 같이, 11 상태의 메모리 셀을 제1프로그램 단계의 스킴을 적용하여, "01" 상태, "00" 상태 또는 "10" 상태로 1차적으로 프로그램 한다. 그런 다음, "01" 상태, "00" 상태 또는 "10" 상태로 1차적으로 프로그램된 메모리 셀에 제2프로그램 단계의 스킴을 적용하여, 도 14b에 도시한 바와 같이, "01" 상태, "00" 상태, "10" 상태의 최소 문턱 전압은 높이면서 그 문턱 전압 분포 범위를 압축한다.
이러한 두 단계에 걸친 프로그램 동작을 통하여 멀티-레벨 셀을 프로그램 하면, 메모리 셀의 문턱 전압이 설정 문턱 전압에 한참 미치지 못할 때는 1회 프로그램 전압 인가 동작당 1회의 검증 동작을 실시하고, 메모리 셀의 문턱 전압이 설정 문턱 전압 근처에 도달하는 경우에는, 1회 프로그램 전압 인가 동작당 복수회의 검증 동작을 실시하게 되므로, 전체 프로그램 시간을 줄일 수 있으면서도, 오버 프로그램은 방지할 수 있다. 또한, 각 프로그램 상태의 문턱 전압 분포 범위를 압축할 수 있다.
한편, 본 발명의 다른 실시예에 따른 멀티-레벨 셀 프로그램 방법에 따르면,소거 상태의 메모리 셀을 전술한 제1프로그램 단계에서의 로우 검증 전압보다 낮은 검증 전압을 이용한 검증을 통과할 때까지, 프로그램 전압을 단계적으로 증가시키면서 1회 프로그램 전압 인가 동작당 1회의 검증 동작을 수행하여, 소정의 프로그램 상태로 1차적으로 프로그램 한 후, 전술한 제1프로그램 단계 및 전술한 제2프로그램 단계의 스킴을 순차로 적용하여 소정 프로그램 상태의 최소 문턱 전압은 높이면서 문턱 전압 분포 범위를 압축할 수도 있다.
한편, 낸드 플래시 메모리는 동시에 소거되는 메모리셀들의 최소 단위인 블록들로 분할되며, 블록에는 많은 메모리 셀 어레이 열이 존재한다. 예를 들어, 낸드 플래시 메모리는 1024개 블록으로 분할되며, 각 블록에는 8512개의 메모리 셀 어레이 열이 존재할 수 있다. 이 메모리 셀 어레이 열은 짝수 열과 홀수 열로 나누어지며, 각각이 비트 라인에 연결된다. 판독 및 프로그래밍 동작 동안, 동일한 워드 라인과 동일한 종류의 비트 라인(예컨대, 짝수 비트 라인들 또는 홀수 비트 라인들) 에 연결된 메모리 셀들이 동시에 선택되어, 판독 또는 프로그래밍될 수 있다. 동시에 판독 또는 프로그래밍되는 데이터는 논리 페이지(page)를 형성한다. 그러므로, 예를 들어, 하나의 블록이 n개의 워드 라인을 포함한다면, 하나의 블록은 적어도 2n개의 논리 페이지(n개의 워드 라인들 각각이 홀수 및 짝수 페이지를 갖는다)를 저장할 수 있다.
블록 내부의 메모리 셀은 4개까지 인접 메모리 셀들을 구비할 수 있다. 인접 메모리 셀들 중 2개는 동일 낸드 스트링 상에 있고, 나머지 2개는 인접 낸드 스트링상에 있을 수 있다. 인접 메모리 셀 간 게이트 결합 효과의 영향을 줄일 수 있도록, 특정 메모리 셀의 제1페이지를 프로그램하고, 이 특정 메모리 셀에 인접한 메모리 셀들에 대한 제1페이지를 프로그래밍한 후, 특정 메모리 셀에 대한 제2페이지를 프로그램밍한다. 2개의 비트 데이터를 저장하는 메모리 셀들은 2개의 논리 페이지들에 그 데이터를 저장한다.
이러한 낸드 플래시 메모리를 이상에서 설명한 도 10 내지 도 12의 본 발명의 프로그램 방법을 적용하여 단일-레벨 셀로 프로그램하거나, 도 13a 내지 도 14b의 본 발명의 멀티-레벨 셀 프로그램 방법을 적용하여 멀티-레벨 셀로 프로그램할 때, 낸드 플래시 메모리는 인접 메모리 셀 간 게이트 결합 효과를 줄일 수 있도록 동일 낸드 스트링 내에서의 프로그램은 다음과 같이 이루어질 수 있다.
도 15는 다중 낸드 스트링들을 갖는 블록 내부의 일 낸드 스트링의 일부를 보여준다. 도 15에서는 낸드 스트링상에 5개의 메모리 셀들이 존재하는 경우를 예시한다. 각 낸드 스트링은 보다 많은 수의 메모리 셀을 포함할 수 있다.
동일 낸드 스트링 상에는 특정 메모리 셀(400)에 대해 2개의 인접 메모리 셀이 존재한다.
동일 낸드 스트링 상에서의 메모리 셀들은 인접 메모리 셀 간 게이트 결합 효과를 줄일 수 있도록 다음 순서로 프로그램 될 수 있다.
특정 메모리 셀(400)에 제1프로그램 단계의 스킴을 적용하여 프로그램하고, 이 메모리 셀(400)에 인접한 메모리 셀(402)에 제1프로그램 단계의 스킴을 적용하여 프로그램한 후, 메모리 셀(400)에 대한 제2프로그램 단계의 스킴을 적용하여 프로그램한다. 그런 다음, 상기 상기 메모리 셀(400)과 다른 쪽에서 인접 메모리 셀(402)에 인접한 다른 메모리 셀(406)에 제1프로그램 단계의 스킴을 적용하여 프로그램한 후, 인접 메모리 셀(402)에 제2프로그램 단계의 스킴을 적용하여 프로그램한다. 여기서, 멀티-레벨 셀로 프로그램하는 경우에, 제2프로그램 단계의 스킴은 도 13a 내지 도 14b를 참조로 설명한 실시예에서와 같이, 1회의 프로그램 전압 인가 동작당 복수회의 검증 동작이 이루어지는 오퍼레이션만 포함하거나, 1회의 프로그램 전압 인가 동작당 1회의 검증 동작이 이루어지는 오퍼레이션과 1회의 프로그램 전압 인가 동작당 복수회의 검증 동작이 이루어지는 오퍼레이션을 모두 포함할 수 있다.
아래의 표 1은 동일 낸드 스트링 상에 위치된 메모리 셀들이 프로그램되는 순서를 보여준다.
워드 라인 적용 프로그램 스킴 순서
W5 제2프로그램 단계 13
제1프로그램 단계 10
W4 제2프로그램 단계 11
제1프로그램 단계 8
W3 제2프로그램 단계 9
제1프로그램 단계 6
W2 제2프로그램 단계 7
제1프로그램 단계 4
W1 제2프로그램 단계 5
제1프로그램 단계 2
W0 제2프로그램 단계 3
제1프로그램 단계 1
상기와 같이 프로그램하면, 제2프로그램 단계의 스킴을 적용하여 그 문턱 전압 범위가 충분히 좁게 프로그램 된 메모리 셀이 인접 메모리 셀 프로그램시의 영향으로 그 문턱 전압 범위가 다시 넓어지게 되는 것을 방지할 수 있다. 따라서, 프로그램을 제1프로그램 단계의 스킴과 제2프로그램 단계의 스킴을 적용하여 2단계로 나누어 진행함에 의한 문턱 전압 분포 압축 효과를 유지할 수 있다.
이상에서 도면을 참조로 이상에서 설명한 바는, 본 발명을 예시적으로 설명한 것일 뿐, 본 발명이 이에 의해 한정되는 것은 아니며, 다양한 변형 및 균등한 타실시예가 가능하다.
도 1은 본 발명에 따른 프로그램 방법이 적용되어 프로그램 동작이 이루어질 수 있는 전하 트랩형 플래시 메모리 소자를 개략적으로 보여준다.
도 2는 본 발명에 따른 프로그램 방법이 적용되는 플래시 메모리 소자의 일 예로서 낸드형 플래시 메모리 소자의 회로도를 보여준다.
도 3은 본 발명의 일 실시예에 따른 프로그램 방법의 프로그램 동작을 보이는 순서도이다.
도 4 및 도 5는 도 3의 프로그램 방법에 따른 인가 전압 펄스 파형도의 실시예들을 보여준다.
도 6은 일반적인 ISPP 방식으로 프로그램시의 선택된 워드 라인에 인가되는 전압 펄스 파형도를 보여준다.
도 7은 도 6의 전압 펄스 파형도로 전하 트랩형 플래시 메모리 셀 프로그램시의 문턱 전압 변화를 보여준다.
도 8a 및 도 8b는 종래의 프로그램 방법 적용시의 프로그램 스킴(program scheme) 및 메모리 셀의 문턱 전압 산포를 보여준다.
도 9a 및 도 9b는 본 발명에 따른 프로그램 방법을 적용하여 프로그램시의 프로그램 스킴 및 메모리 셀의 문턱 전압 산포를 보여준다.
도 10은 본 발명의 다른 실시예에 따른 프로그램 방법의 프로그램 동작을 보이는 순서도이다.
도 11 및 도 12는 도 10의 프로그램 방법으로 프로그램시 선택된 워드 라인 에 인가되는 전압 펄스 파형도의 실시예들을 보여준다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 멀티 레벨 셀 프로그램 방법을 설명하는 도면이다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 멀티 레벨 셀 프로그램 방법을 설명하는 도면이다.
도 15는 다중 낸드 스트링들을 갖는 블록 내부의 일 낸드 스트링의 일부를 보여준다.

Claims (27)

  1. 프로그램 전압 인가 동작 및 검증 동작을 포함하는 플래시 메모리 소자의 프로그램 방법에 있어서,
    프로그램 전압 펄스를 메모리 셀에 인가하는 단계; 및
    상기 메모리 셀에 하나의 프로그램 전압 펄스를 인가한 후에, 동일한 전압 크기의 검증 전압으로 검증 동작을 연속하여 복수 번 수행하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  2. 제1항에 있어서, 상기 메모리 셀이 설정 문턱 전압에 도달할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 상기 프로그램 전압 인가 동작 및 복수 번 검증 동작을 한쌍으로 반복적으로 진행하는 플래시 메모리 소자의 프로그램 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항 또는 제2항 중 어느 한 항에 있어서, 제1검증 전압에 의한 검증 동작을 포함하는 제1프로그램 단계와; 상기 제1검증 전압보다 큰 제2검증 전압에 의한 검증 동작을 포함하는 제2프로그램 단계;를 포함하며,
    상기 제1프로그램 단계에서는 상기 제1검증 전압을 이용한 검증을 통과할 때까지, 1회의 프로그램 전압 인가 동작과 1회의 검증 동작이 한쌍(pair)으로 반복적으로 실시되며,
    프로그램 전압 인가 후 검증 동작을 연속하여 복수 번 수행하여 1회의 프로그램 전압 인가 동작 당 복수회의 검증 동작을 실시하는 것은 상기 제2프로그램 단계에서 이루어지며,
    상기 제2프로그램 단계에서는 상기 제2검증 전압을 이용한 검증을 통과할 때까지, 1회의 프로그램 전압 인가 동작과 복수회의 검증 동작이 한쌍으로 반복적으로 실시되는 플래시 메모리 소자의 프로그램 방법.
  7. 제6항에 있어서, 상기 제2프로그램 단계는, 상기 제1검증 전압을 이용한 검증을 통과한 메모리 셀에 대해 진행되는 것을 특징으로 하는 플래시 메모리 소자의 프로그램 방법.
  8. 제7항에 있어서, 소거 상태의 메모리 셀에 상기 제1프로그램 단계의 스킴을 적용하여 메모리 셀을 일 프로그램 상태로 프로그램 하며,
    상기 일 프로그램 상태의 메모리 셀에 상기 제2프로그램 단계의 스킴을 적용하여 상기 일 프로그램 상태의 최소 문턱 전압은 높이면서, 문턱 전압 분포 범위를 압축하는 플래시 메모리 소자의 프로그램 방법.
  9. 제7항에 있어서, 소거 상태에 메모리 셀에 상기 제1검증 전압보다 작은 검증 전압을 이용한 검증을 통과할 때까지, 1회의 프로그램 전압 동작과 1회의 검증 동작을 한쌍으로 반복적으로 실시하여 상기 메모리 셀을 일 프로그램 상태로 프로그램하는 단계;를 더 포함하며,
    상기 일 프로그램 상태의 메모리 셀에 상기 제1프로그램 단계의 스킴 및 제2프로그램 단계의 스킴을 순차로 적용하여, 상기 일 프로그램 상태의 최소 문턱 전압은 높이면서 문턱 전압 분포 범위를 압축하는 플래시 메모리 소자의 프로그램 방법.
  10. 제6항에 있어서, 소거 상태의 메모리 셀을 상기 제1프로그램 단계의 스킴을 적용하여 더미 상태로 프로그램 하며,
    소거 상태의 메모리 셀에 상기 제2프로그램 단계의 스킴을 적용하여 제1프로그램 상태로 프로그램하고,
    더미 상태의 메모리 셀에 상기 제2프로그램 단계의 스킴을 적용하여 제2 및 제3프로그램 상태로 프로그램하여 멀티-레벨 셀을 프로그램하는 플래시 메모리 소자의 프로그램 방법.
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