CN1901091A - 页缓冲器电路及采用该电路读取和编程数据的方法 - Google Patents

页缓冲器电路及采用该电路读取和编程数据的方法 Download PDF

Info

Publication number
CN1901091A
CN1901091A CNA2005101357144A CN200510135714A CN1901091A CN 1901091 A CN1901091 A CN 1901091A CN A2005101357144 A CNA2005101357144 A CN A2005101357144A CN 200510135714 A CN200510135714 A CN 200510135714A CN 1901091 A CN1901091 A CN 1901091A
Authority
CN
China
Prior art keywords
bit
low
data
response
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101357144A
Other languages
English (en)
Other versions
CN100485813C (zh
Inventor
成镇溶
元嘇规
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1901091A publication Critical patent/CN1901091A/zh
Application granted granted Critical
Publication of CN100485813C publication Critical patent/CN100485813C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Abstract

提供了一种减小了尺寸的页缓冲器电路、以及用于读取和编程数据的方法。在读取操作中，页缓冲器电路通过交替地使用高位或低位寄存器来读取数据位，而不管来自多电平元件的数据位是高位还是低位，从而减小了电路面积，并且改善了操作性能。

Description

页缓冲器电路及采用该电路读取和编程数据的方法
技术领域
本发明涉及快闪存储器设备，更具体地说，涉及一种快闪存储器设备的页缓冲器电路、以及用于采用其中的页缓冲器电路读取和编程数据的方法。
背景技术
一般而言，以页为单元执行快闪存储器设备中的读取和编程操作。近来提出了一种包括多电平元件(multi-level cell--MLC)的快闪存储器设备，其存储多个数据位，以便改善其集成密度。由于多电平元件能够以两个数据位被编程，因此它可以存储四个数据状态即[11]、[10]、[00]和[01]当中的一个，并且被设置与所存储的数据状态相对应的阈值电压Vt1～Vt4之一。否则，存储单个数据位的存储器元件被称作单电平元件(SLC)。
图1是示出快闪存储器设备的传统页缓冲器电路的示意图，其中该页缓冲器电路具有输入/输出端，以对多电平元件执行读取和编程操作。如图1所示，页缓冲器电路10包括位线选择电路11、预充电电路12、高位寄存器电路13、低位寄存器电路14、数据比较电路15、数据传送电路16和17、数据输入电路18、以及数据输出电路19。数据输入电路18包括NMOS晶体管25和26，而数据输出电路19包括NMOS晶体管27和28。由页缓冲器电路10从多电平元件(未示出)读出数据位的过程简述如下。
作为示例，将要说明从连接到位线BLe和BLo之一的多电平元件读出低数据位的过程。初始化高位和低位寄存器13和14，并且预充电电路12将检测节点S预先充电至电源电压Vcc的电平。然后，位线选择电路11将位线BLe和BLo之一，例如BLe连接到检测节点S。并且，将读取电压提供给多电平元件的栅极，其通过字线(未示出)连接到位线BLe。结果，位线BLe和检测节点S根据存储在连接到位线BLe的多电平元件中的数据值，被保持为电源电压Vcc的电平，或者被放电为地电压的电平。此时，低位寄存器14响应于锁存器控制信号LATCH1或LATCH2而对检测节点S处的电压进行检测，并且将所检测的数据位作为低数据位存储在其中。存储在低位寄存器14中的低数据位由数据输出电路19的NMOS晶体管28输出到输入/输出节点Y。
另一方面，从连接到位线BLe和BLo之一的多电平元件读取高数据位的过程类似于读取低数据位的过程，但是具有几个不同点。读取高和低数据位的过程之间的第一区别在于读取电压电平相互不同。第二区别在于从多电平元件读出的高数据位在被存储于响应于锁存器控制信号MLATCH1而工作的高位寄存器13中之后，通过数据输出电路19的NMOS晶体管27而被输出到数据输入/输出节点Y。这样，在页缓冲器电路10中，低数据位仅被存储在低位寄存器14中，并且高数据位仅被存储在高位寄存器13中。这是因为高位寄存器13被配置成仅检测检测节点S的电压，从而使得不可能将所检测的数据位的相反值存储在其中。这样，页缓冲器电路10在这一观点上是低效的。此外，数据输出电路19需要包括NMOS晶体管28来输出低数据位到数据输入/输出节点Y，并且需要包括NMOS晶体管27来输出高数据位到数据输入/输出节点Y。
接下来，由页缓冲器电路10编程连接到位线BLe和BLo之一的多电平元件的过程如下。首先，在初始化高位寄存器13和低位寄存器14之后，将要被编程的数据位存储在高位寄存器13中。然后，由数据传送电路16将存储在高位寄存器13中的数据位传输到高位寄存器14，然后存储在低位寄存器14中。位线BLe和BLo之一，例如BLe由位线选择电路11连接到检测节点S。另外，编程电压被提供给多电平元件的栅极，其通过字线连接到位线BLe。数据传送电路17将数据位从低位寄存器14传输到检测节点S。结果，存储在低位寄存器14中的数据位被传输到连接到检测节点S的位线BLe，从而以所传输的数据位编程连接到位线BLe的多电平元件。通过前述过程，完成低数据位的编程操作。
在多电平元件中编程高数据位的过程中，首先初始化高位寄存器13和低位寄存器14，并且将要被编程的数据位存储在高位寄存器13中。低位寄存器14存储从多电平元件读出的低数据位。然后，将存储在高位寄存器13中的数据位传输到低位寄存器14，然后存储在其中。位线选择电路11将位线BLe和BLo之一，例如BLe连接到检测节点S。另外，编程电压被提供给多电平元件的栅极，其通过字线连接到所选位线BLe。数据比较电路15比较高位寄存器13的数据位与低位寄存器14的数据位，然后将其比较结果输出到检测节点S。将通过比较而得到的数据位存储在高位寄存器13中。然后，数据比较电路15再次比较高位寄存器13的数据位与低位寄存器14的数据位，然后输出要被编程的数据位到检测节点S。结果，编程数据位被传输到连接到检测节点S的位线BLe，从而连接到所选位线BLe的多电平元件被编程。通过前述过程，完成了连接到位线BLe的多电平元件的编程操作。
如上所述，图1所示的页缓冲器电路要求数据比较电路15在多电平元件中编程低数据位之后编程高数据位。结果，由于页缓冲器电路10包括数据输出电路19的NMOS晶体管27和28、以及数据比较电路15，因此它增大了电路面积，并且增大了快闪存储器设备的尺寸。
发明内容
本发明涉及一种能够减小电路面积和增强操作性能的页缓冲器电路。
本发明还涉及一种用于采用页缓冲器电路从多位元件读取数据位的方法，其能够减小电路面积和增强操作性能。
本发明还涉及一种用于采用页缓冲器电路在多位元件中编程数据位的方法，其能够减小电路面积和增强操作性能。
根据本发明的页缓冲器电路被配置成以简化的电路结构执行多电平元件的读取和编程操作。根据本发明的页缓冲器电路被配置成通过在读取操作中交替地利用高位和低位寄存器来读取数据位，而不管来自多电平元件的数据位是高数据位还是低数据位。
本发明的一方面是提供一种快闪存储器设备的页缓冲器电路，其中该快闪存储器设备包括多个多电平元件，其中每个至少连接到一对位线，该页缓冲器电路包括：高位寄存器，响应于第一或第二读取控制信号，对检测节点的电压进行检测，并且根据检测结果而存储第一或第二高检测数据位，并且响应于第一或第二高读取控制信号、以及通过输入/输出节点而接收的输入数据位而存储第一或第二内部数据位；输出驱动电路，响应于从第一高检测数据位、第二高检测数据位、第一内部数据位和第二内部数据位之中的接收信号，生成输出数据位；低位寄存器，响应于第一或第二低读取控制信号，对检测节点的电压进行检测，并且根据检测结果而存储第一或第二低检测数据位；第一传送装置，响应于第一编程控制信号，将输出数据位传输到检测节点；以及第二传送装置，响应于第二编程控制信号，将第一或第二低检测数据位传送到检测节点。
在本实施例中，页缓冲器电路还包括：数据输入电路，响应于输入控制信号，将输入数据位输出到输入/输出节点；数据输出电路，响应于输出控制信号，将输出数据位输出到数据输入/输出节点；位线选择电路，响应于位线选择信号和放电信号，指定位线对中的一个，并且连接所选的位线与检测节点；预充电电路，响应于预充电控制信号而将检测节点预充电到内部电压；第一验证电路，响应于第一和第二高检测数据位中所接收的一个，输出高验证数据位；以及第二验证电路，响应于第一和第二低检测数据位中所接收的一个，输出低验证数据位。
在本实施例中，高位寄存器包括：检测电路，对检测节点的电压进行检测，并且根据检测结果而生成检测数据位到输入/输出节点；输入电路，响应于第一高读取控制信号和检测数据位或通过输入/输出节点接收的输入数据位，将第一高检测数据位或第一内部数据位输出到第一节点，或者响应于第二高读取控制信号和检测数据位或通过输入/输出节点接收的输入数据位，将第二高检测数据位或第二内部数据位输出到第二节点；以及锁存器电路，锁存通过第一节点接收的第一内部数据位或第一高检测数据位，并且将第一高检测数据位的反相值或者第一内部数据位的反相值输出到第二节点，或者锁存通过第二节点接收的第二内部数据位或第二高检测数据位，并且将第二高检测数据位的反相值或者第二内部数据位的反相值输出到第一节点。
在本实施例中，检测电路根据检测节点的电压电平而将输入/输出节点放电到地电压电平。输入电路包括：第一开关电路，连接在第一节点和输入/输出节点之间，响应于第一高读取控制信号而被导通或关断；以及第二开关电路，连接在第二节点和输入/输出节点之间，响应于第二高读取控制信号而被导通或关断。
在本实施例中，输出驱动电路包括第一反相器，反相第一高检测数据位、第二高检测数据位的反相值、第一内部数据位和第二内部数据位的反相值中的一个(通过第一节点而接收)。
锁存器电路包括第二反相器，其通过输入和输出端交叉耦合到第一和第二节点。
第一反相器在电流驱动能力上大于第二反相器中的每一个。
在本实施例中，在读取操作期间，检测电路检测由从连接到所选位线的多个多电平元件之一读出的高或低数据位或者由第一或第二低检测数据位确定的检测节点的电压。
在本实施例中，低位寄存器检测电路响应于第一低读取控制信号，对检测节点的电压进行检测，并且生成第一低检测数据位到第一节点，或者响应于第二低读取控制信号，对检测节点的电压进行检测，并且生成第二低检测数据位到第二节点；以及锁存器电路，锁存通过第一节点接收的第一低检测数据位，并且将第一低检测数据位的反相值输出到第二节点，或者锁存通过第二节点接收的第二低检测数据位，并且将第二低检测数据位的反相值输出到第一节点。
在本实施例中，检测电路在读取操作期间，检测由从连接到所选位线的多个多电平元件之一读出的低或高数据位确定的检测节点的电压，并且检测由低数据位或输出数据位确定的检测节点的电压。
在本实施例中，数据输入电路包括第一开关电路，连接在输入/输出节点和数据输入/输出节点之间，响应于输入控制信号而被导通或关断。
数据输出电路包括第二开关电路，连接在输出驱动电路的输出端与数据输入/输出节点之间，响应于输出控制信号而被导通或关断。
本发明还提供了一种用于在快闪存储器设备中由至少连接到一对位线的页缓冲器电路读取数据位的方法，其中快闪存储器设备具有多个字线和多个多电平元件，其中每个多电平元件连接到位线对。该方法包括以下步骤：初始化高位寄存器和低位寄存器；响应于位线选择信号和放电信号，选择形成该位线对的位线之一，并且将所选的位线连接到检测节点；当多个字线之一被选择时，选择高位寄存器和低位寄存器之一作为读取寄存器；当高位寄存器被选择为读取寄存器时，通过高位寄存器，从连接到所选位线和所选字线的多个多电平元件当中的所选多电平元件读取低数据位；并且当低位寄存器被选择为读取寄存器时，通过低位寄存器从所选多电平元件读取低数据位。
在本实施例中，由高位寄存器读取低数据位的步骤包括以下步骤：当第一读取电压正被提供给所选字线时，响应于第一高读取控制信号，检测由从所选多电平元件输出的第一读取数据位确定的检测节点的电压，并且根据检测结果，将第一高检测数据位存储到高位寄存器中；当第二读取电压正被提供给所选字线时，响应于第二高读取控制信号，检测由从所选多电平元件输出的第二读取数据位确定的检测节点的电压，并且根据检测结果将第二高检测数据位存储到高位寄存器中；反相第二高检测数据位，并且输出第二高检测数据位的反相值；并且响应于输出控制信号，将第二高检测数据位的反相值作为低数据位输出到数据输入/输出节点。第二高检测数据位的逻辑值相同或不同于第一高检测数据位的逻辑值。
在本实施例中，第二读取电压高于第一读取电压。初始化高位寄存器和低位寄存器的步骤响应于第二高读取控制信号而初始化高位寄存器。
在本实施例中，由低位寄存器读取低数据位的步骤包括以下步骤：当第一读取电压正被提供给所选字线时，响应于第一低读取控制信号，检测由从所选多电平元件输出的第一读取数据位确定的检测节点的电压，并且根据检测结果，将第一低检测数据位存储到低位寄存器中；当第二读取电压正被提供给所选字线时，响应于第二低读取控制信号，检测由从所选多电平元件输出的第二读取数据位确定的检测节点的电压，并且根据检测结果，将第二低检测数据位存储到低位寄存器中；响应于编程控制信号，通过检测节点将第二低检测数据位从低位寄存器传输到高位寄存器；响应于第一高读取控制信号，检测由第二低检测数据位确定的检测节点的电压，并且根据检测结果，将高检测数据位存储到高位寄存器中；反相高检测数据位，并且输出高检测数据位的反相值；并且响应于输出控制信号，将高检测数据位的反相值作为低数据位输出到数据输入/输出节点。第二低检测数据位的逻辑值相同或不同于第一低检测数据位的逻辑值。
在本实施例中，第二读取电压高于第一读取电压。
在本实施例中，初始化高位寄存器和低位寄存器的步骤响应于第二高读取控制信号而初始化高位寄存器，并且响应于第二低读取控制信号而初始化低位寄存器。
本发明还提供了一种用于在快闪存储器设备中由至少连接到一对位线的页缓冲器电路读取数据位的方法，其中快闪存储器设备具有多个字线和多个多电平元件，其中每个多电平元件连接到该位线对。该方法包括以下步骤：初始化高位寄存器和低位寄存器；响应于位线选择信号和放电信号，选择形成该位线对的位线之一，并且将所选的位线连接到检测节点；当多个字线之一被选择时，选择高位寄存器和低位寄存器之一作为读取寄存器；当高位寄存器被选择为读取寄存器时，通过高位寄存器，从连接到所选位线和所选字线的多个多电平元件当中的所选多电平元件读取高数据位；并且当低位寄存器被选择为读取寄存器时，通过低位寄存器从所选多电平元件读取高数据位。
在本实施例中，由高位寄存器读取高数据位的步骤包括以下步骤：当读取电压正被提供给所选字线时，响应于第一高读取控制信号，检测由从所选多电平元件输出的读取数据位确定的检测节点的电压，并且根据检测结果，将高检测数据位存储到高位寄存器中；反相高检测数据位，并且输出高检测数据位的反相值；并且响应于输出控制信号，将高检测数据位的反相值作为高数据位输出到数据输入/输出节点。
在本实施例中，初始化高位寄存器和低位寄存器的步骤响应于第二高读取控制信号而初始化高位寄存器。
在本实施例中，由低位寄存器读取低数据位的步骤包括以下步骤：当读取电压正被提供给所选字线时，响应于第一低读取控制信号，检测由从所选多电平元件输出的读取数据位确定的检测节点的电压，并且根据检测结果，将第一低检测数据位存储到低位寄存器中；响应于编程控制信号，通过检测节点将低检测数据位从低位寄存器传输到高位寄存器；响应于第一高读取控制信号，检测由低检测数据位确定的检测节点的电压，并且根据检测结果将高检测数据位存储到高位寄存器中；反相高检测数据位，并且输出高检测数据位的反相值；并且响应于输出控制信号，将高检测数据位的反相值作为高数据位输出到数据输入/输出节点。
在本实施例中，初始化高位寄存器和低位寄存器的步骤响应于第二高读取控制信号而初始化高位寄存器，并且响应于第二低读取控制信号而初始化低位寄存器。
本发明还提供了一种用于在快闪存储器设备中由连接到至少一对位线的页缓冲器电路编程数据位的方法，其中该快闪存储器设备具有多个字线和多个多电平元件，其中每个多电平元件连接到该位线对。该方法包括以下步骤：初始化高位寄存器和低位寄存器；响应于第一或第二高读取控制信号以及通过输入/输出节点接收的输入数据位，将第一或第二内部数据位存储到高位寄存器中；响应于第一编程控制信号而通过检测节点将第一或第二内部数据位从高位寄存器传输到低位寄存器；响应于第一低读取控制信号，检测由第一或第二内部数据位确定的检测节点的电压，并且根据检测结果将第一低检测数据位存储到低位寄存器中；从连接到多个字线中的所选之一和形成位线对的位线中的所选之一的多个多电平元件当中的所选之一读取低数据位；响应于第一低读取控制信号，检测由低数据位确定的检测节点的电压，并且根据检测结果将第二低检测数据位存储到低位寄存器中；响应于第二低检测数据位而生成低验证数据位，并且确定低验证数据位的逻辑值是否是设定值；当低验证数据位的逻辑值不同于设定值时，在编程电压正被提供给所选字线时，响应于第二编程控制信号而通过检测节点将第二低检测数据位输出到所选位线，从而将第二低检测数据位编程到所选多电平元件中；并且重复读取、存储第二低检测数据位、确定、以及输出的步骤，直到低验证数据位的逻辑值达到设定值。
在本实施例中，初始化高位寄存器和低位寄存器的步骤响应于第一高读取控制信号而初始化高位寄存器，并且响应于第二低读取控制信号而初始化低位寄存器。
在本实施例中，每当执行在第一编程循环之后执行的编程循环中的输出步骤时，将以分级电压(stepping voltage)升高的编程电压提供给所选字线，其中第一编程循环包括读取、存储第二低检测数据位、确定、以及输出的步骤。
本发明还提供了一种用于在快闪存储器设备中由连接到至少一对位线的页缓冲器电路编程数据位的方法，其中该快闪存储器设备具有多个字线和多个多电平元件，其中每个多电平元件连接到该位线对。该方法包括以下步骤：初始化高位寄存器和低位寄存器；响应于第一或第二高读取控制信号以及通过输入/输出节点接收的输入数据位，将第一或第二内部数据位存储到高位寄存器中；参考第一或第二内部数据位和从多个多电平元件当中的所选之一读出的第一低数据位，将第一低检测数据位存储到低位寄存器中，其中多个多电平元件当中的所选之一连接到形成位线对的位线中的所选之一和多个字线中的所选之一；响应于第一或第二内部数据位，生成第一高验证数据位，并且第一验证第一高验证数据位的逻辑值是否等于设定值；当第一高验证数据位的逻辑值不同于设定值时，在编程电压正被提供给所选字线时，响应于第一编程控制信号而通过检测节点将第一或第二内部数据位第一输出到所选位线，从而将第一或第二内部数据位编程到所选多电平元件中；当第一验证电压正被提供给所选字线时，响应于从所选多电平元件读出的高数据位，生成第二高验证数据位，并且第二验证第二高验证数据位的逻辑值是否等于设定值；当第二高验证数据位的逻辑值不同于设定值时，在编程电压正被提供给所选字线时，响应于第一编程控制信号而通过检测节点将高数据位第二输出到所选位线，从而将高数据位编程到所选多电平元件中；重复第二验证和输出步骤，直到第二高验证数据位的逻辑值达到设定值；当第二高验证数据位的逻辑值等于设定值时，在第二验证电压正被提供给所选字线时，响应于从所选多电平元件读出的第二低数据位，生成低验证数据位，并且第三验证低验证数据位的逻辑值是否是设定值；当低验证数据位的逻辑值不同于设定值时，在编程电压正被提供给所选字线时，响应于第二编程控制信号而通过检测节点将第二低数据位第三输出到所选位线，从而将第二低数据位编程到所选多电平元件中；重复第三验证和输出步骤，直到低验证数据位的逻辑值达到设定值。
在本实施例中，将第一低检测数据位存储到低位寄存器中的步骤包括以下步骤：当读取电压正被提供给所选字线时，响应于第一低读取控制信号，检测由从所选多电平元件输出的第一低数据位确定的检测节点的电压，并且根据检测结果而将第一检测数据位存储到低位寄存器中；响应于第一编程控制信号，通过检测节点将第一或第二内部数据位从高位寄存器传输到低位寄存器；并且响应于第一低读取控制信号，检测由第一或第二内部数据位确定的检测节点的电压，并且根据检测结果而将第二检测数据位存储到低位寄存器中。第二检测数据位的逻辑值相同或不同于第一检测数据位的逻辑值。
在本实施例中，初始化高位寄存器和低位寄存器的步骤响应于第一高读取控制信号而初始化高位寄存器，并且响应于第二低读取控制信号而初始化低位寄存器。
在本实施例中，第二验证电压高于第一验证电压，而第一验证电压高于读取电压。
在本实施例中，每当执行在第二验证步骤和第二输出步骤之后执行的编程循环中的第二输出步骤时，将以分级电压升高的编程电压提供给所选字线。
在本实施例中，每当执行在第三验证步骤和第三输出步骤之后执行的编程循环中的第三输出步骤时，将以分级电压升高的编程电压提供给所选字线。
附图说明
为了提供对本发明的进一步理解，包括了附图，并且这些附图被并入在本说明书中，并且形成其一部分。这些附图示出了本发明的示例实施例，并且与本描述一起用来说明本发明的原理。在附图中：
图1是示出传统的快闪存储器设备的页缓冲器电路的示意图；
图2是示出根据本发明实施例的页缓冲器电路和存储器元件块的图；
图3是示出多电平元件的阈值电压的分布曲线(distribution profile)的图，其在根据本发明的页缓冲器电路的编程操作期间变化；
图4是示出根据本发明实施例的页缓冲器电路的读取操作的过程的流程图；
图5是图4所示的步骤340的详细流程图；
图6是图4所示的步骤350的详细流程图；
图7和8是根据本发明实施例的与页缓冲器电路的读取操作相关联的信号的时序图；
图9是示出根据本发明另一实施例的页缓冲器电路的读取操作的过程的流程图；
图10是图9所示的步骤440的详细流程图；
图11是图9所示的步骤450的详细流程图；
图12和13是根据本发明另一实施例的与页缓冲器电路的读取操作相关联的信号的时序图；
图14是示出根据本发明实施例的页缓冲器电路的编程操作的过程的流程图；
图15是根据本发明实施例的与页缓冲器电路的编程操作相关联的信号的时序图；
图16是示出根据本发明另一实施例的页缓冲器电路的编程操作的过程的流程图；以及
图17是根据本发明另一实施例的与页缓冲器电路的编程操作相关联的信号的时序图。
具体实施方式
下面将参照附图更详细地描述本发明的优选实施例。然而，本发明可以以不同的形式来实施，并且不应当被解释为局限于这里阐述的实施例。相反，提供这些实施例是为了使本公开内容透彻且完整，并且这些实施例将向本领域的技术人员全面传达本发明的范围。相同的标号贯穿本说明书引用相同的元件。
以下，将结合附图描述本发明的示例性实施例。
图2是示出根据本发明实施例的页缓冲器电路和存储器元件块的图。参照图2，存储器元件块101包括多电平元件Me11～MeKN和Mo11～MoKM(K和N是整数)，其共享位线BLe1～BLeN和BLo1～BloN(N是整数)和字线WL1～WLK(K是整数)。存储器元件块101还包括连接到漏极选择线DSL的漏极选择晶体管DST、以及连接到源极选择线SSL的源极选择晶体管SST。在存储器元件块101中，多电平元件Me11～MeKN和Mo11～MoKM耦接到组成一页(例如，PG1)的字线中的单个字线，例如WL1。多个页缓冲器PB1～PBN(N是整数)分别连接到位线BLe1～BLeN和BLo1～BLeK。例如，页缓冲器PB1连接到位线BLe1和BLo1。页缓冲器PB1～PBN的结构和操作基本上完全相同，从而下面将以页缓冲器PB1作为代表性示例来描述它们。页缓冲器PB1包括位线选择电路110、预充电电路120、高位寄存器130、输出驱动电路140、低位寄存器150、传送电路160和170、数据输入电路180、数据输出电路190、以及验证电路200和210。位线选择电路110响应于位线选择信号SBLe和SBLo以及放电信号DISCHe和DISCHo，选择位线BLe1和BLo1之一，并且将所选位线BLe或BLo连接到检测节点SO。位线选择电路110包括NMOS晶体管111～114。本领域的技术人员可以容易地理解NMOS晶体管111～114的详细操作，从而这里将不描述它们。预充电电路120响应于预充电控制信号PRECHb而将检测节点SO预充电至内部电压Vcc。优选地，当预充电控制信号PRECHb正被禁止时，预充电电路120将检测节点SO设为内部电压Vcc。
高位寄存器130包括检测电路131、输入电路132和锁存器电路133。检测电路131可以用NMOS晶体管来实现。检测电路131对检测节点SO处的电压进行检测，根据检测结果生成检测数据位SD到输入/输出节点IO。更详细地说，当检测节点SO在电压上处于逻辑高电平时，检测电路131将输入/输出节点IO放电到地电压VSS。输入电路132响应于第一高读取控制信号DLOAD和检测数据位SD或者通过输入/输出节点IO接收的输入数据位ID，输出高检测数据位SB1或内部数据位IB1到节点Q1。此外，输入电路132响应于第二高读取控制信号nDLOAD和检测数据位SD或者通过输入/输出节点IO接收的输入数据位ID，将高检测数据位SB2或内部数据位IB2输出到节点Q2。更详细地说，输入电路132包括开关电路134和135。开关电路134和135中的每一个可以采用NMOS晶体管来实现。开关电路134连接在节点Q1和输入/输出节点IO之间，其响应于第一高读取控制信号DLOAD而被导通或关断。优选地，当第一高读取控制信号DLOAD正被启用时，开关电路134被导通，以连接输入/输出节点IO与检测节点SO。结果，与检测电路131生成的检测数据位SD相对应地在节点Q1处出现高检测数据位SB1，或者与输入数据位ID相对应地在节点Q1处出现内部数据位。开关电路135连接在节点Q2和输入/输出节点IO之间，其响应于第二高读取控制信号nDLOAD而被导通或关断。优选地，当第二高读取控制信号nDLOAD正被启用时，开关电路135被导通，以连接输入/输出节点IO与检测节点SO。结果，与检测电路131生成的检测数据位SD相对应地在节点Q2处出现高检测数据位SB2，或者与输入数据位ID相对应地在节点Q2处出现内部数据位。
锁存器电路133包括反相器136和137。反相器136的输入端和反相器137的输出端连接到节点Q1，而反相器136的输出端和反相器137的输入端连接到节点Q2。锁存器电路133保持通过节点Q1接收的高检测数据位SB1或内部数据位IB1，并且将反相高检测数据位SB1b或反相内部数据位IB1b输出到节点Q2。锁存器电路133保持通过节点Q2接收的高检测数据位SB2或内部数据位IB2，并且将反相高检测数据位SB2b或反相内部数据位IB2b输出到节点Q1。
输出驱动电路136响应于从节点Q1接收的检测数据位SB1和SB2b之一而生成输出数据位DO。更详细地说，输出驱动电路140可以采用反相器来实现。在这种情况下，担当输出驱动电路140的反相器的电流驱动能力优选地高于反相器136和137的电流驱动能力，因为它需要驱动输出电路(即，外部负载电路)。输出驱动电路140反相内部数据位IB1和IB2b之一或者高检测数据位SB1和SB2b之一，并且生成反相数据位作为输出数据位DO。
低位寄存器150包括检测电路151和锁存器电路152。检测电路151包括153～155。检测电路151响应于第一或第二低读取控制信号READ1或READ2而对检测节点SO处的电压进行检测，并且生成低检测数据位SB3或SB4到节点Q3和Q4。
传送电路160和170中的每一个可以采用NMOS晶体管来实现。传送电路160响应于编程控制信号PGML而将输出数据位DO传输到检测节点SO。更详细地说，传送电路160连接在输出驱动电路140的输出端和检测节点SO之间，响应于编程控制信号PGML而连接或断开输出驱动电路140的输出端与检测节点SO。优选地，当编程控制信号PGML正被启用时，传送电路160连接输出驱动电路140与检测节点SO。传送电路170响应于编程控制信号PGMR而将低检测数据位SB3b或SB4传输到检测节点SO。更详细地说，传送电路170连接在节点Q4和检测节点SO之间，响应于编程控制信号PGMR而连接或断开节点Q4与检测节点SO。优选地，当编程控制信号PGMR正被启用时，传送电路170连接节点Q4与检测节点SO。
数据输入电路180响应于输入控制信号DIN而将输入数据位ID输出到输入/输出节点IO。更详细地说，数据输入电路180连接在数据输入/输出节点Y1和输入/输出节点IO之间，其可以采用诸如NMOS晶体管的开关电路来实现，其响应于输入控制信号DIN而被导通或关断。优选地，当输入控制信号DIN正被启用时，数据输入电路180将数据输入/输出节点Y1连接到输入/输出节点IO。由于在加载高位寄存器130的数据时，数据输入/输出节点Y1被提供了地电压VSS，因此数据输入电路180将从数据输入/输出节点Y1接收的逻辑低电平的输入数据位ID输出到输入/输出节点IO。
数据输出电路190响应于输出控制信号DOUT而生成输出数据位DO到数据输入/输出节点Y1。更详细地说，数据输出电路190连接在输出驱动电路140的输出端和数据输入/输出节点Y1之间，其可以采用诸如NMOS晶体管的开关电路来实现，响应于输出控制信号DOUT而被导通或关断。优选地，当输出控制信号DOUT正被启用时，数据输出电路190将输出驱动电路140的输出端连接到数据输入/输出节点Y1。
验证电路200和210中的每一个可以采用PMOS晶体管来实现。验证电路200响应于高检测数据位SB1b和SB2之一、或者内部数据位IB1b和IB2之一而生成低验证数据位VRFL。优选地，当高检测数据位SB1b和SB2之一、或者内部数据位IB1b和IB2之一处于逻辑低电平时，验证电路200输出逻辑高电平(即，内部电压VCC的电平)的高验证数据位VRFL。验证电路210响应于接收高检测数据位SB3b和SB4之一而生成低验证数据位VRFR。优选地，当高检测数据位SB3b和SB3之一处于逻辑低电平时，验证电路210输出逻辑高电平(即，内部电压VCC的电平)的高验证数据位VRFL。
现在，将参照图3到8详细地描述根据本发明实施例的由页缓冲器电路读取数据位的过程。为了方便说明起见，在本实施例中，假定从页PG1的多电平元件Me11～Me1N读出数据位。还将以页缓冲器电路PB1的操作为例来描述数据位。
图4是示出根据本发明实施例的页缓冲器电路的读取操作的过程的流程图，其示出了页缓冲器电路PB1从所选多电平元件读取低数据位的处理步骤。参照图4，首先，初始化高位寄存器130和低位寄存器150(步骤S310)。高位寄存器130的初始化过程的进一步详情结合图7描述如下。在初始化周期T1中，当预充电控制信号PRECHb正被禁止时，预充电电路120响应于预充电控制信号PRECHb而将检测节点SO充电至内部电压VCC的电平。结果，检测电路131响应于检测节点SO的电压而将输入/输出节点IO放电到地电压VSS，生成检测数据位SD到输入/输出节点IO。此后，当第二高读取控制信号nDLOAD正被启用时，输入电路132响应于第二高读取控制信号nDLOAD而连接输入/输出节点IO与节点Q2。结果，具有逻辑‘0’的检测数据位SD作为高检测数据位SB2被输出到节点Q2。并且，锁存器电路133存储逻辑‘0’的高检测数据位SB2，从而完成高位寄存器130的初始化。低位寄存器150的初始化过程的进一步详情结合图8描述如下。在初始化周期T2中，当预充电控制信号PRECHb正被禁止时，预充电电路120响应于预充电控制信号PRECHb而将检测节点SO充电至内部电压VCC的电平。此后，当第二低读取控制信号READ2正被启用时，检测电路151响应于检测节点SO的电压和第二低读取控制信号READ2而将节点Q4放电到地电压VSS的电平，从而生成低检测数据位SB4到节点Q4。结果，锁存器电路133存储逻辑‘0’的低检测数据位SB4，从而完成低位寄存器150的初始化。
再次参照图4，位线选择电路110在步骤S320指定位线BLe1和BLo1之一，例如BLe1。结果，作为示例选择多电平元件Me11。由于本领域的技术人员可以容易地理解步骤S320中的页缓冲器电路PB1的操作，因此以下将不对其进行详述。此后，确定读取寄存器是否是低位寄存器130(步骤S330)。在步骤330，可以根据第一和第二低读取控制信号(READ1和READ2)之一是否正被启用或者第一和第二高读取控制信号(DLOAD和nDLOAD)之一是否正被启用的条件来执行对读取寄存器类型的确定。换句话说，当第一和第二高读取控制信号(DLOAD和nDLOAD)之一正被启用时，高位寄存器130用作读取寄存器。否则，当第一和第二低读取控制信号(READ1和READ2)之一正被启用时，低位寄存器150用作读取寄存器。如果高位寄存器130被分配为读取寄存器，则由高位寄存器130从所选多电平元件Me11读出低数据位(步骤S340)。否则，如果高位寄存器130未被分配为读取寄存器(即，如果低位寄存器150被分配为读取寄存器)，则由高位寄存器130从所选多电平元件Me11读出低数据位(步骤S350)。
参照图5和7，将更详细地描述步骤340。首先，当读取电压RV1正被提供给所选一个字线，例如WL1时，高位寄存器130响应于第一高读取控制信号DLOAD而将第一高检测数据位SB1存储在其中(步骤S341)。更详细地说，当读取电压RV1在周期T1～T8期间正被提供给所选字线WL1时，从所选多电平元件Me11输出读取数据位RLD1。这里，读取电压RV1位于被擦除的多电平元件(即，存储‘11’的数据状态的多电平元件)的阈值电压和存储‘10’的数据状态的多电平元件的阈值电压之间。
在周期T2期间，放电信号DISCHe和DISCHo被启用，而预充电控制信号PRECHb被禁止。结果，预充电电路120响应于预充电控制信号PRECHb而将检测节点SO预充电至内部电压VCC的电平，并且位线选择电路110将位线BLe1和BLo1放电到位线控制信号VIRPWR的电压电平(即，地电压VSS的电平)。
此后，在周期T3期间，位线选择信号SBLe被启用，而位线选择信号SBLo被禁止，并且放电信号DISCHe被禁止，而放电信号DISCHo保持有效状态。位线选择电路110响应于位线选择信号SBLe和SBLo以及放电信号DISCHe和DISCHo，将位线BLe1连接到检测节点SO，并且断开位线BLo1与检测节点SO。结果，通过检测节点SO的预充电电压(即，内部电压VCC)将位线BLe1预充电到V1-Vth1的电压(Vth1是NMOS晶体管113的阈值电压)。同时，位线BLo1保持放电状态(即，地电压VSS的电平)。
在周期T4期间，位线选择信号SBLe被禁止，而预充电控制信号PRECHb被启用。位线选择电路110从检测节点SO断开位线BLe1，并且预充电电路120停止对检测节点SO预充电。当数据状态‘10’、‘00’和‘01’之一被设置在所选多电平元件中时，位线BLe1保持为电压电平V1-Vth1。这样，以逻辑‘1’生成读取数据位RLD1。否则，如果数据状态‘11’被存储在所选多电平元件Me11中，则位线BLe1的电压电平变低至地电压VSS的电平。结果，以逻辑‘0’生成读取数据位RLD1。
在周期T5期间，在设定时间内，位线选择信号SBLe被启用，同时第一高读取控制信号DLOAD被启用。结果，位线BLe1连接到检测节点SO，并且检测节点SO处的电压变至地电压VSS的电平，或者根据位线BLe1的电压电平(即，读取数据位RLD1的逻辑值)而保持电压电平V1-Vth1。检测电路131根据检测节点SO的电压电平而将输入/输出节点10放电为地电压VSS，或者停止放电操作。例如，当读取数据位RLD1为逻辑‘1’时，检测电路131将输入/输出节点IO放电到地电压VSS的电平。当第一高读取控制信号DLOAD正被启用时，高位寄存器130的开关电路134将输入/输出节点IO连接到节点Q1。这样，在节点Q1处以逻辑‘0’生成第一高检测数据位SB1，并且锁存器电路133保持第一高检测数据位SB1。当读取数据位RLD1为逻辑‘0’时，检测电路131不工作，并且锁存器电路133保持处于初始化，即锁存器电路133以逻辑‘0’锁存高检测数据位SB2。
此后，当读取电压RV3被提供给所选位线WL1时，高位寄存器130响应于第二高读取控制信号nDLOAD而存储高检测数据位SB2(步骤S342)。更详细地说，在周期T9～T11期间，在读取电压RV3正被提供给所选字线WL1时，从所选多电平元件Me11输出读取数据位RLD2。这里，如图3所示，读取电压RV3位于存储数据状态‘00’的多电平元件的阈值电压和存储数据状态‘01’的多电平元件的阈值电压之间。因此，读取电压RV3高于读取电压RV1。除了施加到字线WL1的读取电压和来自其中的读取数据位之外，步骤342类似于步骤341，从而将不更详细地描述它。作为示例，如果所选多电平元件Me11存储数据状态‘01’，则位线BLe1在周期T10内保持电压电平V1-Vth1。换句话说，以逻辑‘1’从所选多电平元件Me11输出读取数据位RLD2。如果所选多电平元件Me11存储数据状态‘11’、‘10’和‘00’之一，则位线BLe1的电压电平逐渐降低到地电压VSS的电平。也就是，从所选多电平元件Me11输出逻辑‘0’的读取数据位RLD2。
结果，高位寄存器130根据检测节点SO的电压电平，存储逻辑‘0’的第二高检测数据位SB2，或者保持已经在周期T5中存储在其中的第一高检测数据位SB1。这样，节点Q2被设为逻辑‘1’或‘0’。输出驱动电路140反相从节点Q1接收的高检测数据位SB1和SB2b之一(步骤343)。此后，当输出控制信号DOUT在周期T12中正被启用时，数据输出电路190生成高检测数据位SB1b或SB2的相反值(即，输出数据位DO)到数据输入/输出节点Y1作为低数据位。这样，从多电平元件读取低数据位两次是为了从多电平元件Me11正确地读取低数据位。通过这种方式，两次读取操作确认了存储在多电平元件Me11中的数据位是数据状态‘10’和‘00’之一还是状态‘11’和‘01’之一。例如，如果多电平元件Me11存储数据状态‘11’和‘01’之一，则数据输出电路190生成逻辑‘0’的低数据位。如果多电平元件Me11存储数据状态‘10’和‘11’之一，则数据输出电路190生成逻辑‘1’的低数据位。
接下来，将参照图6和8更详细地描述步骤350。首先，当读取电压RV1正被提供给所选字线WL1时，低位寄存器150响应于第一低读取控制信号READ1而将第一低检测数据位SB3存储在其中(步骤S351)。更详细地说，当读取电压RV1在周期T21～T28期间正被提供给所选字线WL1时，从所选多电平元件Me11输出读取数据位RLD1。周期T21～T28内的页缓冲器电路PB1的操作基本上类似于周期T1～T4，从而将不对其进行详述。
在周期T25期间，在设定时间内，位线选择信号SBLe被启用，同时第一低读取控制信号READ1被启用。结果，位线BLe1连接到检测节点SO，并且检测节点SO处的电压根据位线BLe1的电压电平(即，读取数据位RLD1的逻辑值)，变至地电压VSS的电平，或者保持电压电平V1-Vth1。检测电路151响应于由读取数据位RLD1确定的检测节点SO的电压电平和第一低读取控制信号READ1，生成逻辑‘0’的第一低检测数据位SB3到节点Q3中，或者不生成它。例如，当读取数据位RLD1为逻辑‘1’时，检测电路151生成逻辑‘0’的第一低检测数据位SB3到节点Q3，并且锁存器电路152存储第一低检测数据位SB3。当读取数据位RLD1为逻辑‘1’时，检测电路151不工作，并且锁存器电路152保持处于初始化，即锁存器电路152正在以逻辑‘0’锁存低检测数据位SB4。
此后，当读取电压RV3被提供给所选位线WL1时，低位寄存器150响应于第二低读取控制信号READ2而存储第二低检测数据位SB4(步骤S352)。更详细地说，在周期T29～T31期间，在读取电压RV3正被提供给所选字线WL1时，从所选多电平元件Me11输出读取数据位RLD2。作为示例，如果所选多电平元件Me11存储数据状态‘01’，则位线BLe1在周期T30内保持电压电平V1-Vth1。换句话说，从所选多电平元件Me11以逻辑‘1’输出读取数据位RLD2。如果所选多电平元件Me11存储数据状态‘11’、‘10’和‘00’之一，则位线BLe1的电压电平逐渐降低到地电压VSS的电平。也就是，从所选多电平元件Me11输出逻辑‘0’的读取数据位RLD2。
结果，低位寄存器150根据检测节点SO的电压电平，存储逻辑‘0’的第二低检测数据位SB2，或者保持已经在周期T25中存储在其中的第一低检测数据位SB3。这样，节点Q4被设为逻辑‘1’或‘0’。
此后，在周期T32期间，当编程控制信号PGMR在设定时间内正被启用时，传送电路170响应于编程控制信号PGMR，通过检测节点SO将存储在低位寄存器150中的第二低检测数据位SB4(或者第一低检测数据位SB3b)传输到高位寄存器130(步骤353)。此外，当编程控制信号PGMR在周期T32中正被启用时，激活第一高读取控制信号DLOAD。响应于第一高读取控制信号DLOAD，高位寄存器130对由第一低检测数据位SB3b确定的检测节点SO处的电压进行检测，并且根据检测结果而存储高检测数据位SB1(步骤354)。同时，当第二低检测数据位SB3(或第一低检测数据位SB3b)为逻辑‘0’时，高位寄存器130保持其初始化状态(即存储高检测数据位SB2的状态)。
输出驱动电路140将从节点Q1接收的高检测数据位SB1(或SB2)进行取反(步骤355)。此后，在周期T32中，当输出控制信号DOUT正被启用时，数据输出电路190生成高检测数据位的相反值(SB1b或SB2)(即，输出数据位DO)到数据输入/输出节点Y1作为低数据位(步骤356)。
现在，将参照图9到13详细描述根据本发明另一实施例的由页缓冲器电路PB1读取数据位的过程。为了方便说明起见，在本实施例中，假定从页PG1的多电平元件Me11～Me1N读出数据位。还将以页缓冲器电路PB1的操作为例来描述它。
图9是示出根据本发明另一实施例的页缓冲器电路的读取操作的过程的流程图，其示出了用于从所选多电平元件读取高数据位的页缓冲器电路PB1的处理步骤。参照图9，首先，初始化高位寄存器130和低位寄存器150(步骤S410)。步骤410类似于图4所示的步骤310，从而将不更详细地描述它。
在步骤S420，位线选择电路110指定位线BLe1和BLo1之一，例如BLe1。结果，作为示例选择多电平元件Me11。此后，确定读取寄存器是否是低位寄存器130(步骤S430)。用于确定读取寄存器的类型的步骤430被执行，其类似于前述步骤430。如果高位寄存器130被分配为读取寄存器，则由高位寄存器130从所选多电平元件Me11读出高数据位(步骤S440)。否则，如果高位寄存器130未被分配为读取寄存器(即，如果低位寄存器150被分配为读取寄存器)，则由低位寄存器150从所选多电平元件Me11读出高数据位(步骤S450)。
参照图10和12，将更详细地描述步骤440。首先，当读取电压RV2正被提供给所选字线，例如WL1时，高位寄存器130响应于第一高读取控制信号DLOAD而将第一高检测数据位SB1存储在其中(步骤S441)。更详细地说，当读取电压RV2在周期T43～T48期间正被提供给所选字线WL1时，从所选多电平元件Me11输出读取数据位RMD。这里，读取电压RV2位于存储‘10’的数据状态的多电平元件的阈值电压和存储‘00’的数据状态的多电平元件的阈值电压之间。
在周期T42期间，放电信号DISCHe和DISCHo被启用，而预充电信号PRECHb被禁止。优选地，放电信号DISCHe和DISCHo被设计成对应于内部电压VCC。结果，预充电电路120响应于预充电控制信号PRECHb而将检测节点SO预充电至内部电压VCC的电平，并且位线选择电路110将位线BLe1和BLo1放电到位线控制信号VIRPWR的电压电平(即，地电压VSS的电平)。
此后，在周期T43期间，位线选择信号SBLe被启用，而位线选择信号SBLo被禁止，并且放电信号DISCHe被禁止，而放电信号DISCHo保持有效状态。位线选择电路110响应于位线选择信号SBLe和SBLo以及放电信号DISCHe和DISCHo，将位线BLe1连接到检测节点SO，并且断开位线BLo1与检测节点SO。结果，通过检测节点SO的预充电电压(即，内部电压VCC)将位线BLe1预充电到V1-Vth1的电压(Vth1是NMOS晶体管113的阈值电压)。同时，位线BLo1保持放电状态(即，地电压VSS的电平)。
在周期T44期间，位线选择信号SBLe被禁止，而预充电控制信号PRECHb被启用。位线选择电路110从检测节点SO断开位线BLe1，并且预充电电路120停止对检测节点SO预充电。当数据状态‘00’和‘01’之一被设置在所选多电平元件中时，在周期T44内将位线BLe1保持为电压电平V1-Vth1。这样，以逻辑‘1’生成读取数据位RMD。否则，如果数据状态‘11’和‘10’之一被存储在所选多电平元件Me11中，则位线BLe1的电压电平变低至地电压VSS的电平。结果，以逻辑‘0’生成读取数据位RMD。
在周期T45期间，当位线选择信号SBLe正被启用时，位线BLe1连接到检测节点SO，并且检测节点SO处的电压根据位线BLe1的电压电平(即，读取数据位RLD1的逻辑值)，变至地电压VSS的电平，或者保持电压电平V1-Vth1。检测电路131根据由读取数据位RMD确定的检测节点SO的电压电平，将输入/输出节点IO放电为地电压VSS，或者停止放电操作。例如，当读取数据位RLD1为逻辑‘1’时，检测电路131将输入/输出节点IO放电为地电压VSS的电平，从而在输入/输出节点IO处生成逻辑‘0’的检测数据位SD。当第一高读取控制信号DLOAD正被启用时，高位寄存器130的开关电路134将输入/输出节点IO连接到节点Q1。结果，将输入/输出节点IO的检测数据位SD传输到节点Q1，并且在节点Q1处生成逻辑‘0’的高检测数据位SB1。锁存器电路133保持高检测数据位SB1。当读取数据位RMD为逻辑‘0’时，检测电路131不工作，并且锁存器电路133保持处于其初始化状态，即锁存器电路133以逻辑‘0’锁存高检测数据位SB2。
输出驱动电路140对从节点Q1接收的检测数据位SB1取反(步骤442)。此后，当输出控制信号DOUT在周期T46中被启用时，数据输出电路190生成高检测数据位的相反值SB1b(即，输出数据位DO)到数据输入/输出节点Y1，作为高数据位(步骤443)。
接下来，参照图11和13，将更详细地描述步骤450。首先，当读取电压RV2正被提供给所选字线WL1时，低位寄存器150响应于第一低读取控制信号READ1而将第一低检测数据位SB3存储在其中(步骤451)。更详细地说，当读取电压RV1在周期T53～T55期间正被提供给所选字线WL1时，从所选多电平元件Me11输出读取数据位RLD1。周期T52～T54内的页缓冲器电路PB1的操作基本上类似于周期T1～T4，从而将不对其进行详述。
此后，在周期T55期间，位线选择信号SBLe被启用。结果，位线BLe1连接到检测节点SO，并且检测节点SO处的电压根据位线BLe1的电压电平(即，读取数据位RMD的逻辑值)，变至地电压VSS的电平，或者保持电压电平V1-Vth1。在第一低读取控制信号READ1在周期T55期间正被启用时，检测电路151响应于由读取数据位RMD确定的检测节点SO的电压电平，生成逻辑‘0’的第一低检测数据位SB3到节点Q3中，或者不生成它。结果，低位寄存器150存储逻辑‘0’的低检测数据位SB3，或者保持在先前周期T51(即，初始化周期)中已经存储在其中的低检测数据位SB4。这样，节点Q4被设为逻辑‘1’或‘0’。
此后，在周期T56期间，当编程控制信号PGMR在设定时间内正被启用时，传送电路170响应于编程控制信号PGMR，通过检测节点SO将存储在低位寄存器150中的第一低检测数据位SB3b(或者第二低检测数据位SB4)传输到高位寄存器130(步骤452)。此外，当编程控制信号PGMR在周期T52中正被启用时，激活第一高读取控制信号DLOAD。响应于第一高读取控制信号DLOAD，高位寄存器130检测由第一低检测数据位SB3b确定的检测节点SO处的电压，并且根据检测结果而存储高检测数据位SB1(步骤453)。同时，当低检测数据位SB3b(或低检测数据位SB4)为逻辑‘0’时，高位寄存器130保持其初始化状态(即，存储高检测数据位SB2的状态)。输出驱动电路140取反从节点Q1接收的高检测数据位SB1(或SB2b)(步骤455)。此后，在周期T56中，当输出控制信号DOUT正被启用时，数据输出电路190生成高检测数据位之一(SB1b或SB2)的相反值(即，输出数据位DO)到数据输入/输出节点Y1，作为高数据位(步骤455)。
现在，将参照图14和15详细描述根据本发明实施例，采用页缓冲器电路编程数据位的过程。为了方便说明起见，在本实施例中，将使用页PG1的多电平元件Me11～Me1N的编程作为示例。将通过页缓冲器电路PB1的操作来示例性地描述本实施例。
图14是示出根据本发明实施例的页缓冲器电路的编程操作的过程的流程图，其示出了页缓冲器电路PB1将低数据位编程到所选多电平元件中的处理步骤。参照图14，首先，初始化高位寄存器130和低位寄存器150(步骤S510)。在初始化周期P1中，当预充电控制信号PRECHb被禁止时，预充电电路120响应于预充电控制信号PRECHb而将检测节点SO充电至内部电压VCC的电平。结果，检测电路131响应于检测节点SO的电压而将输入/输出节点IO放电到地电压VSS，从而生成逻辑低电平的检测数据位SD到输入/输出节点IO。此后，当第一高读取控制信号DLOAD正被启用时，输入电路132的开关电路134响应于第一高读取控制信号DLOAD而连接输入/输出节点IO与节点Q1。结果，具有逻辑‘0’的检测数据位SD作为高检测数据位SB1被输出到节点Q1。锁存器电路133存储逻辑‘0’的高检测数据位SB1，从而完成高位寄存器130的初始化。此外，在周期P1中，当第二低读取控制信号READ2正被启用时，低位寄存器150的检测电路151响应于检测节点SO的电压和第二低读取控制信号READ2而将节点Q4放电为地电压VSS的电平。结果，在节点Q4处生成逻辑‘0’的低检测数据位SB4，并且锁存器电路133存储逻辑‘0’的低检测数据位SB4，从而完成低位寄存器150的初始化。
此后，高位寄存器130响应于第一或第二高读取控制信号DLOAD或nDLOAD，存储内部数据位IB1或IB2，并且通过输入/输出节点IO接收输入数据位ID(步骤520)。更详细地说，在周期P2期间(即，数据加载周期)，输入控制信号DIN和第一或第二高读取控制信号DLOAD或nDLOAD被启用。数据输入电路180响应于输入控制信号DIN而将输入/输出节点IO连接到数据输入/输出节点Y1。由于在由高位寄存器130加载数据位时，数据输入/输出节点Y1被设为地电压VSS的电平，因此数据输入电路180将逻辑‘0’的输入数据位从数据输入/输出节点Y1输出到输入/输出节点IO。在此期间，如果第一高读取控制信号DLOAD正被启用，则输入电路132的开关电路134被导通，以连接输入/输出节点IO与节点Q1。结果，将输入数据位ID传输到节点Q1，从而在节点Q1处出现逻辑‘0’的内部数据位IB1，并且锁存器电路133将内部数据位IB1保持在其中。此外，如果第二高读取控制信号nDLOAD正被启用，则输入电路132的开关电路被导通，以连接输入/输出节点IO与节点Q2。结果，将输入数据位ID传输到节点Q2，从而在节点Q2处生成逻辑‘0’的内部数据位IB2。输出驱动电路140取反节点Q1的内部数据位IB1或IB2。
此后，当编程控制信号PGML在周期P4期间被启用时，传送电路160响应于编程控制信号PGML，通过检测节点SO将内部数据位IB1或IB2从高位寄存器130传输到低位寄存器150(步骤530)。当编程控制信号PGML正被启用时，激活第一低读取控制信号READ1。响应于第一低读取控制信号，低位寄存器150检测由内部数据位IB1或IB2确定的检测节点SO的电压，并且根据检测的复位而存储第一低检测数据位SB3(步骤540)。同时，当内部数据位IB1或IB2为逻辑‘0’时，低位寄存器150保持其周期P1的初始化状态。
在周期P5期间，从连接到所选位线(例如，BLe1)和所选字线(例如，WL1)的所选多电平元件Me11(即，要被编程的元件)读出低数据位(步骤550)。更详细地说，当预充电控制信号PRECHb在周期P5期间正被禁止时，预充电电路120响应于预充电控制信号PRECHb而将检测节点SO充电至内部电压VCC的电平。验证电压PV1被施加到所选字线WL1，并且读取电压VREAD被施加到未选的字线(例如，WL2～WLJ)、漏极选择线DSL和源极选择线SSL。参照图3，读取电压VREAD高于验证电压PV1。验证电压PV1高于多电平元件(即，存储数据状态‘11’的多电平元件)的阈值电压，并且低于存储数据状态‘10’的多电平元件的阈值电压。结果，低数据位RLD1从要被编程的多电平元件Me11被输出到检测节点SO，其中该多电平元件Me11连接到所选位线BLe1。例如，如果要被编程的多电平元件Me11存储数据状态‘11’，则多电平元件Me11被导通，以将逻辑‘0’的低数据位RLD1输出到检测节点SO。并且，如果要被编程的多电平元件Me11存储除了‘11’之外的其它状态，即‘10’、‘00’或‘01’，则它被关断，以将逻辑‘1’的低数据位RLD1输出到检测节点SO。
当第一低读取控制信号READ1正被启用时，低位寄存器150检测由低数据位RLD1确定的检测节点SO处的电压，并且根据检测结果而存储第二低检测数据位SB3’。例如，如果低数据位RLD1为逻辑‘1’，则低位寄存器150以逻辑‘0’存储第二低检测数据位SB3’。并且，如果低数据位RLD1为逻辑‘0’，则低位寄存器150保持周期P4的存储状态。
此后，在周期P6中，验证电路210响应于第二低检测数据位SR3’而生成低验证数据位VRFR(步骤570)。优选地，当第二低检测数据位SB3b’(或者低检测数据位SB4)为逻辑低电平时，验证电路210输出具有逻辑高电平的低验证数据位VRFR。验证电路210确定低验证数据位VRFR的逻辑值是否是设定值(即，逻辑‘0’)(步骤580)。如果低验证数据位VRFR的逻辑值相同于设定值，则终止步骤500。如果低验证数据位VRFR的逻辑值不同于设定值，则当编程控制信号VPGMR在周期P7期间正被提供给所选字线WL1时，传送电路170响应于编程控制信号PGMR，通过检测节点SO将第二低检测数据位SB3b’(或者低检测数据位SB4)传输到所选位线BLe1(步骤590)。结果，多电平元件Me11被编程。此后，重复步骤550到580。同时，在包括步骤550～580的第一编程循环之后，每当执行编程循环中的步骤590时，将以分级电压(未示出)升高的编程电压VPGM提供给所选字线WL1。
接下来，将参照图16和17详细描述根据本发明另一实施例的由页缓冲器电路编程数据位的过程。为了方便说明起见，在本实施例中，将使用页PG1的多电平元件Me11～Me1N的编程作为示例。将通过页缓冲器电路PB1的操作来示例性地描述本实施例。
图16是示出根据本发明另一实施例的页缓冲器电路的编程操作的过程的流程图，其示出了页缓冲器电路PB1将高数据位编程到所选多电平元件中的处理步骤。参照图16，在初始化周期P11期间，初始化高位寄存器130和低位寄存器150(步骤S610)。在数据加载周期P12期间，高位寄存器130存储内部数据位IB1或IB2(步骤602)。周期P11和P12中的页缓冲器电路PB1的操作基本上相同于前述周期P1和P2中的操作，从而将不对其进行详述。
此后，在周期P15和P16中，低位寄存器150根据从连接到所选字线WL1和所选位线BLe1的所选多电平元件Me11(即，要被编程的多电平元件)读出的第一低数据位RLD1以及内部数据位IB1或IB2，存储第一低检测数据位SB3(步骤603)。
以下将更详细地说明步骤603。在周期P15中，当读取电压RV1正被提供给字线WL1时，响应于第一低读取控制信号READ1，低位寄存器150检测由从所选多电平元件Me11输出的第一低数据位RLD1确定的检测节点SO的电压，并且根据检测结果而存储第一检测数据位SB3’。除了读取电压被提供给所选字线WL1之外，在周期P15中，页缓冲器电路PB1的操作类似于前述周期P5中的操作，从而将不对其进行详述。此后，当编程控制信号PGML在周期P16中正被启用时，传送电路160响应于编程控制信号PGML而将存储在高位寄存器130中的内部数据位IB1b或IB2传输到低位寄存器150。当第一低读取控制信号READ1在周期P16中正被启用时，低位寄存器150检测由内部数据位IB1b或IB2确定的检测节点SO的电压，并且根据检测结果而存储第二检测数据位SB3”，作为第一低检测数据位。
接下来，在周期P17期间，验证电路200响应于从节点Q2接收的内部数据位IB1b或IB2而生成第一高验证数据位VRFL(步骤604)。验证电路200确定高验证数据位VRFL的逻辑值是否是设定值(即，逻辑‘0’)(步骤605)。如果高验证数据位VRFL的逻辑值不同于设定值，则编程控制信号PGML被启用。响应于编程控制信号PGML的激活，传送电路160通过检测节点SO将内部数据位IB1b或IB2传输到所选位线BLe1(步骤606)。结果，多电平元件Me11被编程。
此后，在周期P19中，当验证电压PV2正被提供给所选字线WL1时，验证电路200响应于从所选多电平元件Me11读出的高数据位RMD而生成第二高验证数据位VRFL’(步骤607)。更详细地说，在周期P19期间，验证电压PY2被提供给所选字线WL1，并且读取电压VREAD被施加到取消选定的字线WL2～WLJ、漏极选择线DSL、以及源极选择线SSL。参照图3，验证电压PV2高于读取电压RV2，并且低于存储数据状态‘00’的多电平元件的阈值电压。检测节点SO接收从要被编程的多电平元件Me11读出的高数据位RMD，其中该多电平元件Me11连接到所选位线BLe1和所选字线WL1。在此期间，如果要被编程的多电平元件Me11存储数据状态‘10’或‘11’，则要被编程的多电平元件Me11被导通，以将逻辑‘1’的高数据位RMD输出到检测节点SO。如果要被编程的多电平元件Me11存储数据状态‘00’或‘01’，则要被编程的多电平元件Me11被关断，以将逻辑‘0’的高数据位RMD输出到检测节点SO。当第一高读取控制信号DLOAD正被启用时，高位寄存器130响应于第一高读取控制信号DLOAD而对检测节点SO的电压进行检测，并且根据检测结果而存储高检测数据位SB1。例如，当高数据位RMD为逻辑‘1’时，高位寄存器130存储逻辑‘0’的高检测数据位SB1。当高数据位RMD为逻辑‘0’时，高位寄存器130保持周期P12的存储状态。此后，在验证周期P17’中，验证电路200响应于高检测数据位SB1而生成第二高验证数据位VRFL’。优选地，当高检测数据位SB1被设为逻辑低电平时，验证电路200生成逻辑高电平的第二高验证数据位VRFL’。
此外，在周期P17’中，确定第二高验证数据位VRFL’的逻辑值是否为设定值(即，逻辑‘0’)(步骤608)。如果第二高验证数据位VRFL’的逻辑值不同于设定值，则当编程电压VPGM在周期P18中正被提供给所选字线WL1时，编程控制信号PGML被启用。响应于编程控制信号PGML的启用，传送电路160通过检测节点SO将内部数据位IB1b或IB2传输到所选位线BLe1(步骤609)。结果，以内部数据位IB1b或IB2对多电平元件Me11进行编程。此后，重复步骤606到609。同时，在包括步骤606～609的第一编程循环之后，每当执行编程循环中的步骤609时，将以分级电压(未示出)升高的编程电压VPGM提供给所选字线WL1。
同时，如果在步骤605中第一高验证数据位VRFL与设定值相匹配，或者如果在步骤608中第一高验证数据位VRFL’与设定值相匹配，则执行步骤610。在步骤610，当验证电压PV3正被提供给所选字线WL1时，验证电路210响应于从所选多电平元件Me11读出的第二低数据位RLD2而生成低验证数据位VRFR。更详细地说，在周期P21期间，验证电压PY3被提供给所选字线WL1，并且读取电压VREAD被施加到取消选定的字线WL2～WLJ、漏极选择线DSL和源极选择线SSL。参照图3，验证电压PV3高于验证电压PV2，并且低于存储数据状态‘01’的多电平元件的阈值电压。检测节点SO接收从要被编程的多电平元件Me11读出的低数据位RLD2，其中该多电平元件Me11连接到所选位线BLe1和所选字线WL1。在此期间，如果要被编程的多电平元件Me11存储数据状态‘11’、‘10’和‘00’之一，则要被编程的多电平元件Me11被导通，以将逻辑‘0’的低数据位RLD2输出到检测节点SO。如果要被编程的多电平元件Me11存储数据状态‘01’，则要被编程的多电平元件Me11被关断，以将逻辑‘1’的低数据位RLD2输出到检测节点SO。
当第一低读取控制信号READ1正被启用时，低位寄存器150响应于第一低读取控制信号READ1而对检测节点SO的电压进行检测，并且根据检测结果而存储低检测数据位SB3。例如，当低数据位RLD2为逻辑‘1’时，低位寄存器150存储逻辑‘0’的低检测数据位SB3。当低数据位RLD2为逻辑‘0’时，低位寄存器150保持周期P16的存储状态。当第二低检测数据位SB3b为逻辑‘0’时，验证电路210生成具有逻辑‘1’的低验证数据位VRFR。否则，当第二低检测数据位SB3b为逻辑‘1’时，验证电路210生成具有逻辑‘0’的低验证数据位VRFR。
然后，在周期P22中，验证电路210确定低验证数据位VRFR的逻辑值是否为设定值(即，逻辑‘0’)(步骤611)。如果低验证数据位VRFR的逻辑值与设定值相匹配，则终止步骤600。如果低验证数据位VRFR的逻辑值不同于设定值，则当编程控制信号VPGM在周期P23期间正被提供给所选字线WL1时，编程控制信号PGMR被启用。响应于编程控制信号PGMR的启用，传送电路170通过检测节点SO将第二低检测数据位SB3b传输到所选位线BLe1(步骤612)。结果，多电平元件Me11被编程。此后，重复步骤610到612。同时，在包括步骤610～612的第一编程循环之后，每当执行编程循环中的步骤612时，将以分级电压(未示出)升高的编程电压VPGM提供给所选字线WL1。
如上所述，根据本发明的页缓冲器电路能够通过在读取操作中交替地使用高位寄存器或低位寄存器来读取数据位，而不管从多电平元件读出的数据位是高数据位还是低数据位。
另外，根据本发明的页缓冲器电路能够以简化的结构执行读取和编程操作，这减小了其电路面积，并且改善了操作性能。
此外，根据本发明的页缓冲器电路能够执行针对单电平元件的读取和编程操作。
虽然结合在附图中示出的本发明的实施例而描述了本发明，但是本发明不局限于此。本领域的技术人员应当清楚，在不脱离本发明的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (30)

1.一种快闪存储器设备，包括：
存储器元件阵列，包括多个多电平元件，每个元件被配置成存储至少两位数据，并耦接到至少一对位线；以及
页缓冲器电路，耦接到该存储器元件阵列，并且包括：
高位寄存器，响应于第一或第二读取控制信号，对检测节点的电压进行检测，并且根据检测结果存储第一或第二高检测数据位，并且响应于第一或第二高读取控制信号、以及通过输入/输出节点接收的输入数据位而存储第一或第二内部数据位；
输出驱动电路，响应于第一高检测数据位、第二高检测数据位、第一内部数据位和第二内部数据位中的一个，生成输出数据位；
低位寄存器，响应于第一或第二低读取控制信号，对检测节点的电压进行检测，并且根据检测结果存储第一或第二低检测数据位；
第一传送电路，响应于第一编程控制信号，将输出数据位传送到检测节点；以及
第二传送电路，响应于第二编程控制信号，将第一或第二低检测数据位传送到检测节点。
2.如权利要求1所述的设备，其中页缓冲器电路还包括：
数据输入电路，响应于输入控制信号，将输入数据位输出到输入/输出节点；
数据输出电路，响应于输出控制信号，将输出数据位输出到数据输入/输出节点；
位线选择电路，响应于位线选择信号和放电信号，指定位线对中的一个，并且耦接所选位线与检测节点；
预充电电路，响应于预充电控制信号而将检测节点预充电到内部电压；
第一验证电路，响应于第一和第二高检测数据位中所接收的一个，输出高验证数据位；以及
第二验证电路，响应于第一和第二低检测数据位中所接收的一个，输出低验证数据位。
3.如权利要求2所述的设备，其中高位寄存器包括：
检测电路，对检测节点的电压进行检测，并且根据检测结果而生成检测数据位到输入/输出节点；
输入电路，响应于第一高读取控制信号和检测数据位或通过输入/输出节点接收的输入数据位，将第一高检测数据位或第一内部数据位输出到第一节点，或者响应于第二高读取控制信号和检测数据位或通过输入/输出节点接收的输入数据位，将第二高检测数据位或第二内部数据位输出到第二节点；和
锁存器电路，锁存通过第一节点接收的第一内部数据位或第一高检测数据位，并且将第一高检测数据位的相反值或者第一内部数据位的相反值输出到第二节点，或者锁存通过第二节点接收的第二内部数据位或第二高检测数据位，并且将第二高检测数据位的相反值或者第二内部数据位的相反值输出到第一节点。
4.如权利要求3所述的设备，其中检测电路根据检测节点的电压电平而将输入/输出节点放电到地电压电平，
其中输入电路包括：
第一开关电路，被提供在第一节点和输入/输出节点之间，并且被配置成响应于第一高读取控制信号而被导通或关断；以及
第二开关电路，被提供在第二节点和输入/输出节点之间，并且被配置成响应于第二高读取控制信号而被导通或关断。
5.如权利要求3所述的设备，其中输出驱动电路包括第一反相器，其耦接到第一节点，并且取反第一高检测数据位、第二高检测数据位的相反值、第一内部数据位和第二内部数据位的相反值中的至少一个，
其中锁存器电路包括第二反相器，其通过输入和输出端交叉耦合到第一和第二节点，
其中第一反相器在电流驱动能力上大于第二反相器中的每一个。
6.如权利要求3所述的设备，其中在读取操作期间，检测电路被配置成检测由从耦接到所选位线的多个多电平元件之一读出的高或低数据位或者由第一或第二低检测数据位确定的检测节点的电压。
7.如权利要求2所述的设备，其中低位寄存器检测电路被配置成响应于第一低读取控制信号，对检测节点的电压进行检测，并且生成第一低检测数据位到第一节点，或者响应于第二低读取控制信号，对检测节点的电压进行检测，并且生成第二低检测数据位到第二节点；以及
锁存器电路，锁存通过第一节点接收的第一低检测数据位，并且将第一低检测数据位的相反值输出到第二节点，或者锁存通过第二节点接收的第二低检测数据位，并且将第二低检测数据位的相反值输出到第一节点。
8.如权利要求7所述的设备，其中检测电路被配置成在读取操作期间，检测由从耦接到所选位线的多个多电平元件之一读出的低或高数据位确定的检测节点的电压，并且检测由低数据位或输出数据位确定的检测节点的电压。
9.如权利要求2所述的设备，其中数据输入电路包括第一开关电路，被提供在输入/输出节点和数据输入/输出节点之间，并且被配置成响应于输入控制信号而被导通或关断，
其中数据输出电路包括第二开关电路，被提供在输出驱动电路的输出端与数据输入/输出节点之间，并被配置成响应于输出控制信号而被导通或关断。
10.一种用于多电平元件存储器设备的读取方法，该方法包括：
初始化在该存储器设备的页缓冲器中提供的高位寄存器和低位寄存器，其中该存储器设备具有多个字线和多个多电平元件，每个元件耦接到第一和第二位线，并被配置成存储至少两位数据；
选择第一和第二位线之一；
响应于位线选择信号和放电信号，将所选的位线耦接到检测节点；
当所述字线之一被选择时，选择高位寄存器和低位寄存器之一作为读取寄存器；以及
当高位寄存器被选择为读取寄存器时，使用高位寄存器，或者当低位寄存器被选择为读取寄存器时，使用低位寄存器，从对应于所选位线和所选字线的所选多电平元件读取低数据位。
11.如权利要求10所述的方法，其中使用高位寄存器读取低数据位的步骤包括：
当第一读取电压正被提供给所选字线时，响应于第一高读取控制信号，检测由从所选多电平元件输出的第一读取数据位确定的检测节点的电压，并且根据检测结果，将第一高检测数据位存储到高位寄存器中；
当第二读取电压正被提供给所选字线时，响应于第二高读取控制信号，检测由从所选多电平元件输出的第二读取数据位确定的检测节点的电压，并且将第二高检测数据位存储到高位寄存器中；
取反第二高检测数据位，并且输出第二高检测数据位的相反值；以及
响应于输出控制信号，将第二高检测数据位的相反值作为低数据位输出到数据输入/输出节点，
其中第二高检测数据位的逻辑值相同或不同于第一高检测数据位的逻辑值。
12.如权利要求11所述的方法，其中第二读取电压高于第一读取电压。
13.如权利要求11所述的方法，其中在初始化高位寄存器和低位寄存器的步骤中，响应于第二高读取控制信号而初始化高位寄存器。
14.如权利要求10所述的方法，其中使用低位寄存器读取低数据位的步骤包括：
当第一读取电压正被提供给所选字线时，响应于第一低读取控制信号，检测由从所选多电平元件输出的第一读取数据位确定的检测节点的电压，并且根据检测结果，将第一低检测数据位存储到低位寄存器中；
当第二读取电压正被提供给所选字线时，响应于第二低读取控制信号，检测由从所选多电平元件输出的第二读取数据位确定的检测节点的电压，并且根据检测结果，将第二低检测数据位存储到低位寄存器中；
响应于编程控制信号，通过检测节点将第二低检测数据位从低位寄存器传输到高位寄存器；
响应于第一高读取控制信号，检测由第二低检测数据位确定的检测节点的电压，并且根据检测结果，将高检测数据位存储到高位寄存器中；
取反高检测数据位，并且输出高检测数据位的相反值；以及
响应于输出控制信号，将高检测数据位的相反值作为低数据位输出到数据输入/输出节点，
其中第二低检测数据位的逻辑值相同或不同于第一低检测数据位的逻辑值。
15.如权利要求14所述的方法，其中第二读取电压高于第一读取电压。
16.如权利要求14所述的方法，其中在初始化高位寄存器和低位寄存器的步骤中，响应于第二高读取控制信号而初始化高位寄存器，并且响应于第二低读取控制信号而初始化低位寄存器。
17.一种用于在快闪存储器设备中由耦接到至少一对位线的页缓冲器电路读取数据位的方法，其中快闪存储器设备具有多个字线和多个多电平元件，其中每个多电平元件耦接到位线对，该方法包括：
初始化高位寄存器和低位寄存器；
响应于位线选择信号和放电信号，选择形成位线对的位线之一，并且将所选的位线连接到检测节点；
当所述字线之一被选择时，选择高位寄存器和低位寄存器之一作为读取寄存器；
当高位寄存器被选择为读取寄存器时，使用高位寄存器，而当低位寄存器被选择为读取寄存器时，使用低位寄存器，从对应于所选位线和所选字线的所选多电平元件读取高数据位。
18.如权利要求17所述的方法，其中使用高位寄存器读取高数据位的步骤包括：
当读取电压正被提供给所选字线时，响应于第一高读取控制信号，检测由从所选多电平元件输出的读取数据位确定的检测节点的电压，并且根据检测结果，将高检测数据位存储到高位寄存器中；
取反高检测数据位，并且输出高检测数据位的相反值；以及
响应于输出控制信号，将高检测数据位的相反值作为高数据位输出到数据入/输出节点。
19.如权利要求18所述的方法，其中在初始化高位寄存器和低位寄存器的步骤中，响应于第二高读取控制信号而初始化高位寄存器。
20.如权利要求17所述的方法，其中使用低位寄存器读取低数据位的步骤包括：
当读取电压正被提供给所选字线时，响应于第一低读取控制信号，检测由从所选多电平元件输出的读取数据位确定的检测节点的电压，并且根据检测结果，将第一低检测数据位存储到低位寄存器中；
响应于编程控制信号，通过检测节点将低检测数据位从低位寄存器传输到高位寄存器；
响应于第一高读取控制信号，检测由低检测数据位确定的检测节点的电压，并且根据检测结果将高检测数据位存储到高位寄存器中；
取反高检测数据位，并且输出高检测数据位的相反值；以及
响应于输出控制信号，将高检测数据位的相反值作为高数据位输出到数据输入/输出节点。
21.如权利要求20所述的方法，其中在初始化高位寄存器和低位寄存器的步骤中，响应于第二高读取控制信号而初始化高位寄存器，并且响应于第二低读取控制信号而初始化低位寄存器。
22.一种用于在快闪存储器设备中由耦接到至少一对位线的页缓冲器电路编程数据位的方法，其中该快闪存储器设备具有多个字线和多个多电平元件，其中每个多电平元件耦接到该位线对，该方法包括：
初始化高位寄存器和低位寄存器；
响应于第一或第二高读取控制信号以及通过输入/输出节点接收的输入数据位，将第一或第二内部数据位存储到高位寄存器中；
响应于第一编程控制信号，通过检测节点将第一或第二内部数据位从高位寄存器传输到低位寄存器；
响应于第一低读取控制信号，检测由第一或第二内部数据位确定的检测节点的电压，并且根据检测结果将第一低检测数据位存储到低位寄存器中；
从对应于所选字线和所选位线的多电平元件之一读取低数据位；
响应于第一低读取控制信号，检测由低数据位确定的检测节点的电压，并且根据检测结果将第二低检测数据位存储到低位寄存器中；
响应于第二低检测数据位而生成低验证数据位，并且确定低验证数据位的逻辑值是否是设定值；
当低验证数据位的逻辑值不同于设定值时，在编程电压正被提供给所选字线时，响应于第二编程控制信号而通过检测节点将第二低检测数据位输出到所选位线，使第二低检测数据位被编程到所选多电平元件中；以及
重复读取、存储第二低检测数据位、确定、以及输出的步骤，直到低验证数据位的逻辑值达到设定值为止。
23.如权利要求22所述的方法，其中在初始化高位寄存器和低位寄存器的步骤中，响应于第一高读取控制信号而初始化高位寄存器，并且响应于第二低读取控制信号而初始化低位寄存器。
24.如权利要求22所述的方法，其中在第一编程循环之后执行的编程循环中的输出步骤中，将以分级电压升高的编程电压提供给所选字线，其中第一编程循环包括读取、存储第二低检测数据位、确定、以及输出的步骤。
25.一种用于在快闪存储器设备中由至少耦接到一对位线的页缓冲器电路编程数据位的方法，其中该快闪存储器设备具有多个字线和多个多电平元件，其中每个多电平元件耦接到该位线对，该方法包括以下步骤：
初始化高位寄存器和低位寄存器；
响应于第一或第二高读取控制信号以及通过输入/输出节点接收的输入数据位，将第一或第二内部数据位存储到高位寄存器中；
参考第一或第二内部数据位和从多个多电平元件当中的所选之一读出的第一低数据位，将第一低检测数据位存储到低位寄存器中，其中多个多电平元件当中的所选之一连接到形成该位线对的位线中的所选之一和多个字线中的所选之一；
响应于第一或第二内部数据位，生成第一高验证数据位，并且第一验证第一高验证数据位的逻辑值是否等于设定值；
当第一高验证数据位的逻辑值不同于设定值时，在编程电压正被提供给所选字线时，响应于第一编程控制信号而通过检测节点将第一或第二内部数据位第一输出到所选位线，使第一或第二内部数据位被编程到所选多电平元件中；
当第一验证电压正被提供给所选字线时，响应于从所选多电平元件读出的高数据位，生成第二高验证数据位，并且第二验证第二高验证数据位的逻辑值是否等于设定值；
当第二高验证数据位的逻辑值不同于设定值时，在编程电压正被提供给所选字线时，响应于第一编程控制信号而通过检测节点将高数据位第二输出到所选位线，使高数据位被编程到所选多电平元件中；
重复第二验证和输出步骤，直到第二高验证数据位的逻辑值达到设定值；
当第二高验证数据位的逻辑值等于设定值时，在第二验证电压正被提供给所选字线时，响应于从所选多电平元件读出的第二低数据位，生成低验证数据位，并且第三验证低验证数据位的逻辑值是否是设定值；
当低验证数据位的逻辑值不同于设定值时，在编程电压正被提供给所选字线时，响应于第二编程控制信号而通过检测节点将第二低数据位第三输出到所选位线，使第二低数据位被编程到所选多电平元件中；以及
重复第三验证和输出步骤，直到低验证数据位的逻辑值达到设定值。
26.如权利要求25所述的方法，其中将第一低检测数据位存储到低位寄存器中的步骤包括以下步骤：
当读取电压正被提供给所选字线时，响应于第一低读取控制信号，检测由从所选多电平元件输出的第一低数据位确定的检测节点的电压，并且根据检测结果而将第一检测数据位存储到低位寄存器中；
响应于第一编程控制信号，通过检测节点将第一或第二内部数据位从高位寄存器传输到低位寄存器；以及
响应于第一低读取控制信号，检测由第一或第二内部数据位确定的检测节点的电压，并且根据检测结果将第二检测数据位存储到低位寄存器中，
其中第二检测数据位的逻辑值相同或不同于第一检测数据位的逻辑值。
27.如权利要求26所述的方法，其中初始化高位寄存器和低位寄存器的步骤响应于第一高读取控制信号而初始化高位寄存器，并且响应于第二低读取控制信号而初始化低位寄存器。
28.如权利要求26所述的方法，其中第二验证电压高于第一验证电压，而第一验证电压高于读取电压。
29.如权利要求25所述的方法，其中每当执行在第二验证步骤和第二输出步骤之后执行的编程循环中的第二输出步骤时，将以分级电压升高的编程电压提供给所选字线。
30.如权利要求25所述的方法，其中每当执行在第三验证步骤和第三输出步骤之后执行的编程循环中的第三输出步骤时，将以分级电压升高的编程电压提供给所选字线。
CNB2005101357144A 2005-07-19 2005-12-28 页缓冲器电路及采用该电路读取和编程数据的方法 Expired - Fee Related CN100485813C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050065208A KR100642892B1 (ko) 2005-07-19 2005-07-19 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법
KR65208/05 2005-07-19

Publications (2)

Publication Number Publication Date
CN1901091A true CN1901091A (zh) 2007-01-24
CN100485813C CN100485813C (zh) 2009-05-06

Family

ID=37650000

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101357144A Expired - Fee Related CN100485813C (zh) 2005-07-19 2005-12-28 页缓冲器电路及采用该电路读取和编程数据的方法

Country Status (4)

Country Link
US (3) US7508709B2 (zh)
JP (2) JP4977843B2 (zh)
KR (1) KR100642892B1 (zh)
CN (1) CN100485813C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101430933A (zh) * 2007-10-23 2009-05-13 三星电子株式会社 多比特快闪存储器件及其编程和读取方法
CN101471134B (zh) * 2007-12-24 2012-09-05 海力士半导体有限公司 非易失性存储器件的页缓冲器和编程方法
CN103366818B (zh) * 2007-06-19 2016-06-22 三星电子株式会社 对存储装置进行编程的方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10285694B2 (en) 2001-10-20 2019-05-14 Covidien Lp Surgical stapler with timer and feedback display
US11291443B2 (en) 2005-06-03 2022-04-05 Covidien Lp Surgical stapler with timer and feedback display
KR100624299B1 (ko) * 2005-06-29 2006-09-19 주식회사 하이닉스반도체 데이터 입출력 속도를 개선시키는 구조를 가지는 플래시메모리 장치의 데이터 입출력 회로
KR100766220B1 (ko) 2005-08-01 2007-10-10 주식회사 하이닉스반도체 개선된 구조를 가지는 플래시 메모리 장치의 페이지 버퍼회로
US7499326B2 (en) * 2006-04-12 2009-03-03 Sandisk Corporation Apparatus for reducing the impact of program disturb
KR100805840B1 (ko) * 2006-09-01 2008-02-21 삼성전자주식회사 캐시를 이용한 플래시 메모리 장치 및 그것의 프로그램방법
KR100806119B1 (ko) * 2006-10-23 2008-02-22 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 멀티-페이지프로그램 방법
KR100816155B1 (ko) * 2006-12-28 2008-03-21 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 멀티레벨 셀 프로그램 방법
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR101292574B1 (ko) * 2007-10-08 2013-08-16 삼성전자주식회사 멀티 비트 프로그래밍 장치 및 방법
KR101082614B1 (ko) * 2010-07-09 2011-11-10 주식회사 하이닉스반도체 반도체 메모리 장치
US8654561B1 (en) * 2010-10-29 2014-02-18 Adesto Technologies Corporation Read methods, circuits and systems for memory devices
US9163846B2 (en) 2011-01-17 2015-10-20 Vkr Holding A/S Ventilation apparatus arrangements
KR101936911B1 (ko) * 2011-05-31 2019-01-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 포함하는 반도체 집적 회로 장치
KR101916161B1 (ko) 2012-03-26 2018-11-08 삼성전자 주식회사 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법
KR102540765B1 (ko) * 2016-09-07 2023-06-08 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11311295B2 (en) 2017-05-15 2022-04-26 Covidien Lp Adaptive powered stapling algorithm with calibration factor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3153730B2 (ja) * 1995-05-16 2001-04-09 株式会社東芝 不揮発性半導体記憶装置
JP3942342B2 (ja) * 2000-06-30 2007-07-11 富士通株式会社 多値データを記録する不揮発性メモリ
JP2003233993A (ja) 2002-02-08 2003-08-22 Matsushita Electric Ind Co Ltd 不揮発性記憶装置の書き換え方法
JP3840138B2 (ja) * 2002-04-22 2006-11-01 太陽誘電株式会社 ポリマー光導波路の形成方法
JP4270832B2 (ja) 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
JP3840193B2 (ja) * 2003-03-31 2006-11-01 株式会社東芝 半導体記憶装置
JP2005092923A (ja) * 2003-09-12 2005-04-07 Renesas Technology Corp 半導体記憶装置
KR100630535B1 (ko) * 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103366818B (zh) * 2007-06-19 2016-06-22 三星电子株式会社 对存储装置进行编程的方法
CN101430933A (zh) * 2007-10-23 2009-05-13 三星电子株式会社 多比特快闪存储器件及其编程和读取方法
CN101430933B (zh) * 2007-10-23 2013-07-10 三星电子株式会社 多比特快闪存储器件及其编程和读取方法
CN101471134B (zh) * 2007-12-24 2012-09-05 海力士半导体有限公司 非易失性存储器件的页缓冲器和编程方法

Also Published As

Publication number Publication date
US7924611B2 (en) 2011-04-12
JP2007026631A (ja) 2007-02-01
US7508709B2 (en) 2009-03-24
US20090185419A1 (en) 2009-07-23
CN100485813C (zh) 2009-05-06
US8125828B2 (en) 2012-02-28
KR100642892B1 (ko) 2006-11-03
US20070019468A1 (en) 2007-01-25
US20090185420A1 (en) 2009-07-23
JP2012104221A (ja) 2012-05-31
JP4977843B2 (ja) 2012-07-18

Similar Documents

Publication Publication Date Title
CN1901091A (zh) 页缓冲器电路及采用该电路读取和编程数据的方法
US11594282B2 (en) Semiconductor memory device
CN1881473A (zh) 控制包括多级单元的闪存器件的回拷贝操作的方法
KR102179270B1 (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR101617641B1 (ko) 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법
CN1870176A (zh) 页缓冲器电路、快闪存储器器件及其编程操作方法
US7539063B2 (en) Flash memory devices and programming methods for the same
JP4813175B2 (ja) フラッシュメモリ装置におけるプログラム動作の制御方法
CN1270394A (zh) 非易失性半导体存储器件及其中使用的数据擦除控制方法
KR20110132584A (ko) 멀티-레벨 로우 디코딩을 이용하는 낸드 플래시 아키텍처
CN1892909A (zh) 非易失存储器件及其多页编程、读取和复制编程的方法
CN1841561A (zh) 具有改进程序运作性能的闪存装置的页缓冲器及控制方法
US10297337B2 (en) Hierarchical fail bit counting circuit in memory device
US7903481B2 (en) Page buffer circuit, nonvolatile device including the same, and method of operating the nonvolatile memory device
CN1835122A (zh) 预防非易失性存储装置检查板程序程序失效的呼叫缓冲器
US7782680B2 (en) Flash memory device having a verify data buffer capable of being employed as a program data buffer, and a method thereof
CN1591684A (zh) 半导体存储器件
CN1484247A (zh) 提供适当编程电压的非易失性半导体存储设备
JP4750034B2 (ja) 半導体装置および書き込み方法
TWI434288B (zh) 藉由動態切換感測放大器增進記憶體編程效能的方法與裝置
US7184310B2 (en) Sequential program-verify method with result buffering
CN1822227A (zh) 多电平单元存储器器件及相关读取方法
CN1758378A (zh) 具有扫描电路和方法的非易失性存储器
US11915778B2 (en) Semiconductor memory device outputting data from memory cell groups in parallel and system
CN115705891A (zh) 具有脉冲步长以促进擦除暂停的存储器真擦除

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090506

Termination date: 20131228