TWI434288B - 藉由動態切換感測放大器增進記憶體編程效能的方法與裝置 - Google Patents

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TWI434288B
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Description

藉由動態切換感測放大器增進記憶體編程效能的方法與裝置
本發明係一般地關於半導體記憶體之方法與裝置，且特別是有關於一種編程(programming)半導體記憶體之方法與裝置。
電荷捕捉記憶體(charge-trapping memories)，被稱為快閃記憶體(flash memories)，廣泛地使用於多種電子裝置之中，例如包括相機、手機和個人數位助理器，以至於數據機、筆記型電腦之類的產品。電荷捕捉記憶體佔用一小空間就能夠儲存相對大量的資料。即使沒有供應電源，儲存於電荷捕捉記憶體中的資料仍能保持完整性。
電荷捕捉記憶體的一記憶格(cell)的編程係可藉由修改與記憶格關聯的臨界電壓以進行。藉由提供一參考電壓和偵測一電流位準可完成從記憶格讀取資料。而能被編程至二可區別的臨界位階其一以儲存一位元資訊的記憶格，通常被稱為單階記憶格(SLC：single-level cell)。例如，若記憶格可支援四或八個可區別的臨界位階，此記憶格即可各別地儲存二或三位元的資料。可儲存超過一位元的資料的記憶格被稱為多階記憶格(multi-level cell MLC)。
相較於單純作記憶體讀取或寫入動作所需的時間，編程電荷捕捉記憶體相對需要較多的時間。與電子裝置有關的應用中，係要求盡可能的將資料快速地儲存好(如於數 位相機)，冗長的編程時間可妨礙記憶體的操作效率和損害裝置的整體校能。
所以，先前的技術中存在減少於電荷捕捉記憶體中編程時間的需求。
有鑑於此，本發明提供一編程記憶體裝置的方法。此方法的一種實現方式包括：接收一些二進制資料值，此些二進制資料值對應到第一和第二編程位階。當此些二進制資料值中至少一個對應到第一編程位階時，則此些記憶格中不超過一指定數量的記憶格被同時地編程至第一編程階程。此方法的另一實現方式包括：接收一些對應到一些編程位階的資料值，當此些資料值中至少有一個對應到此些編程位階中第一編程位階，則同時地編程記憶體裝置中不超過一指定數量的一些記憶格至此些編程位階中第一編程位階。
本發明更提供一記憶體裝置，其包括：具有行(column)與列(row)的記憶格的記憶體陣列和資料緩衝區，其用以接收待編程至陣列中被選列的記憶格的一些資料值。此裝置的實施例中，此些資料值中每一個皆對應到一些編程位階中之一編程位階。此實施例可包括：一位址解碼器，被連接以接收一位址，此位址解碼器對應到該被選列和此列中之複數行，且用以啟用被選列中一些行的複數個記憶格以用來編程。進一步地，實施例包括第一複數個感測放大器和對應的驅動器。此實施例也可包括行控制電路，其用以從資料緩衝區接收此些資料值，且根據對應到此些編程位階中一編程位階的資料值來選擇第一複數個感測放大器和對應的驅動器中第二複數個感測放大器和對應的驅動器。此第二複數個感測放大器和對應的驅動器可包括不超過一指定數量的感測放大器和對應的驅動器。此行控制電路根據此些編程位階之上述編程位階更被配置成用以使用第二複數個感測放大器和對應的驅動器來編程被選列和複數個行的記憶格。
倘若依上下文、說明書和所屬技術領域中具有通常知識者的知識而言，於此敘述的任何特徵或特徵之組合將不致於造成相互不一致的情況下，任何於此敘述的任何特徵或特徵之組合皆屬於在本發明的範圍。另外，任一特徵或特徵組合得以特別地從本發明的任一實施例中排除在外。為了概括說明本發明，描述了本發明中一些方面、優點和新穎特徵。當然，吾人當可明瞭不必將所有這些方面的觀點、優點或特徵包含於本發明任一特定的實施方式之中。鑑於下述詳細說明和其後的專利範圍，吾人當可提出本發明的其他優點及其他的方面。
以下將詳細提出本發明之較佳實施例，並伴隨圖式說明其範例。於圖式及說明中盡可能利用相同或類似的標號來提及相同或類似的部件。吾人應注意的是，圖式係以簡化形式出現，並非自動假設為作為所有實施例中的精確比例。這表示他們為本發明中不同方面的實現方式的範例，且根據一些但不是全部的實施例，預設為按比例。根據一些實現方式，當依比例解釋描述這些圖式中的架構，而在其它實現方式中則不用依比例解釋這些相同的架構。於本發明中一些方面，於圖式中及以下的說明中使用相同標號是為了提及相似或類比(但不必相同)之成分及元件。根據其它方面，於圖式中及以下的說明中使用相同標號是為了提及相同或實質上相同(或功能上相同)之成分及元件。針對伴隨的圖式，揭露的內容中採用了指向性詞語，例如是頂、底、左、右、上、下、在上面、在上方、下、在下面、後面、以及前面，採用這些詞語的目的只為了方便和清楚說明而已。這些指向性詞語不應以任何方式用來作為限制本發明之範圍。
雖然於此揭露的內容提及一些實施例，吾人該明瞭的是：這些實施例是以範例方式而存在，而不是以限制方式而存在。此揭露的內容伴隨的含義是指要藉由以下的詳細說明來討論示範實施例，詳細說明得以解釋為涵蓋所有這些實施例的所有改變、置換例子及等效者，皆可視為落入申請專利範圍所定義的發明的精神和範圍內。吾人該明瞭與體會的是：於此描述的操作步驟和架構不包含此揭露的架構之一完整操作流程。可結合此領域之習知的各種積體電路技術來實作本發明，而且於此只包括了一些為了理解本明所需而實作上常用的步驟。一般來說，本發明能應用於半導體裝置和方法之領域。然而為了說明目的，以下的說明係針對一記憶體裝置和其相關方法。
電荷捕捉記憶體(charge-trapping memory)的編程動作係可藉由提供編程電壓(programming voltage)給一記憶格以達成，其中會產生擁有足夠動能的電子以到達並被捕捉在電晶體之閘極的一部份，藉由這些電子可影響記憶格的臨界電壓。單階電荷捕捉記憶格(charge-trapping memory cell CTMC)可被編程至二編程位階其一。第1圖為表達單階CTMC的臨界電壓Vt 之分佈圖。其中，分佈80與85有小於編程確認位階PV(Program Verify)90的Vt 數值，可將分佈80與85稱為位階0；分佈95有大於編程確認位階PV90的Vt 數值，可將分佈95稱為位階1。分佈80通常對應到尚未編程的CTMC。實務上，PV90的位階可選為分佈80和85中之一的高邊界加上一固定補償數值。根據一實施例，PV90位階超過分佈80的高邊界約1.6V。
具有位階0分佈的單階CTMC可被描述作「未編程」或「已抹除」，反之具有位階1分佈的單階CTMC可被描述為「已編程」。換句話說，單階CTMC可處於兩狀態之一：已編程狀態和未編程狀態。因此，編程已抹除的單階CTMC為位階0很明顯地是不需要作任何編程動作的。
一般實作係將位階0的臨界電壓分佈關聯為「1」的資料值，而將位階1的臨界電壓分佈關聯為「0」的資料值。實務上，編程單階CTMC至位階1的步驟可包括：提供一組編程電壓的至少一脈衝至此記憶格的步驟，與執行一感測步驟以測定此電晶體臨界電壓是否已經達到PV的位階。可重覆此流程直到達到PV編程位階。驅動電路可用於提供編程電壓，而感測放大器(sense amplifier SA)可用以執行上述的感測步驟。根據一實施例，每一SA有一對應的驅動器與其關聯。因此，每一SA和其對應的驅動器可用於編程陣列中給定的記憶格。
驅動器與SA於一單階CTMC架構中同一時間被啟用的數量會受限於實作上的限制條件，如編程電流(program current)和雜訊抗擾性(noise immunity)。例如，編程通道熱電子(channel hot electron)時，每編程一位元需要約0.5mA的電流。根據一實施例，包括256個SA的晶片中可提供約30mA電流。這個例子可實際上同時地操作不超過約64個SA和對應的驅動器。在另一實施例中，可同時地使用約128個SA和對應的驅動器。
第2圖係對應至於電荷捕捉記憶體裝置中編程單階記憶格(single-level cell SLC)的先前技術方法之流程圖，於這個例子中，電荷捕捉記憶體有256個SA，其中最多有64個SA可於同一時間被啟用。於步驟150中，一組待編程的256個二進制資料值藉由此記憶體裝置被接收。因為可同時操作SA的數量受到限制，這些二進制資料值以64個為一組來被編程進SLC。於步驟155中，第一組64個二進位資料值被選擇，而在步驟160中，第一組64個SLC被編程。於步驟165中，選擇一第二組64個二進制資料值，並且於步驟170中，編程第二組64個SLC。此方法以相似的方式續繼進行：於步驟175中，選擇一第三組64個二進制資料值，而在步驟180中，編程第三組64個SLC。最後，於步驟185中，選擇一第四組二進位資料值並且於步驟190中編程第四組64個SLC。
編程多階CTMC時亦需作與上述相似的考量。例如，多階CTMC可被編程為如第3圖所示的4個位階中之一。如前所述，一位階0的臨界電壓分佈100或105可對應到一未編程的多階CTMC並可關聯到一對二進制資料值「11」。在第3圖說明的4位階範例，一位階1的臨界電壓分佈115，係對應到一對二進制資料值”01”，並具有大於一第一編程確認位階PV1 110但小於一第二編程確認位階PV2 120的臨界電壓值Vt 。同樣的，一位階2的臨界電壓分佈125，係可對應到，例如是一對二進制資料值”00”，並可被分佈於大於一第二編程確認位階PV2 120但小於一第三編程確認位階PV3 130的範圍。位階3的臨界電壓分佈135可被分佈於大於PV3 130的範圍且可對應到一對二進位資料值”10”。
第4圖係說明編程多階CTMC的先前技術方法之流程圖。參考先前描述第2圖的相似方法，例如是於步驟200中一組256個四進制資料值被接收。如已經建議過的，此資料值可關聯到四個編程位階之一，如位階0、位階1、位階2和位階3，其中位階0對應到未編程(或已抹除)的多階CTMC的臨界電壓分佈。因此，編程對應到位階0的資料值就不需任何動作。如前所述，此範例假設有256個SA且任一時間最多有64個SA可同時使用。如第4圖之先前技術方法，於步驟205中，選擇一第一組64個資料值。於此被選組中，此資料的一部份可能具有不需要編程的”11”的數值。此資料的另一部份可能具有”10”的數值，可於步驟210編程此部份對應的多階CTMC至位階3。該資料的另一部份可具有”00”的數值，於步驟215中，需要編程對應的多階CTMCs至位階2。此第一組64個資料值的剩餘部份有”01”的數值，於步驟220中，這些資料值被編程至對應的多階CTMCs為位階1。此先前技術方法可藉由選擇第二、第三、和第四組資料值於各自的步驟225、245和265中經由第4圖所示的剩餘步驟來繼續。對每一組而言，此資料10、00、和01可編程到對應的多階CTMC中，使其分別具有位階3、位階2和位階1的狀態。
請注意的是，無論待編程資料值為何，如第2圖所述的習知方法需要四個編程步驟以完成單階CTMC的編程。如一極端的例子，在每一組中，即使當於每一組64個資料值中只有一個有數值”0”，此方法仍需完成所有四個編程步驟。根據第4圖總結的編程4位階之多階CTMC的先前技術方法，可做類似的觀察。即若每一組64個資料值恰好地包括待編程的一位階3數值、一位階2數值、和一位階1數值，則需要總共12個步驟以編程四個64元件組為三個編程位階之一。
第5圖係根據本發明編程單階CTMC方法的實現方式之流程圖。以下為了便於說明而非為造成限制起見，在以下所舉的多個例子中，假設可啟用256個SA，而其中可同時操作的不超過64個。於第5圖中，步驟300接收256個二進制資料值。於步驟305中，選擇對應到位階1(如0位元)的數值。於步驟310中，對應到此選定數值的單階CTMC係以64個為一組被編程到位階1。於同一時間盡可能地多編程單階CTMC到位階1，最多選擇64個SAs。因為於每次編程循環中盡可能地啟用單階CTMCs，所以沒有因為沒有使用的SA被分配到不需要被編程的單階CTMC而浪費編程時間。
於第6圖中更詳細的描述第5圖實現例的步驟310。隨著位階1資料值於步驟305(第5圖)被選取，步驟315計算位階1資料值的數量(在圖中記作N1)。於步驟320中，若N1係不小於64，則64個位階1資料值可於步驟325中被編程，如此，可有效地使用SA。於步驟330中，N1的數值減少了64，且測試位階1資料值的剩餘數量於步驟320中被重覆。最後，剩餘的位階1資料值的數量變成小於64，此時步驟320的測試結果令此實現例繼而執行步驟335以將N1的數值與0作比較。若N1為0，則該實施例中止，即沒有剩餘待編程的位階1資料值。否則，即N1不等於0，則最後剩餘的N1個位階1資料值於步驟340中被編程，這N1的最後數值根據本實施例一定小於64。在步驟340之後，本實施可得以中止。因為本實施於每次編程步驟中盡可能地使用SA和對應的驅動器，所以相對於第2圖的習知方法，上述實施例完成編程所需的時間得以減少。更精確的說，若一組256個資料值中的位階1資料值數量係介於193和256(包含)之間，則沒有節省時間。若此數量係介於129和192(包含)，則只要三次編程就能完成這組資料值的編程，而不是四次。若此數量係介於65到128(包含)，則只需要兩次編程，而若該數量係64或更少，則只需要一次編程。例如，若256個資料值中有150個為”0”，則64個單階CTMC於第一次編程中被編程，而留下86個待編程單階CTMC。一額外的64個單階CTMCs 於第二次編程中被編程而留下22個待編程的單階CTMC。這些剩餘22個單階CTMC於第三次被編程，而最後全部編程完畢。
總結於第5圖方法的實施例可被延伸到操作多階CTMC。如第7圖所示的流程圖，步驟350接收256個資料值，其中假設資料值對應到如前述的四個編程位階之一。於步驟355中，以64個為一組來確認與編程位階3資料值。於步驟360中，同樣地以64個為一組來確認與編程位階2資料值，而位階1資料值則於步驟365中被確認與被編程。如單階CTMC的範例，沒有因為分配SA到要被編程為位階0的多階CTMC而浪費時間(即這些多階CTMC維持在未編程的狀態)。
第8圖之流程圖更詳細地描述步驟355(第7圖)中位階3資料值的編程。於步驟380中，計算位階3資料值的數量(圖中以N3表之)。於步驟385中，比較N3與64，而若N3係至少為64，則64個位階3資料值於步驟390被編程。如步驟395所示，N3減少64，且步驟385測試N3的新數值。最後，N3變成小於或等於64，且該實現方式於步驟400藉由測試是否有任何額外位階3資料值留存(其N3>0)。若有，則於步驟405編程剩餘N3個待編程至位階3的多階CTMC，且該實現方式中止，此剩餘N3即至少為1且不超過指定數值64。若於步驟400中N3的數值為0，則該實施例中止於步驟405而不用執行任何額外的編程步驟。
對於此領域中具有通常知識者而言，相似於第8圖所 述流程的方法，顯然的能再用於位階2和位階1的資料值的編程。與上述單階CTMC的情形相似，根據於步驟350(第7圖)中被接收的資料所具有的位階0資料值的數量，使用剛才描述的實施例來編程多階CTMC的所需時間亦可望得以減少。例如，假設60個位階0資料值，60個位階1資料值，60個位階2資料值以及76個位階3資料值於步驟350中被接收。則完成每一個位階1和位階2編程步驟至少各需要一編程動作(因為60<64)。因為有76個位階3資料值待編程，第一次動作可編程64個多階CTMC，而最後一次動作則可編程剩餘的12個多階CTMC到位階3。上述動作的共計4次而不是第4圖的習知方法所預期的12次。
第9圖係依據一實施例的裝置方塊圖，此裝置可用以執行與第5至8圖所述有闗之實現方式。此實施例包括：一記憶體記憶格陣列500，如單階或多階CTMC，以及一位址解碼器515所控制之列控制電路505。當記憶體記憶格陣列500包括單階CTMC時，每一CTMC可被編程至對應到已描述之”未編程”和”已編程”的狀態的兩位階之一。而多階CTMC可包括，例如是4、8、16或更多位階，其一位階可對應到CTMC中之未編程狀態。剩餘的位階可對應到前述有關第3圖(其描述一四位階範例)的編程確認位階。此實施例可更包括行控制電路520，一資料輸入/輸出(I/O)緩衝區525以及一組SA和對應的驅動器535。行控制電路520可從資料(I/O)緩衝區525接收資料，也可從SA/驅動器535選擇SA和對應的驅動器以編程記憶格陣列500。操作上，控制器540可從外部來源(未繪示)接 收資料。此控制器540可藉由一資料連接545傳送資料到資料I/O緩衝區525。一般而言，控制器540也接收資料被寫入的寫入位址，且控制器540可藉由位址連接550傳送寫入位址到位址解碼器515。此位址解碼器515可解碼寫入位址為記憶格陣列500中一列之多行。位址解碼器515更可藉由一列選擇連接510傳送一列訊號到列控制電路505，且可藉由一行選擇連接516傳送一行訊號到行控制電路520。列控制和行控制電路505與520可藉由連接器555和556傳送各自相對寫入閃控訊號(strobe signal)到記憶格陣列500去致能被定址作寫入動作的此列記憶格(單階或多階CTMC)之多行。也就是說，位址解碼器515可開啟一被選列中的一些行來進行編程。
資料I/O緩衝區525於資料連接545接收來自控制器540的二進制數值寫入資料。以下首先考慮單階CTMC陣列(例如是記憶格陣列500係為單階CTMC的陣列)來舉例說明，其中，將加註第5圖和第6圖的步驟於括弧中作說明，並且假設已選取了記憶格陣列500的一列。行控制電路520可從資料I/O緩衝區525藉由一連接560接收寫入資料(步驟300)。行控制電路520可選擇(步驟305)和計數此寫入資料(其可包括，例如是256位元)中0位元的數量(如位階1位元)。行控制電路520則可啟動與寫入位址相對應的記憶格陣列500的此列中的單階CTMC的編程動作。根據選定的位階”1”的位元，此編程得以64個為一組的方式執行(步驟310)。特別是，行控制電路520可於計數完位階1位元組的數量N1(步驟315)後，計算N1是否至少為64。假若N1至少為64，則行控制電路520可藉由連接565傳送一SA/驅動器選擇訊號到SA/驅動器組535，以啟動64 SAs和對應的驅動器去編程一組64個單階CTMCs(步驟325)。特別是，這些選定SA和驅動器可藉由與資料I/O緩衝區連接之一連接570接收寫入資料以執行需要的編程動作。行控制電路520則可將N1數值減去64(步驟330)，且重覆此方法直到位階1的位元的剩餘數量小於64。接著，行控制電路520可(步驟335)中止編程或選擇一組最後的SA和對應的驅動器以編程剩餘的與位階1的位元相對應的單階CTMC(步驟340)。
第9圖的實施例當記憶格陣列500包括多階(如4位階)CTMC時，也可經調改以用作執行第7和8圖的實施例的步驟以編程記憶格陣列500。在這個例子中，控制器540可從一主機(未繪示)接收寫入資料(步驟350)，其包括，例如是對應到前述的編程位階如位階0、位階1、位階2以及位階3的256個四進制資料值(即256對二進制資料值)。前述的運作可根據一寫入位址來決定記憶格陣列500的一列裡的選定行，其中，此寫入位址藉由位址連接550傳送至位址解碼器515。此寫入資料可藉由資料連接545以傳送到資料I/O緩衝區525，而寫入資料可儲存在資料I/O緩衝區525，並傳送到行控制電路520。寫入資料也可藉由連接570得以提供給SA/驅動器組535。
行控制電路520可以64個為一組啟動位階3資料值的編程動作(步驟355)。那就是行控制電路520可於寫入資料中選擇和計算位階3資料值的數量，設定位階3資料值的數量為，例如是N3(步驟380)。若根據步驟385，位階3資料值的數量(N3)至少為64，則可根據儲存在資料I/O緩衝區525的寫入資料中位階3資料值的位置來選擇下一組64個SA和對應的驅動器。選定的SA和驅動器得以藉由連接570存取位階3資料值並可繼而編程記憶格陣列500中被選列的行所對應的多階CTMC。行控制電路520則可將N3的數值減去64且重覆此程序直到N3變成小於64，之後可根據步驟400和405中已描述的類似方法來編程剩餘的位階3資料值。
行控制電路520可重覆上述關於位階2和位階1資料值的程序以完成記憶體記憶格陣列500中被選列的編程。
鑑於上述說明，本發明所屬技術領域中具有通常知識者明瞭本發明的方法可促進電荷捕捉記憶體裝置的操作，且特別是於積體電路中支援單階或多階操作的電荷捕捉記憶體裝置。上述實施例採範例的方式來作說明，並非用以限定本發明。本發明所屬領域中具有通常知識者考慮上述說明後，當可在不造成互相排斥的情況下對已揭露的實施例作多個變更及調整。此外，對於所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種組合、省略、取代和修改。因此，上述揭露的實施例並非限制本發明，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
80、85、100、105．．．位階0臨界電壓分佈
90．．．編程確認位階PV
95、115．．．位階1臨界電壓分佈
110．．．第一編程確認位階PV1
120．．．第二編程確認位階PV2
125．．．位階2臨界電壓分佈
130．．．第三編程確認位階PV3
135．．．位階3臨界電壓分佈
500．．．記憶體記憶格陣列
505．．．列控制電路
510．．．列選擇連接
516．．．行選擇連接
515．．．位址解碼器
520．．．行控制電路
525．．．資料輸入/輸出(I/O)緩衝區
535．．．SA/驅動組
540．．．控制器
545．．．資料連接
550．．．位址連接
555：556、560、565、570、575．．．連接器
第1圖係為說明一單階電荷捕捉記憶格(single-level charge-trapping memory cell CTMC)的臨界電壓分佈圖。
第2圖係為描述編程一單階CTMC的一種習知方法的流程圖。
第3圖係為描述於一多階CTMC的臨界電壓分佈的一圖示化的圖。
第4圖係為說明編程一多階CTMC的一種習知方法的流程圖。
第5圖係為根據本發明一實施例之編程一單階CTMC的方法的流程圖。
第6圖係為詳細說明第5圖實現方式中一步驟的流程圖。
第7圖係為根據本發明一實施例之編程一多階CTMC的方法的流程圖。
第8圖係為一詳細描述第7圖實現方式中一步驟的一流程圖。
第9圖係為根據本發明之一實施例之一用以編程的裝置的方塊圖，此裝置能配置以編程一單階CTMC或一多階CTMC陣列。
500．．．記憶體記憶格陣列
505．．．列控制電路
510．．．列選擇連接
515．．．位址解碼器
516．．．行選擇連接
520．．．行控制電路
525．．．資料輸入/輸出(I/O)緩衝區
535．．．SA/驅動組
540．．．控制器
545．．．資料連接
550．．．位址連接
555、556、560、565、570、575．．．連接

Claims (13)

  1. 一種編程一記憶體裝置的方法，包括：接收複數個資料值，該複數個資料值對應到一第一編程位階和一第二編程位階；以及當該複數個資料值中至少有一個對應到該第一編程位階，自該記憶體裝置中選取小於或等於一指定數量的複數個記憶格並將其同時編程為該第一編程位階。
  2. 如申請專利範圍第1項所述之方法，其中該指定數量為64或128。
  3. 一種編程一記憶體裝置的方法，包括：接收複數個資料值，該些資料值對應到複數個編程位階；以及當該複數個資料值中至少有一個對應到該複數個編程位階中之一第一編程位階，自該記憶體裝置之複數個記憶格中選取小於或等於一指定數量的記憶格並將其同時編程為該第一編程位階。
  4. 如申請專利範圍第3項所述之方法，更包括當該資料值中至少有一對應到該複數個編程位階中之一其他編程位階時，則同時編程該記憶體裝置之該複數個記憶格中小於或等於該指定數量的該些記憶格為該其他位階。
  5. 如申請專利範圍第3項所述之方法，其中該指定數量為64或128。
  6. 如申請專利範圍第3項所述之方法，其中該些編程位階為4、8或16編程位階。
  7. 一記憶體裝置，包括： 一記憶體陣列，具有複數列與複數行記憶格；一資料緩衝區，用以接收待編程至該陣列中一選擇列的記憶格的複數個資料值，其中該複數個資料值中每一個皆對應到複數個編程位階中之一編程位階；一位址解碼器，被連接以接收一位址，該位址解碼器對應到該選擇列和該列中之複數行，且用以致能該選擇列中該複數個行的複數個記憶格以用來編程；複數個第一感測放大器和對應的驅動器，用以從該資料緩衝區接收該複數個資料值，且根據該複數個資料值來編程該陣列中被選定的複數個記憶格；以及行控制電路，被連接且配置以從該資料緩衝區接收該複數個資料值，且根據對應到該複數個編程位階之一編程位階的複數個資料值從該複數個第一感測放大器和對應的驅動器中選擇複數個第二感測放大器和對應的驅動器，其中，該複數個第二感測放大器和對應的驅動器包括小於或等於一指定數量的感測放大器和對應的驅動器，該行控制電路根據該複數個編程位階之該編程位階更被配置成用以使用該第二複數個感測放大器和對應的驅動器來編程該選擇列和複數個行的記憶格。
  8. 如申請專利範圍第7項所述之記憶體裝置，其中該複數個感測放大器和對應驅動包括256個感測放大器和對應驅動器。
  9. 如申請專利範圍第7項所述之記憶體裝置，其中該複數個第二感測放大器和對應驅動為64或128個感測放大器和對應的驅動器。
  10. 如申請專利範圍第7項所述之記憶體裝置，其中該記憶體陣列包括複數個電荷捕捉記憶格。
  11. 如申請專利範圍第10項所述之記憶體裝置，其中該些電荷捕捉記憶格包括單階記憶格。
  12. 如申請專利範圍第10項所述之記憶體裝置，其中該些電荷捕捉記憶格包括多階記憶格。
  13. 如申請專利範圍第12項所述之記憶體裝置，其中該些多階記憶格為可編程至4，8，或16位階。
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