JP6574833B2 - マルチレベルパス信号でのメモリのプログラミング - Google Patents
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Description
要約すると、本開示の一つ以上の実施形態は、メモリのためのブーストチャネルプログラミングを示し、より低い対象データ状態にプログラムされるべきセルのチャネルが、マルチレベルパス信号を用いてブーストされ、同時に、其々の対象データ状態へ選択されたセルをプログラムするために、より高い対象データ状態へセルをプログラミングするために従来用いられていたプログラミングパルスが、選択されたセルの全てに印加される。
Claims (29)
- メモリをプログラムする方法であって、
前記メモリの複数の対象データ状態のうちの特定の対象データ状態にプログラムされるように選択された前記メモリのメモリセルをプログラムすることであって、前記特定の対象データ状態にプログラムされるように選択された前記メモリセルに接続された選択されたアクセス線に、マルチステップパス信号を印加する間、および、前記マルチステップパス信号の最後のステップの後で、前記選択されたアクセス線にプログラム電圧を印加する間、前記特定の対象データ状態にプログラムされるように選択された前記メモリセルに選択的に接続されたデータ線を、第一の電圧レベルに保持することを含む、ことと、
前記特定の対象データ状態にプログラムされるように選択された前記メモリのメモリセルをプログラムする間、前記特定の対象データ状態よりも低く且つ前記複数の対象データ状態のうちの最低の対象データ状態よりも高い前記複数の対象データ状態のうちの対象データ状態のサブセットにプログラムされるように選択された前記メモリのメモリセルをプログラムするためにプログラムディスターブを用いることであって、
前記マルチステップパス信号の第一ステップの後まで、前記サブセットにプログラムされるように選択された前記メモリセルに選択的に接続されたデータ線を、第一の電圧レベルに保持することと、
前記マルチステップパス信号の最後のステップの前に、前記サブセットにプログラムされるように選択された前記メモリセルに選択的に接続されたデータ線の電圧レベルを、抑制電圧まで増加させること、
を含む、ことと、
前記マルチステップパス信号を前記選択されたアクセス線に印加する間、および、前記選択されたアクセス線に前記プログラム電圧を印加する間、前記複数の対象データ状態の最低の対象データ状態にプログラムされるように選択されたメモリセルに選択的に接続されたデータ線を、前記抑制電圧に保つこと
を含む、
方法。 - 前記特定の対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルをプログラムすることは、前記複数の対象データ状態のうちの最高の対象データ状態にプログラムされるべき前記メモリのチャネルが基準電圧にある間に、それらのメモリセルをプログラムすることを含む、
請求項1に記載の方法。 - 前記サブセットにプログラムされるように選択された前記メモリの前記メモリセルのチャネルは、前記メモリセルをプログラムする前にブーストされる、
請求項1に記載の方法。 - 前記サブセットは、第一および第二の中間対象データ状態を含み、さらに、前記第一の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルのチャネルは、前記第二の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルの前記チャネルがブーストされる電圧レベルとは異なる電圧レベルにブーストされる、
請求項3に記載の方法。 - 前記特定の対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルをプログラムする前に、前記メモリのメモリセルのブロックの複数のアクセス線に前記マルチステップパス信号を印加することをさらに含み、メモリセルの前記ブロックは、前記特定のデータ状態にプログラムされるように選択された前記メモリセルを含み、
前記複数のアクセス線は前記選択されたアクセス線を含む
請求項1に記載の方法。 - 前記サブセットにプログラムされるように選択された前記メモリの前記メモリセルのチャネル電圧レベルをブーストすることをさらに含み、
前記チャネル電圧レベルをブーストすることは、前記特定の対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルをプログラムする前に、前記メモリの複数のアクセス線に前記マルチステップパス信号を印加することを含む、
請求項1に記載の方法。 - 前記チャネル電圧レベルをブーストすることは、
前記サブセットのうちの第一の中間対象データ状態にプログラムされるように選択された前記メモリのメモリセルに対するチャネル電圧レベルを、第一のブースト電圧レベルにブーストすることと、
前記サブセットのうちの第二の中間対象データ状態にプログラムされるように選択された前記メモリのメモリセルに対するチャネル電圧レベルを、前記第一のブースト電圧レベルとは異なる第二のブースト電圧レベルにブーストすることと、
を含む、
請求項6に記載の方法。 - 前記第二のブースト電圧レベルは、前記第一のブースト電圧レベルより低い、
請求項7に記載の方法。 - 前記マルチステップパス信号の第二ステップの前に、前記第一の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルに選択的に接続されたデータ線に、前記抑制電圧を印加することと、
前記マルチステップパス信号の第三ステップの前に、前記第二の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルに選択的に接続されたデータ線に、前記抑制電圧を印加することと、
をさらに含む、
請求項7に記載の方法。 - 前記第三ステップは前記マルチステップパス信号の前記最後のステップである、
請求項9に記載の方法。 - 前記第一および第二の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルに選択的に接続された前記データ線に前記抑制電圧を印加することは、前記第一の中間対象データ状態および前記第二の中間対象データ状態に対する前記マルチステップパス信号の其々のステップの前に、前記第一および第二の中間対象データ状態にプログラムされるように選択された前記メモリの前記メモリセルに選択的に接続された其々のデータ線に、複数の選択的低速プログラミング収束(SSPC)電圧のうちの少なくとも一つを印加することを含む、
請求項9に記載の方法。 - 前記マルチステップパス信号の中間ステップが、前記マルチステップパス信号の前記第二ステップと、前記マルチステップパス信号の前記第三ステップの間に存在する、
請求項11に記載の方法。 - 前記マルチステップパス信号を印加することは、
前記最低の対象データ状態にプログラムされるように選択された前記メモリセルに対するチャネル電圧をブーストするために、前記第一ステップによって前記マルチステップパス信号の電圧レベルを上昇させることと、
第一の暫定対象データ状態に既に到達した、前記第一の中間対象データ状態にプログラムされるように選択された前記メモリセルに対する前記チャネル電圧レベルをブーストするために、前記第二ステップによって、前記マルチステップパス信号の前記電圧レベルを上昇させることと、
前記第一の暫定対象データ状態にまだ到達していない前記第一の中間対象データ状態にプログラムされるように選択された前記メモリセルに対する前記チャネル電圧レベルをブーストするために、前記中間ステップによって、前記マルチステップパス信号の前記電圧レベルを上昇させることと、
を含む、
請求項12に記載の方法。 - 前記マルチステップパス信号を印加することは、
第二の暫定対象データ状態に既に到達した、前記第二の中間対象データ状態にプログラムされるように選択された前記メモリセルに対する前記チャネル電圧レベルをブーストするために、前記第三ステップによって前記マルチステップパス信号の前記電圧レベルを上昇させることと、
前記第二の暫定対象データ状態にまだ到達していない、前記第二の中間対象データ状態にプログラムされるように選択された前記メモリセルに対する前記チャネル電圧レベルをブーストするために、前記マルチステップパス信号の第四ステップによって前記マルチステップパス信号の前記電圧レベルを上昇させることと、
をさらに含む、
請求項13に記載の方法。 - メモリセルのアレイと、
選択されたアクセス線に結合された前記メモリセルのアレイの特定のメモリセルを、プログラミング操作の間、複数の対象データ状態のうちの特定の対象データ状態へプログラムさせ、ならびに、前記メモリセルのアレイの前記特定のメモリセルをプログラムする間に、プログラムディスターブを用いて、前記選択されたアクセス線に結合された前記メモリセルのアレイの他のメモリセルを、前記特定の対象データ状態よりも低く且つ前記複数の対象データ状態のうちの最低の対象データ状態よりも高い前記複数の対象データ状態のうちの対象データ状態のサブセットへプログラムさせるように構成されたコントローラと、
を含み、
前記コントローラは、前記プログラミング操作の間、さらに、
前記特定のメモリセルに接続された選択されたアクセス線に、マルチステップパス信号を印加する間、および、前記マルチステップパス信号の最後のステップの後で、前記選択されたアクセス線にプログラム電圧を印加する間、前記特定のメモリセルに選択的に接続されたデータ線を、第一の電圧レベルに保持し、
前記マルチステップパス信号の第一ステップの後まで、前記他のメモリセルに選択的に接続されたデータ線を、前記第一の電圧レベルに保持し、前記マルチステップパス信号の前記最後のステップの前に、前記他のメモリセルに選択的に接続されたデータ線の電圧レベルを、抑制電圧まで増加させ、
前記マルチステップパス信号を前記選択されたアクセス線に印加する間、および、前記選択されたアクセス線に前記プログラム電圧を印加する間、前記複数の対象データ状態のうちの最低の対象データ状態にプログラムされるように選択されたメモリセルに選択的に接続されたデータ線を、前記抑制電圧に保つ
ように構成される、メモリデバイス。 - 前記コントローラは、さらに、
前記マルチステップパス信号の第二ステップの前に、前記他のメモリセルに選択的に接続された前記データ線の第一のサブセットの電圧レベルを、前記抑制電圧まで増加させ、
前記マルチステップパス信号の前記第二ステップの後で、かつ、前記マルチステップパス信号の後続のステップの前に、前記他のメモリセルに選択的に接続された前記データ線の第二のサブセットの電圧レベルを、前記抑制電圧まで増加させる
ように構成される、請求項15に記載のメモリデバイス。 - メモリをプログラムする方法であって、
前記メモリのメモリセルの複数のグループにマルチレベルパス信号を印加することであって、前記複数のメモリセルのグループのうちの選択されたメモリセルのグループのメモリセルは、複数の対象データ状態のうちのそれぞれ対応する対象データ状態にプログラムされるように選択されることと、
前記選択されたメモリセルのグループのうちの特定のメモリセルのサブセットに対する、前記特定のメモリセルのサブセットのメモリセルに選択的に接続するデータ線の電圧レベルを、第一の電圧レベルに保持することと、
前記選択されたメモリセルのグループのうちの残りのメモリセルの各々について、前記マルチレベルパス信号の電圧が当該メモリセルに対応する対象データ状態に応じた電圧に上昇した後で且つ当該対応する対象データ状態より高い対象データ状態に対応する電圧に上昇する前に、前記選択されたメモリセルのグループのうちの残りのメモリセルの各々に選択的に接続するデータ線の電圧レベルを、前記第一の電圧レベルから抑制電圧に増加することと、
前記選択されたメモリセルのグループにプログラムパルスをその後印加することであって、前記マルチレベルパス信号を印加することは、前記プログラムパルスの前記その後の印加が、前記選択されたメモリセルのグループのうちの第二のメモリセルのサブセットがプログラムされている前記複数の対象データ状態のうちの特定の対象データ状態以外の、前記複数の対象データ状態のうちの一つの対象データ状態へ、前記選択されたメモリセルのグループのうちの第一のメモリセルのサブセットをプログラムさせるように、前記第一のメモリセルのサブセットに対するチャネル電圧レベルをブーストする、ことと、
を含む、
方法。 - 前記特定のメモリセルのサブセットは第二のメモリセルのサブセットであり、
前記マルチレベルパス信号を印加することは、前記第二のメモリセルのサブセットに対するチャネル電圧レベルをブーストしない、
請求項17に記載の方法。 - 前記複数のメモリセルのグループは、メモリセルのブロックを含み、前記選択されたメモリセルのグループは、メモリセルの前記ブロックのページを含む、
請求項17に記載の方法。 - 前記マルチレベルパス信号を印加する前に、前記ブロックのドレイン選択ゲートにシードパルスを印加することをさらに含む、
請求項19に記載の方法。 - マルチレベルパス信号を印加することは、階段状パス信号を印加することを含む、
請求項17に記載の方法。 - マルチレベルパス信号を印加することは、段階的パス信号を印加することを含む、
請求項17に記載の方法。 - マルチレベルパス信号を印加することは、ランプパス信号を印加することを含む、
請求項17に記載の方法。 - マルチレベルパス信号を印加することは、マルチレベル電圧信号を印加することを含む、
請求項17に記載の方法。 - メモリセルのアレイと、
プログラミング操作の間、前記メモリセルのアレイの複数のメモリセルのグループに、マルチレベルパス信号を印加させ、ならびに、前記複数のメモリセルのグループのうちの選択されたメモリセルのグループにプログラムパルスをその後印加させるように構成されたコントローラであって、前記選択されたメモリセルのグループは複数の対象データ状態のうちのそれぞれ対応する対象データ状態にプログラムされるように選択されたメモリセルを含む、コントローラと、
を含み、
前記コントローラは、プログラミング操作の間、さらに、
前記選択されたメモリセルのグループのうちの特定のメモリセルのサブセットについて、前記特定のメモリセルのサブセットのメモリセルに選択的に接続するデータ線の電圧レベルを、第一の電圧レベルに保持し、
前記選択されたメモリセルのグループのうちの残りのメモリセルの各々について、前記マルチレベルパス信号の電圧が当該メモリセルに対応する対象データ状態に応じた電圧に上昇した後で且つ当該対応する対象データ状態より高い対象データ状態に対応する電圧に上昇する前に、前記選択されたメモリセルのグループのうちの残りのメモリセルの各々に選択的に接続するデータ線の電圧レベルを、前記第一の電圧レベルから抑制電圧に増加し、
前記マルチレベルパス信号を印加することは、前記選択されたメモリセルのグループのうちの第一のメモリセルのサブセットに対するチャネル電圧レベルをブーストし、前記プログラムパルスの前記その後の印加は、前記選択されたメモリセルのグループのうちの第二のメモリセルのサブセットがプログラムされている前記複数の対象データ状態のうちの特定の対象データ状態以外の、前記複数の対象データ状態のうちの一つの対象データ状態へ、前記第一のメモリセルのサブセットをプログラムさせるようにする、
装置。 - 前記装置は、前記メモリセルのアレイと前記コントローラとを含むメモリデバイスを含む、
請求項25に記載の装置。 - 前記メモリセルのアレイおよび前記コントローラは、単一パッケージ内に含まれる、
請求項26に記載の装置。 - 前記コントローラは、前記メモリセルのアレイと同一の半導体ダイ上に含まれる、
請求項26に記載の装置。 - 前記コントローラは、前記メモリセルのアレイとは異なる半導体ダイ上に含まれる、
請求項26に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/334,946 US9396791B2 (en) | 2014-07-18 | 2014-07-18 | Programming memories with multi-level pass signal |
US14/334,946 | 2014-07-18 | ||
PCT/US2015/040327 WO2016010993A1 (en) | 2014-07-18 | 2015-07-14 | Programming memories with multi-level pass signal |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017525080A JP2017525080A (ja) | 2017-08-31 |
JP6574833B2 true JP6574833B2 (ja) | 2019-09-11 |
Family
ID=55075104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017502102A Active JP6574833B2 (ja) | 2014-07-18 | 2015-07-14 | マルチレベルパス信号でのメモリのプログラミング |
Country Status (7)
Country | Link |
---|---|
US (3) | US9396791B2 (ja) |
EP (1) | EP3170180B1 (ja) |
JP (1) | JP6574833B2 (ja) |
KR (2) | KR102240082B1 (ja) |
CN (1) | CN106575526B (ja) |
TW (1) | TWI570721B (ja) |
WO (1) | WO2016010993A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US9245645B2 (en) | 2013-08-09 | 2016-01-26 | Intel Corporation | Multi-pulse programming for memory |
US9767894B2 (en) * | 2014-06-09 | 2017-09-19 | Micron Technology, Inc. | Programming memories with stepped programming pulses |
US9396791B2 (en) * | 2014-07-18 | 2016-07-19 | Micron Technology, Inc. | Programming memories with multi-level pass signal |
-
2014
- 2014-07-18 US US14/334,946 patent/US9396791B2/en active Active
-
2015
- 2015-07-14 CN CN201580044181.0A patent/CN106575526B/zh active Active
- 2015-07-14 EP EP15821887.5A patent/EP3170180B1/en active Active
- 2015-07-14 JP JP2017502102A patent/JP6574833B2/ja active Active
- 2015-07-14 WO PCT/US2015/040327 patent/WO2016010993A1/en active Application Filing
- 2015-07-14 KR KR1020197027644A patent/KR102240082B1/ko active IP Right Grant
- 2015-07-14 KR KR1020177003814A patent/KR102025810B1/ko active IP Right Grant
- 2015-07-17 TW TW104123284A patent/TWI570721B/zh active
-
2016
- 2016-06-22 US US15/189,178 patent/US9922704B2/en active Active
-
2018
- 2018-02-28 US US15/907,826 patent/US10043574B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20180190347A1 (en) | 2018-07-05 |
KR20170032369A (ko) | 2017-03-22 |
EP3170180A4 (en) | 2018-02-28 |
KR20190110642A (ko) | 2019-09-30 |
US20160307622A1 (en) | 2016-10-20 |
US20160019949A1 (en) | 2016-01-21 |
US10043574B2 (en) | 2018-08-07 |
TWI570721B (zh) | 2017-02-11 |
TW201629965A (zh) | 2016-08-16 |
KR102240082B1 (ko) | 2021-04-16 |
JP2017525080A (ja) | 2017-08-31 |
US9396791B2 (en) | 2016-07-19 |
EP3170180B1 (en) | 2021-12-08 |
US9922704B2 (en) | 2018-03-20 |
CN106575526B (zh) | 2021-06-01 |
EP3170180A1 (en) | 2017-05-24 |
KR102025810B1 (ko) | 2019-09-26 |
WO2016010993A1 (en) | 2016-01-21 |
CN106575526A (zh) | 2017-04-19 |
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A977 | Report on retrieval |
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