JP4813175B2

JP4813175B2 - フラッシュメモリ装置におけるプログラム動作の制御方法

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Publication number: JP4813175B2
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Description

本発明は、フラッシュメモリ装置に係り、特に、マルチレベルセルを含むフラッシュメモリ装置におけるプログラム動作の制御方法に関する。

通常、フラッシュメモリ装置におけるメモリセルは、格納されるデータのビット数によって、シングルレベルセル（Single Level Cell：ＳＬＣ）とマルチレベルセル（Multi Level Cell：ＭＬＣ）とに大別できる。シングルレベルセルには、“１”または“０”のロジック値を有する１ビットのデータが格納可能であり、マルチレベルセルには、“１１”、“１０”、“０１”、“００”のうちいずれかのロジック値を有する２ビットのデータが格納可能である。このため、マルチレベルセルを含むフラッシュメモリ装置は、大容量のデータの格納空間を必要とする高集積の半導体装置において主として用いられている。マルチレベルセルを含むフラッシュメモリ装置におけるプログラム動作は、ページ単位で行われる。具体的に、選択されたページのマルチレベルセルが接続されているワード線にプログラムのためのワード線バイアス電圧が印加されるに伴い、前記マルチレベルセルがプログラムされる。通常、マルチレベルセルのしきい値電圧は、プログラム動作が進むに伴い変わる。より具体的に、“１１”のデータが格納されているマルチレベルセル（すなわち、消去されたセル）のしきい値電圧はＶｔ１となり、“１０”のデータが格納されているマルチレベルセルのしきい値電圧はＶｔ２となる。また、“００”及び“０１”のデータがそれぞれ格納されているマルチレベルセルのしきい値電圧は、それぞれＶｔ３、Ｖｔ４となる。前記電圧Ｖｔ１〜Ｖｔ４は、Ｖｔ４＞Ｖｔ３＞Ｖｔ２＞Ｖｔ１の関係を有する。このため、“０１”のデータが格納されているマルチレベルセルのしきい値電圧Ｖｔ４が最大となり、“１１”のデータが格納されているマルチレベルセルのしきい値電圧Ｖｔ１が最小となる。かようなマルチレベルセルを含むフラッシュメモリ装置におけるプログラム動作の過程を図１を参照して詳述する。図１に示すように、マルチレベルセルを含むフラッシュメモリ装置におけるプログラム過程は、３回に亘るプログラム過程と３回に亘る検証過程を含む。先ず、段階１１における第１のプログラム過程により、マルチレベルセルのしきい値電圧がＶｔ１からＶｔ２（データ“１０”に対応する電圧）に変わる。段階１２における第１の検証過程においては、プログラムされるマルチレベルセルのプログラムがいずれも完了したかどうかが検証される。このとき、動作速度が速いセル（すなわち、高速(fast)セル）の場合、プログラムが完了した状態であり、動作速度が遅いセル（すなわち、低速(slow)セル）の場合、プログラムが完了していない状態である。このため、前記低速セルの再プログラム動作のために、前記高速セルのプログラムが禁じられる。その結果、前記高速セルに対しては、前記低速セルのプログラムがいずれも完了するまでプログラム動作が行われない。段階１５、１９における第２及び第３のプログラム過程においても、上述の如き第１のプログラム過程でのように、前記高速セルは既にプログラムが完了しているにも拘わらず、前記低速セルが完全にプログラムされるまで次のプログラム段階に進まないようにプログラムが禁じられる。このため、フラッシュメモリ装置の全体としてのプログラム時間が延びるという問題点がある。具体的に、例えば、前記高速セルに“０１”のデータがプログラムされ、前記低速セルに“００”のデータがプログラムされる場合を想定する。この場合、前記第１及び第２のプログラム過程により、前記高速セルのしきい値電圧が“００”のデータに対応するしきい値電圧レベルになった場合であっても、前記低速セルのしきい値電圧が“００”のデータに対応するしきい値電圧レベルになるまで前記高速セルのプログラムが禁じられる。その後、前記低速セルのしきい値電圧が“００”のデータに対応するしきい値電圧になると、前記高速セルのプログラムがさらに行われ、前記高速セルのしきい値電圧は、“００”のデータに対応するしきい値電圧から“０１”のデータに対応するしきい値電圧に変わる。しかしながら、上述した如く、従来のフラッシュメモリ装置におけるプログラム動作の制御方法においては、低速セルにより高速セルのプログラム動作が遅くなるため、全体としてのプログラム時間が延びるという不都合があった。

そこで、本発明が解決しようとする技術的な課題は、‘０１’のデータがプログラムされるマルチレベルセルをプログラム動作が連続して行われるように制御することにより、全体としてのプログラム時間を短縮することのできる、フラッシュメモリ装置におけるプログラム動作の制御方法を提供することにある。

上記の技術的な課題を達成するために、本発明に係るフラッシュメモリ装置におけるプログラム動作の制御方法は、ワード線とビット線を共有する複数のマルチレベルセルを含むフラッシュメモリ装置におけるプログラム動作の制御方法において、前記複数のマルチレベルセルのうちから選択されたページのマルチレベルセルに下位ビットプログラムデータをそれぞれプログラムする第１のプログラム段階と、前記下位ビットプログラムデータのプログラムが完了した後、上位ビットレジスタと下位ビットレジスタを初期化し、前記上位ビットレジスタには上位ビットプログラムデータを入力し、前記下位ビットレジスタには前記選択されたページのマルチレベルセルにプログラムされた下位ビットプログラムデータに対応してセンシングされるデータを格納した後、前記上位ビットレジスタに格納された上位ビットプログラムデータにそれぞれ対応されるデータを用いて前記下位ビットレジスタに格納されたデータを変更させる段階と、前記選択されたページのマルチレベルセルに前記上位ビットレジスタに格納されたデータをそれぞれプログラムする第２のプログラム段階と、前記選択されたページのマルチレベルセルに第１の検証電圧を供給して、前記選択されたページのマルチレベルセルの全プログラムが完了したかどうかを検証する第１の検証段階と、前記第１検証段階を行った結果がプログラム完了を示していない場合、前記下位ビットレジスタにそれぞれ格納されているデータを、前記上位ビットレジスタにそれぞれ送る段階と、前記第１検証段階を行った結果がプログラム完了を示すまで、前記第２のプログラム段階、前記第１の検証段階、及び前記データ伝送段階を繰り返し行う段階と、前記第１検証段階を行った結果がプログラム完了を示す場合、前記選択されたページのマルチレベルセルに、前記下位ビットレジスタにそれぞれ格納されているデータをそれぞれプログラムする第３のプログラム段階と、前記選択されたページのマルチレベルセルに前記第１の検証電圧より大きい第２の検証電圧を供給して、前記選択されたページのマルチレベルセルのプログラムが完了したかどうかを検証する第２の検証段階と、前記第２検証段階を行った結果がプログラム完了を示すまで、前記第３のプログラム段階と前記第２の検証段階を繰り返し行う段階と、を含む。

本発明に係るフラッシュメモリ装置におけるプログラム動作の制御方法は、‘０１’のデータがプログラムされるマルチレベルセルをプログラム動作が連続して行われるように制御することにより、全体としてのプログラム時間を短縮することが可能になる。

以下、添付した図面に基づき、本発明の好適な実施例を説明する。但し、本発明は下記の実施例に何ら限定されるものではなく、各種の相異なる形態として具現可能である。下記の実施例は、本発明の開示を完全たるものにすると共に、通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。

図２は、本発明の一実施例に係るフラッシュメモリ装置におけるプログラム動作の制御方法を説明するためのメモリセルアレイとページバッファ回路を示す図である。図２を参照すれば、メモリセルアレイ１０１は、ビット線ＢＬｅ１〜ＢＬｏＫ、ＢＬｏ１〜ＢＬｏＫ（Ｋは整数）とワード線ＷＬ１〜ＷＬＪを共有するマルチレベルセルＭｅ１１〜ＭｅＪＫ、Ｍｏ１１〜ＭｏＪＫ（Ｊ、Ｋは整数）を含む。また、前記メモリセルアレイ１０１は、ドレイン選択線ＤＳＬに接続されるドレイン選択トランジスタＤＳＴと、ソース選択線ＳＳＬに接続されるソース選択トランジスタＳＳＴとをさらに含む。前記メモリセルアレイ１０１において、同じワード線（例えば、ＷＬ１）に接続されているマルチレベルセルＭｅ１１〜Ｍｅ１Ｋ、Ｍｏ１１〜Ｍｏ１Ｋは、単一のページＰＧ１を構成する。複数のページバッファＰＢ１〜ＰＢＫ（Ｋは整数）のそれぞれは、一対のビット線に接続される。例えば、前記ページバッファＰＢ１は、前記ビット線ＢＬｅ１、ＢＬｏ１に接続される。前記ページバッファＰＢ１〜ＰＢＫの構成及び動作の詳細は実質的に同様であるため、前記ページバッファＰＢ１を中心に説明する。前記ページバッファＰＢ１は、ビット線選択回路１１０、プレチャージ回路１２０、上位ビットレジスタ１３０、下位ビットレジスタ１４０、スイッチ１５１〜１５４、上位ビット検証回路１５５、及び下位ビット検証回路１５６を含む。

前記ビット線選択回路１１０は、ビット線選択信号ＳＢＬｅ、ＳＢＬｏとディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏに応答して、前記ビット線ＢＬｅ１、ＢＬｏ１のうちどちらか一方を選択し、その選択されたビット線ＢＬｅ１またはＢＬｏ１を感知ノードＳＯに接続する。前記ビット線選択回路１１０はＮＭＯＳトランジスタ１１１〜１１４を含み、その動作はこの技術分野における通常の知識を有する者にとって自明であるため、それについての詳細な説明を省く。前記プレチャージ回路１２０は、プレチャージ制御信号ＰＲＥＣＨｂに応答して、前記感知ノードＳＯを内部電圧ＶＣＣレベルにプレチャージする。

前記上位ビットレジスタ１３０は、感知回路１３１、データ入力回路１３２、ラッチ回路１３３、及びラッチリセット回路１３４を含む。前記感知回路１３１はＮＭＯＳトランジスタ１３５、１３６を含み、ラッチ信号ＭＬＣＨに応答して前記感知ノードＳＯの電圧を感知し、データ入出力ノードＹ１をグランド電圧ＶＳＳレベルにディスチャージする。前記データ入力回路１３２は、ＮＭＯＳトランジスタ１３７、１３８を含む。前記ＮＭＯＳトランジスタ１３７は、前記ノードＤ１と前記データ入出力ノードＹ１との間に接続され、データ入力信号ＤＩに応答してターンオンまたはターンオフされる。前記ＮＭＯＳトランジスタ１３８は、ノードＤ２と前記データ入出力ノードＹ１との間に接続され、データ入力信号ｎＤＩに応答してターンオンまたはターンオフされる。前記ラッチ回路１３３は、インバータＩＶ１、ＩＶ２を含む。前記ラッチ回路１３３は、前記ノードＤ１またはＤ２を介して受信される前記上位感知データＱ１ＢまたはＱ１をラッチする。また、前記ラッチ回路１３３は、前記ノードＤ１またはＤ２を介して受信される入力データＤＡＢまたはＤＡをラッチする。前記ラッチリセット回路１３４は前記ノードＤ２に接続され、リセット制御信号ＭＳＥＴに応答して前記ラッチ回路１３３を初期化させる。

前記下位ビットレジスタ１４０は、感知回路１４１、ラッチ回路１４２、及びラッチリセット回路１４３を含む。前記感知回路１４１はＮＭＯＳトランジスタ１４４、１４５を含み、ラッチ信号ＲＬＣＨに応答して前記感知ノードＳＯの電圧を感知し、ノードＤ３に下位感知データＱ２Ｂを生じさせる。前記ラッチ回路１４２は、インバータＩＶ３、ＩＶ４を含む。前記ラッチ回路１４２は、前記ノードＤ３を介して受信される前記下位感知データＱ２Ｂをラッチし、その反転された下位感知データＱ２をノードＤ４に出力する。前記ラッチリセット回路１４３は前記ノードＤ４に接続され、リセット制御信号ＬＳＥＴに応答して前記ラッチ回路１４２を初期化させる。

前記スイッチ１５１〜１５４のそれぞれはＮＭＯＳトランジスタにより実現可能である。以下、説明の便宜上、前記スイッチ１５１〜１５４のそれぞれはＮＭＯＳトランジスタとして参照される。前記ＮＭＯＳトランジスタ１５１は前記感知ノードＳＯと前記ノードＤ２との間に接続され、プログラム制御信号ＭＰＧＭに応答してターンオンまたはターンオフされる。前記ＮＭＯＳトランジスタ１５２は前記感知ノードＳＯと前記ノードＤ４との間に接続され、プログラム制御信号ＬＰＧＭに応答してターンオンまたはターンオフされる。前記ＮＭＯＳトランジスタ１５３は前記ノードＤ２と前記データ入出力ノードＹ１との間に接続され、データ出力信号ＰＢＤＯに応答してターンオンまたはターンオフされる。前記ＮＭＯＳトランジスタ１５４は前記ノードＤ３と前記感知ノードＳＯとの間に接続され、データ伝送信号ＴＲＡＮに応答してターンオンまたはターンオフされる。

前記上位ビット検証回路１５５と前記下位ビット検証回路１５６のそれぞれは、ＰＭＯＳトランジスタにより実現可能である。前記上位ビット検証回路１５５は、前記ノードＤ２を介して受信される前記反転された上位感知データＱ１に応答して上位検証データＭＶＤを出力する。好ましくは、前記反転された上位感知データＱ１がロジック‘０’であるとき、前記上位ビット検証回路１５５がロジック‘１’の前記上位検証データＭＶＤを出力する。また、前記反転された上位感知データＱ１がロジック‘１’であるとき、前記上位ビット検証回路１５５がロジック‘０’の前記上位検証データＭＶＤを出力する。

前記下位ビット検証回路１５６は、前記ノードＤ４を介して受信される前記反転された下位感知データＱ２に応答して下位検証データＬＶＤを出力する。好ましくは、前記反転された下位感知データＱ２がロジック‘０’であるとき、前記下位ビット検証回路１５６がロジック‘１’の前記下位検証データＬＶＤを出力する。さらに、前記反転された下位感知データＱ２がロジック‘１’であるとき、前記下位ビット検証回路１５６がロジック‘０’の前記下位検証データＬＶＤを出力する。

次に、本発明の一実施例に係るフラッシュメモリ装置におけるプログラム動作の制御過程を図２ないし図８を参照して詳述する。説明の便宜上、この実施例においては、ページＰＧ１のマルチレベルセルＭｅ１１〜Ｍｅ１Ｋが選択されてプログラムされる場合を例にとって説明する。さらに、ページバッファＰＢ１の動作を中心に説明する。

図３は、本発明の一実施例に係るフラッシュメモリ装置におけるプログラム動作の制御過程によるマルチレベルセルのしきい値電圧の分布を示すグラフであり、図４は、本発明の一実施例に係るフラッシュメモリ装置におけるプログラム動作の制御過程を示すフローチャートである。

図４を参照すれば、先ず、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋに下位ビットのプログラムデータ（図示せず）がそれぞれプログラムされる（２１０）。この段階２１０を図５を参照して詳述すると、下記の通りである。前記ページバッファＰＢ１〜ＰＢＫの前記下位ビットレジスタ１４０がそれぞれ初期化される（２１１）。具体的に、前記ラッチリセット回路１４３が前記リセット制御信号ＬＳＥＴに応答して、前記ノードＤ４をグランド電圧ＶＳＳレベルにディスチャージする。その結果、前記下位ビットレジスタ１４０のそれぞれのラッチ回路１４２が初期化される。次いで、前記下位ビットレジスタ１４０に前記下位ビットプログラムデータがそれぞれ格納される（２１２）。これは、前記上位ビットレジスタ１３０のデータ入力回路１３２により前記ラッチ回路１３３に格納されている入力データＤＡが前記ＰＭＯＳトランジスタ１５１、前記感知ノードＳＯを介して前記下位ビットレジスタ１４０に送られることにより実現可能である。前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋに前記下位ビットのプログラムデータまたは下位感知データＱ２がそれぞれプログラムされるように、前記ワード線ＷＬ１にプログラム電圧（図示せず）が供給される（２１３）。前記段階２１３の遂行結果、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのしきい値電圧がデータ“１１”からデータ“１０”（図３におけるＰ１参照）に対応する電圧レベルに変わる。

次いで、前記ワード線ＷＬ１に検証電圧ＰＶ１（図３参照）が供給されるに伴い、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムの完了有無が検証される（２１４）。好ましくは、前記検証電圧ＰＶ１は、図３に示すように、消去されたマルチレベルセル（すなわち、‘１１’のデータが格納されているマルチレベルセル）のしきい値電圧よりも大きく、‘１０’のデータが格納されているマルチレベルセルのしきい値電圧よりも小さく設定可能である。前記過程２１４を図６を参照して詳述すると、下記の通りである。先ず、上記の段階２１１と同様に、前記ページバッファＰＢ１〜ＰＢＫの前記下位ビットレジスタ１４０がそれぞれ初期化される（４１）。その後、前記ワード線ＷＬ１に前記検証電圧ＰＶ１が供給されるに伴い、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのそれぞれから下位ビットデータＲＬＤが読み出される（４２）。前記ページバッファＰＢ１〜ＰＢＫのそれぞれの下位ビットレジスタ１４０は、前記ラッチ信号ＲＬＣＨに応答して前記下位ビットデータＲＬＤを感知し、下位感知データＱ２Ｂを格納する（４３）。好ましくは、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋがプログラムされた場合、読み出された下位ビットデータＲＬＤはロジック‘１’となり、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋがプログラムされていない場合、読み出された下位ビットデータＲＬＤはロジック‘０’となる。また、前記下位ビットデータＲＬＤがロジック‘１’であるとき、前記下位感知データＱ２Ｂはロジック‘０’となり、前記下位ビットデータＲＬＤがロジック‘０’であるとき、前記下位感知データＱ２Ｂはロジック‘１’となる。

前記ページバッファＰＢ１〜ＰＢＫのそれぞれの下位ビット検証回路１５６は、前記下位感知データＱ２Ｂに応答して下位検証データＬＶＤを出力する（４４）。このとき、前記下位検証データＬＶＤがロジック‘０’であるとき、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了したと判断される（４５、４６）。好ましくは、図示しないデータ比較回路などにより、前記下位検証データＬＶＤのロジック値が設定された基準値と比較されることにより、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムの完了有無が判断できる。さらに、前記下位検証データＬＶＤがロジック‘１’であるとき、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了しないと判断される（４５、４７）。再び図５を参照すると、前記検証段階２１４において、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了したと判断された場合、前記過程２１０が終了する。また、前記検証段階２１４において、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了しないと判断された場合、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了するまで前記段階２１３〜２１５が繰り返し行われる。好ましくは、前記検証段階２１４後に前記段階２１３が繰り返し行われるとき、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのそれぞれには、前記検証段階２１４において前記下位ビットレジスタ１４０に格納されている前記下位ビットデータＲＬＤに対応する下位感知データＱ２がプログラムされる。

さらに、図４に示すように、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋに上位ビットのプログラムデータ（図示せず）がそれぞれプログラムされる（２２０）。前記過程２２０を図７を用いて詳述すると、下記の通りである。先ず、前記ページバッファＰＢ１〜ＰＢＫの上位ビットレジスタ１３０と下位ビットレジスタ１４０が初期化される（２２１）。具体的に、前記上位ビットレジスタ１３０の初期化のために、前記プレチャージ回路１２０がプレチャージ制御信号ＰＲＥＣＨＢに応答して、前記感知ノードＳＯを内部電圧ＶＣＣレベルにプレチャージする。その後、前記感知回路１３１が前記ラッチ信号ＭＬＣＨと、前記感知ノードＳＯの電圧ＶＣＣに応答して、データ入出力ノードＹ１をグランド電圧ＶＳＳレベルにディスチャージする。このとき、データ入力信号ＤIがイネーブルされ、前記データ入力回路１３２が前記ノードＤ１を前記データ入出力ノードＹ１に接続する。その結果、前記ノードＤ１にはロジッグ‘０’の前記感知データＱ１Ｂが発生し、前記上位ビットレジスタ１３０のラッチ回路１３３が前記感知データＱ１Ｂをラッチすることにより初期化される。また、前記下位ビットレジスタ１４０の初期化動作は、上述した段階２１１と実質的に同様にして行われる。

次いで、前記上位ビットレジスタ１３０に前記上位ビットのプログラムデータが格納される（２２２）。具体的に、データ入力信号ＤI、ｎＤＩに応答して、前記データ入力回路１３２が前記ノードＤ１または前記ノードＤ２を前記データ入出力ノードＹ１に接続することにより、前記ラッチ回路１３３にロジッグ‘１’または‘０’の入力データＤＡが前記上位ビットのプログラムデータとして格納される。

一方、前記ワード線ＷＬ１に読み出し電圧ＲＶ（図３参照）が供給されるに伴い、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋから下位ビットデータＲＬＤがそれぞれ読み出される（２２３）。前記下位ビットレジスタ１４０のそれぞれは、ラッチ信号ＲＬＣＨに応答して、読み出された前記下位ビットデータＲＬＤを感知し、下位感知データＱ２Ｂを格納する（２２４）。好ましくは、前記下位ビットデータＲＬＤがロジッグ‘１’であるとき、前記下位感知データＱ２Ｂはロジッグ‘０’となり、前記下位ビットデータＲＬＤがロジッグ‘０’であるとき、前記下位感知データＱ２Ｂはロジッグ‘１’となる。

プログラム制御信号ＭＰＧＭに応答して、前記ＮＭＯＳトランジスタ１５１が前記ノードＤ２を前記感知ノードＳＯに接続すれば、前記上位ビットレジスタ１３０のそれぞれに格納されている前記上位ビットのプログラムデータＤＡが前記下位ビットレジスタ１４０に送られる（２２５）。前記下位ビットレジスタ１４０のそれぞれは、ラッチ信号ＲＬＣＨに応答して前記上位ビットのプログラムデータＤＡを感知し、下位感知データＱ２Ｂを格納する（２２６）。その結果、前記段階２２４において、前記下位ビットレジスタ１４０に格納されている前記下位感知データＱ２Ｂが更新される。好ましくは、前記上位ビットのプログラムデータＤＡがロジッグ‘１’であるとき、更新される前記下位感知データＱ２Ｂはロジッグ‘０’となり、前記上位ビットのプログラムデータＤＡがロジッグ‘０’であるとき、更新される前記下位感知データＱ２Ｂはロジッグ‘１’となる。その後、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋに前記上位ビットのプログラムデータＤＡがそれぞれプログラムされるように、前記ワード線ＷＬ１にプログラム電圧が供給される（２２７）。

さらに、図４に示すように、前記ワード線ＷＬ１に検証電圧ＰＶ２（図３参照）が供給されるに伴い、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムの完了有無が検証される（２３０）。好ましくは、前記検証電圧ＰＶ２は、図３に示すように、‘１０’のデータが格納されているマルチレベルセルのしきい値電圧よりも大きく、‘００’のデータが格納されているマルチレベルセルのしきい値電圧よりも小さく設定可能である。前記過程２３０を図８を用いて詳述すると、下記の通りである。先ず、前記ページバッファＰＢ１〜ＰＢＫの前記上位ビットレジスタ１３０が初期化される（２３１）。具体的に、前記上位ビットレジスタ１３０の初期化のために、前記プレチャージ回路１２０がプレチャージ制御信号ＰＲＥＣＨＢに応答して、前記感知ノードＳＯを内部電圧ＶＣＣレベルにプレチャージする。その後、前記感知回路１３１が前記ラッチ信号ＭＬＣＨと前記感知ノードＳＯの電圧ＶＣＣに応答して、データ入出力ノードＹ１をグランド電圧ＶＳＳレベルにディスチャージする。このとき、データ入力信号ｎＤＩがイネーブルされ、前記データ入力回路１３２が前記ノードＤ２を前記データ入出力ノードＹ１に接続する。その結果、前記ノードＤ２にはロジッグ‘０’の前記感知データＱ１が発生し、前記上位ビットレジスタ１３０のラッチ回路１３３が前記感知データＱ１をラッチすることにより初期化される。前記ワード線ＷＬ１に前記検証電圧ＰＶ２が供給されるに伴い、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋから上位ビットデータＲＭＤがそれぞれ読み出される（２３２）。前記ページバッファＰＢ１〜ＰＢＫのそれぞれの前記上位ビットレジスタ１３０は、前記ラッチ信号ＭＬＣＨと前記データ入力信号ＤＩに応答して、読み出された前記上位ビットデータＲＭＤを感知し、上位感知データＱ１Ｂを格納し、ノードＤ２に上位感知データＱ１を出力する（２３３）。好ましくは、前記上位ビットデータＲＭＤがロジッグ‘１’であるとき、前記上位感知データＱ１はロジッグ’１’に変わり、前記上位ビットデータＲＭＤがロジッグ‘０’であるとき、前記上位感知データＱ１はロジッグ‘０’（すなわち、初期化された状態）を維持する。前記ページバッファＰＢ１〜ＰＢＫの上位ビット検証回路１５５は、前記上位感知データＱ１にそれぞれ応答して上位検証データＭＶＤをそれぞれ出力する（２３４）。このとき、前記上位検証データＭＶＤがロジッグ‘０’であるとき、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了したと判断される（２３５、２３６）。また、前記上位検証データＭＶＤがロジッグ‘１’であるとき、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了しないと判断される（２３５、２３７）。

さらに、図４に示すように、前記検証段階２３０において前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了しないと判断された場合、前記段階２２５において前記上位ビットのプログラムデータＤＡに基づいて更新された、前記ページバッファＰＢ１〜ＰＢＫの下位ビットレジスタ１４０にそれぞれ格納されている下位感知データＱ２Ｂが前記上位ビットレジスタ１３０にそれぞれ送られる（２５０）。具体的に、前記ＮＭＯＳトランジスタ１５４が前記データ伝達信号ＴＲＡＮに応答して前記ノードＤ３を前記感知ノードＳＯに接続することにより、前記下位感知データＱ２Ｂが前記感知ノードＳＯを介して前記上位ビットレジスタ１３０に送られる。前記上位ビットレジスタ１３０は、前記ラッチ信号ＭＬＣＨと前記データ入力信号ｎＤＩに応答して前記下位感知データＱ２Ｂを感知し、上位感知データＱ１を格納する。前記段階２５０が行われる理由は、前記プログラム段階２２０においてプログラムが完了したが（すなわち、‘００’のデータがプログラムされたが）、さらなるプログラム動作が要されるマルチレベルセルを（すなわち、‘０１’のデータがプログラムされるマルチレベルセル）禁じず連続してプログラムさせるためである。結果として、前記段階２５０を介して、データ“１１”からデータ“０１”（図３におけるＰ３参照）に対応する電圧レベルにそのしきい値電圧が変わるマルチレベルセルに対応するページバッファの上位ビットレジスタ１３０には、ロジッグ‘０’の上位感知データＱ１（すなわち、上位ビットのプログラムデータ）が格納される。次いで、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了するまで、前記段階２２０〜２４０が繰り返し行われる。好ましくは、前記検証段階２３０後に前記段階２２０が繰り返し行われるとき、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのそれぞれには、前記段階２５０において上位ビットレジスタ１３０に格納されている前記上位感知データＱ１がプログラムされる。結局、前記段階２２０においては、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのうち一部のしきい値電圧がデータ“１０”からデータ“００”（図３におけるＰ２参照）に対応する電圧レベルにそれぞれ変わり、残りのしきい値電圧はデータ“１１”からデータ“０１”（図３におけるＰ３参照）に対応する電圧レベルにそれぞれ変わる。

その後、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋに、前記段階２２５において前記上位ビットのプログラムデータＤＡに基づいて更新された、前記ページバッファＰＢ１〜ＰＢＫの下位ビットレジスタ１４０にそれぞれ格納されている下位感知データＱ２がそれぞれプログラムされる（２６０）。また、前記ワード線ＷＬ１に検証電圧ＰＶ３（図３参照）が供給されるに伴い、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了したかどうかが検証される（２７０）。前記段階２７０は、前記ワード線ＷＬ１に供給される前記検証電圧ＰＶ３を除いて、図６のように、上述の如き前記段階２１４と実質的に同様であるので、その詳しい説明を省略する。前記検証段階２７０の検証結果によって前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了したかどうかが判断される（２８０）。前記段階２８０において前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了した場合、プログラム動作が止められる（２９０）。また、前記段階２８０において前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了しない場合、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのプログラムが完了するまで前記段階２６０〜２８０が繰り返し行われる。好ましくは、前記検証段階２７０後に前記段階２６０が繰り返し行われるとき、前記マルチレベルセルＭｅ１１〜Ｍｅ１Ｋのそれぞれには、前記検証段階２７０において前記下位ビットデータＲＬＤに対応する下位感知データＱ２がプログラムされる。

上述した如く、本発明に係るフラッシュメモリ装置におけるプログラム動作の制御方法は、‘０１’のデータがプログラムされるマルチレベルセルに対して前記段階２５０を介して上位ビットのプログラムデータを上位ビットレジスタに格納することにより、該当マルチレベルセルのプログラムが禁止せずに連続的に行える。このため、フラッシュメモリ装置の全体としてのプログラム時間を短縮することが可能になる。

以上、本発明の技術的な思想を好適な実施例を挙げて詳細に説明したが、上記の実施例は単なる本発明を詳述するためのものに過ぎず、本発明の範囲がこれらの実施例に限定されるものではない。さらに、本発明の技術分野における通常の知識を有する者であれば、本発明の技術的な思想内において各種の実施例が可能であるということが理解できるであろう。

従来のフラッシュメモリ装置におけるプログラム過程を示すフローチャートである。本発明の一実施例に係るフラッシュメモリ装置におけるプログラム動作の制御方法を説明するためのメモリセルアレイとページバッファ回路を示す図である。本発明の一実施例に係るフラッシュメモリ装置におけるプログラム動作の制御過程によるマルチレベルセルのしきい値電圧の分布を示すグラフである。本発明の一実施例に係るフラッシュメモリ装置におけるプログラム動作の制御過程を示すフローチャートである。図４に示すプログラム過程（２１０）の詳細を示すフローチャートである。図５に示す検証段階２１４の詳細を示すフローチャートである。図４に示すプログラム過程（２２０）の詳細を示すフローチャートである。図４に示す検証過程（２４０）の詳細を示すフローチャートである。

符号の説明

１０１メモリセルアレイ
ＰＢ１〜ＰＢＫページバッファ
１１０ビット線選択回路
１２０プレチャージ回路
１３０上位ビットレジスタ
１４０下位ビットレジスタ
１５１〜１５４スイッチ
１５５上位ビット検証回路
１５６下位ビット検証回路

Claims

ワード線とビット線を共有する複数のマルチレベルセルを含むフラッシュメモリ装置におけるプログラム動作の制御方法において、
前記複数のマルチレベルセルのうちから選択されたページのマルチレベルセルに下位ビットプログラムデータをそれぞれプログラムする第１のプログラム段階と、
前記下位ビットプログラムデータのプログラムが完了した後、上位ビットレジスタと下位ビットレジスタを初期化し、前記上位ビットレジスタには上位ビットプログラムデータを入力し、前記下位ビットレジスタには前記選択されたページのマルチレベルセルにプログラムされた下位ビットプログラムデータに対応してセンシングされるデータを格納した後、前記上位ビットレジスタに格納された上位ビットプログラムデータにそれぞれ対応されるデータを用いて前記下位ビットレジスタに格納されたデータを変更させる段階と、
前記選択されたページのマルチレベルセルに前記上位ビットレジスタに格納されたデータをそれぞれプログラムする第２のプログラム段階と、
前記選択されたページのマルチレベルセルに第１の検証電圧を供給して、前記選択されたページのマルチレベルセルの全プログラムが完了したかどうかを検証する第１の検証段階と、
前記第１検証段階を行った結果がプログラム完了を示していない場合、前記下位ビットレジスタにそれぞれ格納されているデータを、前記上位ビットレジスタにそれぞれ送る段階と、
前記第１検証段階を行った結果がプログラム完了を示すまで、前記第２のプログラム段階、前記第１の検証段階、及び前記データ伝送段階を繰り返し行う段階と、
前記第１検証段階を行った結果がプログラム完了を示す場合、前記選択されたページのマルチレベルセルに、前記下位ビットレジスタにそれぞれ格納されているデータをそれぞれプログラムする第３のプログラム段階と、
前記選択されたページのマルチレベルセルに前記第１の検証電圧より大きい第２の検証電圧を供給して、前記選択されたページのマルチレベルセルのプログラムが完了したかどうかを検証する第２の検証段階と、
前記第２検証段階を行った結果がプログラム完了を示すまで、前記第３のプログラム段階と前記第２の検証段階を繰り返し行う段階と、
を含むことを特徴とするフラッシュメモリ装置におけるプログラム動作の制御方法。
前記第２の検証段階は、
前記下位ビットレジスタを初期化する段階と、
前記ワード線に前記第２の検証電圧を供給して、前記選択されたページのマルチレベルセルから下位ビットデータを読み出す段階と、
読み出された前記下位ビットデータに対応してセンシングされるデータを前記下位ビットレジスタにそれぞれ格納する段階と、
前記ページバッファの下位ビット検証回路により、前記下位ビットレジスタに格納されたデータにそれぞれ対応する下位検証データを出力する段階と、
前記下位検証データのロジッグレベルに基づいて、前記選択されたページのマルチレベルセルのプログラムが完了したがどうかを判断する段階とを含むことを特徴とする請求項１記載のフラッシュメモリ装置におけるプログラム動作の制御方法。
前記第１の検証段階は、
前記上位ビットレジスタを初期化する段階と、
前記選択されたページのマルチレベルセルに前記第１の検証電圧を供給して、前記選択されたページのマルチレベルセルから上位ビットデータを読み出す段階と、
読み出された前記上位ビットデータにそれぞれ対応してセンシングされるデータを前記上位ビットレジスタにそれぞれ格納する段階と、
前記ページバッファの上位ビット検証回路により、前記上位ビットレジスタに格納されたデータにそれぞれ対応する上位検証データを出力する段階と、
前記上位検証データのロジッグレベルに基づいて、前記選択されたページのマルチレベルセルのプログラムが完了したかどうかを判断する段階とを含むことを特徴とする請求項１記載のフラッシュメモリ装置におけるプログラム動作の制御方法。
前記第１のプログラム段階は、
前記下位ビットレジスタを初期化する段階と、
前記下位ビットレジスタに前記下位ビットプログラムデータをそれぞれ格納する段階と、
前記選択されたページのマルチレベルセルに前記下位ビットレジスタに格納されたデータがそれぞれプログラムされるように、前記選択されたページのマルチレベルセルが接続されているワード線にプログラム電圧を供給する段階と、
前記ワード線に第３の検証電圧を供給して、前記選択されたページのマルチレベルセルのプログラムが完了したかどうかを検証する第３の検証段階と、
前記第３検証段階を行った結果がプログラム完了を示すまで、前記プログラム電圧供給段階及び前記第３の検証段階を繰り返し行う段階とを含むことを特徴とする請求項１記載のフラッシュメモリ装置におけるプログラム動作の制御方法。
前記第３の検証電圧は、前記第１の検証電圧よりも小さいことを特徴とする請求項４記載のフラッシュメモリ装置におけるプログラム動作の制御方法。
前記第３の検証段階は、
前記下位ビットレジスタを初期化する段階と、
前記ワード線に前記第３の検証電圧を供給して、前記選択されたページのマルチレベルセルから下位ビットデータを読み出す段階と、
読み出された前記下位ビットデータに対応してセンシングされるデータを前記下位ビットレジスタにそれぞれ格納する段階と、
前記ページバッファの下位ビット検証回路により、前記下位ビットレジスタに格納されたデータにそれぞれ対応する下位検証データを出力する段階と、
前記下位検証データのロジッグレベルに基づいて、前記選択されたページのマルチレベルセルのプログラムが完了したかどうかを判断する段階とを含むことを特徴とする請求項５記載のフラッシュメモリ装置におけるプログラム動作の制御方法。