JP4813175B2 - フラッシュメモリ装置におけるプログラム動作の制御方法 - Google Patents
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Description
PB1〜PBK ページバッファ
110 ビット線選択回路
120 プレチャージ回路
130 上位ビットレジスタ
140 下位ビットレジスタ
151〜154 スイッチ
155 上位ビット検証回路
156 下位ビット検証回路
Claims (6)
- ワード線とビット線を共有する複数のマルチレベルセルを含むフラッシュメモリ装置におけるプログラム動作の制御方法において、
前記複数のマルチレベルセルのうちから選択されたページのマルチレベルセルに下位ビットプログラムデータをそれぞれプログラムする第1のプログラム段階と、
前記下位ビットプログラムデータのプログラムが完了した後、上位ビットレジスタと下位ビットレジスタを初期化し、前記上位ビットレジスタには上位ビットプログラムデータを入力し、前記下位ビットレジスタには前記選択されたページのマルチレベルセルにプログラムされた下位ビットプログラムデータに対応してセンシングされるデータを格納した後、前記上位ビットレジスタに格納された上位ビットプログラムデータにそれぞれ対応されるデータを用いて前記下位ビットレジスタに格納されたデータを変更させる段階と、
前記選択されたページのマルチレベルセルに前記上位ビットレジスタに格納されたデータをそれぞれプログラムする第2のプログラム段階と、
前記選択されたページのマルチレベルセルに第1の検証電圧を供給して、前記選択されたページのマルチレベルセルの全プログラムが完了したかどうかを検証する第1の検証段階と、
前記第1検証段階を行った結果がプログラム完了を示していない場合、前記下位ビットレジスタにそれぞれ格納されているデータを、前記上位ビットレジスタにそれぞれ送る段階と、
前記第1検証段階を行った結果がプログラム完了を示すまで、前記第2のプログラム段階、前記第1の検証段階、及び前記データ伝送段階を繰り返し行う段階と、
前記第1検証段階を行った結果がプログラム完了を示す場合、前記選択されたページのマルチレベルセルに、前記下位ビットレジスタにそれぞれ格納されているデータをそれぞれプログラムする第3のプログラム段階と、
前記選択されたページのマルチレベルセルに前記第1の検証電圧より大きい第2の検証電圧を供給して、前記選択されたページのマルチレベルセルのプログラムが完了したかどうかを検証する第2の検証段階と、
前記第2検証段階を行った結果がプログラム完了を示すまで、前記第3のプログラム段階と前記第2の検証段階を繰り返し行う段階と、
を含むことを特徴とするフラッシュメモリ装置におけるプログラム動作の制御方法。 - 前記第2の検証段階は、
前記下位ビットレジスタを初期化する段階と、
前記ワード線に前記第2の検証電圧を供給して、前記選択されたページのマルチレベルセルから下位ビットデータを読み出す段階と、
読み出された前記下位ビットデータに対応してセンシングされるデータを前記下位ビットレジスタにそれぞれ格納する段階と、
前記ページバッファの下位ビット検証回路により、前記下位ビットレジスタに格納されたデータにそれぞれ対応する下位検証データを出力する段階と、
前記下位検証データのロジッグレベルに基づいて、前記選択されたページのマルチレベルセルのプログラムが完了したがどうかを判断する段階とを含むことを特徴とする請求項1記載のフラッシュメモリ装置におけるプログラム動作の制御方法。 - 前記第1の検証段階は、
前記上位ビットレジスタを初期化する段階と、
前記選択されたページのマルチレベルセルに前記第1の検証電圧を供給して、前記選択されたページのマルチレベルセルから上位ビットデータを読み出す段階と、
読み出された前記上位ビットデータにそれぞれ対応してセンシングされるデータを前記上位ビットレジスタにそれぞれ格納する段階と、
前記ページバッファの上位ビット検証回路により、前記上位ビットレジスタに格納されたデータにそれぞれ対応する上位検証データを出力する段階と、
前記上位検証データのロジッグレベルに基づいて、前記選択されたページのマルチレベルセルのプログラムが完了したかどうかを判断する段階とを含むことを特徴とする請求項1記載のフラッシュメモリ装置におけるプログラム動作の制御方法。 - 前記第1のプログラム段階は、
前記下位ビットレジスタを初期化する段階と、
前記下位ビットレジスタに前記下位ビットプログラムデータをそれぞれ格納する段階と、
前記選択されたページのマルチレベルセルに前記下位ビットレジスタに格納されたデータがそれぞれプログラムされるように、前記選択されたページのマルチレベルセルが接続されているワード線にプログラム電圧を供給する段階と、
前記ワード線に第3の検証電圧を供給して、前記選択されたページのマルチレベルセルのプログラムが完了したかどうかを検証する第3の検証段階と、
前記第3検証段階を行った結果がプログラム完了を示すまで、前記プログラム電圧供給段階及び前記第3の検証段階を繰り返し行う段階とを含むことを特徴とする請求項1記載のフラッシュメモリ装置におけるプログラム動作の制御方法。 - 前記第3の検証電圧は、前記第1の検証電圧よりも小さいことを特徴とする請求項4記載のフラッシュメモリ装置におけるプログラム動作の制御方法。
- 前記第3の検証段階は、
前記下位ビットレジスタを初期化する段階と、
前記ワード線に前記第3の検証電圧を供給して、前記選択されたページのマルチレベルセルから下位ビットデータを読み出す段階と、
読み出された前記下位ビットデータに対応してセンシングされるデータを前記下位ビットレジスタにそれぞれ格納する段階と、
前記ページバッファの下位ビット検証回路により、前記下位ビットレジスタに格納されたデータにそれぞれ対応する下位検証データを出力する段階と、
前記下位検証データのロジッグレベルに基づいて、前記選択されたページのマルチレベルセルのプログラムが完了したかどうかを判断する段階とを含むことを特徴とする請求項5記載のフラッシュメモリ装置におけるプログラム動作の制御方法。
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