CN118471284A - 执行编程操作的存储器装置及其操作方法 - Google Patents

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CN118471284A CN202311051418.0A CN202311051418A CN118471284A CN 118471284 A CN118471284 A CN 118471284A CN 202311051418 A CN202311051418 A CN 202311051418A CN 118471284 A CN118471284 A CN 118471284A
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刘泳胜
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Abstract

本申请涉及执行编程操作的存储器装置及其操作方法。本技术涉及一种半导体装置。根据本技术，一种尺寸减小的存储器装置可包括：多个存储器单元，其连接到所选字线；多个页缓冲器，其被配置为在对多个存储器单元执行的多个第一编程循环中存储除了第一逻辑页数据之外的至少一个第二逻辑页数据，并且在执行多个第一编程循环之后存储第一逻辑页数据；以及控制逻辑，其被配置为基于所述至少一个第二逻辑页数据来控制多个第一编程循环，基于第一逻辑页数据来确定被编程为一个编程状态的第一存储器单元，并且控制对第二存储器单元执行的多个第二编程循环。

Description

执行编程操作的存储器装置及其操作方法
技术领域
本公开的实施方式涉及半导体装置，更具体地，涉及存储器装置的编程操作。
背景技术
存储器装置是存储数据的装置，并且可被分类为易失性存储器装置和非易失性存储器装置。
存储器装置可包括页缓冲器。页缓冲器可包括在编程操作期间对要存储的数据进行备份的数据锁存器。最近，随着页缓冲器的大小减小，数据锁存器的数量也减少。
发明内容
本公开的实施方式提供一种在编程操作期间使用的数据锁存器的数量减少的存储器装置和操作该存储器装置的方法。
根据本公开的实施方式，一种存储器装置可包括：多个存储器单元，其连接到多条字线当中的所选字线，各个存储器单元被编程为多个编程状态当中的一个编程状态；多个页缓冲器，其被配置为在对多个存储器单元执行的多个第一编程循环中存储至少一个第二逻辑页数据，并且在执行多个第一编程循环之后存储第一逻辑页数据，所述至少一个第二逻辑页数据是要存储在多个存储器单元中的多个逻辑页数据当中的除了第一逻辑页数据之外的逻辑页数据；以及控制逻辑，其被配置为基于所述至少一个第二逻辑页数据来控制多个第一编程循环，基于第一逻辑页数据来确定第一存储器单元，并且控制对第二存储器单元执行的多个第二编程循环，第一存储器单元是多个存储器单元当中的被编程为所述一个编程状态的存储器单元，第二存储器单元是多个存储器单元当中的除了第一存储器单元之外的存储器单元。
根据本公开的实施方式，一种操作存储器装置的方法可包括以下步骤：在至少一个数据锁存器中存储多个逻辑页数据当中的除了第一逻辑页数据之外的至少一个第二逻辑页数据；基于所述至少一个第二逻辑页数据对多个存储器单元执行编程操作；将第一逻辑页数据存储在所述至少一个数据锁存器中；基于第一逻辑页数据来确定多个存储器单元当中的具有目标阈值电压的第一存储器单元；以及基于所述至少一个第二逻辑页数据对多个存储器单元当中的除了第一存储器单元之外的第二存储器单元执行编程操作。
根据本公开的实施方式，一种存储器装置可包括：多个存储器单元，其连接到多条字线当中的所选字线，其包括存储三比特数据的三级单元(TLC)；多个页缓冲器，其被配置为在多个第一编程循环中存储最低有效比特(LSB)数据和中央有效比特(CSB)数据，并且在执行多个第一编程循环之后存储最高有效比特(MSB)数据，LSB数据和CSB数据是要存储在多个存储器单元中的数据，对多个存储器单元执行多个第一编程循环；以及控制逻辑，其被配置为基于LSB数据和CSB数据来控制多个第一编程循环，基于MSB数据确定第一存储器单元，并且基于LSB数据和CSB数据来控制对第二存储器单元执行的多个第二编程循环，第一存储器单元在多个存储器单元当中具有目标阈值电压，第二存储器单元是多个存储器单元当中的除了第一存储器单元之外的存储器单元。
根据本公开的实施方式，一种存储器装置可包括：多个存储器单元；多个页缓冲器，其包括多个数据锁存器；以及控制逻辑，其被配置为控制编程操作，使得逻辑页数据项被编程到多个存储器单元，逻辑页数据项包括多个数据项和剩余数据项，其中，多个数据锁存器的数量少于逻辑页数据项的数量，并且其中，控制逻辑被配置为：执行针对多个数据项的多个编程循环，使得多个数据项被存储在多个数据锁存器中，然后被存储在多个存储器单元中，并且多个存储器单元具有与一个或更多个第一编程状态对应的阈值电压，将剩余数据项存储在多个数据锁存器中，确定多个存储器单元当中的具有目标阈值电压分布的第一存储器单元，并且对多个存储器单元当中的除了第一存储器单元之外的第二存储器单元执行针对多个数据项的编程操作，使得第二存储器单元具有大于第一编程状态的第二编程状态。
根据本技术，提供了一种尺寸减小的存储器装置及其操作方法。
附图说明
图1是示出根据本公开的实施方式的存储器装置的图。
图2是示出根据本公开的实施方式的页缓冲器的图。
图3是示出根据本公开的实施方式的与存储器单元的状态对应的数据比特的图。
图4是示出根据本公开的实施方式的存储器装置的编程操作的图。
图5是示出根据本公开的实施方式的存储在数据锁存器中的数据的图。
图6是示出根据本公开的实施方式的多个存储器单元的阈值电压分布的图。
图7是示出根据本公开的实施方式的将第一存储器单元设定为编程禁止单元的示例的图。
图8是示出根据本公开的实施方式的存储器装置的操作方法的流程图。
图9是示出根据本公开的实施方式的存储器装置的另一示例的图。
具体实施方式
仅示出根据本说明书中公开的本公开的概念的实施方式的具体结构或功能描述以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按各种形式实现，不限于本说明书中描述的实施方式。
图1是示出根据本公开的实施方式的存储器装置100的图。
参照图1，存储器装置100可包括存储器单元阵列110、页缓冲器组120和控制逻辑130。
存储器单元阵列110可包括存储数据的多个存储器单元MC。各个存储器单元MC可被配置成存储两比特数据的多级单元(MLC)、存储三比特数据的三级单元(TLC)或者存储四比特数据的四级单元(QLC)。
在本说明书中，为了描述方便，假设多个存储器单元MC被配置成TLC。然而，这仅是示例，下面所描述的示例可同样应用于另一配置的存储器单元。
在实施方式中，多个存储器单元MC中的每一个可通过编程操作被编程为多个编程状态当中的编程状态。编程操作可包括多个编程循环。多个编程循环中的每一个可包括将编程电压施加到所选字线SEL WL的编程电压施加操作和验证存储器单元MC的编程状态的验证操作。
多个存储器单元MC中的每一个可连接到一条字线。另外，多个存储器单元MC中的每一个可通过多条位线BL1至BLn当中的位线连接到页缓冲器组120。
页缓冲器组120可包括多个页缓冲器PB1至PBn。
多个页缓冲器PB1至PBn可分别通过多条位线BL1至BLn连接到存储器单元阵列110。
在编程电压施加操作期间，多个页缓冲器PB1至PBn可在编程电压被施加到所选字线SEL WL时将要存储的数据传送至所选存储器单元MC。所选字线SEL WL的存储器单元MC可根据传送的数据来编程。连接到被施加有编程允许电压(例如，接地电压)的位线的存储器单元MC可具有增加的阈值电压。连接到被施加有编程禁止电压(例如，电源电压)的位线的存储器单元MC的阈值电压可维持。在验证操作期间，多个页缓冲器PB1至PBn可通过位线BL1至BLn从所选存储器单元读取存储在存储器单元MC的所选存储器单元中的数据。
在实施方式中，多个页缓冲器PB1至PBn可通过数据线DL接收要存储在多个存储器单元MC中的多个逻辑页数据。在实施方式中，多个逻辑页数据可包括第一逻辑页数据DATA1和至少一个第二逻辑页数据DATA2。第一逻辑页数据DATA1可意指最高有效比特(MSB)数据，至少一个第二逻辑页数据DATA2可意指最低有效比特(LSB)数据和中央有效比特(CSB)数据。
在实施方式中，多个页缓冲器PB1至PBn可在多个第一编程循环中存储至少一个第二逻辑页数据DATA2。
在实施方式中，多个页缓冲器PB1至PBn可在执行多个第一编程循环之后存储第一逻辑页数据DATA1。
控制逻辑130可控制存储器装置100的总体操作。例如，控制逻辑130可通过输出页缓冲器控制信号PBSIGNALS来控制多个页缓冲器PB1至PBn。
在实施方式中，控制逻辑130可包括编程操作控制器131。
编程操作控制器131可响应于从存储控制器(未示出)接收的编程命令CMD_PGM和地址ADDR而控制对连接到所选字线SEL WL的多个存储器单元MC的编程操作。
例如，在编程电压施加操作期间，编程操作控制器131可将编程电压施加到所选字线SEL WL并将电平小于编程电压的电平的编程通过电压施加到未选字线UNSEL WL。在验证操作期间，编程操作控制器131可将验证电压施加到所选字线SEL WL并将电平大于验证电压的电平的验证通过电压施加到未选字线UNSEL WL。
在实施方式中，编程操作控制器131可基于至少一个第二逻辑页数据DATA2来控制多个第一编程循环。
在实施方式中，编程操作控制器131可基于第一逻辑页数据DATA1来确定第一存储器单元。在实施方式中，第一存储器单元可包括连接到所选字线SEL WL的多个存储器单元MC当中的被编程为编程状态的存储器单元。即，第一存储器单元可包括具有各个目标阈值电压的存储器单元。
在实施方式中，编程操作控制器131可控制对连接到所选字线SEL WL的多个存储器单元当中的除了第一存储器单元之外的第二存储器单元的多个第二编程循环。此时，可在多个第一编程循环之后执行多个第二编程循环。
图2是示出根据本公开的实施方式的页缓冲器PBi的图。
图2所示的页缓冲器PBi可以是图1所示的多个页缓冲器PB1至PBn当中的页缓冲器PBi。
参照图2，页缓冲器PBi可通过所选位线BLi连接到与所选字线连接的多个存储器单元当中的存储器单元MCi。
在实施方式中，页缓冲器PBi可包括位线控制器210、感测锁存器220、预验证锁存器230、第一数据锁存器240和第二数据锁存器250。
位线控制器210可基于存储在感测锁存器220中的位线设置数据来控制位线BLi的电压。
在实施方式中，位线控制器210可利用编程允许电压或编程禁止电压之一对位线BLi进行预充电。当存储器单元MCi正被编程时，位线控制器210可将编程允许电压施加到位线BLi。当存储器单元MCi的编程完成时，位线控制器210可将编程禁止电压施加到位线BLi。
感测锁存器220可存储从位线BLi感测的数据。所感测的数据可作为感测电压或感测电流用于验证操作。
在实施方式中，使用页缓冲器PBi的验证操作可使用主验证电压和电位电平小于主验证电压的电位电平的预验证电压来执行。通过这种验证操作生成的验证数据可包括用于主验证电压的主验证数据和用于预验证电压的预验证数据。例如，验证数据可指示通过比较存储器单元MCi的阈值电压与主验证电压或预验证电压而获得的结果数据。
另外，感测锁存器220可存储用于确定对位线进行预充电的电压的位线设置数据。
预验证锁存器230可存储指示是否将预验证电压施加到所选字线的预验证数据。
在实施方式中，页缓冲器PBi可包括存储要存储在存储器单元MCi中的多个逻辑页数据的数据锁存器240和250中的至少一个。
在实施方式中，数据锁存器240和250中的所述至少一个可被配置为数量少于多个逻辑页数据的数量。具体地，页缓冲器PBi可配置有少于三个MSB数据、LSB数据和CSB数据的两个数据锁存器(即，第一数据锁存器240和第二数据锁存器250)。
在实施方式中，数据锁存器240和250中的所述至少一个可被配置为数量与第二逻辑页数据的数量相同。具体地，页缓冲器PBi可包括与两个数据(即，LSB数据和CSB数据)相同的两个数据锁存器(即，第一数据锁存器240和第二数据锁存器250)。
根据存储在第一数据锁存器240和第二数据锁存器250中的逻辑页数据，连接到位线BLi的存储器单元MCi可被编程为具有与多个状态当中的编程状态对应的阈值电压。
第一数据锁存器240可在多个编程循环中存储LSB数据。
第二数据锁存器250可在多个第一编程循环中存储CSB数据。
在实施方式中，第一数据锁存器240和第二数据锁存器250可在执行多个第一编程循环之后存储MSB数据。
另外，第一数据锁存器240和第二数据锁存器250可存储先前编程循环的主验证数据。
图3是示出根据本公开的实施方式的与存储器单元的状态对应的数据比特的图。参照图3描述的数据比特可按照MSB数据、CSB数据和LSB数据的顺序来描述。
参照图3，与擦除状态E对应的数据比特可为“111”。与第一编程状态P1对应的数据比特可为“101”。与第二编程状态P2对应的数据比特可为“100”。与第三编程状态P3对应的数据比特可为“110”。与第四编程状态P4对应的数据比特可为“010”。与第五编程状态P5对应的数据比特可为“000”。与第六编程状态P6对应的数据比特可为“001”。与第七编程状态P7对应的数据比特可为“011”。
与各个状态对应的数据比特可不限于本实施方式。然而，MSB数据的数据图案可与图3所示的图案相同，但CSB数据和LSB数据的数据图案可不同地设定。即，第一逻辑页数据的数据图案可具有预设数据图案，但第二逻辑页数据的数据图案可根据实施方式不同地设定。
在实施方式中，针对多个编程状态P1至P7当中的阈值电压分布从阈值电压分布最低的编程状态依次增加的编程状态P1至P3中的至少一个，第一逻辑页数据可具有指示未选存储器单元的第一逻辑值1。在实施方式中，针对多个编程状态P1至P7当中的阈值电压分布大于编程状态P1至P3中的所述至少一个的阈值电压分布的剩余编程状态P4至P7，第一逻辑页数据可具有从第一逻辑值1反转的第二逻辑值0。
图4是示出根据本公开的实施方式的存储器装置100的编程操作的图。
参照图2和图4，存储器装置100可将LSB数据和CSB数据分别存储在第一数据锁存器240和第二数据锁存器250中。
此后，存储器装置100可基于LSB数据和CSB数据执行多个第一编程循环PL1至PLi。
此后，存储器装置100可将MSB数据存储在第一数据锁存器240和第二数据锁存器250中。
此后，存储器装置100可基于MSB数据来确定第一存储器单元。在实施方式中，存储器装置100可控制存储在与第一存储器单元对应的第一页缓冲器中的数据以将第一存储器单元设定为编程禁止单元。
此后，存储器装置100可基于LSB数据和CSB数据执行多个第二编程循环PLi+1至PLn。
图5是示出根据本公开的实施方式的存储在数据锁存器中的数据的图。
参照图2和图5，在多个第一编程循环PL1至PLi中，感测锁存器220可存储位线设置数据和感测数据。预验证锁存器230可存储预验证数据。第一数据锁存器240可存储LSB数据和主验证数据。第二数据锁存器250可存储CSB数据和主验证数据。
在执行多个第一编程循环PL1至PLi之后，感测锁存器220可存储位线设置数据和感测数据。预验证锁存器230可存储预验证数据。第一数据锁存器240可存储LSB数据和MSB数据。第二数据锁存器250可存储CSB数据和MSB数据。
在多个第二编程循环PLi+1至PLn中，感测锁存器220可存储位线设置数据和感测数据。预验证锁存器230可存储预验证数据。第一数据锁存器240可存储LSB数据、MSB数据和主验证数据。第二数据锁存器250可存储CSB数据、MSB数据和主验证数据。
图6是示出根据本公开的实施方式的多个存储器单元的阈值电压分布的图。
参照图6，多个存储器单元的初始阈值电压分布可对应于擦除状态E。此时，与各个存储器单元对应的锁存器可处于未存储MSB数据、CSB数据和LSB数据的状态。
在执行多个第一编程循环PL1至PLi之后，多个存储器单元中的每一个可具有与擦除状态E和第一编程状态P1至第三编程状态P3当中的编程状态对应的阈值电压。此时，与各个存储器单元对应的锁存器可处于存储CSB数据和LSB数据并且未存储MSB数据的状态。具体地，在第一编程状态P1至第三编程状态P3的情况下，所有MSB数据可与第一逻辑值1相同。因此，多个存储器单元可仅利用CSB数据和LSB数据而不利用MSB数据被编程为第一编程状态P1至第三编程状态P3。
在执行多个第一编程循环PL1至PLi之后，多个存储器单元中的每一个可具有与擦除状态E和第一编程状态P1至第七编程状态P7当中的编程状态对应的阈值电压。此时，与各个存储器单元对应的锁存器可处于存储MSB数据、CSB数据和LSB数据的状态。具体地，在第四编程状态P4至第七编程状态P7的情况下，所有MSB数据可与第二逻辑值0相同。因此，在第一存储器单元基于MSB数据被设定为编程禁止单元之后，第二存储器单元可仅利用CSB数据和LSB数据而不利用MSB数据被编程为第四编程状态P4至第七编程状态P7。
图7是示出根据本公开的实施方式的将第一存储器单元设定为编程禁止单元的示例的图。
参照图7，图1的编程操作控制器131可将存储在多个存储器单元中的每一个中的第一逻辑页数据包括第一逻辑值1的存储器单元确定为第一存储器单元。例如，要编程为第一编程状态P1至第三编程状态P3当中的编程状态的存储器单元可存储包括第一逻辑值1的MSB数据。在这种情况下，包括第一逻辑值1的MSB可被存储在与对应存储器单元对应的第一数据锁存器240和第二数据锁存器250中。因此，编程操作控制器131可将对应存储器单元确定为第一存储器单元。
在实施方式中，编程操作控制器131可控制与第一存储器单元对应的第一页缓冲器以使得第一存储器单元被设定为编程禁止单元。
例如，第一页缓冲器可在多个第二编程循环中将第一逻辑值1存储在至少一个数据锁存器中。具体地，第一页缓冲器可将第一逻辑值1存储在第一数据锁存器240和第二数据锁存器250中。因此，与第一存储器单元对应的第一数据锁存器240和第二数据锁存器250可处于存储与擦除状态E对应的CSB数据和LSB数据的状态。即，与第一存储器单元对应的第一数据锁存器240和第二数据锁存器250可被设定为与具有擦除状态E的存储器单元的数据锁存器相同的值。在这种情况下，第一存储器单元可被识别为编程禁止单元。
此后，编程操作控制器131可基于至少一个第二逻辑页数据(即，LSB数据和CSB数据)来控制多个第二编程循环。
图8是示出根据本公开的实施方式的存储器装置的操作方法的流程图。图8所示的方法可由例如图1所示的存储器装置100执行。
参照图8，在操作S801，存储器装置100可将多个逻辑页数据当中的除了第一逻辑页数据之外的至少一个第二逻辑页数据存储在至少一个数据锁存器中。
在操作S803，存储器装置100可基于所述至少一个第二逻辑页数据对多个存储器单元执行编程操作。在实施方式中，存储器装置100可执行编程操作以使得多个存储器单元具有与阈值电压分布从阈值电压分布最低的编程状态依次增加的至少一个第一编程状态对应的阈值电压。
在操作S805，存储器装置100可将第一逻辑页数据存储在至少一个数据锁存器中。
在操作S807，存储器装置100可基于第一逻辑页数据来确定多个存储器单元当中的具有目标阈值电压分布的第一存储器单元。存储器装置100可将要存储包括与擦除状态对应的逻辑值的第一逻辑页数据的存储器单元确定为第一存储器单元。
在操作S809，存储器装置100可基于所述至少一个第二逻辑页数据对多个存储器单元当中的除了第一存储器单元之外的第二存储器单元执行编程操作。存储器装置100可执行编程操作以使得第二存储器单元具有与阈值电压分布大于所述至少一个第一编程状态的阈值电压分布的多个第二编程状态对应的阈值电压。
图9是示出根据本公开的实施方式的存储器装置1000的另一示例的图。
参照图9，存储器装置1000可包括存储器单元阵列1100、外围电路1200和控制逻辑1300。参照图1描述的存储器单元阵列110、页缓冲器组120和控制逻辑130的配置和操作可同样应用于存储器单元阵列1100、页缓冲器组1230和控制逻辑1300。
存储器单元阵列1100可包括多个存储块BLK1至BLKz。
多个存储块BLK1至BLKz可通过行线RL连接到行解码器1210。这里，行线RL可包括至少一条源极选择线SSL、多条字线WL1至WLn和至少一条漏极选择线DSL。多个存储块BLK1至BLKz可通过位线BL1至BLn连接到页缓冲器组1230。
多个存储块BLK1至BLKz可包括多个存储器单元串ST。位线BL1至BLn可连接到各个存储器单元串ST，并且源极线SL可共同连接到存储器单元串ST。存储器单元串ST可包括串联连接在源极线SL和位线BL1至BLn之间的至少一个源极选择晶体管SST、多个存储器单元MC和至少一个漏极选择晶体管DST。
多个存储块BLK1至BLKz中的每一个可包括多个存储器单元MC。连接到同一字线的存储器单元MC可被定义为一个页PG。在实施方式中，页PG可以是用于将数据存储在存储器装置1000中或读取存储在存储器装置1000中的数据的单位。
外围电路1200可被配置为在控制逻辑1300的控制下对存储器单元阵列1100的所选区域执行编程操作、读操作或擦除操作。
外围电路1200可包括行解码器1210、电压发生器1220、页缓冲器组1230、列解码器1240、输入/输出电路1250和感测电路1260。
行解码器1210可被配置为对从控制逻辑1300接收的行地址RADD进行解码。行解码器1210根据解码的地址选择存储块BLK1至BLKz当中的至少一个存储块。另外，行解码器1210可根据解码的地址选择所选存储块的至少一条字线。行解码器1210可将电压发生器1220所生成的电压Vop施加到所选字线。
在编程操作期间，行解码器1210可将编程电压、编程通过电压、验证电压或验证通过电压施加到字线。
电压发生器1220可被配置为使用供应给存储器装置1000的外部电源电压来生成多个电压。具体地，电压发生器1220可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。多个生成的电压Vop可通过行解码器1210供应给存储器单元阵列1100。
响应于页缓冲器控制信号PBSIGNALS，页缓冲器组1230可在常规编程循环中存储至少一个第二逻辑页数据。另外，页缓冲器组1230可在执行特定编程循环之后存储第一逻辑页数据。
列解码器1240可响应于列地址CADD而在输入/输出电路1250和页缓冲器组1230之间传送数据。
输入/输出电路1250可将从存储控制器接收的命令CMD和地址ADDR传送至控制逻辑1300或者与列解码器1240交换数据DATA。
在读操作或验证操作期间，感测电路1260可响应于允许比特VRYBIT而生成参考电流，对从页缓冲器组1230接收的感测电压VPB与通过参考电流生成的参考电压进行比较，并且输出通过信号PASS或失败信号FAIL。另选地，感测电路1260可响应于允许比特VRYBIT而生成参考电压，对从页缓冲器组1230接收的感测电流IPB与通过参考电压生成的参考电流进行比较，并且输出通过信号PASS或失败信号FAIL。
控制逻辑1300可响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特VRYBIT以控制外围电路1200。
在实施方式中，控制逻辑1300可在执行特定编程循环之后基于第一逻辑页数据确定具有目标阈值电压的第一存储器单元。控制逻辑1300可控制页缓冲器组1230将第一存储器单元设定为编程禁止单元。
在附图和说明书中描述了本公开的各种实施方式。尽管这里使用了特定术语，但这些术语仅用于描述本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见的是，除了本文所公开的实施方式之外，可基于本公开的技术范围进行各种修改。这些实施方式可被组合以形成附加实施方式。
应该注意的是，尽管结合其实施方式描述了本公开的技术精神，但这仅是为了描述，不应被解释为限制。本领域普通技术人员应该理解，在不脱离本公开和以下权利要求的技术精神的情况下，可对其进行各种改变。
例如，对于上述实施方式中作为示例提供的逻辑门和晶体管，可根据输入信号的极性来实现不同的位置和类型。
相关申请的交叉引用
本申请要求2023年2月9日提交的韩国专利申请号10-2023-0017212的优先权，其完整公开通过引用并入本文。

Claims (19)

1.一种存储器装置，该存储器装置包括：
多个存储器单元，所述多个存储器单元连接到多条字线当中的所选字线，各个存储器单元被编程为多个编程状态当中的一个编程状态；
多个页缓冲器，所述多个页缓冲器在对所述多个存储器单元执行的多个第一编程循环中存储至少一个第二逻辑页数据，并且在执行所述多个第一编程循环之后存储第一逻辑页数据，所述至少一个第二逻辑页数据是要存储在所述多个存储器单元中的多个逻辑页数据当中的除了所述第一逻辑页数据之外的逻辑页数据；以及
控制逻辑，该控制逻辑基于所述至少一个第二逻辑页数据来控制所述多个第一编程循环，基于所述第一逻辑页数据来确定第一存储器单元，并且控制对第二存储器单元执行的多个第二编程循环，所述第一存储器单元是所述多个存储器单元当中的被编程为所述一个编程状态的存储器单元，所述第二存储器单元是所述多个存储器单元当中的除了所述第一存储器单元之外的存储器单元。
2.根据权利要求1所述的存储器装置，其中，所述多个页缓冲器中的每一个包括存储要存储在所述多个存储器单元当中的一个存储器单元中的所述多个逻辑页数据的至少一个数据锁存器。
3.根据权利要求2所述的存储器装置，其中，所述至少一个数据锁存器的数量少于所述多个逻辑页数据的数量。
4.根据权利要求3所述的存储器装置，其中，所述至少一个数据锁存器的数量与所述至少一个第二逻辑页数据的数量相同。
5.根据权利要求2所述的存储器装置，其中，所述控制逻辑将要存储包括指示未选存储器单元的第一逻辑值的所述第一逻辑页数据的存储器单元确定为所述第一存储器单元。
6.根据权利要求5所述的存储器装置，其中，所述控制逻辑控制所述多个页缓冲器当中的与所述第一存储器单元对应的第一页缓冲器，以使得所述第一存储器单元被设定为编程禁止单元。
7.根据权利要求6所述的存储器装置，其中，所述第一页缓冲器在所述多个第二编程循环中将所述第一逻辑值存储在所述至少一个数据锁存器中。
8.根据权利要求2所述的存储器装置，其中，所述多个页缓冲器中的每一个包括：
感测锁存器，该感测锁存器存储从连接到所述一个存储器单元的位线感测的数据；以及
预验证锁存器，该预验证锁存器存储指示是否将电位电平小于主验证电压的预验证电压施加到所述所选字线的预验证数据。
9.根据权利要求1所述的存储器装置，其中，所述第一逻辑页数据包括第一逻辑值和第二逻辑值，其中，针对所述多个编程状态当中的阈值电压分布从所述阈值电压分布最低的编程状态依次增加的至少一个第一编程状态，所述第一逻辑值指示未选存储器单元，并且其中，针对所述阈值电压分布大于所述至少一个第一编程状态的阈值电压分布的多个剩余第二编程状态，所述第二逻辑值从所述第一逻辑值反转。
10.根据权利要求9所述的存储器装置，其中，所述第一存储器单元被编程为所述至少一个第一编程状态当中的一个编程状态。
11.根据权利要求1所述的存储器装置，其中，所述控制逻辑基于所述至少一个第二逻辑页数据来控制所述多个第二编程循环。
12.一种操作存储器装置的方法，该方法包括以下步骤：
在至少一个数据锁存器中存储多个逻辑页数据当中的除了第一逻辑页数据之外的至少一个第二逻辑页数据；
基于所述至少一个第二逻辑页数据对多个存储器单元执行编程操作；
将所述第一逻辑页数据存储在所述至少一个数据锁存器中；
基于所述第一逻辑页数据来确定所述多个存储器单元当中的具有目标阈值电压的第一存储器单元；以及
基于所述至少一个第二逻辑页数据对所述多个存储器单元当中的除了所述第一存储器单元之外的第二存储器单元执行编程操作。
13.根据权利要求12所述的方法，其中，对所述多个存储器单元执行所述编程操作的步骤包括以下步骤：执行所述编程操作以使得所述多个存储器单元具有与阈值电压分布从所述阈值电压分布最低的编程状态依次增加的至少一个第一编程状态对应的阈值电压。
14.根据权利要求13所述的方法，其中，对所述第二存储器单元执行所述编程操作的步骤包括以下步骤：执行所述编程操作以使得所述第二存储器单元具有与阈值电压分布大于所述至少一个第一编程状态的阈值电压分布的多个第二编程状态对应的阈值电压。
15.根据权利要求12所述的方法，其中，确定所述第一存储器单元的步骤包括以下步骤：将要存储包括与擦除状态对应的逻辑值的存储器单元确定为所述第一存储器单元。
16.一种存储器装置，该存储器装置包括：
多个存储器单元，所述多个存储器单元连接到多条字线当中的所选字线，所述多个存储器单元包括存储三比特数据的三级单元TLC；
多个页缓冲器，所述多个页缓冲器在多个第一编程循环中存储最低有效比特LSB数据和中央有效比特CSB数据，并且在执行所述多个第一编程循环之后存储最高有效比特MSB数据，所述LSB数据和所述CSB数据是要存储在所述多个存储器单元中的数据，对所述多个存储器单元执行所述多个第一编程循环；以及
控制逻辑，该控制逻辑基于所述LSB数据和所述CSB数据来控制所述多个第一编程循环，基于所述MSB数据来确定第一存储器单元，并且基于所述LSB数据和所述CSB数据来控制对第二存储器单元执行的多个第二编程循环，所述第一存储器单元在所述多个存储器单元当中具有目标阈值电压，所述第二存储器单元是所述多个存储器单元当中的除了所述第一存储器单元之外的存储器单元。
17.根据权利要求16所述的存储器装置，其中，所述多个页缓冲器中的每一个包括：
第一数据锁存器，该第一数据锁存器存储要存储在所述多个存储器单元当中的特定存储器单元中的所述LSB数据；以及
第二数据锁存器，该第二数据锁存器存储要存储在所述特定存储器单元中的所述CSB数据。
18.根据权利要求17所述的存储器装置，其中，在执行所述多个第一编程循环之后，所述第一数据锁存器和所述第二数据锁存器存储要存储在所述特定存储器单元中的所述MSB数据。
19.根据权利要求18所述的存储器装置，其中，所述MSB数据具有预设数据图案。
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