KR101543433B1

KR101543433B1 - 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템

Info

Publication number: KR101543433B1
Application number: KR1020090007943A
Authority: KR
Inventors: 문성환; 장준호
Original assignee: 삼성전자주식회사
Priority date: 2009-02-02
Filing date: 2009-02-02
Publication date: 2015-08-10
Also published as: US8154925B2; US20100195418A1; KR20100088827A

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 제 1 및 제 2 메모리 칩, 그리고 제 1 및 제 2 메모리 칩에 대해 인터리브(interleave) 프로그램을 수행하도록 구성되는 제어 로직을 포함하고, 제어 로직은 제 1 메모리 칩의 제 1 및 제 2 메모리 블록에 기입될 데이터를 전달받고, 제 1 및 제 2 메모리 블록이 정상 블록이면 제 1 및 제 2 메모리 블록에 대해 동시에 프로그램 동작을 수행하고, 제 2 메모리 블록이 배드 블록이면 제 2 메모리 블록에 대응하는 데이터를 저장 회로에 저장하도록 구성된다.

Description

반도체 메모리 장치 및 그것을 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 목적은 향상된 기입 속도를 갖는 반도체 메모리 장치를 제공하는 데에 있다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 제 1 및 제 2 메모리 칩; 그리고 상기 제 1 및 제 2 메모리 칩에 대해 인터리브(interleave) 프로그램을 수행하도록 구성되는 제어 로직을 포함하고, 상기 제어 로직은 상기 제 1 메모리 칩의 제 1 및 제 2 메모리 블록에 기입될 데이터를 전달받고, 상기 제 1 및 제 2 메모리 블록이 정상 블록이면 상기 제 1 및 제 2 메모리 블록에 대해 동시에 프로그램 동작을 수행하고, 상기 제 2 메모리 블록이 배드 블록이면 상기 제 2 메모리 블록에 대응하는 데이터를 저장 회로에 저장하도록 구성된다.

실시 예로서, 상기 제 1 및 제 2 메모리 블록들이 정상 블록이면, 상기 제어회로는 상기 제 1 및 제 2 메모리 블록에 기입될 데이터를 상기 제 1 메모리 칩의 쓰기 회로에 로딩하고, 상기 제 1 메모리 칩에서 기입 동작이 수행되는 동안 상기 제 2 메모리 칩에 기입될 데이터를 상기 제 2 메모리 칩의 쓰기 회로에 로딩하도록 구성된다.

실시 예로서, 상기 제 2 메모리 블록이 배드 블록이면, 상기 제어 로직은 상기 제 1 메모리 블록에 기입될 데이터를 상기 제 1 메모리 칩의 쓰기 회로에 로딩하고, 상기 제 2 메모리 블록에 대응하는 데이터를 상기 저장 회로에 저장하고, 그리고 상기 제 1 메모리 블록에서 기입 동작이 수행되는 동안 상기 제 2 메모리 칩 에 기입될 데이터를 상기 제 2 메모리 칩의 쓰기 회로에 로딩하도록 구성된다.

실시 예로서, 상기 제 1 메모리 블록에 대한 기입 동작이 완료되면, 상기 제어 로직은 상기 저장 회로에 저장되어 있는 데이터를 상기 제 1 메모리 칩의 제 3 메모리 블록에 기입하도록 구성된다.

실시 예로서, 상기 제 3 메모리 블록에서 기입 동작이 수행되는 동안, 상기 제어 로직은 상기 제 2 메모리 칩에 기입될 데이터를 상기 제 2 메모리 칩의 쓰기 회로에 로딩하도록 구성된다.

본 발명의 실시 예에 따른 메모리 시스템은 제 1 및 제 2 메모리 칩을 포함하는 반도체 메모리 장치; 그리고 상기 반도체 메모리 장치의 기입 동작을 제어하도록 구성되는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 제 2 메모리 칩에 기입될 쓰기 데이터를 전달받고, 상기 쓰기 데이터가 기입될 저장 영역 중 일부가 배드 영역이면, 상기 쓰기 데이터 중 상기 배드 영역에 대응하는 데이터를 저장 회로에 기입하고, 그리고 외부로부터 수신되는 데이터 및 상기 저장 회로에 저장되어 있는 데이터를 상기 제 1 및 제 2 메모리 칩에 인터리브(interleave) 프로그램하도록 구성된다.

본 발명의 실시 예에 따른 메모리 시스템은 반도체 메모리 장치; 그리고 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 반도체 메모리 장치는 제 1 및 제 2 메모리 칩; 그리고 상기 제 1 및 제 2 메모리 칩에 대해 인터리브(interleave) 프로그램을 수행하도록 구성되는 제어 로직을 포함하고, 상기 제어 로직은 상기 제 1 메모리 칩의 제 1 및 제 2 메모리 블록에 기입될 데이 터를 전달받고, 상기 제 1 및 제 2 메모리 블록이 정상 블록이면 상기 제 1 및 제 2 메모리 블록에 대해 동시에 프로그램 동작을 수행하고, 상기 제 2 메모리 블록이 배드 블록이면 상기 제 2 메모리 블록에 대응하는 데이터를 저장 회로에 저장하도록 구성된다.

실시 예로서, 상기 반도체 메모리 장치 및 상기 컨트롤러는 하나의 반도체 장치로 집적된다.

실시 예로서, 상기 반도체 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성한다.

실시 예로서, 상기 반도체 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 두 개의 메모리 블록들 중 하나가 배드 블록이면, 배드 블록에 대응하는 데이터를 저장 회로에 저장한다. 그리고, 두 개의 메모리 블록들 중 정상 블록에 대한 기입이 완료되면, 저장 회로에 저장된 데이터를 메모리 블록에 기입한다. 따라서, 반도체 메모리 장치의 기입 속도가 향상된다.

본 발명의 실시 예에 따른 메모리 시스템은 제 1 및 제 2 메모리 칩을 포함하는 반도체 메모리 장치, 그리고 반도체 메모리 장치의 기입 동작을 제어하도록 구성되는 컨트롤러를 포함하고, 컨트롤러는 제 2 메모리 칩에 기입될 쓰기 데이터를 전달받고, 쓰기 데이터가 기입될 저장 영역 중 일부가 배드 영역이면, 쓰기 데이터 중 배드 영역에 대응하는 데이터를 저장 회로에 기입하고, 그리고 외부로부터 수신되는 데이터 및 저장 회로에 저장되어 있는 데이터를 제 1 및 제 2 메모리 칩에 인터리브(interleave) 프로그램하도록 구성된다.

본 발명의 실시 예에 따른 메모리 시스템은 반도체 메모리 장치, 그리고 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 반도체 메모리 장치는 제 1 및 제 2 메모리 칩, 그리고 제 1 및 제 2 메모리 칩에 대해 인터리브(interleave) 프로그램을 수행하도록 구성되는 제어 로직을 포함하고, 제어 로직은 제 1 메모리 칩의 제 1 및 제 2 메모리 블록에 기입될 데이터를 전달받고, 제 1 및 제 2 메모리 블록이 정상 블록이면 제 1 및 제 2 메모리 블록에 대해 동시에 프로그램 동작을 수행하고, 제 2 메모리 블록이 배드 블록이면 제 2 메모리 블록에 대응하는 데이터를 저장 회로에 저장하도록 구성된다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명 의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 반도체 메모리 장치(200) 및 컨트롤러(100)를 포함한다.

컨트롤러(100)는 호스트(Host) 및 반도체 메모리 장치(200)에 연결된다. 컨트롤러(100)는 반도체 메모리 장치(200)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 반도체 메모리 장치(200)에 저장한다.

컨트롤러(100)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다.

메모리 인터페이스는 반도체 메모리 장치(200)와 인터페이싱할 것이다. 컨트롤러(100)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 플래 시 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.

반도체 메모리 장치(200)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기/쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기/쓰기 회로에 전달하는 어드레스 디코더, 반도체 메모리 장치(200)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치(200)는 도 2 내지 7을 참조하여 더 상세하게 설명된다.

컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.

다른 예로서, 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(10)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.

다른 예로서, 메모리 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC, 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무 선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기/재생기(digital audio recorder/player), 디지털 정지/동 영상 녹화기/재생기(digital picture/video recorder/player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, 또는 반도체 드라이브(SSD, Solid State Drive) 또는 메모리 카드와 같은 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나에 적용될 것이다.

다른 예로서, 반도체 메모리 장치(200) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 반도체 메모리 장치(200) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.

예시적으로, 반도체 메모리 장치(200)는 SRAM, DRAM, SDRAM 등과 같은 휘발 성 메모리 장치일 것이다. 다른 예로서, 반도체 메모리 장치(200)는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 장치일 것이다. 이하에서, 간결한 설명을 위하여, 플래시 메모리 장치(200)를 참조하여 본 발명의 실시 예가 설명된다.

도 2는 도 1의 플래시 메모리 장치(100)를 설명하기 위한 블록도이다. 도 2를 참조하면, 플래시 메모리 장치(100)는 메모리 영역(110), 저장 회로(150), 그리고 제어 로직(160)을 포함한다.

메모리 영역(110)은 메모리 칩들(120, 130, 140)을 포함한다. 메모리 칩들(120, 130, 140)은 제어 로직(160)의 제어에 응답하여 동작한다. 메모리 영역(110)은 외부와 데이터(DATA)를 통신한다. 메모리 영역(110)은 외부로부터 어드레스(ADDR)를 전달받는다. 메모리 영역(110)은 어드레스(ADDR)에 의해 특정된 위치에 외부로부터 전달되는 데이터(DATA)를 기입하도록 구성된다. 메모리 영역(110)은 어드레스(ADDR)에 의해 특정된 위치에 저장되어 있는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 메모리 영역(110)은 도 1의 컨트롤러(200)와 데이터(DATA)를 통신할 것이다. 예시적으로, 메모리 영역(110)은 도 1의 컨트롤러(200)로부터 어드레스(ADDR)를 전달받을 것이다.

메모리 칩(120)은 적어도 두 개의 저장 영역들(121, 123) 및 대응하는 읽기/쓰기 회로들(125, 127)을 포함한다. 예시적으로, 메모리 칩(120)은 적어도 두 개의 플레인들(121, 123)을 포함할 것이다. 다른 예로서, 메모리 칩(120)은 적어도 두 개의 뱅크들(121, 123)을 포함할 것이다.

메모리 칩(120)의 플레인(121)은 읽기/쓰기 회로(125)에 연결된다. 읽기/쓰기 회로(125)는 플레인(121)에 대한 읽기/쓰기 동작을 수행하도록 구성된다. 메모리 칩(120)의 플레인(123)은 읽기/쓰기 회로(127)에 연결된다. 읽기/쓰기 회로(127)는 플레인(123)에 대한 읽기/쓰기 동작을 수행하도록 구성된다. 플레인들(121, 123)이 각각 별도의 읽기/쓰기 회로들(125, 127)에 연결되므로, 플레인들(121, 123)에서 동시에 기입 또는 읽기 동작이 수행되는 것이 가능하다.

각각의 플레인(121/123)은 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 각각의 메모리 블록은 복수의 메모리 셀들(미도시)을 포함할 것이다. 예시적으로, 각각의 메모리 셀은 셀 당 하나의 데이터 비트를 저장하는 싱글 레벨 셀(SLC, Single Level Cell)일 것이다. 다른 예로서, 각각의 메모리 셀은 셀 당 복수의 데이터 비트를 저장하는 멀티 레벨 셀(MLC, Multi Level Cell)일 것이다.

도 2에 도시되지 않았지만, 메모리 칩(120)은 어드레스(ADDR)를 디코딩하여 메모리 블록들(BLK1~BLKn)의 행 및 열을 선택하기 위한 어드레스 디코더를 포함할 것이다. 예시적으로, 어드레스 디코더는 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 대응하는 플레인의 메모리 블록들(BLK1~BLKn)의 행을 선택할 것이다. 어드레스 디코더는 어드레스(ADDR) 중 열 어드레스를 디코딩하여, 대응하는 플레인의 읽기/쓰기 회로(125/127)에 전달할 것이다.

예시적으로, 읽기/쓰기 회로(125/127)는 감지 증폭기, 쓰기 드라이버, 어드레스 디코더로부터의 열 어드레스에 응답하여 메모리 블록들(BLK1~BLKn)의 열을 선택하기 위한 열 선택 회로, 그리고 데이터 입출력 버퍼 등을 포함할 것이다. 예시 적으로, 읽기/쓰기 회로(125/127)의 감지 증폭기 및 쓰기 드라이버는 페이지 버퍼와 같은 회로로 구현될 수 있을 것이다.

메모리 칩(130)은 메모리 칩(120)과 동일하게 구성된다. 메모리 칩(130)은 적어도 두 개의 플레인들(131, 133), 그리고 플레인들(131, 133)에 각각 대응하는 읽기/쓰기 회로들(135, 137)을 포함한다. 각각의 플레인(131/133)은 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 각각의 메모리 블록은 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀은 싱글 레벨 셀(SLC) 또는 멀티 레벨 셀(MLC)일 것이다.

메모리 칩(140)은 메모리 칩(120)과 동일하게 구성된다. 메모리 칩(140)은 적어도 두 개의 플레인들(141, 143), 그리고 플레인들(141, 143)에 각각 대응하는 읽기/쓰기 회로들(145, 147)을 포함한다. 각각의 플레인(141/143)은 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 각각의 메모리 블록은 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀은 싱글 레벨 셀(SLC) 또는 멀티 레벨 셀(MLC)일 것이다.

저장 회로(150)는 메모리 영역(110)의 메모리 칩들(120, 130, 140)에 기입될 데이터 중 특정 데이터를 저장하도록 구성된다. 저장 회로(150)는 제어 로직(160)의 제어에 응답하여 동작한다. 예시적으로, 저장 회로(210)는 레지스터, 버퍼, 래치 등과 같은 회로일 것이다. 예시적으로, 저장 회로(210)는 FIFO (First-in First-out) 방식으로 동작할 것이다. 예를 들면, 저장회로(210)는 큐(queue)일 것이다.

제어 로직(160)은 메모리 영역(110) 및 저장 회로(150)를 제어하도록 구성된다. 제어 로직(160)은 플래시 메모리 장치(100)의 제반 동작을 제어할 것이다. 제 어 로직(160)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 것이다. 예시적으로, 제어 신호(CTRL)는 도 1의 컨트롤러(200)로부터 제공될 것이다.

예시적으로, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 복수의 플레인에 대한 프로그램을 동시에 수행하는 것이 가능할 것이다. 예시적으로, 플래시 메모리 장치(100)는 2 플레인 프로그램을 수행하는 것이 가능할 것이다.

예를 들면, 플래시 메모리 장치(100)는 메모리 칩(120)의 플레인들(121, 123)의 메모리 블록들(BLK1)에 기입될 데이터를 전달받을 것이다. 메모리 칩(120)의 플레인(121)의 메모리 블록(BLK1)에 기입될 데이터는 플레인(121)에 대응하는 읽기/쓰기 회로(125)에 로딩될 것이다. 메모리 칩(120)의 플레인(123)의 메모리 블록(BLK1)에 기입될 데이터는 플레인(123)에 대응하는 읽기/쓰기 회로(127)에 로딩될 것이다. 이후에, 읽기/쓰기 회로들(125, 127)에 로딩된 데이터는 대응하는 플레인들(121, 123)의 메모리 블록들(BLK1)에 기입될 것이다. 이와 같은 동작은 플래시 메모리 장치(100)의 다른 메모리 칩들(130, 140)에 대해서도 마찬가지로 수행될 것이다.

예시적으로, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 복수의 메모리 칩들(120, 130, 140)에 대한 인터리브(interleave) 프로그램을 수행하는 것이 가능할 것이다. 예시적으로, 플래시 메모리 장치(100)는 메모리 칩들(120~140) 중 하나에 기입될 데이터를 전달받을 것이다. 전달된 데이터는 기입될 메모리 칩의 읽기/쓰기 회로에 로딩될 것이다. 기입될 데이터가 대응하는 메모리 칩의 읽기/쓰기 회로에 로딩되면, 플래시 메모리 장치(100)는 해당 메모리 칩의 기입 동작을 시 작할 것이다.

기입될 데이터의 수신, 수신된 데이터의 읽기/쓰기 회로에의 로딩, 그리고 기입될 메모리 칩에서 기입 동작을 시작할 때까지, 플래시 메모리 장치(100)는 비지(busy) 상태를 유지할 것이다. 메모리 칩에서 기입 동작이 시작되면, 플래시 메모리 장치(100)는 레디(ready) 상태로 전환될 것이다. 이때, 플래시 메모리 장치(100)는 기입 동작이 수행되고 있는 메모리 칩 이외의 다른 메모리 칩에 기입될 데이터를 수신하고, 수신된 데이터를 해당 메모리 칩의 읽기/쓰기 회로에 로딩하는 것이 가능할 것이다.

예를 들면, 메모리 칩(120)에 기입될 데이터가 메모리 칩(120)의 읽기/쓰기 회로(125/127)에 로딩된 후, 메모리 칩(120)에 대한 기입 동작이 수행될 것이다. 메모리 칩(120)에 대한 기입 동작이 수행되는 동안, 메모리 칩(130)에 기입될 데이터가 메모리 칩(130)의 읽기/쓰기 회로(135, 137)에 로딩될 것이다. 메모리 칩(130)에 기입될 데이터가 메모리 칩(130)의 읽기/쓰기 회로(135, 137)에 로딩되면, 메모리 칩(130)에서 기입 동작이 수행될 것이다.

예시적으로, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 2 플레인 프로그램 및 인터리브 프로그램을 동시에 수행하는 것이 가능할 것이다.

예시적으로, 플래시 메모리 장치(100)는 메모리 칩(120)의 플레인들(121, 123)의 블록들(BLK1)에 기입될 데이터를 외부로부터 전달받을 것이다. 도 2에 도시된 바와 같이, 메모리 칩(120)의 플레인들(121, 123)의 메모리 블록들(BLK1)은 정상 블록들이다. 플래시 메모리 장치(100)에 전달된 데이터는 메모리 칩(120)의 플 레인들(121, 123)의 메모리 블록들(BLK1)에 대응하는 읽기/쓰기 회로들(125, 127)에 각각 로딩될 것이다. 이후에, 읽기/쓰기 회로들(125, 127)에 의해 메모리 칩(120)의 플레인들(121, 123)의 메모리 블록들(BKL1)에서 기입 동작이 수행될 것이다. 즉, 플래시 메모리 장치(100)에서 2 플레인 프로그램이 수행될 것이다.

메모리 칩(120)에서 기입 동작이 수행되는 동안, 메모리 칩(130)에 기입될 데이터가 플래시 메모리 장치(100)에 전달될 것이다. 도 2에 도시된 바와 같이, 메모리 칩(130)의 플레인(133)의 메모리 블록(BLK1)은 배드 블록이다. 2 플레인 프로그램이 수행될 때, 두 개의 플레인 중 하나의 플레인의 메모리 블록이 배드 블록이면, 일반적인 플래시 메모리 장치는 2 회의 기입 동작을 수행한다. 예시적으로, 일반적인 플래시 메모리 장치에서, 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1)에 대응하는 데이터가 읽기/쓰기 회로(135)에 로딩되고, 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1)에서 기입 동작이 수행된다.

이후에, 메모리 칩(130)의 플레인(133)의 메모리 블록(BLK1), 즉 배드 블록에 대응하는 데이터가 메모리 칩(130)의 정상 메모리 블록에 기입될 것이다. 예시적으로, 배드 블록(메모리 칩(130)의 플레인(133)의 메모리 블록(BLK1))에 대응하는 데이터는 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK3)에 기입되는 것으로 가정하자.

메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1)에 대한 기입 동작이 완료된 후에, 배드 블록(메모리 칩(130)의 플레인(133)의 메모리 블록(BLK1))에 대응하는 데이터가 읽기/쓰기 회로(135)에 로딩된다. 그리고, 메모리 칩(130)의 플레 인(131)의 메모리 블록(BLK3)에 배드 블록(메모리 칩(130)의 플레인(133)의 메모리 블록(BLK1))에 대응하는 데이터가 기입된다. 예시적으로, 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK3)에 대한 기입 동작이 시작된 후에, 플래시 메모리 장치는 레디(ready) 상태로 전환될 것이다.

즉, 2 플레인 프로그램 및 인터리브 프로그램이 동시에 수행되는 플래시 메모리 장치에서, 데이터가 기입될 저장 영역들 중 일부가 배드 영역이면, 해당 메모리 칩에 대해 적어도 두 번의 기입 동작이 수행된다. 또한, 적어도 두 번의 기입 동작 중 마지막 기입 동작이 시작된 후에, 플래시 메모리 장치는 레디(ready) 상태가 된다. 즉, 적어도 두 번의 기입 동작 중 마지막 기입 동작이 시작된 후에, 인터리브 프로그램이 수행된다.

즉, 2 플레인 프로그램 및 인터리브 프로그램이 동시에 수행되는 플래시 메모리 장치에서, 배드 블록은 플래시 메모리 장치의 기입 속도를 저하시키는 주요한 원인들 중 하나이다. 플래시 메모리 장치가 열화될수록, 플래시 메모리 장치의 배드 블록의 수는 증가할 것이다. 즉, 플래시 메모리 장치가 열화될수록, 2 플레인 프로그램 및 인터리브 프로그램이 동시에 수행되는 플래시 메모리 장치의 기입 속도는 저하될 것이다.

상술한 바와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는, 제 1 및 제 2 메모리 블록(예를 들면, 메모리 칩(120)의 플레인들(121, 123)의 메모리 블록들(BLK1))이 정상 블록이면 제 1 및 제 2 메모리 블록에 대해 동시에 프로그램 동작을 수행하고, 제 2 메모리 블록(예를 들면, 메모 리 칩(130)의 플레인(133)의 메모리 블록(BLK1))이 배드 블록이면 제 2 메모리 블록에 대응하는 데이터를 저장 회로(150)에 저장하도록 구성된다.

도 3은 도 2의 플래시 메모리 장치(100)의 기입 동작을 설명하기 위한 순서도이다. 그리고, 도 4 내지 7은 도 3의 순서도에 따른 기입 과정을 설명하기 위한 블록도이다. 도 2 및 3을 참조하면, S110 단계에서, 플래시 메모리 장치(100)는 기입될 데이터를 전달받는다. 기입될 데이터를 전달받기 이전 또는 이후에, 플래시 메모리 장치(100)는 데이터가 기입될 위치를 나타내는 어드레스(ADDR)를 전달받을 것이다.

플래시 메모리 장치(100)는 2 플레인 프로그램을 수행하기 위한 데이터를 전달받을 것이다. 예시적으로, 플래시 메모리 장치(100)는 하나의 메모리 칩(예를 들면, 120)의 플레인(예를 들면, 121)의 메모리 블록(BLK1) 및 그것에 대응하는 플레인(예를 들면, 123)의 메모리 블록(BLK1)에 기입될 데이터(DATA1, DATA2)를 전달받을 것이다.

S120 단계에서, 제어 로직(160)은 전달된 데이터가 기입될 메모리 블록이 배드 블록인지 판별한다. 데이터(DATA1)는 메모리 칩(120)의 플레인(121)의 메모리 블록(BLK1)에 기입될 데이터이고, 데이터(DATA2)는 메모리 칩(120)의 플레인(123)의 메모리 블록(BLK2)에 기입될 데이터인 것으로 가정하자. 도 2에 도시된 바와 같이, 플레인들(121, 123)의 메모리 블록들(BLK1)은 정상 메모리 블록들이다. 따라서, S130 단계가 수행된다.

S130 단계에서, 2 플레인 프로그램이 시작된다. 예시적으로, 메모리 칩(120) 의 플레인(121)의 메모리 블록(BLK1)에 기입될 데이터(DATA1)는 읽기/쓰기 회로(125)에 로딩될 것이다. 메모리 칩(120)의 플레인(123)의 메모리 블록(BLK1)에 기입될 데이터(DATA2)는 읽기/쓰기 회로(127)에 로딩될 것이다. 이후에, 제어 로직(160)의 제어에 응답하여, 메모리 칩(120)의 플레인들(121, 123)의 메모리 블록들(BLK1)에서 데이터(DATA1, DATA2)의 기입 동작이 시작될 것이다.

S130 단계가 수행된 결과는 도 4에 도시되어 있다. 도 4를 참조하면, 데이터(DATA1)는 메모리 칩(120)의 플레인(121)의 메모리 블록(BLK1)에 데이터(DATA1)가 기입되며, 메모리 칩(120)의 플레인(123)의 메모리 블록(BLK1)에 데이터(DATA2)가 기입된다.

다시 도 2 및 3을 참조하면, S180 단계에서, 인터리브 프로그램이 수행된다. 예시적으로, 플래시 메모리 장치(100)는 기입 동작이 수행되고 있는 메모리 칩(120) 이외의 다른 메모리 칩(130 또는 140)에 기입될 데이터를 수신할 것이다. 예시적으로, 플래시 메모리 장치(100)는 메모리 칩(130)의 플레인들(131, 133)의 메모리 블록들(BLK1)에 기입될 데이터(DATA3, DATA4)를 수신하는 것으로 가정하자.

플래시 메모리 장치(100)가 메모리 칩(130)에 기입될 데이터를 수신하는 것은 메모리 칩(120)에서 기입 동작을 수행하는 것과 동시에 수행될 것이다. 즉, 수신된 데이터의 기입 및 기입될 데이터의 수신이 동시에 수행되므로, 기입 동작에 요구되는 시간이 감소됨이 이해될 것이다.

플래시 메모리 장치(200)가 메모리 칩(130)에 기입될 데이터(DATA3, DATA4)를 수신하면(S110 단계), 제어 로직(160)은 수신된 데이터(DATA3, DATA4)가 기입될 위치에 배드 블록이 존재하는지 판별한다. 도 2에 도시된 바와 같이, 수신된 데이터(DATA3, DATA4)가 기입될 메모리 칩(130)의 플레인들(131, 133)의 메모리 블록들(BLK1) 중 플레인(133)의 메모리 블록(BLK1)은 배드 블록이다. 따라서, S140 단계가 수행된다.

S140 단계에서, 데이터(DATA3)에 대한 기입 동작이 시작되고, 데이터(DATA4)는 저장 회로(150)에 저장된다. 예시적으로, 데이터(DATA3)는 기입될 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1)에 대응하는 읽기/쓰기 회로(135)에 로딩될 것이다. 이후에, 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1)에서 기입 동작이 수행될 것이다. S140 단계가 수행된 결과가 도 5에 도시되어 있다. 도 5를 참조하면, 데이터(DATA3)는 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1)에 기입된다. 그리고, 데이터(DATA4)는 저장 회로(150)에 저장된다.

다시 도 2 및 3을 참조하면, S150 단계에서, 제어 로직(160)은 데이터(DATA3)의 기입 동작이 완료되었는지 판별한다. 데이터(DATA3)의 기입 동작이 완료되면, S170 단계가 수행되고, 데이터(DATA3)의 기입 동작이 완료되지 않았으면, S160 단계가 수행된다. S150 단계에서, 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1)에서, 데이터(DATA3)의 기입이 시작되었으므로, 데이터(DATA3)의 기입 동작이 완료되지 않은 것으로 가정하자.

데이터(DATA3)의 기입 동작이 완료되지 않은 것으로 판별되면, S160 단계가 수행된다. S160 단계에서, 플래시 메모리 장치(100)는 인터리브 프로그램을 수행한다. 즉, 플래시 메모리 장치(100)는 데이터(DATA3)가 기입되고 있는 메모리 칩(130) 이외의 다른 메모리 칩(120 또는 140)에 기입될 데이터를 수신하는 것이 가능하다. 예시적으로, 플래시 메모리 장치(100)는 메모리 칩(140)의 플레인들(141, 143)의 메모리 블록들(BLK1)에 기입될 데이터(DATA5, DATA6)를 수신하는 것으로 가정하자.

도 2에 도시되어 있는 바와 같이, 메모리 칩(140)의 플레인들(141, 143)의 메모리 블록들(BLK1)은 정상 메모리 블록들이다. 따라서, S110 및 S130 단계를 참조하여 설명된 바와 같이, 메모리 칩(140)에 데이터(DATA5, DATA6)가 기입된다.

예시적으로, 데이터(DATA5)는 기입될 메모리 칩(140)의 플레인(141)의 메모리 블록(BLK1)에 대응하는 읽기/쓰기 회로(145)에 로딩될 것이다. 데이터(DATA6)는 기입될 메모리 칩(140)의 플레인(143)의 메모리 블록(BLK1)에 대응하는 읽기/쓰기 회로(147)에 로딩될 것이다. 이후에, 메모리 칩(140)의 플레인들(141, 143)의 메모리 블록들(BLK1)에서, 데이터(DATA5, DATA6)의 기입 동작이 시작된다. S160 단계가 수행된 결과가 도 6에 도시되어 있다. 도 6을 참조하면, 메모리 칩(140)의 플레인(141)의 메모리 블록(BLK1)에 데이터(DATA5)가 기입되며, 메모리 칩(140)의 플레인(143)의 메모리 블록(BLK1)에 데이터(DATA6)가 기입된다.

다시 도 2 및 3을 참조하면, 데이더(DATA5, DATA6)의 메모리 칩(140)에 대한 기입 동작이 시작되면, 제어 로직(160)은 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1)에 대한 데이터(DATA3)의 기입 동작이 완료되었는지 판별한다. 데이터(DATA3)의 기입이 완료되지 않았으면, S160 단계에서, 데이터(DATA3)가 기입되고 있는 메모리 칩(130) 및 데이터(DATA5, DATA6)가 기입되고 있는 메모리 칩(140) 이 외의 다른 메모리 칩(예를 들면, 120)에 대한 인터리브 프로그램이 수행될 것이다.

예시적으로, 데이터(DATA5, DATA6)에 대한 기입 동작이 시작된 때에, 데이터(DATA3)의 기입 동작이 완료된 것으로 가정하자. 데이터(DATA3)의 기입 동작이 완료된 것으로 판별되면, 제어 로직(160)은 S170 단계를 수행할 것이다.

S170 단계에서, 제어 로직(160)은 저장 회로(150)에 저장되어 있는 데이터(DATA4)의 기입이 시작되도록 플래시 메모리 장치(100)를 제어한다. 예시적으로, 제어 로직(160)은 저장 회로(150)에 저장되어 있는 데이터(DATA4)를 기입될 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK3)에 대응하는 읽기/쓰기 회로(135)에 로딩할 것이다. 이후에, 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK3)에서, 데이터(DATA4)의 기입 동작이 수행될 것이다. S170 단계가 수행된 결과가 도 7에 도시되어 있다. 도 7을 참조하면, 데이터(DATA4)는 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK3)에 기입된다.

다시 도 2 및 4을 참조하면, 저장 회로(150)에 저장되어 있던 데이터(DATA4)의 기입 동작이 시작되면, S180 단계에서, 제어 로직(160)은 인터리브 프로그램을 수행한다. 즉, 플래시 메모리 장치(100)는 데이터(DATA4)가 기입되고 있는 메모리 칩(130) 이외의 다른 메모리 칩들(120 또는 140)에 기입될 데이터를 수신하는 것이 가능하다. 데이터(DATA4)가 기입되고 있는 메모리 칩(130) 이외의 다른 메모리 칩들(120 또는 140)에 기입될 데이터가 수신되면, 제어 로직(160)은 S110 내지 S180 단계를 참조하여 설명된 기입 동작을 통해, 수신된 데이터를 플래시 메모리 장치(100)에 기입할 것이다.

요약하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 복수의 메모리 칩들(예를 들면, 120~140)에 대해 인터리브 프로그램을 수행하는 것이 가능하다. 또한, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 각각의 메모리 칩에서 2 플레인 프로그램을 수행하는 것이 가능하다.

메모리 칩에서, 데이터가 기입될 저장 영역(예를 들면, 메모리 칩(130)의 플레인들(131, 133)의 메모리 블록들(BLK1)) 중 일부(예를 들면, 메모리 칩(130)의 플레인(133)의 메모리 블록(BLK1))가 배드 영역이면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 정상 영역(예를 들면, 메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1))에 대응하는 데이터를 정상 영역(메모리 칩(130)의 플레인(131)의 메모리 블록(BLK1))에 기입하고, 배드 영역(메모리 칩(130)의 플레인(133)의 메모리 블록(BLK1))에 대응하는 데이터(예를 들면, DATA4)를 저장 회로(150)에 기입한다. 이후에, 저장 회로(150)에 기입된 데이터(DATA4)는 대응하는 메모리 칩(130)에 기입될 것이다.

예시적으로, 저장 회로(150)에 기입된 데이터(DATA4)는 메모리 칩(130)에 인터리브 프로그램될 것이다. 예시적으로, 저장 회로(150)에 기입된 데이터(DATA4)는 외부로부터 수신되는 기입 데이터와 함께 메모리 칩들(120~140)에 인터리브 프로그램될 것이다.

예를 들면, 저장 회로(150)에 저장되어 있는 데이터(DATA4)는, 기입될 메모리 칩(130) 이외의 다른 메모리 칩들(120 또는 140)에서 기입 동작이 수행되는 동안, 기입될 메모리 칩(130)의 읽기/쓰기 회로(135/137)에 로딩되는 것이 가능하다. 또한, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는, 저장 회로(150)에 저장되어 있는 데이터(DATA4)가 메모리 칩(130)에 기입되는 동안, 데이터(DATA4)가 기입되는 메모리 칩(130) 이외의 다른 메모리 칩(120 또는 140)에 기입될 데이터를 수신하는 것이 가능하다.

즉, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 제 1 및 제 2 메모리 칩에 대하여 인터리브 프로그램을 수행하도록 구성되고, 제 2 메모리 칩에서, 데이터가 기입될 저장 영역 중 일부가 배드 영역이면, 기입될 데이터 중 배드 영역에 대응하는 데이터를 저장 회로에 기입하고, 그리고 외부로부터 수신되는 데이터 및 저장 회로에 저장되어 있는 데이터를 제 1 및 제 2 메모리 칩에 인터리브 프로그램하도록 구성된다. 본 발명에 따르면, 배드 블록으로 인해 기입 속도가 저하되는 것이 방지된다.

상술한 실시 예에서, 플래시 메모리 장치를 참조하여 본 발명의 실시 예가 설명되었다. 그러나, 본 발명의 실시 예에 따른 반도체 메모리 장치는 플래시 메모리 장치에 한정되지 않음이 이해될 것이다. 예시적으로, 본 발명의 실시 예에 따른 반도체 메모리 장치는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리 장치일 수 있음이 이해될 것이다. 다른 예로서, 반도체 메모리 장치(200)는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 장치일 수 있음이 이해될 것이다.

도 2 내지 7에서, 반도체 메모리 장치를 참조하여 본 발명의 실시 예가 설명되었다. 그러나, 본 발명의 실시 예는 반도체 메모리 장치에 한정되지 않음이 이해 될 것이다. 예시적으로, 도 1을 참조하여 설명된 바와 같이, 본 발명의 실시 예는 반도체 메모리 장치(100) 및 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러(200)를 포함하는 메모리 시스템(10)에 적용될 수 있다.

예시적으로, 도 2 내지 7을 참조하여 설명된 메모리 영역(110)은 도 1을 참조하여 설명된 반도체 메모리 장치(100)에 대응하는 것으로 이해될 수 있다. 도 2 내지 7을 참조하여 설명된 제어 로직(160)은 도 1을 참조하여 설명된 컨트롤러(200)에 대응하는 것으로 이해될 수 있다. 컨트롤러(200)는 외부의 호스트와 통신하기 위한 인터페이스 및 반도체 메모리 장치(100)와 통신하기 위한 인터페이스를 포함할 것이다.

반도체 메모리 장치(100)가 플래시 메모리 장치이면, 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 플래시 변환 계층(FTL)을 구동할 것이다. 예시적으로, 도 2 내지 7을 참조하여 설명된 본 발명의 실시 예에 따른 기입 동작은 플래시 변환 계층에 의해 수행될 것이다. 예시적으로, 플래시 변환 계층은 외부로부터 전달되는 논리 어드레스(Logical Address)를 대응하는 논리 어드레스(Physical Address)로 변환할 것이다. 예시적으로, 플래시 변환 계층은 반도체 메모리 장치(100)의 메모리 블록들이 배드 블록으로 설정되는 것을 관리할 것이다.

예시적으로, 저장 회로(150)는 반도체 메모리 장치(100) 또는 컨트롤러(200)의 구성 요소로서 제공될 것이다. 다른 예로서, 저장 회로(150)는 반도체 메모리 장치(100) 및 컨트롤러(200)와 분리된 별도의 구성 요소로서 제공될 것이다. 예시 적으로, 제어 로직(160)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성되며, 컨트롤러(200)는 도 2 내지 7을 참조하여 설명된 프로그램 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다.

상술한 실시 예에서, 메모리 영역(110, 도 2 참조), 저장 회로(150), 그리고 제어 로직(160)을 포함하는 장치가 반도체 메모리 장치(100)인 것으로, 그리고 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 시스템이 메모리 시스템(10)인 것으로 설명되었다. 그러나, 본 발명의 기술적 사상은 상술된 용어에 한정되지 않는다.

도 8은 도 1의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(300)의 실시 예를 보여주는 블록도이다. 도 8을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(300)은 중앙 처리 장치(310), 램(320, RAM, Random Access Memory), 사용자 인터페이스(330), 전원(340), 그리고 메모리 시스템(10)을 포함한다.

메모리 시스템(10)은 시스템 버스(350)를 통해, 중앙처리장치(310), 램(320), 사용자 인터페이스(330), 그리고 전원(340)에 전기적으로 연결된다. 사용자 인터페이스(330)를 통해 제공되거나, 중앙 처리 장치(310)에 의해서 처리된 데이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.

예시적으로, 반도체 메모리 장치(100)는 도 2 내지 7을 참조하여 설명된 본 발명의 실시 예에 따른 기입 동작을 수행하도록 구성될 것이다. 다른 예로서, 메모리 시스템(10)은 도 1 내지 7을 참조하여 설명된 본 발명의 실시 예에 따른 기입 동작을 수행하도록 구성될 것이다.

메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(300)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.

도 2는 도 1의 플래시 메모리 장치를 설명하기 위한 블록도이다.

도 3은 도 2의 플래시 메모리 장치의 기입 동작을 설명하기 위한 순서도이다.

도 4 내지 7은 도 3의 순서도에 따른 기입 과정을 설명하기 위한 블록도이다.

도 8은 도 1의 메모리 시스템을 포함하는 컴퓨팅 시스템의 실시 예를 보여주는 블록도이다.

Claims

제 1 및 제 2 메모리 칩; 그리고

상기 제 1 및 제 2 메모리 칩에 대해 인터리브(interleave) 프로그램을 수행하도록 구성되는 제어 로직을 포함하고,

상기 제어 로직은

상기 제 1 메모리 칩의 제 1 및 제 2 메모리 블록에 기입될 데이터를 전달받고, 상기 제 1 및 제 2 메모리 블록이 정상 블록이면 상기 제 1 및 제 2 메모리 블록에 대해 동시에 제 1 프로그램 동작을 수행하고, 상기 제 2 메모리 블록이 배드 블록이면, 상기 제1 메모리 블록에 기입될 데이터를 이용하여 상기 제 1 메모리 블록에 대해 상기 제 1 프로그램 동작을 수행하고, 상기 제 1 프로그램 동작 이후에 상기 제2 메모리 칩에 대해 제 2 프로그램 동작을 수행하도록 구성되고,

상기 제2 메모리 블록이 배드 블록이면, 상기 제 2 프로그램 동작이 수행되는 동안, 상기 제 1 메모리 칩의 상기 제 2 메모리 블록에 기입될 데이터는 저장 회로에 저장되는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 프로그램 동작을 수행할 때에 상기 제 1 및 제 2 메모리 블록들이 정상 블록이면,

상기 제어 로직은

상기 제 1 및 제 2 메모리 블록에 기입될 데이터를 상기 제 1 메모리 칩의 쓰기 회로에 로딩하고, 상기 제 1 메모리 칩에서 상기 제 1 프로그램 동작이 수행되는 동안, 상기 제 2 프로그램 동작을 통해 상기 제 2 메모리 칩에 기입될 데이터를 상기 제 2 메모리 칩의 쓰기 회로에 로딩하도록 구성되는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 프로그램 동작을 수행할 때에 상기 제 2 메모리 블록이 배드 블록이면,

상기 제어 로직은

상기 제 1 메모리 블록에 기입될 데이터를 상기 제 1 메모리 칩의 쓰기 회로에 로딩하고, 그리고 상기 제 1 메모리 블록에서 상기 제 1 프로그램 동작이 수행되는 동안, 상기 제 2 프로그램 동작을 통해 상기 제 2 메모리 칩에 기입될 데이터를 상기 제 2 메모리 칩의 쓰기 회로에 로딩하도록 구성되는 반도체 메모리 장치.
제 3 항에 있어서,

상기 제 2 메모리 칩에 대한 상기 제 2 프로그램 동작이 완료되면,

상기 제어 로직은 상기 저장 회로에 저장되어 있는 데이터를 이용하여 상기 제 1 메모리 칩의 제 3 메모리 블록에 대해 제 3 프로그램 동작을 수행하도록 구성되는 반도체 메모리 장치.
제 4 항에 있어서,

제 3 메모리 칩을 더 포함하고,

상기 제 3 메모리 블록에서 상기 제 3 프로그램 동작이 수행되는 동안, 상기 제어 로직은 상기 제 3 메모리 칩에 기입될 데이터를 상기 제 3 메모리 칩의 쓰기 회로에 로딩하도록 구성되는 반도체 메모리 장치.
삭제
반도체 메모리 장치; 그리고

상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,

상기 반도체 메모리 장치는

제 1 및 제 2 메모리 칩; 그리고

상기 제 1 및 제 2 메모리 칩에 대해 인터리브(interleave) 프로그램을 수행하도록 구성되는 제어 로직을 포함하고,

상기 제어 로직은

상기 제 1 메모리 칩의 제 1 및 제 2 메모리 블록에 기입될 데이터를 전달받고, 상기 제 1 및 제 2 메모리 블록이 정상 블록이면 상기 제 1 및 제 2 메모리 블록에 대해 동시에 프로그램 동작을 수행하고, 상기 제 2 메모리 블록이 배드 블록이면, 상기 제 1 메모리 블록에 기입될 데이터를 이용하여 상기 제 1 메모리 블록에 대해 상기 제 1 프로그램 동작을 수행하고, 상기 제 1 프로그램 동작 이후에 상기 제 2 메모리 칩에 대해 제 2 프로그램 동작을 수행하도록 구성되고,

상기 제2 메모리 블록이 배드 블록이면, 상기 제 2 프로그램 동작이 수행되는 동안, 상기 제 1 메모리 칩의 상기 제 2 메모리 블록에 기입될 데이터는 저장 회로에 저장되는 메모리 시스템.
제 7 항에 있어서,

상기 반도체 메모리 장치 및 상기 컨트롤러는 하나의 반도체 장치로 집적되는 메모리 시스템.
제 7 항에 있어서,

상기 반도체 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성하는 메모리 시스템.
제 7 항에 있어서,

상기 반도체 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성하는 메모리 시스템.