JP5331405B2 - 不揮発性半導体記憶装置および不揮発性半導体記憶システム - Google Patents

不揮発性半導体記憶装置および不揮発性半導体記憶システム Download PDF

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Description

本発明は、不揮発性半導体記憶装置および不揮発性半導体記憶システムに関する。

不揮発性半導体記憶装置の一つとしてNAND型フラッシュメモリが広く知られている。NAND型フラッシュメモリを複数個使用したSSD(Solid State Drive)も広く知られている。NAND型フラッシュメモリ(以下、単にフラッシュメモリともいう)およびSSDは、システム設計を容易化して様々な機器への適用を可能とするために、単一規格の供給電源で動作するように設計されていた。

複数の異なる電圧の電源を適用可能なフラッシュメモリもあったが、この場合、I/O回路とそれ以外のメモリ要素とに異なる電源を用いていた。即ち、実質的には、このようなフラッシュメモリも単一電源によって動作するように設計されていた。

例えば、3.3V電源規格に準拠したフラッシュメモリに5V電源を用いた場合、5Vを一旦3.3Vへ降圧する必要があった。

しかしながら、フラッシュメモリでは、データ書込みおよびデータ消去において、3.3V以上の電圧(例えば、20V)が必要であった。また、データ読出し時においては、非選択ワード線に、3.3V電源規格以上の電圧(例えば、6V)を印加する必要があった。配線での電圧降下を考慮すれば、実際には、それより大きな電圧(例えば、9V)が必要である。この場合、フラッシュメモリは、一旦降圧した低電圧を高電圧に昇圧する必要があった。

このように、一旦降圧した低電圧を昇圧すると、昇圧回路における昇圧倍率が大きくなる。これは、昇圧回路の消費電流を増大させ、並びに、データ書込み、データ消去およびデータ読出しにかかる時間を増大させてしまう。
特開2007−80478号公報

データ書込み等の動作時における昇圧回路の消費電流を低減し、動作速度の速い不揮発性半導体記憶装置を提供する。

本発明に係る実施形態に従った不揮発性半導体記憶装置は、複数のワード線と、複数のビット線とを備える。複数の不揮発性メモリセルは、ワード線とビット線との交点に対応して設けられ、データを電気的に記憶する。センスアンプは、メモリセルのデータを検出し、あるいは、メモリセルへデータを書き込むためにビット線を駆動する。カラムデコーダは、センスアンプが読出しデータを出力し、あるいは、書込みデータを受け取るために、複数のビット線から或るビット線を選択する。ロウデコーダは、複数のワード線から或るワード線を選択する。チャージポンプは、センスアンプ、カラムデコーダおよびロウデコーダに電力供給する。論理回路は、データ読出しまたはデータ書込み対象であるメモリセルを選択するアドレスに基づいてセンスアンプ、カラムデコーダおよびロウデコーダを制御する。第1の電源入力は、論理回路に電圧を印加する。第2の電源入力は、チャージポンプに第1の電源入力の電圧より高い電圧を印加する。第2の電源入力は、少なくともデータ読出しおよびデータ書込み時にチャージポンプに電力供給する。第1の電源入力は、JEITAの3.3V電源電圧仕様(ED−5001A)におけるノーマルレンジ(3.3±0.3V)またはワイドレンジ(2.7〜3.6V)に準拠する電源から電力供給を受ける。第2の電源入力は、ATXの5V電源電圧仕様に準拠する電源から電力供給を受ける

データ書込み等の動作時における昇圧回路の消費電流を低減し、動作速度の速い不揮発性半導体記憶装置を提供する。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図1は、本発明に係る実施形態に従ったNAND型フラッシュメモリの構成を示すブロック図である。メモリチップ101は、メモリセルアレイ1を含む。メモリセルアレイ1は、図2に示すように複数のメモリセルを二次元配置することによって構成されている。メモリセルアレイ1は、複数のビット線BLおよび複数のワード線WLに接続されている。複数のビット線BLは、センスアンプS/Aに接続されており、複数のワード線WLは、ロウデコーダRDに接続されている。

センスアンプS/Aは、メモリセルのデータを検出し、あるいは、メモリセルへデータを書き込むためにビット線を駆動する。センスアンプS/Aは、ラッチ回路を含み、読出しデータまたは書込みデータを一時的に保持することができる。また、センスアンプS/Aは、カラムデコーダCDに接続されている。

キャッシュ(SRAM)3は、例えば、ページを構成するビット線に一対一に対応させるように配置され、書込みデータおよび書込みの結果等を保持する。例えば、ページにデータを書き込む場合に、そのページに対応するSRAMのデータを1とし、ページにデータを書き込まない場合に、そのページに対応するSRAMのデータを0とする。

カラムデコーダCDは、センスアンプが読出しデータを出力し、あるいは、書込みデータを受け取るために、或るビット線(カラム)を選択する。より詳細には、カラムデコーダCDは、カラムアドレスをデコードし、そのカラムアドレスに従ってセンスアンプS/Aからのデータを読み出し、あるいは、センスアンプS/Aにデータを送る。これにより、選択センスアンプS/Aのラッチ回路に格納されたデータを読み出し、あるいは、そのラッチ回路にデータを書き込むことができる。

ロウデコーダRDは、ロウアドレスをデコードし、そのロウアドレスに従ってワード線WLを選択的に不活性化する。NAND型メモリでは、選択ワード線WLのみを不活性化し、その他の非選択ワード線を活性状態に維持する。これにより、図2に示すNANDストリングNSにおいて、選択ワード線WLに接続された選択メモリセルのデータが他の非選択メモリセルを介してビット線BLおよびセンスアンプS/Aに伝達される。あるいは、センスアンプS/Aに保持されたデータがビット線BLおよび他の非選択メモリセルを介して選択ワード線WLに接続された選択メモリセルに書き込まれる。

コマンド、アドレスおよびデータは入力バッファ12に入力される。チップイネーブル信号CEnx、書き込みイネーブル信号WEnx、読み出しイネーブル信号REnx等の外部制御信号は、入力バッファ11に入力される。これらのコマンドは、コマンドデコーダ13でデコードされて、論理制御回路であるステートマシン8に送られる。ステートマシン8はメモリセルへの電圧印加やアドレス制御等の動作を制御する。

ステートマシン8は、制御レジスタ5〜7を介してチャージポンプ4、ロウデコーダRDおよびカラムデコーダCDを制御し、電圧の印加のタイミング、および、アドレス転送のタイミングを決定する。より詳細には、ステートマシン8は、データ読出しまたはデータ書込み対象である選択メモリセルを決定するアドレスを受ける。さらに、ステートマシン8は、コマンドデコーダ13によってデコードされたコマンドに従って、所定のタイミングでロウデコーダRDおよびカラムデコーダCDを駆動する。ロウデコーダRDおよびカラムデコーダCDは、アドレスバッファ14からそれぞれロウアドレスおよびカラムアドレスを受け、ステートマシン8の制御を受けてワード線WLおよびビット線BLを駆動する。

書込みデータは、データバッファ15を介して、センスアンプS/Aにロードされる。読出しデータは、センスアンプS/Aから出力バッファ16を介して、外部に出力される。

本実施形態によるフラッシュメモリは、メモリ外部から入力バッファ11へコマンドを入力する制御ピン、および、メモリ外部から入力バッファ12へアドレスを入力するI/Oピンのほかに、第1の電源VCC3および第2の電源VCC5を受ける電源ピンを備えている。通常、レギュレータ回路9は、外部供給電源としての第1の電源VCC3を装置内部に直接伝達しないように、第1の電源VCC3を降圧して内部電源を生成する。レギュレータ回路9によって生成された内部電源は、ステートマシン8、カラムデコーダ13、アドレスバッファ14、データバッファ15、出力バッファ16、入力バッファ11、12、制御レジスタ5〜7等を含む周辺論理制御回路に供給される。

第1の電源VCC3は、例えば、JEITA(Standard of Japan Electronics and Information Technology Industries Association)の3.3V電源電圧仕様(ED−5001A)におけるノーマルレンジ(3.3±0.3V)またはワイドレンジ(2.7〜3.6V)に準拠した電源である。あるいは、第1の電源VCC3は、例えば、JEITAの1.8V電源電圧仕様(ED−5003A)におけるノーマルレンジ(1.8±0.15V)またはワイドレンジ(1.2〜1.95V)に準拠した電源である。

第2の電源VCC5は、例えば、ATX Specification-Version 2.2(以下、ATX)の20頁に記載のPeripheral Power Connectorに含まれる5VDC電源である。この電源は、例えば、ハードディスクドライブ(HDD)等に適用可能な電源である。

従来のフラッシュメモリは、第1の電源VCC3の単一電源によって動作するように設計されていた。しかし、本実施形態によるフラッシュメモリは、第1の電源VCC3を受ける第1の電源入力ピンのほかに第2の電源VCC5を受ける第2の電源入力ピンを備えている。第2の電源VCC5は、チャージポンプ4に電力供給する。チャージポンプ4は、データ読出し、データ書込みおよびデータ消去時に必要な高電圧(例えば、9Vまたは20V)を生成するために、第2の電源VCC5の電圧を昇圧する。チャージポンプ4で昇圧された高電圧は、ロウデコーダRDあるいはセルアレイ1の基板(ウエル)を含む必要箇所に供給される。

第2の電源VCC5の電圧は第1の電源VCC3のそれよりも高いため、チャージポンプ4を構成する昇圧段の数は、従来よりも少なくてよい。

尚、接地ピンは、第1の電源VCC3および第2の電源VCC5に対して共通の接地電位VSSに維持されている。接地ピンは、第1の電源VCC3と第2の電源VCC5とのそれぞれに対応するように分割してもよい。

図2は、メモリセルアレイ1の内部構成およびその周辺部の構成を示す図である。メモリセルアレイ1は、複数のNANDストリングNSを含む。各NANDストリングNSは、直列に接続された複数のメモリセルMCを含む。直列接続されたメモリセルMCの一端は選択トランジスタSTDを介してビット線BLi(iは整数)に接続され、その他端は選択トランジスタSTSを介して共通ソース線SLに接続されている。ソース線SLは、ソース線ドライバSLDに接続されている。

NANDストリングNS内のメモリセルMCのゲートは、それぞれ異なるワード線WLj(jは整数)に接続されている。このようにメモリセルMCは、ワード線WLjとビット線BLiとの交点に対応して設けられている。各メモリセルMCは、データを電気的に記憶する不揮発性メモリセルである。

選択トランジスタSTDおよびSTSのゲートは、それぞれ選択ゲート線SGDおよびSGSに接続されている。選択トランジスタSTDおよびSTSは、或るNANDストリングNSを選択的にビット線BLとソース線SLとの間に接続する。

ワード線WLの延伸方向に配列される複数のNANDストリングNSの集合がデータ消去の最小単位としてのブロックを構成する。図示していないが、ビット線BLの延伸方向に複数のブロックが配列されている。

上述のように、NAND型メモリでは、選択ワード線WLのみを不活性化し、その他の非選択ワード線を活性状態に維持する。つまり、非選択メモリセルではコントロールゲートが活性状態であるので、非選択メモリセルはオン状態となる。これにより、選択メモリセルは、非選択メモリセルを介してビット線BLとソース線SLとの間に接続される。選択メモリセルではコントロールゲートが非活性であるので、選択メモリセルの導通状態(オンまたはオフ)は、フローティングゲート内の電荷の蓄積状態に応じて変化する。

読出し時には、センスアンプS/Aは、参照電圧と選択メモリセルの導通状態に応じたビット線BLの電圧とを比較して、選択メモリセルに格納されたデータを検出する。

書込み時には、センスアンプS/Aが選択メモリセルに所定の電圧を印加することによってフローティングゲートに電荷を蓄積し、あるいは、フローティングゲート内の電荷を放出させる。これにより、データ“0”またはデータ“1”を選択メモリセルに書き込む。

データ消去時には、ブロック全体のメモリセルに対して同一データを書き込む。

図3は、チャージポンプ4の内部構成の一例を示す回路図である。チャージポンプ4は、ダイオード接続され互いに直列に接続された複数のトランジスタTchと、各トランジスタTchの一端に接続されたキャパシタCchと、キャパシタCchを駆動するクロック信号CLKからなる。隣接する2つのキャパシタCchには、逆相のクロック信号CLKおよびCLKnが入力される。これにより、キャパシタCchの蓄積された電荷を転送しつつ、その蓄積電圧を昇圧する。1つのトランジスタTchおよび1つのキャパシタCchを1つの昇圧段とすれば、最終昇圧段から出力される最高電圧Vppは、その昇圧段数、初期電圧Vinit、および、その昇圧回路の電荷転送効率に依存する。Vinitは、図示せぬが本実施形態では第2の電源VCC5を基準として作成される電荷供給源である。

図4は、レギュレータ回路9の内部構成の一例を示す回路図である。外部供給電源として第1の電源VCC3を供給する。レギュレータ回路9は、フィードバック電圧Vfbを装置内部で生成している基準電位VREFに適合させるように機能する比較器CMPと、比較器CMPの出力によって制御され外部供給電源と外部電源との間に接続されたトランジスタTregと、内部電源とグランドとの間に接続され内部電源電圧を分圧してフィードバック電圧Vfbを生成する抵抗器R、VRとを備えている。可変抵抗Vrによって、内部電源電圧を調節することができる。内部電源に接続された回路の電流消費により内部電源電圧が低下した場合、それに伴いVfbも低下する。これにより比較器CMPの出力が低下し、トランジスタTregがオンする。これにより、外部供給電源が内部電源電圧を上昇させ、補償することができる。

このような構成により、レギュレータ回路9は、第1の電源VCC3を安定化させ、かつ、第1の電源VCC3を所望の内部電源電圧に降圧することができる。ステートマシン8等の論理制御回路が同期回路で構成されている場合、クロック信号を生成する必要がある。レギュレータ回路9は、クロック信号を生成するクロック生成回路の電源としても用いられる。クロック周波数が高い場合には、多くの電流を平均的に消費することになる。よって、この場合、第1の電源VCC3からフラッシュメモリへ供給される電流量が増大する。

図5および図6は、本実施形態によるフラッシュメモリの動作を示すタイミング図である。入力バッファ12がIOxの所定コードを受ける。このときに、入力バッファ11が受け取るライトイネーブル信号WEnxが論理ロウに活性化された場合、フラッシュメモリ101は、データ書込み状態にエンターし、ビジー状態であることを外部へ通知する。

ステートマシン8は、書込み動作を実行するために各構成要素を制御する。例えば、チャージポンプ4は、ステートマシン8から昇圧許可信号PUMPENを受ける。この昇圧許可信号PUMPENは、電源昇圧待ちの期間および書込み期間において活性状態に維持されている。

従来のフラッシュメモリでは、第1の電源VCC3の電圧を昇圧していた。このため、所望電圧まで昇圧する電荷供給源電圧(第1の電源VCC3)がもともと低く、昇圧に必要な電源昇圧待ち期間(t2〜t3)が長かった。あるいは昇圧に必要なチャージポンプ段数が不揮発性半導体記憶装置の占有面積に制約されて必要数を実装できなかった。このため、結果的に電源昇圧待ち期間が長期化していた。

一方、本実施形態によるフラッシュメモリは、第1の電源VCC3よりも高電圧の第2の電源VCC5の電圧を昇圧している。よって、電源昇圧待ち期間(t2〜t3)が従来よりも短縮される。また、チャージポンプ4の昇圧段数が従来のそれよりも少なくて済む。

選択メモリセルへデータを書き込んだ後、t4〜t5において書込みデータのベリファイを実行し、t5〜t6において終了処理をして一連のデータ書込み動作が終了する。動作終了後、フラッシュメモリ101はプリチャージ状態にエンターする。

図6は、本実施形態によるフラッシュメモリの他の動作を示す。図6に示す動作では、t1〜t3において、初期化処理および電源昇圧動作を同時に実行している。初期化処理は、制御レジスタ5〜7の初期化およびデータを一時的に格納するキャッシュ(SRAM)3の初期化を含む。例えば、前回の書込み動作中に電源がシャットダウンした場合には、制御レジスタ5〜7に前回の書込みデータが残存することがある。このようなデータを消去するために、書き込みデータを受け取るに先立って、制御レジスタ5〜7を初期化する。公知の不揮発性半導体記憶装置の場合、キャッシュ(SRAM)3は、ページのバイト数に8を乗じたビット数を同時に初期化する。よって、短時間に大きな電流を必要とする場合がある。

従来のフラッシュメモリでは、初期化処理の際にキャッシュ(SRAM)3を含む論理回路において電流を消費すると、第1の電源VCC3の電源電圧が低下する懸念、あるいは、不揮発性半導体記憶装置内部の配線抵抗による実効電源電圧が低下する懸念があった。このため、従来のフラッシュメモリでは、初期化の段階では、チャージポンプ回路の昇圧動作を行えなかった。

これに対し、本実施形態では、チャージポンプ4は、論理回路に電力供給する第1の電源VCC3とは異なる第2の電源VCC5から電力供給を受ける。従って、初期化処理と電源昇圧動作とを同時に実行(多重処理)することができる。これにより、本実施形態は、動作コマンドの入力からデータ書込み動作開始までの期間(t1〜t3)が非常に短い。

即ち、図6に示す書込み動作では、第1の電源VCC3よりも電圧の高い第2の電源VCC5を昇圧動作に用いているので、チャージポンプ4は、電源電圧を所定電圧まで速く昇圧させることができる。それに加え、初期化処理および電源昇圧動作を同時に実行することができるので、データ書込み動作の全体の期間をさらに短縮することができる。

さらに、本実施形態では、第2の電源VCC5は、第1の電源VCC3とは独立に配線される。即ち、チャージポンプ4と論理回路とが電気的に分離された状態で電力供給を受けている。このため、チャージポンプ4で発生するノイズが論理回路側へ侵入しない。

本実施形態によるフラッシュメモリは、入力バッファ11および12に接続される制御ピンおよびI/Oピンに電力供給する第3の電源を備えてもよい。この場合、第3の電源の電位は、第1および第2の電源の電位とは異なる電位とする。第3の電源の電位は、任意であるが、通常、第1の電位VCC3よりも低い電位である。

図5および図6には、データ書込み動作を示したが、データ読出し動作についても同様の効果を得ることができる。

(第2の実施形態)
図7は、本発明に係る第2の実施形態に従ったメモリシステムの構成を示すブロック図である。このメモリシステム201は、複数のフラッシュメモリ101‐1〜101‐4を搭載する。図7では、4個のメモリチップを搭載しているが、5個以上のメモリチップを搭載してもよいし、3個以下であってもよい。フラッシュメモリ101‐1〜101‐4は、それぞれ図1に示すフラッシュメモリ101と同じ構成を有する。

制御装置102は、制御バスを介して複数のフラッシュメモリ101‐1〜101‐4に接続されている。また、制御装置102は、信号コネクタ103と接続されており、システム外部からのコマンド、アドレスおよびデータを受け取り、あるいは、システム201の外部へデータを出力する。制御装置102は、必要に応じて、データ等を一時的に格納する。信号コネクタ103は、特に限定しないが、例えば、SATA(Serial ATA)等である。

電源コネクタ104が制御装置102、降圧回路105およびフラッシュメモリ101‐1〜101‐4に接続されている。電源コネクタ104は、システム201の外部より供給される第2の電源VCC5(例えば、5V)を受け取り、第2の電源VCC5の電力を制御装置102、降圧回路105およびフラッシュメモリ101‐1〜101‐4に供給する。降圧回路105は、第2の電源VCC5を降圧して第1の電源VCC3を生成する。降圧回路105は、第1の電源VCC3の電力をフラッシュメモリ101‐1〜101‐4に供給する。このように、本実施形態によるメモリシステム201は、降圧回路105を用いて、単一電源(VCC5)から第1の電源VCC3を生成しフラッシュメモリ101‐1〜101‐4に供給している。第2の電源VCC5は、制御装置102、フラッシュメモリ101‐1〜101‐4に対して直接供給されている。

これにより、システムとしては第2の電源VCC5のみの供給を受けているものの、第1の実施形態によるフラッシュメモリ101‐1〜101‐4を具備した不揮発性半導体記憶システムを構成することができる。第2の実施形態は、第1の実施形態の利便性を低下させることなく、第1の実施形態と同様の効果を得ることができる。

第2の実施形態において、電源コネクタ103と制御装置102との間に電圧変換回路108を設けてもよい。図7において、電圧変換回路108は破線で示されている。電圧変換回路108は、異なる電圧規格の信号と接続する際の信号レベル変換回路として機能する。

第2の実施形態において、降圧回路105は、その供給能力によって、複数のフラッシュメモリ101‐1〜101‐4に対して1つだけ配置されてもよく、あるいは、複数のフラッシュメモリ101‐1〜101‐4のそれぞれに対して1つずつ配置されてもよい。

第2の実施形態によれば、メモリシステム全体としての高速化をはかることができる。降圧回路105を複数のフラッシュメモリ101‐1〜101‐4に対して1つ配置した場合、システム全体として、降圧回路105の効率が良くなる。

上記実施形態において、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、HIGH(高電位レベル)の信号が活性化信号である場合もあり、LOW(低電位レベル)の信号が活性化信号である場合もあることに注意されたい。例えば、NMOSトランジスタは、ゲートをHIGHにすることによって活性化する。一方、PMOSトランジスタは、ゲートをLOWにすることによって活性化する。

本発明に係る実施形態に従ったNAND型フラッシュメモリの構成を示すブロック図。 メモリセルアレイ1の内部構成およびその周辺部の構成を示す図。 チャージポンプ4の内部構成の一例を示す回路図。 レギュレータ回路9の内部構成の一例を示す回路図。 第1の実施形態によるフラッシュメモリの動作を示すタイミング図。 第1の実施形態によるフラッシュメモリの動作を示すタイミング図。 本発明に係る第2の実施形態に従ったメモリシステムの構成を示すブロック図。

符号の説明

1…メモリセルアレイ、RD…ロウデコーダ、CD…カラムデコーダ、S/A…センスアンプ、3…キャッシュ、4…チャージポンプ、5〜6…コントロールレジスタ、8…ステートマシン、11、12…入力バッファ、13…コマンドデコーダ、14…アドレスバッファ、15…データバッファ、16…出力バッファ、VCC3…第1の電源、VCC5…第2の電圧願、VSS…グランド

Claims (4)

  1. 複数のワード線と、
    複数のビット線と、
    前記ワード線と前記ビット線との交点に対応して設けられ、データを電気的に記憶する複数の不揮発性メモリセルと、
    前記メモリセルのデータを検出し、あるいは、前記メモリセルへデータを書き込むために前記ビット線を駆動するセンスアンプと、
    前記センスアンプが読出しデータを出力し、あるいは、書込みデータを受け取るために、前記複数のビット線から或るビット線を選択するカラムデコーダと、
    前記複数のワード線から或るワード線を選択するロウデコーダと、
    前記センスアンプ、前記カラムデコーダおよび前記ロウデコーダに電力供給するチャージポンプと、
    データ読出しまたはデータ書込み対象である前記メモリセルを選択するアドレスに基づいて前記センスアンプ、前記カラムデコーダおよび前記ロウデコーダを制御する論理回路と、
    前記論理回路に電圧を印加する第1の電源入力と、
    前記チャージポンプに前記第1の電源入力の電圧より高い電圧を印加する第2の電源入力であって、少なくともデータ読出しおよびデータ書込み時に前記チャージポンプに電力供給する第2の電源入力とを備え
    前記第1の電源入力は、JEITAの3.3V電源電圧仕様(ED−5001A)におけるノーマルレンジ(3.3±0.3V)またはワイドレンジ(2.7〜3.6V)に準拠する電源から電力供給を受け、
    前記第2の電源入力は、ATXの5V電源電圧仕様に準拠する電源から電力供給を受けることを特徴とする不揮発性半導体記憶装置。
  2. 複数のワード線と、
    複数のビット線と、
    前記ワード線と前記ビット線との交点に対応して設けられ、データを電気的に記憶する複数の不揮発性メモリセルと、
    前記メモリセルのデータを検出し、あるいは、前記メモリセルへデータを書き込むために前記ビット線を駆動するセンスアンプと、
    前記センスアンプが読出しデータを出力し、あるいは、書込みデータを受け取るために、前記複数のビット線から或るビット線を選択するカラムデコーダと、
    前記複数のワード線から或るワード線を選択するロウデコーダと、
    前記センスアンプ、前記カラムデコーダおよび前記ロウデコーダに電力供給するチャージポンプと、
    データ読出しまたはデータ書込み対象である前記メモリセルを選択するアドレスに基づいて前記センスアンプ、前記カラムデコーダおよび前記ロウデコーダを制御する論理回路と、
    前記論理回路に電圧を印加する第1の電源入力と、
    前記チャージポンプに前記第1の電源入力の電圧より高い電圧を印加する第2の電源入力であって、少なくともデータ読出しおよびデータ書込み時に前記チャージポンプに電力供給する第2の電源入力とを備え、
    前記第1の電源入力は、JEITAの1.8V電源電圧仕様(ED−5003A)におけるノーマルレンジ(1.8±0.15V)またはワイドレンジ(1.2〜1.95V)に準拠する電源から電力供給を受け、
    前記第2の電源入力は、ATXの5V電源電圧仕様に準拠する電源から電力供給を受けることを特徴とする不揮発性半導体記憶装置。
  3. 前記第2の電源入力は、ハードディスクドライブ(HDD)用の電源と同一電圧電源から電力供給を受けることを特徴とする請求項1または請求項2に記載の半導体記憶装置。
  4. データ書込みあるいはデータ読出し対象となる前記メモリセルの情報を格納するキャッシュをさらに備え、
    データ書込みまたはデータ読出し動作において、データ書込みあるいはデータ読出し対象となる前記メモリセルの情報を格納する前記キャッシュを同一の論理状態にする初期化動作と、前記チャージポンプによる前記第2の電源の電圧の昇圧動作とを同時に実行することを特徴とする請求項1から請求項3のいずれかに記載の不揮発性半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012150857A (ja) 2011-01-17 2012-08-09 Toshiba Corp 電源回路
US8644073B2 (en) * 2011-02-28 2014-02-04 Stmicroelectronics S.R.L. Non-volatile memory device with improved programming management and related method
US9224480B2 (en) * 2013-02-27 2015-12-29 Texas Instruments Incorporated Dual-function read/write cache for programmable non-volatile memory
US9202579B2 (en) * 2013-03-14 2015-12-01 Sandisk Technologies Inc. Compensation for temperature dependence of bit line resistance
KR20150054228A (ko) 2013-11-11 2015-05-20 삼성전자주식회사 전력 공급 장치 및 그것을 이용한 전력 공급 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10512081A (ja) * 1994-10-19 1998-11-17 インテル・コーポレーション フラッシュ・メモリ用電圧源
US5943263A (en) * 1997-01-08 1999-08-24 Micron Technology, Inc. Apparatus and method for programming voltage protection in a non-volatile memory system
US6208542B1 (en) * 1998-06-30 2001-03-27 Sandisk Corporation Techniques for storing digital data in an analog or multilevel memory
US6160440A (en) * 1998-09-25 2000-12-12 Intel Corporation Scaleable charge pump for use with a low voltage power supply
US6977842B2 (en) * 2003-09-16 2005-12-20 Micron Technology, Inc. Boosted substrate/tub programming for flash memories
JP4908064B2 (ja) * 2005-08-19 2012-04-04 株式会社東芝 半導体集積回路装置
JP2008017203A (ja) * 2006-07-06 2008-01-24 Renesas Technology Corp 半導体集積回路装置
US7639540B2 (en) * 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
JP2009003991A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 半導体装置及び半導体メモリテスト装置

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