JP5331405B2

JP5331405B2 - 不揮発性半導体記憶装置および不揮発性半導体記憶システム

Info

Publication number: JP5331405B2
Application number: JP2008199707A
Authority: JP
Inventors: 盤直哉常; 島成夫大
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-08-01
Filing date: 2008-08-01
Publication date: 2013-10-30
Anticipated expiration: 2028-08-01
Also published as: JP2010040076A; US20100027341A1; US7986557B2

Description

本発明は、不揮発性半導体記憶装置および不揮発性半導体記憶システムに関する。

不揮発性半導体記憶装置の一つとしてＮＡＮＤ型フラッシュメモリが広く知られている。ＮＡＮＤ型フラッシュメモリを複数個使用したＳＳＤ（Solid State Drive）も広く知られている。ＮＡＮＤ型フラッシュメモリ（以下、単にフラッシュメモリともいう）およびＳＳＤは、システム設計を容易化して様々な機器への適用を可能とするために、単一規格の供給電源で動作するように設計されていた。

複数の異なる電圧の電源を適用可能なフラッシュメモリもあったが、この場合、Ｉ／Ｏ回路とそれ以外のメモリ要素とに異なる電源を用いていた。即ち、実質的には、このようなフラッシュメモリも単一電源によって動作するように設計されていた。

例えば、３．３Ｖ電源規格に準拠したフラッシュメモリに５Ｖ電源を用いた場合、５Ｖを一旦３．３Ｖへ降圧する必要があった。

しかしながら、フラッシュメモリでは、データ書込みおよびデータ消去において、３．３Ｖ以上の電圧（例えば、２０Ｖ）が必要であった。また、データ読出し時においては、非選択ワード線に、３．３Ｖ電源規格以上の電圧（例えば、６Ｖ）を印加する必要があった。配線での電圧降下を考慮すれば、実際には、それより大きな電圧（例えば、９Ｖ）が必要である。この場合、フラッシュメモリは、一旦降圧した低電圧を高電圧に昇圧する必要があった。

このように、一旦降圧した低電圧を昇圧すると、昇圧回路における昇圧倍率が大きくなる。これは、昇圧回路の消費電流を増大させ、並びに、データ書込み、データ消去およびデータ読出しにかかる時間を増大させてしまう。
特開２００７−８０４７８号公報

データ書込み等の動作時における昇圧回路の消費電流を低減し、動作速度の速い不揮発性半導体記憶装置を提供する。

本発明に係る実施形態に従った不揮発性半導体記憶装置は、複数のワード線と、複数のビット線とを備える。複数の不揮発性メモリセルは、ワード線とビット線との交点に対応して設けられ、データを電気的に記憶する。センスアンプは、メモリセルのデータを検出し、あるいは、メモリセルへデータを書き込むためにビット線を駆動する。カラムデコーダは、センスアンプが読出しデータを出力し、あるいは、書込みデータを受け取るために、複数のビット線から或るビット線を選択する。ロウデコーダは、複数のワード線から或るワード線を選択する。チャージポンプは、センスアンプ、カラムデコーダおよびロウデコーダに電力供給する。論理回路は、データ読出しまたはデータ書込み対象であるメモリセルを選択するアドレスに基づいてセンスアンプ、カラムデコーダおよびロウデコーダを制御する。第１の電源入力は、論理回路に電圧を印加する。第２の電源入力は、チャージポンプに第１の電源入力の電圧より高い電圧を印加する。第２の電源入力は、少なくともデータ読出しおよびデータ書込み時にチャージポンプに電力供給する。第１の電源入力は、ＪＥＩＴＡの３．３Ｖ電源電圧仕様（ＥＤ−５００１Ａ）におけるノーマルレンジ（３．３±０．３Ｖ）またはワイドレンジ（２．７〜３．６Ｖ）に準拠する電源から電力供給を受ける。第２の電源入力は、ＡＴＸの５Ｖ電源電圧仕様に準拠する電源から電力供給を受ける。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、本発明に係る実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。メモリチップ１０１は、メモリセルアレイ１を含む。メモリセルアレイ１は、図２に示すように複数のメモリセルを二次元配置することによって構成されている。メモリセルアレイ１は、複数のビット線ＢＬおよび複数のワード線ＷＬに接続されている。複数のビット線ＢＬは、センスアンプＳ／Ａに接続されており、複数のワード線ＷＬは、ロウデコーダＲＤに接続されている。

センスアンプＳ／Ａは、メモリセルのデータを検出し、あるいは、メモリセルへデータを書き込むためにビット線を駆動する。センスアンプＳ／Ａは、ラッチ回路を含み、読出しデータまたは書込みデータを一時的に保持することができる。また、センスアンプＳ／Ａは、カラムデコーダＣＤに接続されている。

キャッシュ（ＳＲＡＭ）３は、例えば、ページを構成するビット線に一対一に対応させるように配置され、書込みデータおよび書込みの結果等を保持する。例えば、ページにデータを書き込む場合に、そのページに対応するＳＲＡＭのデータを１とし、ページにデータを書き込まない場合に、そのページに対応するＳＲＡＭのデータを０とする。

カラムデコーダＣＤは、センスアンプが読出しデータを出力し、あるいは、書込みデータを受け取るために、或るビット線（カラム）を選択する。より詳細には、カラムデコーダＣＤは、カラムアドレスをデコードし、そのカラムアドレスに従ってセンスアンプＳ／Ａからのデータを読み出し、あるいは、センスアンプＳ／Ａにデータを送る。これにより、選択センスアンプＳ／Ａのラッチ回路に格納されたデータを読み出し、あるいは、そのラッチ回路にデータを書き込むことができる。

ロウデコーダＲＤは、ロウアドレスをデコードし、そのロウアドレスに従ってワード線ＷＬを選択的に不活性化する。ＮＡＮＤ型メモリでは、選択ワード線ＷＬのみを不活性化し、その他の非選択ワード線を活性状態に維持する。これにより、図２に示すＮＡＮＤストリングＮＳにおいて、選択ワード線ＷＬに接続された選択メモリセルのデータが他の非選択メモリセルを介してビット線ＢＬおよびセンスアンプＳ／Ａに伝達される。あるいは、センスアンプＳ／Ａに保持されたデータがビット線ＢＬおよび他の非選択メモリセルを介して選択ワード線ＷＬに接続された選択メモリセルに書き込まれる。

コマンド、アドレスおよびデータは入力バッファ１２に入力される。チップイネーブル信号ＣＥｎｘ、書き込みイネーブル信号ＷＥｎｘ、読み出しイネーブル信号ＲＥｎｘ等の外部制御信号は、入力バッファ１１に入力される。これらのコマンドは、コマンドデコーダ１３でデコードされて、論理制御回路であるステートマシン８に送られる。ステートマシン８はメモリセルへの電圧印加やアドレス制御等の動作を制御する。

ステートマシン８は、制御レジスタ５〜７を介してチャージポンプ４、ロウデコーダＲＤおよびカラムデコーダＣＤを制御し、電圧の印加のタイミング、および、アドレス転送のタイミングを決定する。より詳細には、ステートマシン８は、データ読出しまたはデータ書込み対象である選択メモリセルを決定するアドレスを受ける。さらに、ステートマシン８は、コマンドデコーダ１３によってデコードされたコマンドに従って、所定のタイミングでロウデコーダＲＤおよびカラムデコーダＣＤを駆動する。ロウデコーダＲＤおよびカラムデコーダＣＤは、アドレスバッファ１４からそれぞれロウアドレスおよびカラムアドレスを受け、ステートマシン８の制御を受けてワード線ＷＬおよびビット線ＢＬを駆動する。

書込みデータは、データバッファ１５を介して、センスアンプＳ／Ａにロードされる。読出しデータは、センスアンプＳ／Ａから出力バッファ１６を介して、外部に出力される。

本実施形態によるフラッシュメモリは、メモリ外部から入力バッファ１１へコマンドを入力する制御ピン、および、メモリ外部から入力バッファ１２へアドレスを入力するＩ／Ｏピンのほかに、第１の電源ＶＣＣ３および第２の電源ＶＣＣ５を受ける電源ピンを備えている。通常、レギュレータ回路９は、外部供給電源としての第１の電源ＶＣＣ３を装置内部に直接伝達しないように、第１の電源ＶＣＣ３を降圧して内部電源を生成する。レギュレータ回路９によって生成された内部電源は、ステートマシン８、カラムデコーダ１３、アドレスバッファ１４、データバッファ１５、出力バッファ１６、入力バッファ１１、１２、制御レジスタ５〜７等を含む周辺論理制御回路に供給される。

第１の電源ＶＣＣ３は、例えば、ＪＥＩＴＡ（Standard of Japan Electronics and Information Technology Industries Association）の３．３Ｖ電源電圧仕様（ＥＤ−５００１Ａ）におけるノーマルレンジ（３．３±０．３Ｖ）またはワイドレンジ（２．７〜３．６Ｖ）に準拠した電源である。あるいは、第１の電源ＶＣＣ３は、例えば、ＪＥＩＴＡの１．８Ｖ電源電圧仕様（ＥＤ−５００３Ａ）におけるノーマルレンジ（１．８±０．１５Ｖ）またはワイドレンジ（１．２〜１．９５Ｖ）に準拠した電源である。

第２の電源ＶＣＣ５は、例えば、ATX Specification-Version 2.2（以下、ＡＴＸ）の２０頁に記載のPeripheral Power Connectorに含まれる５ＶＤＣ電源である。この電源は、例えば、ハードディスクドライブ（ＨＤＤ）等に適用可能な電源である。

従来のフラッシュメモリは、第１の電源ＶＣＣ３の単一電源によって動作するように設計されていた。しかし、本実施形態によるフラッシュメモリは、第１の電源ＶＣＣ３を受ける第１の電源入力ピンのほかに第２の電源ＶＣＣ５を受ける第２の電源入力ピンを備えている。第２の電源ＶＣＣ５は、チャージポンプ４に電力供給する。チャージポンプ４は、データ読出し、データ書込みおよびデータ消去時に必要な高電圧（例えば、９Ｖまたは２０Ｖ）を生成するために、第２の電源ＶＣＣ５の電圧を昇圧する。チャージポンプ４で昇圧された高電圧は、ロウデコーダＲＤあるいはセルアレイ１の基板（ウエル）を含む必要箇所に供給される。

第２の電源ＶＣＣ５の電圧は第１の電源ＶＣＣ３のそれよりも高いため、チャージポンプ４を構成する昇圧段の数は、従来よりも少なくてよい。

尚、接地ピンは、第１の電源ＶＣＣ３および第２の電源ＶＣＣ５に対して共通の接地電位ＶＳＳに維持されている。接地ピンは、第１の電源ＶＣＣ３と第２の電源ＶＣＣ５とのそれぞれに対応するように分割してもよい。

図２は、メモリセルアレイ１の内部構成およびその周辺部の構成を示す図である。メモリセルアレイ１は、複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣを含む。直列接続されたメモリセルＭＣの一端は選択トランジスタＳＴＤを介してビット線ＢＬｉ（ｉは整数）に接続され、その他端は選択トランジスタＳＴＳを介して共通ソース線ＳＬに接続されている。ソース線ＳＬは、ソース線ドライバＳＬＤに接続されている。

ＮＡＮＤストリングＮＳ内のメモリセルＭＣのゲートは、それぞれ異なるワード線ＷＬｊ（ｊは整数）に接続されている。このようにメモリセルＭＣは、ワード線ＷＬｊとビット線ＢＬｉとの交点に対応して設けられている。各メモリセルＭＣは、データを電気的に記憶する不揮発性メモリセルである。

選択トランジスタＳＴＤおよびＳＴＳのゲートは、それぞれ選択ゲート線ＳＧＤおよびＳＧＳに接続されている。選択トランジスタＳＴＤおよびＳＴＳは、或るＮＡＮＤストリングＮＳを選択的にビット線ＢＬとソース線ＳＬとの間に接続する。

ワード線ＷＬの延伸方向に配列される複数のＮＡＮＤストリングＮＳの集合がデータ消去の最小単位としてのブロックを構成する。図示していないが、ビット線ＢＬの延伸方向に複数のブロックが配列されている。

上述のように、ＮＡＮＤ型メモリでは、選択ワード線ＷＬのみを不活性化し、その他の非選択ワード線を活性状態に維持する。つまり、非選択メモリセルではコントロールゲートが活性状態であるので、非選択メモリセルはオン状態となる。これにより、選択メモリセルは、非選択メモリセルを介してビット線ＢＬとソース線ＳＬとの間に接続される。選択メモリセルではコントロールゲートが非活性であるので、選択メモリセルの導通状態（オンまたはオフ）は、フローティングゲート内の電荷の蓄積状態に応じて変化する。

読出し時には、センスアンプＳ／Ａは、参照電圧と選択メモリセルの導通状態に応じたビット線ＢＬの電圧とを比較して、選択メモリセルに格納されたデータを検出する。

書込み時には、センスアンプＳ／Ａが選択メモリセルに所定の電圧を印加することによってフローティングゲートに電荷を蓄積し、あるいは、フローティングゲート内の電荷を放出させる。これにより、データ“０”またはデータ“１”を選択メモリセルに書き込む。

データ消去時には、ブロック全体のメモリセルに対して同一データを書き込む。

図３は、チャージポンプ４の内部構成の一例を示す回路図である。チャージポンプ４は、ダイオード接続され互いに直列に接続された複数のトランジスタＴｃｈと、各トランジスタＴｃｈの一端に接続されたキャパシタＣｃｈと、キャパシタＣｃｈを駆動するクロック信号ＣＬＫからなる。隣接する２つのキャパシタＣｃｈには、逆相のクロック信号ＣＬＫおよびＣＬＫｎが入力される。これにより、キャパシタＣｃｈの蓄積された電荷を転送しつつ、その蓄積電圧を昇圧する。１つのトランジスタＴｃｈおよび１つのキャパシタＣｃｈを１つの昇圧段とすれば、最終昇圧段から出力される最高電圧Ｖｐｐは、その昇圧段数、初期電圧Ｖｉｎｉｔ、および、その昇圧回路の電荷転送効率に依存する。Ｖｉｎｉｔは、図示せぬが本実施形態では第２の電源ＶＣＣ５を基準として作成される電荷供給源である。

図４は、レギュレータ回路９の内部構成の一例を示す回路図である。外部供給電源として第１の電源ＶＣＣ３を供給する。レギュレータ回路９は、フィードバック電圧Ｖｆｂを装置内部で生成している基準電位ＶＲＥＦに適合させるように機能する比較器ＣＭＰと、比較器ＣＭＰの出力によって制御され外部供給電源と外部電源との間に接続されたトランジスタＴｒｅｇと、内部電源とグランドとの間に接続され内部電源電圧を分圧してフィードバック電圧Ｖｆｂを生成する抵抗器Ｒ、ＶＲとを備えている。可変抵抗Ｖｒによって、内部電源電圧を調節することができる。内部電源に接続された回路の電流消費により内部電源電圧が低下した場合、それに伴いＶｆｂも低下する。これにより比較器ＣＭＰの出力が低下し、トランジスタＴｒｅｇがオンする。これにより、外部供給電源が内部電源電圧を上昇させ、補償することができる。

このような構成により、レギュレータ回路９は、第１の電源ＶＣＣ３を安定化させ、かつ、第１の電源ＶＣＣ３を所望の内部電源電圧に降圧することができる。ステートマシン８等の論理制御回路が同期回路で構成されている場合、クロック信号を生成する必要がある。レギュレータ回路９は、クロック信号を生成するクロック生成回路の電源としても用いられる。クロック周波数が高い場合には、多くの電流を平均的に消費することになる。よって、この場合、第１の電源ＶＣＣ３からフラッシュメモリへ供給される電流量が増大する。

図５および図６は、本実施形態によるフラッシュメモリの動作を示すタイミング図である。入力バッファ１２がＩＯｘの所定コードを受ける。このときに、入力バッファ１１が受け取るライトイネーブル信号ＷＥｎｘが論理ロウに活性化された場合、フラッシュメモリ１０１は、データ書込み状態にエンターし、ビジー状態であることを外部へ通知する。

ステートマシン８は、書込み動作を実行するために各構成要素を制御する。例えば、チャージポンプ４は、ステートマシン８から昇圧許可信号ＰＵＭＰＥＮを受ける。この昇圧許可信号ＰＵＭＰＥＮは、電源昇圧待ちの期間および書込み期間において活性状態に維持されている。

従来のフラッシュメモリでは、第１の電源ＶＣＣ３の電圧を昇圧していた。このため、所望電圧まで昇圧する電荷供給源電圧（第１の電源ＶＣＣ３）がもともと低く、昇圧に必要な電源昇圧待ち期間（ｔ２〜ｔ３）が長かった。あるいは昇圧に必要なチャージポンプ段数が不揮発性半導体記憶装置の占有面積に制約されて必要数を実装できなかった。このため、結果的に電源昇圧待ち期間が長期化していた。

一方、本実施形態によるフラッシュメモリは、第１の電源ＶＣＣ３よりも高電圧の第２の電源ＶＣＣ５の電圧を昇圧している。よって、電源昇圧待ち期間（ｔ２〜ｔ３）が従来よりも短縮される。また、チャージポンプ４の昇圧段数が従来のそれよりも少なくて済む。

選択メモリセルへデータを書き込んだ後、ｔ４〜ｔ５において書込みデータのベリファイを実行し、ｔ５〜ｔ６において終了処理をして一連のデータ書込み動作が終了する。動作終了後、フラッシュメモリ１０１はプリチャージ状態にエンターする。

図６は、本実施形態によるフラッシュメモリの他の動作を示す。図６に示す動作では、ｔ１〜ｔ３において、初期化処理および電源昇圧動作を同時に実行している。初期化処理は、制御レジスタ５〜７の初期化およびデータを一時的に格納するキャッシュ（ＳＲＡＭ）３の初期化を含む。例えば、前回の書込み動作中に電源がシャットダウンした場合には、制御レジスタ５〜７に前回の書込みデータが残存することがある。このようなデータを消去するために、書き込みデータを受け取るに先立って、制御レジスタ５〜７を初期化する。公知の不揮発性半導体記憶装置の場合、キャッシュ（ＳＲＡＭ）３は、ページのバイト数に８を乗じたビット数を同時に初期化する。よって、短時間に大きな電流を必要とする場合がある。

従来のフラッシュメモリでは、初期化処理の際にキャッシュ（ＳＲＡＭ）３を含む論理回路において電流を消費すると、第１の電源ＶＣＣ３の電源電圧が低下する懸念、あるいは、不揮発性半導体記憶装置内部の配線抵抗による実効電源電圧が低下する懸念があった。このため、従来のフラッシュメモリでは、初期化の段階では、チャージポンプ回路の昇圧動作を行えなかった。

これに対し、本実施形態では、チャージポンプ４は、論理回路に電力供給する第１の電源ＶＣＣ３とは異なる第２の電源ＶＣＣ５から電力供給を受ける。従って、初期化処理と電源昇圧動作とを同時に実行（多重処理）することができる。これにより、本実施形態は、動作コマンドの入力からデータ書込み動作開始までの期間（ｔ１〜ｔ３）が非常に短い。

即ち、図６に示す書込み動作では、第１の電源ＶＣＣ３よりも電圧の高い第２の電源ＶＣＣ５を昇圧動作に用いているので、チャージポンプ４は、電源電圧を所定電圧まで速く昇圧させることができる。それに加え、初期化処理および電源昇圧動作を同時に実行することができるので、データ書込み動作の全体の期間をさらに短縮することができる。

さらに、本実施形態では、第２の電源ＶＣＣ５は、第１の電源ＶＣＣ３とは独立に配線される。即ち、チャージポンプ４と論理回路とが電気的に分離された状態で電力供給を受けている。このため、チャージポンプ４で発生するノイズが論理回路側へ侵入しない。

本実施形態によるフラッシュメモリは、入力バッファ１１および１２に接続される制御ピンおよびＩ／Ｏピンに電力供給する第３の電源を備えてもよい。この場合、第３の電源の電位は、第１および第２の電源の電位とは異なる電位とする。第３の電源の電位は、任意であるが、通常、第１の電位ＶＣＣ３よりも低い電位である。

図５および図６には、データ書込み動作を示したが、データ読出し動作についても同様の効果を得ることができる。

（第２の実施形態）
図７は、本発明に係る第２の実施形態に従ったメモリシステムの構成を示すブロック図である。このメモリシステム２０１は、複数のフラッシュメモリ１０１‐１〜１０１‐４を搭載する。図７では、４個のメモリチップを搭載しているが、５個以上のメモリチップを搭載してもよいし、３個以下であってもよい。フラッシュメモリ１０１‐１〜１０１‐４は、それぞれ図１に示すフラッシュメモリ１０１と同じ構成を有する。

制御装置１０２は、制御バスを介して複数のフラッシュメモリ１０１‐１〜１０１‐４に接続されている。また、制御装置１０２は、信号コネクタ１０３と接続されており、システム外部からのコマンド、アドレスおよびデータを受け取り、あるいは、システム２０１の外部へデータを出力する。制御装置１０２は、必要に応じて、データ等を一時的に格納する。信号コネクタ１０３は、特に限定しないが、例えば、ＳＡＴＡ(Serial ATA)等である。

電源コネクタ１０４が制御装置１０２、降圧回路１０５およびフラッシュメモリ１０１‐１〜１０１‐４に接続されている。電源コネクタ１０４は、システム２０１の外部より供給される第２の電源ＶＣＣ５(例えば、５Ｖ)を受け取り、第２の電源ＶＣＣ５の電力を制御装置１０２、降圧回路１０５およびフラッシュメモリ１０１‐１〜１０１‐４に供給する。降圧回路１０５は、第２の電源ＶＣＣ５を降圧して第１の電源ＶＣＣ３を生成する。降圧回路１０５は、第１の電源ＶＣＣ３の電力をフラッシュメモリ１０１‐１〜１０１‐４に供給する。このように、本実施形態によるメモリシステム２０１は、降圧回路１０５を用いて、単一電源（ＶＣＣ５）から第１の電源ＶＣＣ３を生成しフラッシュメモリ１０１‐１〜１０１‐４に供給している。第２の電源ＶＣＣ５は、制御装置１０２、フラッシュメモリ１０１‐１〜１０１‐４に対して直接供給されている。

これにより、システムとしては第２の電源ＶＣＣ５のみの供給を受けているものの、第１の実施形態によるフラッシュメモリ１０１‐１〜１０１‐４を具備した不揮発性半導体記憶システムを構成することができる。第２の実施形態は、第１の実施形態の利便性を低下させることなく、第１の実施形態と同様の効果を得ることができる。

第２の実施形態において、電源コネクタ１０３と制御装置１０２との間に電圧変換回路１０８を設けてもよい。図７において、電圧変換回路１０８は破線で示されている。電圧変換回路１０８は、異なる電圧規格の信号と接続する際の信号レベル変換回路として機能する。

第２の実施形態において、降圧回路１０５は、その供給能力によって、複数のフラッシュメモリ１０１‐１〜１０１‐４に対して１つだけ配置されてもよく、あるいは、複数のフラッシュメモリ１０１‐１〜１０１‐４のそれぞれに対して１つずつ配置されてもよい。

第２の実施形態によれば、メモリシステム全体としての高速化をはかることができる。降圧回路１０５を複数のフラッシュメモリ１０１‐１〜１０１‐４に対して１つ配置した場合、システム全体として、降圧回路１０５の効率が良くなる。

上記実施形態において、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。

本発明に係る実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図。メモリセルアレイ１の内部構成およびその周辺部の構成を示す図。チャージポンプ４の内部構成の一例を示す回路図。レギュレータ回路９の内部構成の一例を示す回路図。第１の実施形態によるフラッシュメモリの動作を示すタイミング図。第１の実施形態によるフラッシュメモリの動作を示すタイミング図。本発明に係る第２の実施形態に従ったメモリシステムの構成を示すブロック図。

符号の説明

１…メモリセルアレイ、ＲＤ…ロウデコーダ、ＣＤ…カラムデコーダ、Ｓ／Ａ…センスアンプ、３…キャッシュ、４…チャージポンプ、５〜６…コントロールレジスタ、８…ステートマシン、１１、１２…入力バッファ、１３…コマンドデコーダ、１４…アドレスバッファ、１５…データバッファ、１６…出力バッファ、ＶＣＣ３…第１の電源、ＶＣＣ５…第２の電圧願、ＶＳＳ…グランド

Claims

複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に対応して設けられ、データを電気的に記憶する複数の不揮発性メモリセルと、
前記メモリセルのデータを検出し、あるいは、前記メモリセルへデータを書き込むために前記ビット線を駆動するセンスアンプと、
前記センスアンプが読出しデータを出力し、あるいは、書込みデータを受け取るために、前記複数のビット線から或るビット線を選択するカラムデコーダと、
前記複数のワード線から或るワード線を選択するロウデコーダと、
前記センスアンプ、前記カラムデコーダおよび前記ロウデコーダに電力供給するチャージポンプと、
データ読出しまたはデータ書込み対象である前記メモリセルを選択するアドレスに基づいて前記センスアンプ、前記カラムデコーダおよび前記ロウデコーダを制御する論理回路と、
前記論理回路に電圧を印加する第１の電源入力と、
前記チャージポンプに前記第１の電源入力の電圧より高い電圧を印加する第２の電源入力であって、少なくともデータ読出しおよびデータ書込み時に前記チャージポンプに電力供給する第２の電源入力とを備え、
前記第１の電源入力は、ＪＥＩＴＡの３．３Ｖ電源電圧仕様（ＥＤ−５００１Ａ）におけるノーマルレンジ（３．３±０．３Ｖ）またはワイドレンジ（２．７〜３．６Ｖ）に準拠する電源から電力供給を受け、
前記第２の電源入力は、ＡＴＸの５Ｖ電源電圧仕様に準拠する電源から電力供給を受けることを特徴とする不揮発性半導体記憶装置。
複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に対応して設けられ、データを電気的に記憶する複数の不揮発性メモリセルと、
前記メモリセルのデータを検出し、あるいは、前記メモリセルへデータを書き込むために前記ビット線を駆動するセンスアンプと、
前記センスアンプが読出しデータを出力し、あるいは、書込みデータを受け取るために、前記複数のビット線から或るビット線を選択するカラムデコーダと、
前記複数のワード線から或るワード線を選択するロウデコーダと、
前記センスアンプ、前記カラムデコーダおよび前記ロウデコーダに電力供給するチャージポンプと、
データ読出しまたはデータ書込み対象である前記メモリセルを選択するアドレスに基づいて前記センスアンプ、前記カラムデコーダおよび前記ロウデコーダを制御する論理回路と、
前記論理回路に電圧を印加する第１の電源入力と、
前記チャージポンプに前記第１の電源入力の電圧より高い電圧を印加する第２の電源入力であって、少なくともデータ読出しおよびデータ書込み時に前記チャージポンプに電力供給する第２の電源入力とを備え、
前記第１の電源入力は、ＪＥＩＴＡの１．８Ｖ電源電圧仕様（ＥＤ−５００３Ａ）におけるノーマルレンジ（１．８±０．１５Ｖ）またはワイドレンジ（１．２〜１．９５Ｖ）に準拠する電源から電力供給を受け、
前記第２の電源入力は、ＡＴＸの５Ｖ電源電圧仕様に準拠する電源から電力供給を受けることを特徴とする不揮発性半導体記憶装置。
前記第２の電源入力は、ハードディスクドライブ（ＨＤＤ）用の電源と同一電圧電源から電力供給を受けることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
データ書込みあるいはデータ読出し対象となる前記メモリセルの情報を格納するキャッシュをさらに備え、
データ書込みまたはデータ読出し動作において、データ書込みあるいはデータ読出し対象となる前記メモリセルの情報を格納する前記キャッシュを同一の論理状態にする初期化動作と、前記チャージポンプによる前記第２の電源の電圧の昇圧動作とを同時に実行することを特徴とする請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。