JP2008017203A - 半導体集積回路装置 - Google Patents

Abstract

【課題】外部２電源仕様のマイクロコンピュータ用フラッシュメモリモジュールの外部電源の状態に係らず、リングオシレータに安定に、定電流を供給する。
【解決手段】リングオシレータ（２４，２５）の動作電流制限用のバイアス電圧を発生するＶＣＯ用バイアス電圧発生回路（２３）に対し、外部電源電圧（ＶＰＰ）および内部電源電圧ｉｎｔＶＰＰそれぞれから電流を生成する定電流発生回路（２０，２１）を設け、これらの定電流発生回路からの定電流から、所定の演算式に従って一方の定電流（Ｉ１，Ｉ２）を選択し、選択された定電流に対応するバイアス電圧を電流セレクタ（２２）により生成する。この電流セレクタからのバイアス電圧に従ってリングオシレータに対する電流制限用のバイアス電圧を生成する。
【選択図】図２

Description

この発明は、半導体集積回路装置に関し、特に、２種類の外部電源電圧を利用する半導体集積回路装置に関する。より特定的には、この発明は、マイクロコンピュータと同一半導体チップ上に集積化されるフラッシュメモリにおいて内部電圧発生に用いられるクロック信号の安定化のための構成に関する。

フラッシュメモリは、その記憶情報を電気的に書替えることのできる不揮発性メモリである。メモリセルが、１個の積層ゲート型電界効果トランジスタで構成され、フローティングゲートに電荷を蓄積することにより情報を記憶する。したがって、このフラッシュメモリは、小占有面積で大きな記憶容量を実現することができ、また読出速度も速い。このため、このようなフラッシュメモリを、マイクロコンピュータにプログラムメモリとして内蔵させるフラッシュメモリ内蔵マイクロコンピュータ（フラッシュマイコン）が広く用いられている。

このようなフラッシュメモリをプログラムメモリとして利用することにより、プログラムのデバッグを容易に行なうことができ、またバージョンアップ等のプログラムの変更時においても、容易に対応することができる。また、このプログラムは、電気的に書込むことができるために、製造工程前に、マスクＲＯＭのようにマスクを形成する必要がなく、マスク形成時間をプログラム開発に用いることができるため、複雑なソフトウェアの開発に対し開発期間を長く確保することができ、結果的に、ターンアラウンド時間（ＴＡＴ）を短くすることができる。

このようなフラッシュメモリ内蔵マイクロコンピュータにおいては、フラッシュメモリは１つのモジュールとして設計される。このようなフラッシュメモリモジュールにおいては、フラッシュメモリのデータ（プログラム）の書込／消去／検証／読出のために、種々の電圧レベルの内部電圧が必要とされる。このため、通常、フラッシュメモリモジュールにおいては、発振器から生成されるクロック信号を用いてキャパシタのチャージャポンプ動作による昇圧動作を通して、必要な電圧レベルの内部電圧を生成する。

このフラッシュメモリモジュールにおいては、マイクロコンピュータ（ＣＰＵ）とデータ／信号の送受を行なうための回路部分と、内部で書込／消去を行なう回路部分とで、用いられる電圧のレベルが異なる。通常、フラッシュメモリの外部電源として、２電源が用いられ、１つの外部電源を利用して、内部で必要なでレベルの電圧を生成する。内部電圧発生のためには、通常、チャージポンプ回路が利用される。このチャージポンプ回路においては、クロック信号に従ってキャパシタのチャージポンプ動作を行なわせて、正または負の電荷を転送することにより昇圧動作を行って正または負の昇圧電圧を生成する。

クロック信号を発生する内部クロック発生回路として、一般に、電圧制御型（ＶＣＯ型）リングオシレータが知られている。この電圧制御型リングオシレータは、リング状に接続される奇数段のインバータの動作電流をバイアス電圧により調整して、その発振周波数を設定する。このような、バイアス電圧に従って動作電流を調整することにより、発振周波数が設定される電圧制御型リング発振器の一例は、たとえば、特許文献１（特開２００５−７８５１０号公報）に示されている。

この特許文献１に示されるリング発振器においては、発振周期の電源電圧およびトランジスタのしきい値電圧依存性を小さくするために、温度および電源電圧の依存性がなく、またトランジスタのしきい値電圧の依存性のない定電流を生成し、この定電流のミラー電流をリング発振器の各インバータの動作電流として利用する。

また、上述のフラッシュメモリ内蔵マイクロコンピュータのような多電源構成の半導体集積回路装置において、電源投入時の消費電流を低減し、またメモリを安定に動作させる構成が特許文献２（特開２００２−４２４５９号公報）に示されている。

この特許文献２に示される構成においては、複数の電源電圧それぞれに対し、電源投入検出回路が設けられる。これらの電源投入検出回路の出力信号に従って、少なくとも１つの電源投入検出信号が活性状態の間、主電源投入検出信号をリセットを示す活性状態に維持して、内部ノードをリセットする。複数の電源電圧がすべて安定化するまで、内部回路をリセット状態に保持して、電源投入時の内部回路における中間電圧レベルの信号に起因する貫通電流を抑制して消費電流を低減するとともに、内部回路の誤動作を防止することを図る。

また、ＤＲＡＭ等の内部電源回路が設けられるメモリにおいて、電源投入時において高速で安定に内部電源電圧を発生することを図る構成が特許文献３（特開２００１−２１００７６号公報）において示されている。

この特許文献３に示される構成においては、外部電源電圧から基準電圧との比較により内部電源電圧を生成する内部電源回路と、パワーオン回路とが設けられる。このパワーオン回路は、外部電源電圧および内部電源電圧がともに所定値を越えると内部回路のリセット状態を解除する。内部電源電圧が所定値よりも低いときには、外部電源電圧を内部電源電圧として供給する。電源投入時において、内部電源電圧が外部電源電圧に追随して生成され、高速で内部電源電圧を生成することを図る。
特開２００５−７８５１０号公報 特開２００２−４２４５９号公報 特開２００１−２１００７６号公報

電圧制御型リング発振器の場合、基準電圧発生回路からの基準電圧に従って定電流を発生し、この定電流のミラー電流を、リング発振器のインバータの動作電流として利用する。リング発振器の各インバータ部に、一定の電流を流すことが可能となり、発振周波数の電源電圧依存性、温度依存性、およびプロセス依存性などを小さくすることが可能である。すなわち、リング発振器の発振周波数の各種依存性を小さくするためには、電流を発生する基準電圧の電源電圧依存性、温度依存性およびプロセス依存性等を小さくすればよい。このような基準電圧を発生する回路として、バンドギャップリファレンス型基準電圧発生回路を用いることが考えられる。バンドギャップリファレンス型基準電圧発生回路においては、トランジスタのバンドギャップ電圧を利用して定電流を生成して、定電流を電流／電圧変換して基準電圧を生成する。

しかしながら、外部電源電圧の電圧範囲が非常に広い（たとえば２．７Ｖから６．５Ｖ）電圧範囲が仕様に定められている場合が多い（種々の電圧に対応するため）。したがって、このような外部電源電圧を基準電圧発生回路の電源電圧として利用した場合、その定電流源が発生する電流の電源電圧依存性を小さくするのが困難となる。すなわち、外部電圧に従って、定電流源のトランジスタのドレイン／ソース間電圧またはコレクタ／エミッタ間電圧もそれに応じて変化し、コレクタ電圧またはドレイン電圧が大きくなるにつれ、その定電流源トランジスタを介して流れる電流が増加する（たとえ飽和領域においても）。したがって、このような電流源を用いて、リング発振器の動作電流を生成した場合、リング発振器の発振周波数も、外部電圧に応じて大きく変化する。

このような外部電圧に対する依存性を低減するために、外部電源電圧を変換して生成される内部電源電圧を使用することが考えられる。この場合、電源投入時のような内部電源電圧が安定していない状態では、リング発振器が安定に動作することができない。この結果、リング発振器からのクロック信号に従って生成される内部電圧が安定化するまでに長時間を要することになる。

上述のような問題を回避するために、外部電源電圧を動作電源として利用する基準電圧発生回路と、内部電源電圧を動作電源として利用する基準電圧発生回路の２つを準備し、この外部電源電圧と内部電源電圧のレベルを検出して、基準電圧発生回路の出力電圧を切換えることが考えられる。しかしながら、このよう〜構成の場合、外部電源電圧または内部電源電圧が、検出レベル近傍に留まる場合、この基準電圧選択用の制御信号の論理レベルが頻繁に切換わり（制御信号のチャタリングが生じ）、これらの基準電圧発生回路の出力電圧を、正確にリング発振器の動作電流規定用バイアス電圧として伝達することができなくなるかまたは断続的に伝達される。この結果、リング発振器の各インバータ段において安定した定電流を流すことができなくなり、正常な発振動作を保証できなくなる問題が生じる。

上述の特許文献１に示される構成においては、このリング発振器の発振周波数の電源電圧依存性を低減するために、電源電圧に対して正および負の依存性を有する基準電流をそれぞれ生成する電流源回路を用い、これらの正および負の依存性を有する基準電流の合成電流により、電源電圧に対する依存性を低減して、リング発振器の動作電流の安定化を図っている。しかしながら、この特許文献１においては、単に外部電源電圧から、基準電流を生成することを行なっているだけであり、この電源電圧および内部電源電圧それぞれから基準電圧を発生して、基準電圧を切換える構成については何ら考慮していない。また、このようなリング発振器の電源投入時の安定動作の問題についても考慮していない。

特許文献２に示される構成においては、第１外部電源電圧と第２外部電源電圧から生成される内部電圧それぞれに対して投入回路を設ける。内部電圧が昇圧電圧レベルのとき、昇圧電圧を受ける内部回路に対してレベル変換回路が設けられる。このようなレベル変換回路において、外部２電源の投入シーケンスによって電源投入時に内部ノードが中間電圧レベルとなって貫通電流が流れるのを防止することを図る。外部電源電圧と内部電源電圧に対して設けられた投入検出回路の出力信号がともに、非活性化されて電圧が安定化されていることが示されるまで、内部ノードをリセット状態に維持する。内部電圧発生回路の電源投入時の動作については、議論していない。また、内部電圧発生回路がチャージポンプ回路の場合、クロック信号が用いられるものの、クロック信号の周波数の第２外部電源電圧依存性についても議論していない。

また、特許文献３に示される構成においては、電源投入時において外部電源電圧が低いときにも、内部電源電圧を確実に発生することを目的としている。この場合、外部電源電圧から内部電源電圧を生成する電圧発生回路において、外部電源電圧および内部電源電圧それぞれの電圧レベルに従ってリセット信号を生成し、これらのリセット信号がすべて非活性状態となったときに、パワーオンリセット信号を生成している。このパワーオンリセット信号の活性化時においては、内部電源電圧を生成する内部電源回路は、外部電源電圧を、内部電源電圧として強制的に出力する。しかしながら、この特許文献３に示される構成においては、単に内部電源電圧発生回路の発生する内部電源電圧レベルを外部電源電圧または基準電圧に基づく内部電源電圧レベルに設定しているだけである。この内部電源電圧を生成する際に用いられる基準電圧の外部電源電圧依存性の問題については何ら考慮していない。

また、上述の特許文献２および３に示される構成においては、内部電源電圧のレベルを検出して、内部で、リセット信号を内部電源使用回路に対して生成している。しかしながら、これらの特許文献２および３においては、外部から、パワーオンリセット信号が供給される場合の構成については何ら考慮していない。

それゆえ、この発明の目的は、外部電源電圧、温度およびプロセスに対する依存性の小さな基準電圧を安定に発生することのできる半導体集積回路装置を提供することである。

この発明の他の目的は、リング発振器の発振周波数の電源電圧、温度およびプロセス等に対する依存性が小さくされた半導体集積回路装置を提供することである。

この発明のさらに他の目的は、電源投入時においても、安定に内部回路を動作させることのできる半導体集積回路装置を提供することである。

この発明に係る半導体集積回路装置は、外部から与えられる第１の外部電源電圧を電源として動作し、第１の定電流を生成する第１の定電流発生回路と、この第１の外部電源電圧に基づいて内部電圧を生成する電源回路と、この内部電圧を電源として動作し、第２の定電流を生成する第２の定電流発生回路と、これら第１および第２の定電流を受け、第１および第２の定電流を加減算または大小比較の所定の演算式に従って選択して、第１および第２の定電流のうちの選択された電流に対応するバイアス電流を生成する電流セレクタと、外部から与えられる第２の外部電源電圧を動作電源として動作しかつバイアス電流により動作電流が規定され、発振動作により内部クロック信号を生成する発振回路を備える。

この発明に従う半導体集積回路装置においては、第１および第２の基準電流を演算処理を行なって選択して、発振回路へバイアス電流を供給している。したがって、外部電源電圧および内部電源電圧の一方が供給されているなら、連続的に、バイアス電流を生成して、発振器に供給することができる。制御信号を用いて電流を選択していないため、この外部電源電圧または内部電源電圧の電圧レベルにかかわらず、安定に、発振回路へバイアス電流を供給することができ、電圧選択用の制御信号のチャタリングに起因する発振器の不安定動作の問題を解決することができる。

また、電源投入時または電源遮断時および内部電源の電圧降下時（電圧バンプ）においても、一方の電源電圧が供給されている限り、確実に、バイアス電流が発振回路に供給されて、発振器の安定動作を保証することができる。

また、外部電源電圧の電圧範囲が広い場合においても、安定動作時、内部電源電圧に基づいて生成される基準電流を選択することにより、この内部電源電圧レベルの範囲は十分小さく、バイアス電流の電源電圧依存性を低減することができ、発振器の発振周波数の外部電圧依存性を低減することができる。

この結果、発振器の発振周波数のばらつきを低減することができ、この発振器からの発振信号に従って、キャパシタのチャージャポンプ動作を行なって内部電圧を生成する回路の規模を、外部電源電圧の下限値に応じて大きくする必要がなく、チャージャポンプ回路の規模を小さくすることができる。また、フラッシュメモリにおいてデータの書込／消去の時間の電源電圧、温度およびプロセス依存などの条件依存性を低減することができ、安定かつ高速に書込／消去を行なうことができる。

図１は、この発明に従うマイクロコンピュータ内蔵用フラッシュメモリ（マイクロコンピュータ用フラッシュメモリモジュール）の全体の構成を概略的に示す図である。図１において、フラッシュメモリモジュール１は、フラッシュメモリセルを有するメモリマット２と、外部（マイクロコンピュータ：マイコン）から与えられるアドレス信号をプリデコードするロウ／コラムプリデコーダ／バンクデコーダ３と、このロウ／コラムプリデコーダ／バンクデコーダ３からのプリデコード信号に従って、メモリマット２の行およびメモリブロックを選択するロウデコーダ／選択ゲート（ＳＧ）デコーダ４と、ロウ／コラムプリデコーダ／バンクデコーダ３からのプリデコード信号に従って、メモリマット２の列を選択する信号を生成するＹデコーダ５と、Ｙデコーダ５からの列選択信号に従ってメモリマット２の対応の列（ビット線）を選択し、かつ各列に対応して設けられるビット線の電圧レベルを初期化するＹゲート／ビット線リセット回路６と、データ読出時、Ｙゲート／ビット線リセット回路６により選択された列に読出されたデータを検出するセンスアンプ７と、データ書込時、このメモリマット２の選択列へデータを書込む書込ドライバ８と、メモリマット２のソース線、Ｐウェル、ボトムＮウェルの電圧レベルを動作モードに応じて設定するソース線／Ｐウェル／ボトムＮウェルドライバ９を含む。

メモリマット２においては、フラッシュメモリセルが行列状に配列され、各フラッシュメモリセルは、フローティングゲートの蓄積電荷に応じてデータを記憶する。目盛りマット２において、メモリセルは、複数のメモリブロックに分割され、また、メモリブロックが複数のバンクに分割される。このメモリブロック選択のために、選択ゲートＳＧが設けられる。したがって、メモリマット２においては、選択されたバンクの選択されたメモリブロックの選択行／列のメモリセルに対してデータの読出が行なわれる。

このメモリマット２において、また、メモリセルが接続されるソース線が設けられ、また、メモリセルトランジスタの基板領域を形成するＰウェルと、このＰウェルをメモリブロックごとに分割するボトムＮウェルが設けられる（これらは図示せず）。これらのソース線、ＰウェルおよびボトムＮウェルの電圧レベルが、データの書込／読出／消去モードに応じて、ドライバ９により設定される。

フラッシュメモリモジュール１は、さらに、センスアンプ７および書込ドライバ８に結合され、読出／書込データを転送するデータハンドラ１０と、制御信号ＣＴＬおよびアドレス信号ＡＤに従ってこのフラッシュメモリモジュール１の内部動作を制御するとともに、データハンドラ１０から与えられたデータから出力データＤｏｕｔを生成して図示しないマイクロコンピュータ（マイコン）へ順次与えるシーケンサ１１と、シーケンサ１１の制御により、活性化され、クロック信号ＣＬＫ＿ＳＣおよびＣＬＫ＿ＣＰを生成するオシレータ１２と、オシレータ１２からのクロック信号ＣＬＫ＿ＣＰに従って内部の電圧ｉｎｔＶＰＰおよびＶｉｎを生成する電源回路１３と、外部（マイクロコンピュータ）から与えられるリセット信号ＩＲＰ＿ＶＤＤおよびＩＲＰ＿ＶＰＰに従って内部リセット信号ｉｎｔＩＲＰＶＰＰを生成してオシレータ１２および電源回路１３を初期化するリセット回路１４を含む。

シーケンサ１１は、さらに、書込データを、アドレス信号バスを介して受け、また、オシレータ１２からのクロック信号ＣＬＫ＿ＳＣによりその動作サイクルが規定され、内部動作を制御信号およびアドレス信号に従って制御する。

電源回路１３は、このシーケンサ１１からの動作モード指定信号に従って、各動作モードに応じた電圧レベルの内部電圧Ｖｉｎを生成して、ロウデコーダ／ＳＴデコーダ４およびソース線／Ｐウェル／ボトムＮウェルドライバ９およびＹゲート／ビット線リセット回路６および書込ドライバへ与える。この内部電圧Ｖｉｎは、複数種類の電圧を含むが、図１においては、図面を簡略化するために、「Ｖｉｎ」でこれらの内部電圧群を示す。

外部からは、電圧ＶＤＤおよびＶＰＰが与えられる。シーケンサ１１は、外部電源電圧ＶＤＤに従って動作し、オシレータ１２は、その内部構成は後に詳細に説明するが、外部電源電圧ＶＤＤおよび内部電圧ｉｎｔＶＰＰそれぞれを動作電源として発振動作を行なって、クロック信号ＣＬＫ＿ＳＣおよびＣＬＫ＿ＣＰを生成する。クロック信号ＣＬＫ＿ＣＰは、振幅ｉｎｔＶＰＰレベルであり、一方、クロック信号ＣＬＫ＿ＳＣが、振幅ＶＤＤレベルである。電源回路１３は、これらのクロック信号に従って、キャパシタのチャージポンプ動作により外部電源電圧ＶＰＰから、内部電圧ＶｉｎおよびｉｎｔＶＰＰを生成する。

オシレータ１２において、外部からの２種類の電源電圧ＶＤＤおよびＶＰＰが印加されているときに、安定に発振動作を行なって、クロック信号ＣＬＫ＿ＳＣおよびＣＬＫ＿ＣＰを生成する。外部電源電圧ＶＰＰとしては、たとえば、２．７Ｖから６．５Ｖの電圧範囲の電圧が利用可能とされる。外部電源電圧ＶＤＤは、このマイクロコンピュータの電源電圧と同様の電圧レベルであり、このフラッシュメモリモジュールにおけるマイクロコンピュータとのインターフェイス部分において用いられる。

外部電源電圧ＶＰＰは、外部電源電圧ＶＤＤよりも高いレベルの電圧であり、電源回路１３において、内部電圧を生成するために利用される。この外部電源電圧ＶＰＰは、各種システムに対応するため、その電圧レベルの許容範囲が極めて広い。内部電源回路１３から生成される内部電圧ｉｎｔＶＰＰおよび外部電源電圧ＶＰＰに従ってオシレータ１２に対するバイアス電流を生成して、電源投入時および外部電源電圧ＶＰＰおよび内部電圧ｉｎｔＶＰＰの状態にかかわらず、定常的に、オシレータ１２において、バイアス電流を安定に供給して発振動作を行なわせる。以下、このオシレータの具体的構成について詳細に説明する。

［実施の形態１］
図２は、この発明の実施の形態１に従うオシレータ１２の構成を概略的に示す図である。図２において、オシレータ１２は、外部電源電圧ＶＰＰを動作電源として用いて定電流（Ｉ１）を生成する第１の定電流発生回路２０と、内部電圧ｉｎｔＶＰＰを動作電源として用いて定電流（Ｉ２）を生成する第２定電流発生回路２１と、第１および第２の定電流発生回路２０および２１からの定電流Ｉ１およびＩ２を、所定の演算式に従って選択しかつ電流／電圧変換してバイアス電圧ＢＩＡＳＶＣＯを生成する電流セレクタ２２を含む。

第１定電流発生回路２０は、生成した定電流（Ｉ１）を電圧に変換して、バイアス電圧ＢＩＡＳ＿ＶＰＰを生成する。第２定電流発生回路も同様、生成した定電流（Ｉ２）を電圧変換して、バイアス電圧ＢＩＡＳ＿ｉｎｔＶＰＰを生成する。

電流セレクタ２２は、これらのバイアス電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ｉｎｔＶＰＰを受け、これらのバイアス電圧に対応する電流を内部で生成し、これらの定電流発生回路２０および２１が生成する定電流Ｉ１およびＩ２に、演算式（Ｉ１−Ｉ２）＋Ｉ２で表される演算処理を施して、定電流を生成する。この電流セレクタ２２は、さらに、この生成した定電流を電圧変換して、バイアス電圧ＢＩＡＳＶＣＯを生成する。

オシレータ１２は、さらに、電流セレクタからの出力電圧に従ってバイアス電圧ＢＩＡＳＰおよびＢＩＡＳＮを生成するＶＣＯＵバイアス電圧発生回路２３と、バイアス電圧ＢＩＡＳＰおよびＢＩＡＳＮにより動作電流が規定され、活性化時、発振動作を行なって、シーケンサ１１に対するクロック信号ＣＬＫ＿ＳＣを生成する第１ＶＣＯ型リングオシレータ２４と、バイアス電圧ＢＩＡＳＰおよびＢＩＡＳＮにより動作電流が規定され、活性化時、発振動作を行なって、電源回路１３に対するクロック信号ＣＬＫ＿ＣＰを生成する第２ＶＣＯ型リングオシレータ２５を含む。

第１のＶＣＯ型リングオシレータ２４は、リング状に接続される奇数段のインバータを含み、電源電圧ＶＤＤを動作電源として動作し、このバイアス電圧ＢＩＡＳＰおよびＢＩＡＳＮにより、各インバータの動作電流が規定される。第２のＶＣＯ型リングオシレータ２５は、外部電源ＶＤＤおよびＶＰＰを受け、この外部電源ＶＤＤを動作電源として受けるインバータがリング状に接続されて、発振動作を行なう。このリング状に接続されるインバータの出力信号を、さらに、外部電源ＶＰＰを受けるレベル変換回路により、振幅変換を行なって、電源回路１３に対するクロック信号ＣＬＫ＿ＣＰを生成する。

リセット回路１４からの内部リセット信号ｉｎｔＩＲＰＶＰＰは、電流セレクタ２２、ＶＣＡバイアス電圧発生回路２３、リングオシレータ２４および２５、および電源回路１３へ供給され、これらの回路を初期化する。

図３は、図２に示す電源回路１３の構成の一例を概略的に示す図である。図３において、電源回路１３は、クロック信号ＣＬＫ＿ＣＰに従って、キャパシタのチャージャポンプ動作により内部電圧ｉｎｔＶＰＰを生成するチャージャポンプ回路３１と、このチャージャポンプ回路３１からの内部電圧ｉｎｔＶＰＰの電圧レベルを検出し、検出結果に応じてチャージャポンプ回路３１のポンプ動作を制御するレベル検出回路３２を含む。

このチャージャポンプ回路３１は、キャパシタとダイオード素子とを構成要素として含み、キャパシタによりポンピングされた電荷を、ダイオードを介して順次伝達することにより、内部電圧ｉｎｔＶＰＰを生成する。

レベル検出回路３２は、その内部構成は、種々の構成を利用することができるが、内部電圧ｉｎｔＶＰＰが所定の電圧レベル以下のときに、検出信号ＤＥＴを活性化してチャージャポンプ回路３１のポンプ動作を活性化し、一方、内部電圧ｉｎｔＶＰＰが所定の電圧レベル以上のときには、その検出信号ＤＥＴによりチャージャポンプ回路３１のポンプ動作を停止させる。ここで、内部電圧ｉｎｔＶＰＰとしては、正の電圧を考える。

これらのチャージャポンプ回路３１およびレベル検出回路３２へは、図２に示すリセット回路１４からの内部リセット信号ｉｎｔＩＲＰＶＰＰが与えられ、初期化動作時、動作は停止される。

また、このチャージャポンプ回路３１およびレベル検出回路３２へは、図１に示すシーケンサ１１からの制御信号が与えられ、生成する電圧レベルの設定／選択が行なわれるが、ここでは、その経路は示していない。各動作モードに応じた電圧レベルを生成するチャージャポンプ回路の出力電圧が、動作モードに応じて、シーケンサ１１からの制御信号に従って選択される。

この図３に示すように、電源回路１３は、クロック信号ＣＬＫ＿ＣＰによりチャージポンプ動作を行なっている。したがって、クロック信号ＣＬＫ＿ＣＰの周波数が高い場合、チャージャポンプ回路３１の電荷供給力が大きくなり、一方、クロック信号ＣＬＫ＿ＣＰの周波数が低い場合には、チャージャポンプ回路３１の電荷供給力が小さくなり、内部電圧ｉｎｔＶＰＰの電圧レベルが不安定となる（内部回路動作時、消費される電荷を十分に供給することができなくなるため）。

クロック信号ＣＫＬ＿ＣＰのばらつきが大きい場合、最悪ケースを想定して、チャージャポンプ回路３１の回路規模を設定する必要があり、チャージャポンプ回路３１の回路規模（ポンプの段数）が大きくなり、レイアウト面積が増大する。したがって、クロック信号ＣＬＫ＿ＣＰの周波数のばらつきを小さくすることにより、クロック信号の周波数ばらつきに対するマージンを大きくする必要がなく、チャージャポンプ回路３１の回路規模（ポンプの段数）を小さくして、安定に内部電圧ｉｎｔＶＰＰを生成することができる。

また、内部電圧ｉｎｔＶＰＰが大きく消費される書込モード時または消去モード時において、クロック信号ＣＬＫ＿ＣＰが安定に供給されるため、内部電圧ｉｎｔＶＰＰを安定に供給することができ、内部電圧ＶｉｎおよびｉｎｔＶＰＰの動作条件またはトランジスタパラメータに対する依存性を小さくすることができ、応じて、書込／消去不良が発生するのを抑制することができ、書込／消去時間を短くすることができる。

図４は、図２に示す定電流発生回路２０および２１の構成の一例を示す図である。これらの定電流発生回路２０および２１は同一構成を有するため、図４においては、第１定電流発生回路２０の構成を示し、第２定電流発生回路２１については、括弧内に電源電圧ｉｎｔＶＰＰおよび生成されるバイアス電圧ＢＩＡＳ＿ｉｎｔＶＰＰを示す。

図４において、第１定電流発生回路２０は、電源ノードと内部ノードＮＤ１の間に接続されかつそのゲートが内部ノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＱ１と、電源ノードＮＤ０と内部ノードＮＤ２の間に接続されかつそのゲートが内部ノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＱ２と、内部ノードＮＤ１にコレクタが接続されかつベースが内部ノードＮＤ２に接続されるＮＰＮバイポーラトランジスタＱＢ１と、バイポーラトランジスタＱＢ１のエミッタと接地ノードの間に接続される抵抗素子Ｒと、ベースおよびコレクタが内部ノードＮＤ２に接続されかつエミッタが接地ノードに接続されるＮＰＮバイポーラトランジスタＱＢ２と、電源ノードＮＤ０と内部ノードＮＤ３の間に接続されかつそのゲートが内部ノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＱ３と、ゲートおよびドレインが内部ノードＮＤ３に接続されかつソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタＱ４と、内部リセット信号ｉｎｔＩＲＰＶＰＰに従って電源ノードＮＤ０と内部ノードＮＤ１を電気的に結合するＰチャネルＭＯＳトランジスタＱ５と、インバータＩＶ１を介して与えられる内部リセット信号ｉｎｔＩＲＰＶＰＰに従って選択的に導通し、導通時、内部ノードＮＤ２を接地ノードに結合するＮチャネルＭＯＳトランジスタＱ６を含む。

ＭＯＳトランジスタＱ１およびＱ２は、ミラー比１のカレントミラー回路を構成する。バイポーラトランジスタＱＢ１およびＱＢ２は、そのエミッタ面積比が、Ｎ：１であり、抵抗素子Ｒは十分大きな抵抗値を有し、バイポーラトランジスタＱＢ１に微小電流Ｉｒを流す。

内部リセット信号ｉｎｔＩＲＰＶＰＰは、初期化動作時、Ｌレベルに設定され、ＭＯＳトランジスタＱ５およびＱ６を導通状態に設定し、リセット解除後は、内部リセット信号ｉｎｔＩＲＰＶＰＰはＨレベルとなり、ＭＯＳトランジスタＱ５およびＱ６を非導通状態に設定する。したがって、初期化動作時においては、内部ノードＮＤ１は、電源ノードＮＤ０に与えられる電源電圧ＶＰＰに従ってその電圧レベルが上昇し、ＭＯＳトランジスタＱ１、Ｑ２およびＱ３が非導通状態に維持される。一方、内部ノードＮＤ２は、初期化動作時、接地電圧レベルに維持され、バイポーラトランジスタＱＢ１およびＱＢ２は非導通状態に維持される。

ＭＯＳトランジスタＱ４は、ゲートおよびドレインが相互接続されており、そのドレイン電流に応じた電圧をゲートに生成し、そのゲート電圧を基準電圧ＢＩＡＳ＿ＶＰＰ（またはＢＩＡＳ＿ｉｎｔＶＰＰ）として出力する。

次に、リセット解除後の定電流発生動作について、第１定電流発生回路２０について説明する。第２定電流発生回路２１については、同じ動作が行なわれ、単に外部電源電圧ＶＰＰに代えて、内部電圧ｉｎｔＶＰＰが供給され、また、基準電圧ＢＩＡＳ＿ＶＰＰに代えて、基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰが生成される。

この定電流生成動作時、バイポーラトランジスタＱＢ１およびＱＢ２には、次式で表わされる電流Ｉｑｂ１およびＩｑｂ２が流れる。

Ｉｑｂ１＝Ａ１・ｅｘｐ（ＶＢＥ１／Ｖｔ）…（１）
Ｉｑｂ２＝Ａ２・ｅｘｐ（ＶＢＥ２／Ｖｔ）…（２）
Ｖｔ＝ｋ・Ｔ／ｑ…（３）
ここで、Ａ１およびＡ２は、バイポーラトランジスタＱＢ１およびＱＢ２のエミッタ面積をそれぞれ示し、ＶＢＥ１およびＶＢＥ２は、それぞれバイポーラトランジスタＱＢ１およびＱＢ２のバンドギャップ電圧を示す。また、ｋはボルツマン定数であり、Ｔは、絶対温度を示し、ｑは電子の電荷量を示す。

上式（１）および（２）から次式（４）が得られる。
ＶＢＥ２−ＶＢＥ１＝Ｖｔ｛ｌｎ（Ｉｑｂ２／Ａ２）−ｌｎ（Ｉｑｂ１／Ａ１）｝
…（４）
これらのバイポーラトランジスタＱＢ１およびＱＢ２へは、それぞれ、ＭＯＳトランジスタＱ１およびＱ２から電流が供給される。このＭＯＳトランジスタＱ１およびＱ２は、ミラー比１のカレントミラー回路を構成し、同じ大きさの電流Ｉ１（＝ＩＡ）を供給する。したがって、バイポーラトランジスタＱＢ１およびＱＢ２をそれぞれ流れる電流Ｉｑｂ１およびＩｂ２は、電流Ｉ１（＝ＩＡ）に等しくなる。バイポーラトランジスタＱＢ１およびＱＢ２のエミッタ面積Ａ１およびＡ２の比がＮ：１、すなわち、Ａ１＝Ｎ・Ａ２と設定すると、上式（４）は、次式（５）に変形することができる。

ＶＢＥ２−ＶＢＥ１＝Ｖｔ・ｌｎ（Ｎ）…（５）
ノードＮＤ２の電圧レベルは、バイポーラトランジスタＱＢ２のベース／エミッタ間電圧、すなわち、バンドギャップ電圧に等しく、ＶＢＥ２である。一方、バイポーラトランジスタＱＢ１も、そのベース−エミッタ間電圧が、バンドギャップ電圧ＶＢ１に等しい。したがって、抵抗素子Ｒの抵抗値をＲとすると、抵抗素子Ｒを流れる電流Ｉｒは、次式（６）で表わされる。

Ｉｒ＝（ＶＢＥ２−ＶＢＥ１）／Ｒ
＝Ｖｔ・ｌｎ（Ｎ）／Ｒ…（６）
この抵抗素子Ｒを流れる電流Ｉｒは、ＭＯＳトランジスタＱ１から供給される電流Ｉ１に等しいため、次式（７）が得られる。

Ｉｒ＝Ｉ１＝Ｖｔ・ｌｎ（Ｎ）／Ｒ…（７）
上式（７）に示されるように、電流Ｉ１には、外部電源電圧ＶＰＰの項は含まれていないため、電流Ｉ１は、外部電源電圧ＶＰＰに依存しない一定の大きさの定電流となる。

ＭＯＳトランジスタＱ３は、ＭＯＳトランジスタＱ１とミラー比１のカレントミラー回路を構成し、このＭＯＳトランジスタＱ１およびＱ２を流れる電流Ｉ１と同じ大きさの電流Ｉ１を流す。

ＭＯＳトランジスタＱ４は、この定電流Ｉ１を流すようにそのゲート電圧が設定され、応じて、外部電源電圧ＶＰＰに依存しない一定の電圧ＢＩＡＳ＿ＶＰＰを生成する。後に詳細に説明するように、この基準電圧ＢＩＡＳ＿ＶＰＰをゲートに受けるＭＯＳトランジスタが、ＭＯＳトランジスタＱ４とカレントミラー回路を構成し、定電流Ｉ１のミラー電流を流す。

基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ｉｎｔＶＰＰが、図２に示す電流セレクタ２２に供給されても、電流セレクタ２２においては、これらの基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ｉｎｔＶＰＰにそれぞれ従って内部で電流を生成し、所定の演算処理を生成した電流に対して実行して、電流選択を行なう。従って、定電流発生回路２０および２１は、一定の電圧レベルの基準電圧を生成しているものの、これらの基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ｉｎｔＶＰＰは定電流に基づいて生成されており、以下の説明においても、回路２０および２１については、「定電流発生回路」の名称を用いる。

この図４に示す定電流発生回路２０および２１の構成においては、電源ノードＮＤ０の電圧は、ＭＯＳトランジスタＱ１、Ｑ２およびＱ３各々のしきい値電圧の絶対値ＶｔｈｐとバイポーラトランジスタＱＢ２のバンドギャップ電圧ＶＢＥ２の和よりも高い電圧レベルのときに、安定に、各トランジスタが電流を供給する。電源ノードＮＤ０の電圧ＶＰＰ（またはｉｎｔＶＰＰ）の電圧レベルが、所定値（Ｖｔｈｐ＋ＶＢＥ２）よりも低い場合には、この定電流発生回路２０および２１は、電流供給動作が停止する。

この図４に示すようなバンドギャップリファレンス型の基準電圧発生回路（定電流発生回路）を利用することにより、電源電圧ＶＰＰおよびｉｎｔＶＰＰに対する依存性の小さな基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ｉｎｔＶＰＰを生成することができる。

外部電源電圧ＶＰＰが高くなった場合、バイポーラトランジスタＱＢ１およびＱＢ２を流れる電流ＩＡにおいてコレクタ電圧依存性が現れ、従って電源電圧ＶＰＰに対する依存性が生じ、定電流ＩＡが増大する可能性があるものの、バンドギャップリファレンス型基準電圧発生回路においては、生成される基準電圧の電源電圧依存性は充分小さく、広い電源電圧レベルにわたってほぼ一定の大きさの基準電圧を生成することができる。

基準電圧ＢＩＡＳ＿ＶＰＰにおいても、この定電流Ｉ１を介して電源電圧への依存性が現われ、その電圧レベルが上昇する可能性がある場合においても、安定動作時においては、電圧レベルが一定な内部電圧ｉｎｔＶＰＰを用いて定電流を生成して、電源電圧依存性の小さな基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰを生成する。この基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰをリングオシレータ２４および２５に対するバイアス電圧発生用基準電圧として利用して、リングオシレータの発振周波数の電源電圧依存性をなくす。

温度依存性については、前述の式（６）の係数Ｖｔにより、温度依存性が生じるものの、抵抗素子Ｒの抵抗値が、温度係数を有していることにより、定電流Ｉ１およびＩ２の温度依存性を低減することができる。

図５は、図２に示す電流セレクタ２２の構成の一例を示す図である。図５において、電流セレクタ２２は、第２定電流発生回路２１からの基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰに従って定電流Ｉ２を生成する第１電流ブランチ２２Ａと、第１定電流発生回路２０からの基準電圧ＢＩＡＳ＿ＶＰＰに従って定電流Ｉ１を生成する第２電流ブランチ２２Ｂと、これらの電流ブランチ２２Ａおよび２２Ｂの生成する電流Ｉ２およびＩ１から、所定の演算式（Ｉ１−Ｉ２）＋Ｉ２に従って定電流を生成し、さらに電流／電圧変換によりバイアス電圧ＢＩＡＳＶＣＯを生成する最終段電流ブランチ２２Ｃを含む。

第１電流ブランチ２２Ａは、内部ノードＮＤ１１と内部ノードＮＤ１２の間に接続され、かつそのゲートが内部ノードＮＤ１２に接続されるＰチャネルＭＯＳトランジスタＱ１３と、内部ノードＮＤ１２と接地ノードの間に接続されかつそのゲートに基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰを受けるＮチャネルＭＯＳトランジスタＱ１２と、内部ノードＮＤ１１およびＮＤ１３の間に接続されかつそのゲートが内部ノードＮＤ１２に接続されるＰチャネルＭＯＳトランジスタＱ１４を含む。

ＭＯＳトランジスタＱ１３およびＱ１４は、ミラー比１のカレントミラー回路を構成し、同じ大きさの電流を流す。ＭＯＳトランジスタＱ１２は、図４に示す第２定電流発生回路２１のＭＯＳトランジスタＱ４とカレントミラー回路を構成し、ＭＯＳトランジスタＱ２を介して流れる電流のミラー電流を、この基準電圧ＢＩＡＳ＿ｉｎｔｖｐｐに従って生成する。この電流Ｉ２は、ＭＯＳトランジスタＱ１３から供給され、ＭＯＳトランジスタＱ１３を介して流れる電流Ｉ２のミラー電流である。また、電流ブランチ２２ＡのＭＯＳトランジスタＱ１４から、基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰに応じた電流Ｉ２が内部ノードＮＤ１３に供給される。

第２電流ブランチ２２Ｂは、内部ノードＮＤ１１およびＮＤ１３の間に接続されかつそのゲートが内部ノードＮＤ１３に接続されるＰチャネルＭＯＳトランジスタＱ１３と、内部ノードＮＤ１３と接地ノードの間に接続されかつそのゲートに図２に示す第１定電流発生回路２０からの基準電圧ＢＩＡＳ＿ＶＰＰを受けるＮチャネルＭＯＳトランジスタＱ１５を含む。

ＭＯＳトランジスタＱ１５は、図４に示す第１定電流発生回路２０のＭＯＳトランジスタＱ４とカレントミラー回路を構成し、基準電圧ＢＩＡＳ＿ＶＰＰに従って電流Ｉ１を流す。ＭＯＳトランジスタＱ１５へは、ＭＯＳトランジスタＱ１４およびＱ１６から供給される電流が流れる。ＭＯＳトランジスタＱ１５を介して流れる電流が、電流Ｉ１であり、したがって、ＭＯＳトランジスタＱ１６には、電流Ｉ１−Ｉ２の大きさの電流が流れる。この第２電流ブランチ２２Ｂにより、基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ｉｎｔＶＰＰに応じた電流Ｉ１およびＩ２の減算が行なわれる。

最終段電流ブランチ２２Ｃは、内部ノードＮＤ１１およびＮＤ１４の間に接続されかつそのゲートが内部ノードＮＤ１３に接続されるＰチャネルＭＯＳトランジスタＱ１７と、内部ノードＮＤ１１およびＮＤ１４の間に接続されかつそのゲートが内部ノードＮＤ１２に接続されるＰチャネルＭＯＳトランジスタＱ１８と、内部ノードＮＤ１４と接地ノードの間に接続されかつそのゲートが、内部ノードＮＤ１４に接続されるＮチャネルＭＯＳトランジスタＱ１９を含む。

ＭＯＳトランジスタＱ１７は、ＭＯＳトランジスタＱ１６とミラー比１のカレントミラー回路を構成し、ＭＯＳトランジスタＱ１８は、ＭＯＳトランジスタＱ１３とミラー比１のカレントミラー回路を構成する。したがって、ＭＯＳトランジスタＱ１７およびＱ１８には、それぞれ、電流（Ｉ１−Ｉ２）およびＩ２の大きさの電流が流れる。これらのＭＯＳトランジスタＱ１７およびＱ１８を流れる電流が、共通に、ＭＯＳトランジスタＱ１９へ供給される。したがって、ＭＯＳトランジスタＱ１９を流れる電流Ｉｏｕｔは、（Ｉ１−Ｉ２）＋Ｉ２の大きさの電流となる。

ＭＯＳトランジスタＱ１９はゲートおよびドレインが相互接続されており、電流／電圧変換機能を有し、そのゲートに、リングオシレータに対するバイアス電圧ＢＩＡＳＶＣＯを生成する。

この式（Ｉ１−Ｉ２）＋Ｉ２に従って、電流選択（バイアス電圧ＢＩＡＳＶＣＯの生成）を行なうことにより、電源投入時および内部電圧ｉｎｔＶＰＰのバンプ時においても、安定に、連続して、一定の大きさの定電流（バイアス電圧ＢＩＡＳＶＣＯ）を生成することができる（Ｉ１＝Ｉ２）。

この電流セレクタ２２は、さらに、内部リセット信号ｉｎｔＩＲＰＶＰＰを、インバータＩＶ２を介してゲートに受けて、電源ノードＮＤ１０を内部ノードＮＤ１１に接続するＰチャネルＭＯＳトランジスタＱ１１を備える。内部リセット信号ｉｎｔＩＲＰＶＰＰは、初期化動作時、Ｌレベルであり、インバータＩＶ２の出力信号に従ってＭＯＳトランジスタＱ１１は、非導通状態になり、電流セレクタ２２の回路動作は停止される。

リセット解除時（初期化動作完了時）、内部リセット信号ｉｎｔＩＲＰＶＰＰがＨレベルとなり、応じて、インバータＩＶ２の出力信号がＬレベルとなり、ＭＯＳトランジスタＱ１１が導通し、内部ノードＮＤ１１が電源ノードＮＤ１０に結合され、電流セレクタ２２が、電流選択動作を行なう。

図６は、この図５に示す電流セレクタ２２の動作を示す電流波形図である。以下、図６を参照して、この図５に示す電流セレクタ２２の動作について説明する。

電源投入時または内部電源バンプ時において、外部電源電圧ＶＰＰが安定化すると、内部リセット信号ｉｎｔＩＰＲＶＰＰがＨレベルとされて、回路動作が開始される。この状態において、図２に示す電源回路１３におけるチャージャポンプ動作はまだ不十分であり、内部電圧ｉｎｔＶＰＰは、外部電源電圧ＶＰＰ以下の電圧レベルである。この状態において、第２定電流発生回路２１は、回路動作が停止しているかまたは不安定状態であり、生成される基準電圧ＢＩＡＳｉｎｔＶＰＰの電圧レベルは、接地電圧レベルまたは不安定な電圧レベルであり、図５に示す第１電流ブランチ２２Ａからの電流Ｉ２は、ほとんど０かまたは極めて少ない不安定な状態である。また、最終段電流ブランチ２２ＣのＭＯＳトランジスタＱ１８からの電流もほぼ０である。

リセット解除後においては、外部電源電圧ＶＰＰが安定に供給されているため、第１定電流発生回路２０は、安定に動作し、所定の電圧レベルの基準電圧ＢＩＡＳ＿ＶＰＰを生成する。したがって、第２電流ブランチ２２Ｂから、ＭＯＳトランジスタＱ１６を介して、基準電圧ＢＩＡＳ＿ＶＰＰをゲートに受けるＭＯＳトランジスタＱ１５を流れる電流Ｉ１にほぼ等しい大きさの電流が流れる。したがって、ＭＯＳトランジスタＱ１９を介して流れる電流Ｉｏｕｔも、電流Ｉ１に等しくなる。

なお、図６において、電源投入時または内部電源バンプ時において、第２基準電流発生回路２１の生成する基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰを生成する定電流Ｉ１が、ほぼ０の状態を一例として示す。また、電流Ｉ１、Ｉ２およびＩｏｕｔは、大きさが異なるように示されるが、これは、生成電流を明確に示すためであり、これらの電流Ｉ１、Ｉ２およびＩｏｕｔは、生成時、実質的に同じ電流の大きさである。

一方、電源回路１３が安定動作して内部電圧ｉｎｔＶＰＰが安定に生成される状態となると、外部電源電圧ＶＰＰは、内部電圧ｉｎｔＶＰＰよりも低い電圧レベルとなる。この状態においては、第２定電流発生回路２１から安定に、基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰが生成され、応じて、図５に示すＭＯＳトランジスタＱ１２を介して一定の大きさの電流Ｉ２が流れ、そのミラー電流がＭＯＳトランジスタＱ１４を介して流れる。ＭＯＳトランジスタＱ１５は、基準電圧ＢＩＡＳ＿ＶＰＰに従って電流Ｉ１を流す。従って、第２電流ブランチ２２Ｂにおいて、ＭＯＳトランジスタＱ１６により、電流Ｉ１およびＩ２の減算が行なわれ、そのミラー電流が、ＭＯＳトランジスタＱ１７を介して流れる。安定状態においては、Ｉ１＝Ｉ２であり、ＭＯＳトランジスタＱ１６を流れる電流は実質的に０である。

最終段電流ブランチ２２Ｃにおいて、ＭＯＳトランジスタＱ１８を介して電流Ｉ２が流れる。したがって、ＭＯＳトランジスタＱ１９において、電流の加算（Ｉ１−Ｉ２）＋Ｉ２が行なわれる。ＭＯＳトランジスタＱ１７を介して流れる電流Ｉ１−Ｉ２は実質的に０であり、出力電流Ｉｏｕｔは、ＭＯＳトランジスタＱ１８を介して与えられる電流Ｉ２に等しい電流レベルとなる。この電流Ｉｏｕｔに応じた大きさのバイアス電圧ＢＩＡＳＶＣＯが生成され、出力電流Ｉｏｕｔは、電源投入時または内部電源バンプ時と安定化時において、同一の大きさの電流であり、応じて、バイアス電圧ＢＩＡＳＶＣＯも、常時同じ大きさの電圧レベルとなる。電流ブランチを用いて電流の加減算を行なっており、正確に定電流Ｉ1およびＩ２のミラー電流を生成して演算を行って安定な定電流を選択することができる。

このバイアス電圧ＢＩＡＳＶＣＯに従って、リングオシレータの動作電流が規定され、したがってリングオシレータにおいては、連続的に、所定の大きさの電流を供給することができ、電源投入時および内部電源バンプ時においても、安定にリングオシレータにおいて発振動作を行なわせて、クロック信号を生成することができる。

また、演算式に従って定電流を選択しており、内部電圧ｉｎｔＶＰＰが過渡状態の電圧レベルにあっても、制御信号により電流（基準電圧）を選択していないため、制御信号により選択されれる基準電圧が頻繁に切換わるチャタリングの問題が生じるのを防止することができ、安定にリングオシレータへバイアス電圧を供給することができる。

図７は、図２に示すＶＣＯ用バイアス電圧発生回路２３と第１ＶＣＯリングオシレータ２４の構成の一例を示す図である。図７において、ＶＣＯ用バイアス電圧発生回路２３は、電源ノードＮＤ１５と内部ノードＮＤ１６の間に接続されかつそのゲートが内部ノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＱ２１と、電源ノードＮＤ１５と内部ノードＮＤ１７の間に接続されかつそのゲートが内部ノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＱ２２と、内部ノードＮＤ１６と接地ノードとの間に接続されかつそのゲートにバイアス電圧ＢＩＡＳＶＣＯを受けるＮチャネルＭＯＳトランジスタＱ２３と、内部ノードＮＤ１７と接地ノードの間に接続されかつそのゲートが内部ノードＮＤ１７に接続されるＮチャネルＭＯＳトランジスタＱ２４を含む。

このＶＣＯ用バイアス電圧発生回路２３の構成において、ＭＯＳトランジスタ２１およびＱ２２がミラー比１のカレントミラー回路を構成する。ＭＯＳトランジスタＱ２３が、図５に示すＭＯＳトランジスタＱ１９とカレントミラー回路を構成し、バイアス電圧ＢＩＡＳＶＣＯに従って電流セレクタ２２の出力電流Ｉｏｕｔに対応する電流Ｉを流す。この電流Ｉは、ＭＯＳトランジスタＱ２１から供給され、ＭＯＳトランジスタＱ２１を流れる電流のミラー電流がＭＯＳトランジスタＱ２２を介して流れて、ＭＯＳトランジスタＱ２４へ供給される。ＭＯＳトランジスタＱ２４は、そのゲートおよびドレインが相互接続されており、電流／電圧変換機能により、電流Ｉに応じたバイアス電圧ＢＩＡＳＮを生成する。また、ＭＯＳトランジスタＱ１９が、そのゲートおよびドレインが相互接続されており、電流／電圧変換により、そのゲートからバイアス電圧ＢＩＡＳＰを出力する。

第１のＶＣＯ型リングオシレータ２４は、リング状に接続される奇数段（図７では３段）のインバータＩＶ１０−ＩＶ１２と、これらのインバータＩＶ１０、ＩＶ１１およびＩＶ１２のそれぞれのハイ側電源ノードと電源ノードＮＤ１５の間に接続されるＰチャネルＭＯＳトランジスタＱ２５、Ｑ２６およびＱ２７と、インバータＩＶ１０、ＩＶ１１およびＩＶ１２それぞれのロウ側電源ノードと接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＱ２８、Ｑ２９およびＱ３０を含む。

インバータＩＶ１０−ＩＶ１２は、それぞれ、インバータのハイ側電源ノードに接続されるＰチャネルＭＯＳトランジスタＰＱと、インバータのロー側電源ノードに接続されるＮチャネルＭＯＳトランジスタＮＱを含むＣＭＯＳインバータである。

ＭＯＳトランジスタＱ２５−Ｑ２７のゲートは共通にＭＯＳトランジスタＱ２１およびＱ２２のゲートに接続される。ＭＯＳトランジスタＱ２８−Ｑ３０のゲートが、ＭＯＳトランジスタＱ２４のゲートに接続される。これらのＭＯＳトランジスタＱ２５−Ｑ２７は、それぞれ、ＭＯＳトランジスタＱ２１と、ミラー比１のカレントミラー回路を構成し、また、ＭＯＳトランジスタＱ２８−Ｑ３０も、各々、ＭＯＳトランジスタＱ２４とミラー比１のカレントミラー回路を構成する。

したがって、インバータＩＶ１０−ＩＶ１２には、それぞれ、動作電流として、電流Ｉが流れる。これらのバイアス電圧ＢＩＡＳＰおよびＢＩＡＳＮは、外部電源電圧ＶＰＰおよび内部電圧ｉｎｔＶＰＰの状態にかかわらず、一定の電圧レベルであり、従って、電流セレクタ２２の出力電流Ｉｏｕｔに応じた電流が、リングオシレータ２４のインバータＩＶ１０、ＩＶ１１およびＩＶ２それぞれに供給され、ＶＣＯ型リングオシレータ２４において、電源投入時または内部電源バンプ時において、一定の動作電流Ｉにより、その発振周波数が規定され、連続して安定に発振動作を行なうことができる。

図８は、図２に示す第２ＶＣＯ型リングオシレータ２５の構成の一例を示す図である。図８においては、また、第２ＶＣＯ型リングオシレータ２５に対しバイアス電圧ＢＩＡＳＰおよびＢＩＡＳＮを与えるＶＣＯ用バイアス電圧発生回路２３の構成を併せて示す。このバイアス電圧発生回路２３の構成は、図７に示すバイアス電圧発生回路２３の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図８において、第２ＶＣＯ型リングオシレータ２５は、奇数段（図８においては３段）のリング状に接続されるインバータＩＶ１５−ＩＶ１７と、インバータＩＶ１５−ＩＶ１７のハイ側電源ノードと電源ノードＮＤ１５の間にそれぞれ接続されるＰチャネルＭＯＳトランジスタＱ３１−Ｑ３３と、インバータＩＶ１５−ＩＶ１７のロウ側電源ノードと接地ノードの間にそれぞれ接続されるＮチャネルＭＯＳトランジスタＱ３４−Ｑ３６を含む。

インバータＩＶ１５−ＩＶ１７の各々は、インバータのハイ側電源ノードに接続されるＰチャネルＭＯＳトランジスタＰＱと、インバータのロー側電源ノードに接続されるＮチャネルＭＯＳトランジスタＮＱとを含む。

ＭＯＳトランジスタＱ３１−Ｑ３３のゲートには、ＶＣＯ用バイアス電圧発生回路２３からのバイアス電圧ＢＩＡＳＰが与えられ、ＭＯＳトランジスタＱ３４−Ｑ３６のゲートには、バイアス電圧ＢＩＡＳＮが共通に与えられる。

これらのＭＯＳトランジスタＱ３１−Ｑ３３は、ＶＣＯバイアス電圧発生回路２３のＭＯＳトランジスタＱ２２と同じサイズ（チャネル幅とチャネル長の比）を有し、ＭＯＳトランジスタＱ２１と、ミラー比１のカレントミラー回路を構成する。また、ＮチャネルＭＯＳトランジスタＱ３４−Ｑ３６の各々も、ＭＯＳトランジスタＱ２４と、ミラー比１のカレントミラー回路を構成する。したがって、これらのＭＯＳトランジスタＱ３１−Ｑ３３は、バイアス電圧ＢＩＡＳＰに従って、それぞれＭＯＳトランジスタＱ２２を介して流れる電流Ｉと同じ大きさの電流を流す。同様、ＭＯＳトランジスタＱ３４−Ｑ３６も、バイアス電圧ＢＩＡＳＮに従って、ＭＯＳトランジスタＱ２４が流す電流Ｉと同じ大きさの電流を流す。

第２ＶＣＯ型リングオシレータ２５は、さらに、インバータＩＶ１７の出力信号の振幅ＶＤＤを、振幅ＶＰＰの出力信号に変換するレベル変換器３５と、レベル変換器３５の出力信号を反転しかつバッファ処理を行なって、大きな電流駆動力を有するクロック信号ＣＬＫ＿ＣＰを生成するインバータバッファＩＢ１を含む。

レベル変換器３５は、ゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２と、インバータＩＶ１７の出力信号がＨレベルのとき導通し、ＭＯＳトランジスタＰＴ２のゲートを接地ノードに結合するＮチャネルＭＯＳトランジスタＮＴ１と、インバータＩＶ１７の出力信号をインバータＩＶ１８を介してゲートに受け、導通時、ＭＯＳトランジスタＰＴ１のゲートを接地ノードに結合するＮチャネルＭＯＳトランジスタＮＴ２を含む。

インバータバッファＩＢ１は、ＰチャネルＭＯＳトランジスタＰＴ３およびＮチャネルＭＯＳトランジスタＮＴ３を含むＣＭＯＳインバータの構成を備える。インバータバッファＩＢ１により、クロック信号ＣＬＫ＿ＣＰの電流駆動力を大きくし、電源回路１３おいて含まれるチャージポンプ用のキャパシタの電位を高速で変化させる。

これらのレベル変換器３５およびインバータバッファＩＢ１は、外部電源電圧ＶＰＰを電源ノードＮＤ２０を介して受ける。インバータＩＶ１７の出力信号がＨレベルのときに、ＭＯＳトランジスタＮＴ１が導通し、ＰチャネルＭＯＳトランジスタＰＴ２のゲート電位を接地電圧レベルに立下げる。応じて、ＭＯＳトランジスタＰＴ２の充電動作により、ＭＯＳトランジスタＰＴ１のゲート電圧が上昇し、ＭＯＳトランジスタＰＴ２のゲート電位が高速で接地電圧レベルに駆動される。このとき、このレベル変換器３５の出力ノードの電圧レベルは、外部電源電圧ＶＰＰレベルとなり、ＭＯＳトランジスタＰＴ１が、完全に非導通状態となる。

逆に、インバータＩＶ１７の出力信号がＬレベルのときには、ＭＯＳトランジスタＮＴ２が導通し、ＭＯＳトランジスタＰＴ１のゲート電圧を、接地電圧レベルに低下させる。応じて、ＭＯＳトランジスタＰＴ２のゲート電位がＭＯＳトランジスタＰＴ１の充電動作により上昇し、ＭＯＳトランジスタ１のゲートが高速で接地電圧レベルに駆動される。応じて、ＭＯＳトランジスタＰＴ２は、そのゲート電位が外部電源電圧ＶＰＰレベルとなり、非導通状態となる。

この図８に示すように、第２ＶＣＯ型リングオシレータ２５においては、外部電源電圧ＶＤＤを受けるインバータＩＶ１５−ＩＶ１７により発振動作を行なってクロック信号を生成し、インバータＩＶ１７からの出力信号を、レベル変換器３５を用いてレベル変換する。また、発振器を構成するインバータＩＶ−ＩＶ１７の信号の振幅は、外部電源電圧ＶＤＤレベルであり、振幅を小さくして、消費電流を低減する。

このインバータバッファＩＢ１から出力されるクロック信号ＣＬＫ＿ＣＰの位相は、インバータＩＶ１７から出力されるクロック信号の位相と逆である。インバータＩＶ１７の出力信号とインバータバッファＩＢ１の出力信号の位相を同じとする場合には、レベル変換器３５とインバータバッファＩＶ１の間に、さらに、電源電圧ＶＰＰを動作電源電圧として受けるインバータが設けられてもよく、また、このインバータバッファＩＢ１が、レベル変換器３５のＰチャネルＭＯＳトランジスタＰＴ２のゲート電圧を、その入力信号として受けるように接続されてもよい。

図９は、図１および図２に示すリセット回路１４の構成の一例を示す図である。図９において、リセット回路１４は、電源ノードＮＤ２０と内部ノードＮＤ２２の間に接続されかつそのゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ４０と、内部ノードＮＤ２２と接地ノードの間に接続されかつそのゲートに外部からのリセット信号ＩＲＰ＿ＶＤＤを受けるＮチャネルＭＯＳトランジスタ４１と、外部電源電圧ＶＰＰを動作電源として受け、外部から与えられるリセット信号ＩＲＰ＿ＶＰＰを反転するインバータ４２と、ノードＮＤ２２上の電圧とインバータ４２の出力ノードＮＤ２４上の電圧を受けるＮＯＲ回路４３を含む。

リセット信号ＩＲＰ＿ＶＤＤは、電圧ＶＤＤの振幅を有し、リセット信号ＩＲＰ＿ＶＰＰは、振幅ＶＰＰの信号であり、それぞれ電圧ＶＤＤおよびＶＰＰを受ける回路のリセットを行なう。

ＮＯＲ回路４３は、外部電源電圧ＶＰＰを動作電源電圧として受け、ノードＮＤ２２およびＮＤ２４の電圧レベルに従って、内部リセット信号ｉｎｔＩＲＰＶＰＰを生成する。この内部リセット信号ｉｎｔＩＲＰＶＰＰは、図２に示すように、電流セレクタ２２、ＶＣＯ用バイアス電圧発生回路２３、第２ＶＣＯ型リングオシレータ２５および電源回路１３へ与えられ、リセット時、回路動作を停止させる。

なお、図７および図８に示すＶＣＯ用バイアス電圧発生回路２３および第２ＶＣＯ型リングオシレータ２５に対しては、内部リセット信号ｉｎｔＩＲＰＶＰＰが与えられる経路は示していない。リセットのためには、単に、ＶＣＯ用バイアス電圧発生回路２３において、内部リセット信号ｉｎｔＩＲＰＶＰＰがＬレベルのときに、ＭＯＳトランジスタＱ２１およびＱ２２のゲートを電源ノードＮＤ１５に結合するＰチャネルＭＯＳトランジスタが設けられればよい。

第２ＶＣＯ型リングオシレータ２５に対しても、上述のＶＣＯバイアス電圧発生回路２３のＭＯＳトランジスタＱ２１およびＱ２２のゲートが、リセット時に電源ノードＮＤ１５に結合する構成を利用することにより、バイアス電圧ＢＩＡＳＰが、電源ノードＮＤ１５の電圧レベルに等しくなり、リセットを行なうことができる。このとき、バイアス電圧ＢＩＡＳＮを出力するノードも、この内部リセット信号ｉｎｔＩＲＰＶＰＰに従って接地ノードに接続されてもよい。

レベル変換回路３５およびインバータバッファＩＢ１については、単に、それぞれの電源ノードＮＤ２０に対し、内部リセット信号ｉｎｔＩＲＰＶＰＰに従って選択的に導通する電流源トランジスタ（ＰチャネルＭＯＳトランジスタ）が設けられればよい。

図１０は、図９に示すリセット回路１４の入出力信号の論理を一覧して示す図である。以下、図１０を参照して、図９に示すリセット回路１４の動作について説明する。

リセット解除時においては、外部からのリセット信号ＩＲＰ＿ＶＤＤおよびＩＲＰ＿ＶＰＰが共に論理“１”（Ｈレベル）に設定される。この場合、ＭＯＳトランジスタ４１が導通し、ノードＮＤ２２が接地電圧レベルとなる（ＭＯＳトランジスタ４０は、ゲートが接地ノードに結合され、プルアップ抵抗素子として機能する）。インバータ４２の出力ノードＮＤ２４の電圧レベルが、接地電圧レベルとなる。したがって、このＮＯＲ回路４３の入力経路ＰＡＴＨＡおよびＰＡＴＨＢが共にＬレベル（電圧レベル）となり、内部リセット信号ｉｎｔＩＲＰＶＰＰが、論理“１”（Ｈレベル）となる。したがって、たとえば、図４および図５に示すように、設定用トランジスタＱ５およびＱ６およびＱ１１が導通し、これらの定電流発生回路２０および２１、および電流セレクタ２２が外部電源電圧ＶＰＰを動作電源電圧として受けて動作する。

外部電源電圧ＶＤＤを使用する回路のリセットを行なう場合には、外部からのリセット信号ＩＲＰ＿ＶＤＤが論理“０”（Ｌレベル）に設定される。外部電源電圧ＶＰＰが安定に供給されている場合には、外部からのリセット信号ＩＲＰ＿ＶＰＰは、論理“１”である。この状態においては、ＭＯＳトランジスタ４１が、非導通状態であり、ノードＮＤ２２の電圧レベルが、外部電源電圧ＶＰＰレベルとなり、応じて、ＮＯＲ回路４３からの内部リセット信号ｉｎｔＩＲＰＶＰＰが、論理“０”となり、外部電源電圧ＶＰＰを使用する回路に対しても、確実にリセットが行なわれる。

一方、外部電源電圧ＶＤＤが安定に供給され、外部電源電圧ＶＰＰが安定に供給されていない場合には、リセット信号ＩＲＰ＿ＶＤＤが論理“１”であり、外部からのリセット信号ＩＲＰ＿ＶＰＰが論理“０”となる。この状態においては、ＭＯＳトランジスタ４１が導通状態であり、ノードＮＤ２２は、接地電圧レベルに維持される。一方、インバータ４２の出力ノードＮＤ２４の電圧レベルが、外部電源電圧ＶＰＰレベルとなり、応じて、ＮＯＲ回路４３の出力する内部リセット信号ｉｎｔＩＲＰＶＰＰが、論理“０”（Ｌレベル）となる。このとき、外部電源電圧ＶＰＰが全く供給されていない場合には、ＮＯＲ回路４３からの内部リセット信号ｉｎｔＩＲＰＶＰＰも、Ｌレベルとなる（ＮＯＲ回路４３は、動作しない状態である）。

一方、外部からのリセット信号ＩＲＰ＿ＶＤＤおよびＩＲＰ＿ＶＰＰが共に論理“０”のとき、ノードＮＤ２２およびノードＮＤ２４の電圧レベルは共に、外部電源電圧ＶＰＰレベルとなり、ＮＯＲ回路４３からの内部リセット信号ｉｎｔＩＲＰＶＰＰが、論理“０”（Ｌレベル）に設定される。この場合、外部電源電圧ＶＰＰの供給が停止されている場合でも、同様、内部リセット信号ｉｎｔＩＲＰＶＤＤは、論理“０”となる。

したがって、外部からの電源電圧ＶＤＤおよび外部電源電圧ＶＰＰの供給／遮断の状態に係らず、リセット信号ＩＲＰ＿ＶＤＤおよびＩＲＰ＿ＶＰＰに従って、確実に、外部電源電圧ＶＰＰを電源電圧として動作する回路群を、リセットすることができ、回路誤動作を防止することができる。

すなわち、電源電圧ＶＤＤを使用する回路に対するリセット経路ＰＡＴＨＡおよび外部電源電圧ＶＰＰを使用する回路に対するリセット経路ＰＡＴＨＢのＯＲ論理に従って内部リセット信号ｉｎｔＩＲＰＶＰＰを生成しており、外部電源電圧ＶＤＤおよびＶＰＰの供給／非供給状態に係らず、リセット信号ｉｎｔＩＲＰＶＰＰをリセット状態に設定することができ、外部電源電圧ＶＰＰを電源電圧として利用する回路群を、確実に、リセット状態に維持することができる。

この外部からのリセット信号ＩＲＰ＿ＶＤＤおよびＩＲＰ＿ＶＰＰは、マイクロコンピュータから電源電圧ＶＤＤおよびＶＰＰの供給／非供給に応じて与えられる。パワーダウンモードなどにより、電源電圧ＶＤＤ使用時、内部回路動作を停止させる場合またはシステムリセット時、または電源投入時において、これらのリセット信号ＩＲＰ＿ＶＤＤおよびＩＲＰ＿ＶＰＰが与えられる。

以上のように、この発明の実施の形態１に従えば、演算式に従って、予測電源電圧それぞれに従って生成される基準電流を選択して、この選択された基準電流に基づいて、リングオシレータ動作用のバイアス電圧を生成している。したがって、電源投入時または内部電源バンプ時においても、安定に連続的に、リングオシレータに動作電流を規定するバイアス電圧を与えることができ、安定にリングオシレータを発振動作させることができる。

また、２種類の外部電源電圧ＶＤＤおよびＶＰＰそれぞれに対するリセット信号に従って、電源電圧ＶＰＰ系回路に対する内部リセット信号をそのＯＲ論理に従って生成しており、外部電源電圧ＶＤＤおよび外部電源電圧ＶＰＰの供給状態にかかわらず、確実に外部電源電圧ＶＰＰが供給される回路部を確実にリセットすることができ、回路誤動作を防止することができる。

［実施の形態２］
図１１は、この発明の実施の形態２に従うオシレータ１２の構成を概略的に示す図である。図１１に示すオシレータ１２の構成は、図２に示すオシレータ１２と以下の点でその構成が異なる。すなわち、外部電源電圧ＶＰＰを動作電源として受ける第１定電流発生回路５０が、２種類の基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ＶＰＰ２を生成する。

電流セレクタ５２は、第１定電流発生回路５０からの基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ＶＰＰ２と第２定電流発生回路２１からの基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰとを受け、所定の演算式に従って演算処理を施して、これらの定電流発生回路５０および２１の生成する定電流（基準電圧）の一方に応じた大きさの電流を生成し、この生成した電流に応じたバイアス電圧ＢＩＡＳＶＣＯを生成する。

図１１に示すオシレータ１２の他の構成は、図２に示すオシレータ１２の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１１に示すオシレータ１２の構成においては、基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ｉｎｔＶＰＰをソースカップルドロジックと同様に接続されるＭＯＳトランジスタのゲートに受け、これらＭＯＳトランジスタの共通ソースに接続される電流源トランジスタの駆動電流を、基準電圧ＢＩＡＳ＿ＶＰＰ２で規定する。すなわち、基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ｉｎｔＶＰＰのうちの高い方の電圧レベルの基準電圧に従って、バイアス電圧ＢＩＡＳＶＣＯが生成される（外部電源電圧ＶＰＰが供給されているとき）。

図１２は、図１１に示す第１定電流発生回路５０の構成の一例を示す図である。この図１２に示す第１定電流発生回路５０は、図４に示す第１定電流発生回路２０の構成と以下の点でその構成が異なる。すなわち、ＭＯＳトランジスタＱ１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱ４０と、ＭＯＳトランジスタＱ４０からの電流Ｉ３を受けるＮチャネルＭＯＳトランジスタＱ４１がさらに設けられる。

ＭＯＳトランジスタＱ４１は、ゲートおよびドレインが相互接続され、供給された電流Ｉ３に従って、そのゲート／ドレインに基準電圧ＢＩＡＳ＿ＶＰＰ２を生成する。ＭＯＳトランジスタＱ４０の供給する電流Ｉ３の電流Ｉ１に対するミラー比は、１以上２未満の値に設定される。したがって、ＭＯＳトランジスタＱ４０が流す電流Ｉ３は、ＭＯＳトランジスタＱ３が流す電流Ｉ１以上の大きさでありかつ２倍未満の大きさの電流である。

図１２に示す第１定電流発生回路５０の他の構成は、図４に示す第１定電流発生回路２０の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、第２定電流発生回路２１の構成は、先の図４に示す第２定電流発生回路（２１）の構成と同じである。

図１３は、図１１に示す電流セレクタ５２の構成を示す図である。図１３において、電流セレクタ５２は、電源ノードＮＤ３０と内部ノードＮＤ３２の間に接続され、かつそのゲートにインバータＩＶ２０を介して内部リセット信号ｉｎｔＩＲＰＶＰＰを受けるＰチャネルＭＯＳトランジスタＱ５１と、内部ノードＮＤ３２と内部ノードＮＤ３４の間に接続されかつそのゲートが内部ノードＮＤ３４に接続されるＰチャネルＭＯＳトランジスタＱ５５と、内部ノードＮＤ３４と内部ノードＮＤ３６の間に接続されかつそのゲートに基準電圧ＢＩＡＳ＿ＶＰＰを受けるＮチャネルＭＯＳトランジスタＱ５３と、内部ノードＮＤ３４およびＮＤ３６の間に接続されかつそのゲートに基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰを受けるＮチャネルＭＯＳトランジスタＱ５４と、内部ノードＮＤ３６と接地ノードの間に接続されかつそのゲートに基準電圧ＢＩＡＳ＿ＶＰＰ２を受けるＮチャネルＭＯＳトランジスタＱ５２と、内部ノードＮＤ３２およびＮＤ３８の間に接続されそのゲートが内部ノードＮＤ３４に接続されるＰチャネルＭＯＳトランジスタＱ５６と、内部ノードＮＤ３８と接地ノードの間に接続されかつそのゲートが内部ノードＮＤ３８に接続されるＮチャネルＭＯＳトランジスタＱ５７を含む。このＭＯＳトランジスタＱ５７のゲートに、バイアス電圧ＢＩＡＳＶＣＯが生成される。

この図１３に示す電流セレクタ５２の構成において、ＭＯＳトランジスタＱ５３およびＱ５４がソースが共通に内部ノードＮＤ３６に接続される。ＭＯＳトランジスタＱ５２は、その駆動電流Ｉ３が、次式の関係を満たすように、そのゲートに印加される基準電圧ＢＩＡＳ＿ＶＰＰ２の電圧レベルが設定される。

Ｉ１≦Ｉ３＜Ｉ１＋Ｉ２
また、安定動作時に、次式の関係を満たすように、基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ｉｎｔＶＰＰの電圧レベルとＭＯＳトランジスタＱ５３およびＱ５４のしきい値電圧Ｖｔｈ（Ｑ５３）およびＶｔｈ（Ｑ５０）が設定される。

ＢＩＡＳ＿ＶＰＰ≦Ｖｔｈ（Ｑ５３）＋Ｖ（ＮＤ３６）、
Ｖｔｈ（Ｑ５４）＋Ｖ（ＮＤ３６）≦ＢＩＡＳ＿ｉｎｔＶＰＰ、
Ｉ１＝Ｉ２．
ここで、Ｖ（ＮＤ３６）は、共通ソースノードＮＤ３６の電圧を示す。

従って、基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰは、安定動作時、基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ＶＰＰ２よりも高い電圧レベルである。第２定電流発生回路２１の基準電圧生成用のＭＯＳトランジスタＱ４のサイズ（チャネル幅とチャネル長との比）を、基準電圧ＢＩＡＳ＿ＶＰＰを生成するＭＯＳトランジスタＱ４のサイズよりも小さくすることにより、同じ大きさの電流に対して基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰの電圧レベルを、他の基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ＶＰＰ２よりも高くすることができる（この構成については、後に説明する）。

図１４は、図１３に示す電流セレクタ５２の共通ソースノードＮＤ３６の電圧と各基準電圧の関係を示す図である。以下、図１４を参照して、この図１３に示す電流セレクタ５２の動作について説明する。

電源投入時または内部電源バンプ時において、外部電源電圧ＶＰＰが、内部電圧ｉｎｔＶＰＰ以上の電圧レベルのとき、図１２に示す第１定電流発生回路５０は、外部電源電圧ＶＰＰが供給されている状態において、動作し、基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ＶＰＰ２を生成する。基準電圧ＢＩＡＳ＿ＶＰＰは、基準電圧ＢＩＡＳ＿ＶＰＰ２よりも低い電圧レベルである。第２定電流発生回路２１は、不安定状態または動作停止状態であり、電流Ｉ２は、ほぼ０である。

この状態において、ＭＯＳトランジスタＱ５２は、基準電圧ＢＩＡＳ＿ＶＰＰ２に従って、電流Ｉ３を接地ノードへ放電することができる。基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰが、発生されていないかまたは不安的な状態であり、ほぼ接地電圧レベルであり、ＭＯＳトランジスタＱ５４のゲート−ソース間電圧ΔＶが、そのしきい値電圧Ｖｔｈ（Ｑ５４）以下であり、オフ状態にある。一方、ＭＯＳトランジスタＱ５３は、基準電圧ＢＩＡＳ＿ＶＰＰをゲートに受けて、カレントミラー動作により、電流Ｉ１を流す。ＭＯＳトランジスタＱ５２が駆動可能な電流Ｉ３は、ＭＯＳトランジスタＱ５３が供給する電流Ｉ１以上の電圧レベルであり、共通ソースノードＮＤ３６の電圧レベルは、ほぼ接地電圧レベルとなる。ここで、基準電圧ＢＩＡＳ＿ＶＰＰは、ＭＯＳトランジスタＱ５３のしきい値電圧Ｖｔｈ（Ｑ５３）よりも高い電圧レベルである。

このＭＯＳトランジスタＱ５３が駆動する電流Ｉ１は、ＭＯＳトランジスタＱ５５から供給される。このＭＯＳトランジスタＱ５５の供給する電流に従って、ＭＯＳトランジスタＱ５６が、ミラー電流Ｉ２＋Ｉ１＝Ｉ１を生成する。応じて、ＭＯＳトランジスタＱ５７が生成するバイアス電圧ＢＩＡＳＶＣＯは、電流Ｉ１に応じた電圧レベルとなる。

一方、安定動作時においては、第２定電流発生回路２１から基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰが生成される。この状態において、基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰは、基準電圧ＢＩＡＳ＿ＶＰＰ２およびＢＩＡＳ＿ＶＰＰよりも高い電圧レベルである。ＭＯＳトランジスタＱ５４のゲート−ソース間電圧ΔＶが、そのしきい値電圧Ｖｔｈ（Ｑ５４）も高くなり、ＭＯＳトランジスタＱ５４が電流Ｉ２を流す。ＭＯＳトランジスタＱ５３およびＱ５４が共にオン状態のとき、これらの電流Ｉ１およびＩ２が、ＭＯＳトランジスタＱ５２へ供給される。電流Ｉ３は、これらの合成電流Ｉ１＋Ｉ２よりも小さいため、共通ソースノードＮＤ３６の電圧レベルが上昇する。

この共通ソースノードＮＤ３６の電圧レベルが上昇して、ＭＯＳトランジスタＱ５３のゲート−ソース間電圧ΔＶが、そのしきい値電圧Ｖｔｈ（Ｑ５３）よりも低くなると、ＭＯＳトランジスタＱ５３は、オフ状態となる。一方、ＭＯＳトランジスタＱ５４は、この状態においても、ゲート−ソース間電圧ΔＶが、そのしきい値電圧Ｖｔｈ（Ｑ５４）よりも大きく、電流Ｉ２を流す。したがって、この場合、ＭＯＳトランジスタＱ５６の生成するミラー電流Ｉ２＋Ｉ１が、過渡状態のときに、ＭＯＳトランジスタＱ５３およびＱ５４に流す電流により上昇するものの、安定時には、出力電流Ｉｏｕｔは、電流Ｉ２に等しくなる。従って、ＭＯＳトランジスタＱ５３およびＱ５４のソースの共通結合により、ソースカップルドロジックと同様に、安定な電源により生成される定電流を選択することができる。

図１５は、この図１３に示す電流セレクタ５２の動作時の出力電流とを示す電流波形を示す図である。図１５においては、電流Ｉ１およびＩ２と出力電流Ｉｏｕｔを示す。

また、電源投入時または内部電源バンプ時または内部電源遮断時においては、ＭＯＳトランジスタＱ５３のみがオン状態（導通状態）となり、出力電流Ｉｏｕｔとして、ＭＯＳトランジスタＱ５３の駆動する電流Ｉ１にほぼ等しい大きさの電流が流れる。

この外部電源電圧ＶＰＰに従って、内部電圧ｉｎｔＶＰＰが生成されるとき、過渡時においてＭＯＳトランジスタＱ５３およびＱ５がともに導通状態となったときに、出力電流Ｉｏｕｔは、電流Ｉ１とＩ２の和であり、その大きさが上昇する。安定時においては、ＭＯＳトランジスタＱ５４のみが導通状態となり、ＭＯＳトランジスタＱ５５が、電流Ｉ２を供給するため、出力電流Ｉｏｕｔは、電流Ｉ２に等しくなる。

すなわち、安定時において、共通ソースノードＮＤ３６の電位が上昇し、その電圧レベルが次式で満たされる電圧レベルとなると、自動的に、ＭＯＳトランジスタＱ５３のみがオフ状態となり、ＭＯＳトランジスタＱ５４により、基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰに応じた電流Ｉ２が流れる。

ＢＩＡＳ＿ＶＰＰ−Ｖ（ＮＤ３６）＜Ｖｔｈ（Ｑ５３）、かつ
ＢＩＡＳ＿ｉｎｔＶＰＰ−Ｖ（ＮＤ３６）＞Ｖｔｈ（Ｑ５４）
したがって、電源投入時または内部電源バンプ時または内部電源遮断時においては、Ｉ２は、０となり、出力電流Ｉｏｕｔとして、電流Ｉ１が出力される。安定動作時においては、このＭＯＳトランジスタＱ５３がオフ状態となり、電流Ｉ１＝０となり、出力電流Ｉｏｕｔは、Ｉ２に等しくなる。電流Ｉ１およびＩ２が共に変化する過度状態においては、出力電流Ｉｏｕｔとして、Ｉ２＋Ｉ１の合成電流が出力される。

この電流セレクタの定常状態における電流選択は、次の関係式で示される演算に従って行われる。

Ｉ１＋Ｉ２＞Ｉ３なら、Ｉｏｕｔ＝Ｉ２、
Ｉ１＋Ｉ２＜Ｉ３なら、Ｉｏｕｔ＝Ｉ１
したがって、ＶＣＯリングオシレータに対して、常にバイアス電圧ＢＩＡＳＶＣＯを安定に連続的に供給することができ、応じて、このＶＣＯ型リングオシレータにおいて、連続的に、動作電流を流すことができる。応じて、この電源投入時または内部電源バンプ時およびその過渡時におけるＶＣＯ型リングオシレータの不安定動作の問題を解消することができ、電源投入時または電源遮断時および内部電源の電圧降下時においても、安定に、ＶＣＯ型リングオシレータを確実に安定に動作させることができる。

また、基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰを、基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ＶＰＰ２よりも高い電圧レベルに設定する場合でも、生成される定電流Ｉ１およびＩ２は、大きさが等しく、出力電流Ｉｏｕｔの大きさは過渡時を除いて変化せず、リングオシレータの発振周波数が変化するのを抑制することができる。

基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰを、基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ＶＰＰよりも高い電圧レベルに設定する構成としては、前述の様に、たとえば、図１６に示す構成の定電流発生回路２１を利用することができる。

この図１６に示す第２定電流発生回路１は、図４に示す定電流発生回路２０（２１）と、その構成が以下の点で異なる。すなわち、基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰを生成するＮチャネルＭＯＳトランジスタＱ６０のコンダクタンス係数β（チャネル長とチャネル幅の比に比例する係数）が、図１２に示すＭＯＳトランジスタＱ４およびＱ４１よりも小さくされる。この図１６に示す定電流発生回路２１の他の構成は、図４に示す定電流発生回路２０（２１）の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。但し、流れる電流としては、電流ＩＡに代えて、電流Ｉ２が用いられる。

この図１６に示す構成において、電流Ｉ２は、図１２に示す定電流発生回路５０の生成する定電流Ｉ１と同じ大きさである。ＭＯＳトランジスタＱ６０のコンダクタンス係数βを小さくすることにより、同じドレイン電流Ｉ２を流す場合でも、そのゲート電圧、すなわち基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰの電圧レベルがＭＯＳトランジスタＱ４およびＱ４１の生成する基準電圧ＢＩＡＳ＿ＶＰＰおよびＢＩＡＳ＿ＶＰＰ２よりも高くなる。

ＭＯＳトランジスタＱ６０、Ｑ４およびＱ４１は、飽和領域で動作しており、飽和領域でのドレイン電流Ｉｄｓの一般式から、コンダクタンス係数βの関係を導き出すことができる。

なお、この図１６に示す定電流発生回路２１の構成に代えて、以下の構成が用いられてもよい。出力段の飽和領域で動作するＭＯＳトランジスタＱ６０を、ＭＯＳトランジスタＱ４とサイズ（コンダクタンス係数β）を等しくする。この出力段のＭＯＳトランジスタＱ６０と接地ノードの間に抵抗素子またはダイオード素子を接続し、基準電圧ＢＩＡＳ＿ｉｎｔＶＰＰに対し、この抵抗素子またはダイオード素子による電圧降下分が加算される構成が用いられてもよい。

以上のように、この発明の実施の形態２に従えば共通ソースノードの電圧レベルの浮き上がりを利用して電流を選択しており、電源投入時または電源遮断時および内部電源のバンプ時においても、連続的にＶＣＯ型リングオシレータに対し定電流を安定して供給することができる。

この発明は外部２電源仕様でありかつ内部のチャージポンプ回路を用いて内部電圧を発生する構成の半導体集積回路回路装置に適用することにより、安定に、リングオシレータを発振動作させることができる。

特に、この発明を、外部２電源仕様のマイクロコンピュータ用フラッシュメモリモジュールに適用することにより、種々の外部電源の供給／遮断の組合せに対して、正常なモジュール動作を確保することができる。

この発明が適用される半導体集積回路装置（マイコン用フラッシュメモリモジュール）の全体の構成を概略的に示す図である。 この発明の実施の形態１に従うオシレータの構成を概略的に示す図である。 図２に示す電源回路の構成の一例を概略的に示す図である。 図２に示す定電流発生回路の構成の一例を示す図である。 図２に示す電流セレクタの構成の一例を示す図である。 図５に示す電流セレクタの動作を示す電流波形図である。 図２に示す第１ＶＣＯ型リングオシレータの構成およびＶＣＯ用バイアス電圧発生回路の構成の一例を示す図である。 図２に示す第２ＶＣＯ型リングオシレータの構成の一例を示す図である。 図２に示すリセット回路の構成の一例を示す図である。 図９に示すリセット回路の入出力の論理を一覧にして示す図である。 この発明の実施の形態２に従うオシレータの構成を概略的に示す図である。 図１１に示す第１定電流発生回路の構成の一例を示す図である。 図１１に示す電流セレクタの構成の一例を示す図である。 図１３に示す電流セレクタの入力電圧および内部電圧の変化を示す図である。 図１３に示す電流セレクタの動作を示す電流波形図である。 図２に示す第２定電流発生回路の構成の一例を示す図である。

符号の説明

１ 半導体集積回路装置、２ メモリマット、１１ シーケンサ、１２ オシレータ、１３ 電源回路、１４ リセット回路、２０ 第１定電流発生回路、２１ 第２定電流発生回路、２２ 電流セレクタ、２３ ＶＣＯ用バイアス電圧発生回路、２４ 第１ＶＣＯ型リングオシレータ、２５ 第２ＶＣＯ型リングオシレータ、３１ チャージポンプ回路、３２ レベル検出回路、２２Ａ−２２Ｃ 電流ブランチ、５０ 第１定電流発生回路、５２ 電流セレクタ、Ｑ１−Ｑ４，Ｑ１３−Ｑ１９，Ｑ２１−Ｑ３０，Ｑ３１−Ｑ３６，Ｑ４１，Ｑ５１−Ｑ５７ ＭＯＳトランジスタ。

Claims (8)

1. 外部から与えられる第１の外部電源電圧を電源として動作し、第１の定電流を生成する第１の定電流発生回路、
   前記第１の外部電源電圧に基づいて内部電圧を生成する電源回路、
   前記内部電源電圧を電源として動作し、第２の定電流を生成する第２の定電流発生回路、
   前記第１および第２の定電流を受け、前記第１および第２の定電流の一方を加減算または大小比較の所定の演算式に従って選択し、該選択された定電流に対応するバイアス電流を生成する電流セレクタ、および
   外部から与えられる第２の外部電源電圧を動作電源として動作しかつ前記バイアス電流により動作電流が規定され、発振動作により内部クロック信号を生成する発振回路を備える、半導体集積回路装置。
2. 前記電流セレクタは、
   前記第１および第２の定電流の減算電流と前記第２の定電流との加算を行って前記バイアス電流を生成する、請求項１記載の半導体集積回路装置。
3. 前記電源回路は、安定化時、前記第１の外部電源電圧よりも高い電圧レベルで前記内部電圧を生成し、
   前記電流セレクタは、前記第１の外部電源電圧および前記内部電圧のうちの高い方の電圧を電源として生成される定電流を選択して前記バイアス電流を生成する、請求項１記載の半導体集積回路装置。
4. 前記電流セレクタは、
   前記第１の定電流に応じた電流を生成する第１の電流ブランチと、
   前記第１の電流ブランチに結合され、前記第１の定電流と前記第２の定電流の差に応じた電流を生成する第２の電流ブランチと、
   前記第１および第２の電流ブランチにカレントミラー態様で結合され、前記第１および第２の電流ブランチが生成する電流の和に対応する電流を前記バイアス電流として生成する第３の電流ブランチとを含む、請求項１記載の半導体集積回路装置。
5. 前記電流セレクタは、
   前記第１の定電流に応じた電流を流す第１のトランジスタと、
   前記第２の定電流に応じた電流を流す第２のトランジスタと、
   前記第１および第２のトランジスタのソースに共通に結合され、前記第１および第２のトランジスタからの電流を放電する第１の電流源トランジスタ、
   前記第１および第２のトランジスタのドレインに共通に結合され、前記第１および第２のトランジスタに電流を供給する第２の電流源トランジスタと、
   前記第２の電流源トランジスタとカレントミラー態様で結合され、前記第２の電流源トランジスタを流れる電流に応じた電流を前記バイアス電流として生成する電流出力段とを備える、請求項１記載の半導体集積回路装置。
6. 前記第１および第２の定電流の生成時において、前記第１の電流源トランジスタは、その電流駆動量が、前記第１および第２の定電流各々よりも大きくかつ前記第１および第２の定電流の和よりも小さい、請求項５記載の半導体集積回路装置。
7. 前記第１の外部電源電圧を動作電源電圧として動作し、前記第１の外部電源電圧を動作電源として動作する回路をリセットするための外部から与えられる第１のリセット信号と前記第２の外部電源電圧を動作電源電圧として用いて動作する回路をリセットするための外部から与えられる第２のリセット信号とに従って、前記電流セレクタを含む前記第１の外部電源電圧を動作電源電圧として動作する回路に対する内部リセット信号を生成するリセット回路をさらに備える、請求項１記載の半導体集積回路装置。
8. 前記リセット回路は、前記第１および第２のリセット信号の少なくとも一方が活性状態にあってリセットを指示するとき、前記内部リセット信号を活性状態のリセット指示状態に設定する、請求項７記載の半導体集積回路装置。

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