JP5064734B2 - プログラム速度を向上させることができるフラッシュメモリ装置及びそれのプログラム方法 - Google Patents

Description

本発明は半導体メモリ装置に関し、さらに詳細にはフラッシュメモリ装置及びそれのプログラム方法に関する。

フラッシュＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒＡｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）としてよく知られた不揮発性メモリ装置は、一般的に、各々のフローティングゲートトランジスタで構成されたメモリセルのメモリセルアレイを含む。メモリセルアレイはメモリブロックで構成される。各メモリブロックはフローティングゲートトランジスタのストリング（または、“ＮＡＮＤストリング”という）を含み、フローティングゲートトランジスタは各ストリング内に配列されるストリング選択トランジスタとグラウンド選択トランジスタとの間に直列連結される。複数個のワードラインはＮＡＮＤストリングに交差されるように配列され、各ワードラインは各ＮＡＮＤストリングの対応するフローティングゲートトランジスタの制御ゲートに連結される。

例示的なフラッシュメモリ装置及びプログラム方法が特許文献１、特許文献２、特許文献３、特許文献４及び特許文献５に各々掲載されており、この出願のリファレンスで含まれる。

一般的のフラッシュメモリ装置のプログラム手続きを示す図１Ａを参照すると、先に、プログラムデータがフラッシュメモリ装置のレジスタ内にロードされる（Ｓ１０）。いったんプログラムデータがロードされれば、入力されたブロックアドレスによってメモリブロック中の一つが選択される（Ｓ２０）。メモリブロックはパス電圧及びプログラム電圧が電圧降下なくワードラインに伝達されるようにブロックワードラインに高電圧を印加することによって選択される。メモリブロックを選択するための動作は前述の文献に詳細に説明されており、それで、それに関する説明は省略する。メモリブロックが選択された後、プログラム動作が実行される（Ｓ３０）。よく知られたように、プログラム動作はビットラインをプログラムデータによってビットラインバイアス電圧に設定し、選択されたメモリブロックの対応するワードラインで選択ラインを通じてプログラム電圧及びパス電圧を供給することによって実行される。一般的に、ワードラインがパス電圧に駆動されるワードラインイネーブル区間が経過した後、選択されたワードラインだけがプログラム実行区間の間にプログラム電圧で駆動される。プログラム動作が実行された後、全てのメモリセルがプログラムされたか否かが判別される（Ｓ４０）。もし、全てのメモリセルがプログラムされたら、プログラム手続きは終了される。もし、メモリセルが全部プログラムされなければ、定められたプログラムループの回数内でＳ３０及びＳ４０段階が繰り返す。

以下、図１Ｂを参照して上述のプログラム方法によるワードライン駆動方式がさらに具体的に説明される。先に、ワードラインでプログラム／パス電圧を供給するために、ブロックワードラインＢＬＫＷＬが高電圧で駆動される。これは選択ラインＳｉとワードラインＷＬｉがスイッチトランジスタＳＴｉを通じて電気的に連結されるようにする。このような条件下で、選択ラインＳｉが高電圧発生回路のポンプによってプログラム／パス電圧で駆動される。このような駆動方式によれば、高電圧発生回路のポンプは、図１Ｂの矢印で表示されたように、選択ラインＳｉ及びワードラインＷＬｉの全ての寄生キャパシタンスを一時に充電すべきである。これはプログラム速度を向上させるに制限要因で作用する。さらに、ワードラインに連結されるメモリセルの数が増加されれば、ワードラインを充電するに要る時間が増大される。このような問題はポンプ容量を増加させることによって解消されることができるが、ポンプ容量の増加はチップ面積の増加を招来する。
米国特許第５，５６８，４２０号明細書 米国特許第５，６０６，５２７号明細書 米国特許第５，６６１，６８２号明細書 米国特許第５，６９６，７１７号明細書 米国特許第６，２３６，５９４号明細書 米国特許第５，６４２，３０９号明細書 米国特許第５，６１９，１２４号明細書 米国特許第５，６７７，８７３号明細書 米国特許第５，９９１，２０２号明細書

本発明の目的はプログラム速度を向上させることができるフラッシュメモリ装置及びそれのプログラム方法を提供することである。

本発明の他の目的はワードライン電圧発生回路のポンプ容量を減らすことができるフラッシュメモリ装置及びそれのプログラム方法を提供することである。

上述の目的を達成するための本発明の望ましい実施形態によれば、フラッシュメモリ装置をプログラムする方法はビットラインセットアップ区間でビットラインにプログラムデータを印加しながら第１電圧で選択ラインを充電する段階と、前記選択ラインを対応するワードラインに電気的に連結するようにブロックワードラインを活性化させる段階と、前記選択ライン中の一つに前記第１電圧より高い第２電圧を供給する段階を含む。

望ましい実施形態において、前記第２電圧が前記一つの選択ラインに供給されながら、前記第１電圧は選択されない残りの選択ラインには供給される。

望ましい実施形態において、フラッシュメモリ装置の選択されたセルのプログラムが終了された後、前記活性化されたブロックワードラインを非活性化させる。

望ましい実施形態において、前記ブロックワードラインを活性化する段階は前記選択ラインと前記対応するワードラインとの間に共有する電荷を有するように前記ブロックワードラインを活性化する時、前記対応するワードラインから前記第１電圧を維持する段階をさらに含み、前記第２電圧は電荷ポンプから供給される。

望ましい実施形態において、前記第１電圧はパス電圧を構成し、前記第２電圧はプログラム電圧を構成する。

本発明の他の特徴によれば、フラッシュメモリ装置のプログラム方法は、ビットラインセットアップ区間でビットラインにプログラムデータを印加する段階と、前記ビットラインセットアップ区間と同時に進行されるワードラインイネーブル区間でパス電圧で選択ラインを充電する段階と、前記ビットラインセットアップ区間の終了後に前記選択ラインを対応するワードラインに電気的に連結する段階と、前記ワードラインイネーブル区間の終了後にプログラム実行区間にプログラム電圧で前記選択ライン中に一つを駆動する段階を含む。

望ましい実施形態において、前記ビットラインセットアップ区間は前記ワードラインイネーブル区間より短い。

望ましい実施形態において、前記フラッシュメモリ装置の選択されたセルの前記プログラム実行区間で残りの選択ラインは前記パス電圧で駆動される。

望ましい実施形態において、前記選択ラインはブロックワードラインが活性化されることによって前記対応するワードラインに電気的に連結される。

望ましい実施形態において、前記活性化されたブロックワードラインは前記フラッシュメモリ装置の選択されたセルのプログラムループが終了された後に、非活性化される。

望ましい実施形態において、前記選択ラインが対応するワードラインに電気的に連結される段階は前記選択ラインと前記対応するワードラインとの間に共有する電荷を有するように前記対応するワードラインから電荷ポンプ回路から供給された電圧を維持する段階をさらに含み、前記プログラム電圧は前記電荷ポンプ回路によって供給される。

本発明の他の特徴によれば、ワードラインとビットラインのマトリックスで配列されたメモリセルを含むメモリセルアレイと、ビットラインセットアップ区間で前記ビットラインにプログラムデータを印加するように構成されたページバッファ回路と、選択ラインにプログラム電圧と／あるいはパス電圧を印加するように構成された第１デコーディング及び駆動回路と、ワードラインイネーブル区間で前記選択ラインが対応するワードラインに電気的に連結されるように構成された第２デコーディング及び駆動回路及び、前記ページバッファ回路、前記第１及び駆動回路そして第２デコーディング及び駆動回路に電気的に連結されており、ビットラインセットアップ区間で前記パス電圧で前記選択ラインの充電を制御するように構成された制御ロジック回路を含む。

望ましい実施形態において、前記ビットラインセットアップインターバル区間が終了後に前記制御ロジック回路は前記選択ラインが前記対応するワードラインに電気的に連結されるように構成される。

前記選択ラインが前記対応するワードラインに連結された後、プログラム実行区間で、前記制御ロジック回路は前記選択ラインの一つにプログラム電圧を印加するように構成される。

望ましい実施形態において、前記パス電圧は前記プログラム実行区間で残りの選択ライン中に供給される。

望ましい実施形態において、前記制御ロジック回路は前記ビットラインセットアップ区間で前記ビットラインに前記プログラムデータを印加するように構成される。

本発明の他の特徴によれば、ワードラインとビットラインのマトリックスで配列された不揮発性メモリセルを含むメモリセルアレイと、第１イネーブル信号と第２イネーブル信号に応答してパス電圧及びプログラム電圧で選択ラインを駆動するように構成された選択ラインと、第３イネーブル信号に応答してブロックアドレスをデコーディングするように構成されたデコーディング回路、前記デコーディング回路の出力に応答してブロックワードラインを活性化する世に構成されたブロックワードライン及び、前記ブロックワードラインの活性に応答して前記選択ラインを対応するワードラインに連結するように構成されたスイッチ回路と、プログラム動作の間に前記第１イネーブル信号乃至第３イネーブル信号を生成するように構成された制御ロジック回路を含み、ここで、前記制御ロジック回路は前記第１イネーブル信号を活性化させて、前記プログラム動作のビットラインセットアップ区間で前記パス電圧で前記選択ラインを駆動する。

望ましい実施形態において、前記ビットラインセットアップ区間の終了後に、前記制御ロジック回路は前記第３イネーブル信号を活性化させ、前記対応するワードラインが前記スイッチ回路を通じて前記選択ラインに連結されるようにする。

望ましい実施形態において、前記第３イネーブル信号は活性化された後に、前記制御ロジック回路は前記第２イネーブル信号を活性化して前記プログラム電圧で前記選択ライン中に一つを駆動させる。

望ましい実施形態において、前記第１イネーブル信号は前記第２イネーブル信号が活性化される時、非活性化される。

望ましい実施形態において、前記パス電圧と前記プログラム電圧は高電圧ポンプ回路から供給される。

望ましい実施形態において、前記ワードラインは前記第１イネーブル信号の活性区間で前記選択ラインと電荷共有方式で駆動され、前記第２イネーブル信号の活性区間で前記高電圧ポンプ回路によって駆動される。

望ましい実施形態において、前記制御ロジック回路によって制御されるページバッファ回路をさらに具備し、前記ビットラインセットアップ区間でプログラムデータによって前記ビットラインをセットアップさせる。

本発明の他の特徴によれば、複数のワードライン、前記各々のワードラインに対応する選択ライン、前記ワードラインと前記選択ラインとの間に連結され、ブロックワードラインによって制御されるトランジスタを含むスイッチ回路を含むフラッシュメモリ装置のプログラム方法は、第１電圧で前記選択ラインを充電する段階と、前記選択ラインを各々のワードラインに電気的に連結する前記ブロックワードラインを活性化させる段階と、前記ブロックワードラインの活性後に前記選択ラインの一つに前記第１電圧より高い第２電圧を供給する段階を含む。

望ましい実施形態において、前記活性化されたブロックワードラインは前記フラッシュメモリ装置の選択されたセルのプログラムループの終了後に非活性化される。

望ましい実施形態において、ブロックワードラインを活性化させる段階は、前記選択ラインと前記各々のワードラインとの間に共有する電荷を有するように前記ブロックワードラインが活性化される時、前記各々のワードラインから前記第１電圧を維持する段階を含み、前記第２電圧は電荷ポンプから供給される。

望ましい実施形態において、前記第１電圧はパス電圧を構成し、前記第２電圧はプログラム電圧を構成する。

望ましい実施形態において、前記選択ラインは前記第１電圧で充電されながら、プログラムデータによってビットラインバイアス電圧でセットアップされる。

上述のように、ビットラインセットアップ区間と重畳されたワードラインイネーブル区間の間に選択ラインをパス電圧で充電することによってプログラム時間を減らすことが可能である。のみならず、ワードラインを電荷共有方式とポンピング方式を通じて駆動することによってワードラインローディングが増加してもポンプ容量の増加なくワードラインを速い時間内に駆動することができる。また、ワードラインローディングが増加されない場合、ワードライン電圧発生回路のポンプ容量を減らすことが可能である。

上述の一般的の説明及び次の詳細な説明は全部例示的なものであると理解すべき、請求された発明の付加的な説明が提供されることと思うべきである。

参照符号が本発明の望ましい実施形態に詳細に表示されており、それの例が参照図面に表示されている。可能などんな場合にも、同一の参照番号が同一または類似の部分を参照するために説明及び図面に用いられる。

以下で、ＮＡＮＤフラッシュメモリ装置が本発明の特徴及び機能を説明するための一例として用いられる。しかし、この技術分野に精通な者はここに記載された内容によって本発明の他の利点及び性能を易しく理解することができる。本発明は他の実施形態を通して、また実現または適用されることができる。さらに、詳細な説明は本発明の範囲、技術的思想そして他の目的からあまり外れなく、観点及び応用によって修正または変更されることができる。

図２Ａは本発明によるフラッシュメモリ装置のプログラム方法を示す流れ図であり、図２Ｂは本発明によるフラッシュメモリ装置のプログラムループを示す図面である。

図２Ａを参照すると、フラッシュメモリ装置をプログラムする方法はプログラムデータによってビットラインをセットアップする間、選択ラインを第１電圧で充電する段階（Ｓ１００）と；ビットラインのセットアップ後に、選択ラインを対応するワードラインに連結するようにブロックワードラインを活性化させる段階（Ｓ１２０）と；そしてブロックワードラインの活性化後に、選択ワードライン中の一つに前記第１電圧より高い第２電圧を供給する段階（Ｓ１４０）を含む。図２Ｂに図示されたように、ビットラインセットアップ区間にはページバッファ回路にロードされたデータに従ってビットラインがビットラインバイアス電圧（例えば、電源電圧または接地電圧）に設定される。ビットラインセットアップ区間と重畳されるワードラインイネーブル区間ではワードラインに各々対応する選択ラインが第１電圧であるパス電圧で各々充電される。ビットラインセットアップ区間が終了された後、ブロックワードラインが活性化されて選択ラインとワードラインが電気的に連結される。ワードラインイネーブル区間が終了される時、選択された選択ライン、即ち、選択されたワードラインが第２電圧であるプログラム電圧で駆動される。

図３は本発明によるフラッシュメモリ装置を示すブロック図である。図３を参照すると、本発明によるフラッシュメモリ装置１０００はデータ情報を貯蔵するためのメモリセルアレイ１１００を含み、メモリセルアレイ１１００は複数のメモリブロックで構成される。図３には一つのメモリブロックだけが図示されている。メモリセルアレイ１１００が複数のストリング１１１を含み、各ストリング１１１は対応するビットラインに連結されたストリング選択トランジスタＳＳＴ、共通ソースラインＣＳＬに連結されたグラウンド選択トランジスタＧＳＴ、及び選択トランジスタＳＳＴ、ＧＳＴとの間に直列連結されたメモリセルＭＣｎ−１〜ＭＣ０で構成される。図３に図示されたように、ストライング選択トランジスタＳＳＴ、メモリセルＭＣｎ−１〜ＭＣ０、及びグラウンド選択トランジスタＧＳＴはストリング選択ラインＳＳＬ、ワードラインＷＬｎ−１〜ＷＬ０、そしてグラウンド選択ラインＧＳＬに各々連結されている。

本発明のフラッシュメモリ装置１０００はページバッファ回路１２００、列選択回路１３００、入出力回路１４００、行選択回路１５００、ワードライン電圧発生回路１６００、そして制御ロジック回路１７００をさらに含む。

ページバッファ回路１２００は制御ロジック回路１７００によって制御され、動作モードによって感知増幅器または記入ドライバとして動作する。例えば、読み出し動作の時、ページバッファ回路１２００はメモリセルアレイ１１００からページバッファデータを読み出して読み出されたデータを臨時貯蔵する。プログラム動作の時、ページバッファ回路１２００はロードされたプログラムデータによってビットラインＢＬ０〜ＢＬｍ−１をビットラインバイアス電圧（例えば、電源電圧または接地電圧）で各々駆動する。図面に図示しないが、ページバッファ回路１２００はビットラインＢＬ０〜ＢＬｍ−１に各々対応するページバッファで構成される。この場合、一つの行が一つのページを構成する。他の例として、一つの行は二つまたはそれ以上のページで構成されることができる。この場合、一つの行のページ中の一つのページに属するビットラインだけがページバッファ回路１２００に対応するページバッファに各々連結される。列選択回路１３００は制御ロジック回路１７００によって制御され、ページバッファを一定単位で選択する。読み出しの動作時、列選択回路１３００は選択されたページバッファのデータビットを入出力回路１４００に伝達する。プログラムの動作時、列選択回路１３００は入出力回路１４００を通じて伝達されたデータビットを選択されたページバッファに伝達する。

続いて図３を参照すると、行選択回路１５００はワードライン電圧発生回路１６００からパス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍを供給され、制御ロジック回路１７００の制御によってワードラインＷＬ０〜ＷＬｎ−１にプログラム電圧Ｖｐｇｍまたはパス電圧Ｖｐａｓｓを供給する。例えば、プログラムの動作時、行選択回路１５００はワードラインＷＬ０〜ＷＬｎ−１をパス電圧Ｖｐａｓｓで駆動し、所定時間の後に選択されたワードラインをプログラム電圧Ｖｐｇｍで駆動する。これは以後、詳細に説明される。行選択回路１５００は第１デコーディング及び駆動ブロック１５２０と第２デコーディング及び駆動ブロック１５４０を含む。第１デコーディング及び駆動ブロック１５２０はプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、及びページアドレスＰＡを入力され、制御ロジック回路１７００の制御によって選択ラインＳ０〜Ｓｎ−１を入力された電圧Ｖｐａｓｓ、Ｖｐｇｍにそして選択ラインＳＳ、ＧＳを定められた電圧（例えば、電源電圧、接地電圧、または読み出し電圧）で駆動する。ここで、選択ラインＳ０〜Ｓｎ−１はワードラインＷＬ０〜ＷＬ−１に各々対応する。第２デコーディング及び駆動ブロック１５４０はブロックアドレスＢＡを入力され、制御ロジック回路１７００の制御によって選択ラインＳ０〜Ｓｎ−１を対応するワードラインＷＬ０〜ＷＬｎ−１と選択ラインＳＳ、ＧＳをストリング及びグラウンド選択ラインＳＳＬ、ＧＳＬと電気的に連結する。

ワードライン電圧発生回路１６００は制御ロジック１７００によって制御され、プログラムの動作時、ワードライン電圧としてプログラム及びパス電圧Ｖｐｇｍ、Ｖｐａｓｓを発生するように構成される。よく知られたように、ワードライン発生回路１６００は高電圧イネーブル区間の間、電荷ポンプを利用して高電圧ＶＰＰを発生し、高電圧ＶＰＰはレギュレイトを利用して要求される電圧（例えば、Ｖｐｇｍ、Ｖｐａｓｓ）で調整される。例示的のワードライン電圧発生回路１６００が特許文献６、特許文献７に掲載されており、この出願リファレンスで含まれる。

制御ロジック回路１７００はフラッシュメモリ装置１０００の全般的の動作を制御するように構成される。特に、制御ロジック回路１７００はプログラム動作のビットラインセットアップ区間で選択ラインＳ０〜Ｓｎ‐１がパス電圧Ｖｐａｓｓで充電されるように第１デコーディング及び駆動ブロック１５２０を制御する。制御ロジック回路１７００はビットラインセットアップ区間の終了時、選択ラインＳ０〜Ｓｎ−１がワードラインＷＬ０〜ＷＬｎ−１と電気的に連結されるように第２デコーディング及び駆動ブロック１５４０を制御する。制御ロジック回路１７００は選択ラインＳ０〜Ｓｎ−１がワードラインＷＬ０〜ＷＬｎ−１と電気的に連結された後、選択ラインＳ０〜Ｓｎ−１中の一つの選択ラインがプログラム電圧で駆動されるように第１デコーディング及び駆動ブロック１５２０を制御する。即ち、制御ロジック回路１７００はビットラインセットアップ区間で選択ラインＳ０〜Ｓｎ−１をパス電圧Ｖｐａｓｓで充電し、ビットラインセットアップ区間の終了の時、選択ラインＳ０〜Ｓｎ−１とワードラインＷＬ０〜ＷＬｎ−１を電気的に連結し、プログラム実行区間の間、選択されたワードラインをプログラム電圧Ｖｐｇｍで駆動するように、第１及び第２デコーディング及び駆動ブロック１５２０、１５４０を制御する。このような駆動方式によれば、ビットラインセットアップ区間に選択ラインＳ０〜Ｓｎ−１をパス電圧Ｖｐａｓｓで駆動することによってワードラインを駆動するに要る時間を減らすことができる。即ち、ビットラインセットアップ区間とワードラインイネーブル区間が重畳されることによって、ビットラインセットアップ区間に対応する時間程度のプログラム時間を短縮することができる。

図４は図３に図示された行デコーダ回路の第２デコーディング及び駆動ブロックを示すブロック図である。

図４を参照すると、選択ライン駆動回路として、第１デコーディング及び駆動ブロック１５２０はページアドレスＰＡ、プログラム電圧Ｖｐｇｍ、そしてパス電圧Ｖｐａｓｓを供給され、制御ロジック回路１７００から提供される第１及び第２イネーブル信号ＥＮ１、ＥＮ２に応答して入力された電圧Ｖｐｇｍ、Ｖｐａｓｓで選択ラインＳ０〜Ｓｎ−１を駆動する。第１イネーブル信号ＥＮ１はワードラインイネーブル区間を示し、第２イネーブル信号ＥＮ２はプログラム実行区間を示す。第１デコーディング及び駆動ブロック１５２０はイネーブル信号ＥＮ１の活性化に応答して選択ラインＳ０〜Ｓｎ−１をパス電圧Ｖｐａｓｓで各々駆動する。第１イネーブル信号ＥＮ１はビットラインセットアップ区間の始めに同期されて活性化される。第１デコーディング及び駆動ブロック１５２０は第２イネーブル信号ＥＮ２の活性化に応答してページアドレスＰＡの選択ラインをプログラム電圧Ｖｐｇｍで駆動する。即ち、パージアドレスＰＡはワードライン中の一つを選択するためのアドレスでおり、第２イネーブル信号ＥＮ２が活性化される時、選択ラインＳ０〜Ｓｎ−１中の一つがページアドレスＰＡによって選択される。残りの選択ラインは第２イネーブル信号ＥＮ２の活性化区間の間、パス電圧Ｖｐａｓｓで駆動され、選択ラインＳＳ、ＧＳはワードラインイネーブル及びプログラム実行区間の間、特定電圧（例えば、電源電圧より低い電圧）及び接地電圧で各々駆動される。

ブロックワードライン駆動回路として、第２デコーディング及び駆動ブロック１５４０はプリーデコーダ１５２２、駆動器１５２４、そしてスイッチ１５２６で構成される。フリデコーダ１５２２はメモリブロックを選択するためのブロックアドレスＢＡを入力され、第３イネーブル信号ＥＮ３の活性化に応答してブロックアドレスＢＡをデコーディングする。駆動器１５２４はフリデコーダ１５２２の出力に応答してブロックワードラインＢＬＫＷＬを高電圧ＶＰＰで駆動する。高電圧ＶＰＰは図３のワードライン電圧発生回路１６００で提供され、選択ラインＳ０〜Ｓｎ−１の電圧が電圧降下なく対応するワードラインＷＬ０〜ＷＬｎ−１に伝達されるようにプログラム電圧Ｖｐｇｍより高く設定される。スイッチ１５２６は選択ラインＳ０〜Ｓｎ−１とワードラインＷＬ０〜ＷＬｎ−１との間、そして選択ラインＳＳ、ＧＳとストリング及びグラウンド選択ラインＳＳＬ、ＧＳＬとの間に各々連結されたスイッチトランジスタＳＴで構成され、スイッチトランジスタＳＴのゲートはブロックワードラインＢＬＫＷＬに共通連結されている。第３イネーブル信号ＥＮ３はビットラインセットアップ区間の終了に同期されて活性化され、プログラムループの終了時、非活性化される。スイッチトランジスタＳＴは高電圧ＶＰＰを耐えることができると良く知られた高電圧トランジスタである。

図５は図４に図示されたページバッファを示す回路図である。

図５を参照すると、ページバッファＰＢはインバータＩＮＶ１、ＩＮＶ２で構成されたラッチ、ＰＭＯＳトランジスタＭ１、そしてＮＭＯＳトランジスタＭ２、Ｍ３、Ｍ４を含む。ＰＭＯＳトランジスタＭ１は電源電圧と感知ノードＳＯとの間に連結され、制御信号ＰＲＥによって制御される。ＮＭＯＳトランジスタＭ２はビットラインＢＬとラッチノードＮ１との間に連結され、制御信号ＰＢＳＬＴによって制御される。ＮＭＯＳトランジスタＭ３、Ｍ４はラッチノードＮ２と接地電圧との間に直列連結されている。ＮＭＯＳトランジスタＭ３のゲートは感知ノードＳＯに連結され、ＮＭＯＳトランジスタＭ４のゲートは制御信号ＬＡＴを入力されるように連結されている。

ページバッファＰＢのラッチにはプログアム動作時、データロード区間の間、列選択回路１３００と通じて伝達されたデータを貯蔵される。いったんデータがロードされれば、制御信号ＰＢＳＬＴがハイに活性化される。これはラッチノードＮ１がビットラインＢＬと伝記的に連結されるようにする。この時、ロードされたデータによってビットラインＢＬが接地電圧または電源電圧で駆動される。例えば、ラッチＩＮＶ１、ＩＮＶ２にデータ‘１’がロードされれば、ビットラインＢＬは電源電圧で駆動される。ラッチＩＮＶ１、ＩＮＶ２にデータ‘０’がロードされれば、ビットラインＢＬは接地電圧で駆動される。活性化された制御信号ＰＢＳＬＴはプログラムループのプログラム実行区間VI（図６参照）が終了される時、非活性化される。これは前記のビットラインバイアス状態がプログラム実行区間が終了される時まで維持されることを意味する。

図６は本発明によるフラッシュメモリ装置のプログラム方法を説明するための動作タイミング図である。以下、本発明によるフラッシュメモリ装置のプログラム方法が参照図面によって詳細に説明される。

プログラム動作が開示されれば、先に、ページバッファ初期化区間Ｉの間、ページバッファ回路１２００が制御ロジック回路１７００の制御によって初期化される。データロード区間IIの間、プログラムされるページデータが入出力回路１４００及び列選択回路１３００を通じてページバッファ回路１２００内にロードされる。いったんプログラムされるページデータがロードされれば、制御ロジック回路１７００は高電圧イネーブル区間IIIの間、高電圧ＶＰＰを生成するようにワードライン電圧発生回路１６００を活性化させる。高電圧ＶＰＰが願う目標電圧まで到達すれば、制御ロジック回路１７００はロードされたデータによってビットラインがビットラインセットアップ区間IVの間、ビットラインバイアス電圧（例えば、電源電圧または接地電圧）で各々設定されるようにページバッファ回路１２００を制御する。即ち、制御ロジック回路１７００は制御信号ＰＢＳＬＴをハイに活性化させる。これはラッチノードＮ１がビットラインＢＬと電気的に連結されるようにする。この時、ロードされたデータによってビットラインが接地電圧または電源電圧で各々駆動される。例えば、ページバッファ回路１２００にデータ‘１’がロードされれば、ビットラインは電源電圧で駆動される。ページバッファ回路１２００にデータ‘０’がロードされれば、ビットラインは接地電圧で駆動される。図６で、“Ｆ＿ＢＬＳＥＴＵＰ”信号は制御ロジック回路１７００内に使用されるフラッグ信号で、ビットラインセットアップ区間を示す。

制御ロジック回路１７００は、図６に図示されたように、ビットラインセットアップ区間が開示される時、第１イネーブル信号ＥＮ１を活性化させる。第１イネーブル信号ＥＮ１が活性化されることによって、第１デコーディング及び駆動ブロック１５２０は選択ラインＳ０〜Ｓｎ−１をパス電圧Ｖｐａｓｓで駆動する。この時、第３イネーブル信号ＥＮ３が非活性化されているから、スイッチトランジスタＳＴはターンオフされる。これはワードラインＷＬ０〜ＷＬｎ−１がパス電圧Ｖｐａｓｓで各々充電された選択ラインＳ０〜Ｓｎ−１と電気的に分離されるようにする。また、ワードラインイネーブル区間が開示される時、選択ラインＳＳは特定電圧Ｖａ（例えば、電源電圧またはそれより低い電圧）で駆動され、選択ラインＧＳは接地電圧で駆動される。

ビットラインセットアップ区間IVが終了される時、制御ロジック回路１７００は第３イネーブル信号ＥＮ３を活性化させる第２デコーディング及び駆動ブロック１５４０は第３イネーブル信号ＥＮ３の活性化に応答してブロックワードラインＢＬＫＷＬを高電圧ＶＰＰで駆動する。ブロックワードラインＢＬＫＷＬが活性化されることによって、選択ラインＳ０〜Ｓｎ−１はスイッチトランジスタＳＴを通じて対応するワードラインＷＬ０〜ＷＬｎ−１と電気的に連結され、選択ラインＳＳ、ＧＳはスイッチトランジスタＳＴを通じてストリング及び接地選択ラインＳＳＬ、ＧＳＬと電気的に連結される。この時、ワードラインＷＬ０〜ＷＬｎ−１はワードライン電圧発生回路１６００によって直接駆動されることではなく、パワーキャパシタンスとして作用する選択ラインＳ０〜Ｓｎ−１の充電電圧によって１次的に駆動される。即ち、ワードラインＷＬ０〜ＷＬｎ−１と選択ラインＳ０〜Ｓｎ−１との間に電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）が行われる。電荷共有が行われた後、パス電圧が低くなれば、低くなったパス電圧はワードライン電圧発生回路１６００のポンピング動作によって目標電圧に回復される。

ストリング選択ラインＳＳＬが特定電圧ＶＡで駆動されることによって、ストリング１１１のチャネルは対応するストリング選択トランジスタＳＳＴを通じてビットラインＢＬ０〜ＢＬｍ−１と各々連結される。これはチャネルが電源電圧または接地電圧で各々充電されるにする。もし、チャネルが電源電圧で充電されれば、ストリング選択トランジスタＳＳＴはシャットオフされる。これはチャネルがビットラインと電気的に分離されることを意味する。これに反して、チャネルが接地電圧で充電されれば、チャネルが続いてビットラインと電気的に連結される。これはプログラム実行区間VIが終了される時まで、チャネルがページバッファＰＢのラッチノードＮ１と連結されることを意味する。即ち、プログラム実行区間VIが終了される時まで、ページバッファＰＢによってチャネルが設置電圧で維持される。選択されたワードラインにプログラム電圧が供給される時、フローティング状態のチャネルに属するメモリセルはよく知られたセルフブースティング方式によってプログラム禁止される。例示的のセルフブースティング方法が特許文献８と特許文献９に開示されており、この出願のリファレンスで含まれる。

ワードラインＷＬ０〜ＷＬｎ−１がパス電圧Ｖｐａｓｓで充電されるワードラインイネーブル区間Ｖが経過したら、制御ロジック回路１７００は第１イネーブル信号ＥＮ１を非活性化させ、第２イネーブル信号ＥＮ２を活性化させる。第２イネーブル信号ＥＮ２が活性化されることによって、第１デコーディング及び駆動ブロック１５２０はページアドレスＰＡに対応する選択ラインをプログラム電圧Ｖｐｇｍで駆動する。即ち、パージアドレスＰＡに対応するワードラインがプログラム電圧Ｖｐｇｍで駆動される。この時、前記のチャネル状態（フローティング状態または接地電圧状態）によってメモリセルがプログラムまたはプログラム禁止される。選択されたワードラインがプログラム電圧Ｖｐｇｍで駆動されるプログラム実行区間VIが経過したら、制御信号ＰＢＳＬＴはローで非活性化される。以後、選択ラインＳ０〜Ｓｎ−１及びワードラインＷＬ０〜ＷＬｎ−１の電圧が放電され（VII）、ページバッファ回路１２００は検証読み出し区間VIIIの間、選択されたワードラインのメモリセルからセルデータを読み出す。選択されたワードラインのメモリセルが全て願う閾値電圧でプログラムされたか否かが判別される列スキャン区間IXの間、ページバッファ回路１２００内の読み出されたデータは列選択回路１３００を通じてパス／フェイル点検回路（図示しない）に伝達される。図６で、区間IV〜IXはプログラムループを構成し、プログラムループは選択されたワードラインの全てのセルが願う閾値電圧でプログラムされる時まで、繰り返す。

前述によれば、ワードラインＷＬ０〜ＷＬｎ−１は次のような方式で駆動される。まず、選択ラインＳ０〜Ｓｎ−１はビットラインセットアップ区間でパス電圧Ｖｐａｓｓで充電される（図７で矢印Ｉで表示される）。ビットラインセットアップ区間の終了時、ブロックワードラインＢＬＫＷＬが活性化されることによって、ワードラインＷＬ０〜ＷＬｎ−１はパワーキャパシタンスとして作用する選択ラインＳ０〜Ｓｎ−１の電圧によって一次的に駆動される（図７で矢印IIで表示される）。このような駆動は電荷共有方式（ｃｈａｒｇｅ ｓｈａｒｉｎｇ ｍａｎｎｅｒ）によって行われる。以後、ワードラインＷＬ０〜ＷＬｎ−１の電圧がパス電圧Ｖｐａｓｓ以下に低くなったら、ワードライン電圧発生回路１６００のポンプによってワードラインＷＬ０〜ＷＬｎ−１が駆動される（図７で矢印IIIで表示される）。以後、プログラム電圧Ｖｐｇｍが選択されたワードラインに供給される。ビットラインセットアップ区間で選択ラインＳ０〜Ｓｎ−１を充電することによって、プログラム時間を減らすことができる。ワードラインＷＬ０〜ＷＬｎ−１を電荷共有方式とポンピング方式を通じて駆動することによってワードラインローディングが増加してもポンプ容量増加なくワードラインを速い時間内に駆動することができる。反面に、ワードラインローディングが増加されない場合、ワードライン電圧発生回路１６００のポンプ容量を減らすことができる。

本発明の範囲または技術的思想を外れなく、本発明の構造が多様に修正または変更されることができるのは当業者に自明的である。上述の内容を考慮すれば、もし、本発明の修正または変更が上述の請求項及び同等物の範囲に属すれば、本発明がこの発明の変更及び修正を含むことと考えることができる。

一般的のフラッシュメモリ装置のプログラム手続きを示す流れ図である。 図１Ａのプログラム方法によるワードライン駆動方式を説明するための流れ図である。 本発明によるフラッシュメモリ装置のプログラム方法を示す流れ図である。 本発明によるフラッシュメモリ装置のプログラムループを示す図面である。 本発明によるフラッシュメモリ装置を示すブロック図である。 図３に図示された第２デコーディング及び駆動回路を概略的に示すブロック図である。 図４に図示されたページバッファを示す回路図である。 本発明によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。 図６のプログラム方法によるワードライン駆動方式を説明するための図面である。

符号の説明

１１００ メモリセルアレイ
１２００ ページバッファ回路
１３００ 列選択回路
１４００ 入出力回路
１５００ 行選択回路
１６００ ワードライン電圧発生回路
１７００ 制御ロジック回路

Claims (28)

1. フラッシュメモリ装置をプログラムする方法において、
   ビットラインセットアップ区間でビットラインにプログラムデータを印加しながら第１電圧で選択ラインを充電する段階と、
   前記選択ラインを対応するワードラインに電気的に連結するようにブロックワードラインを活性化させる段階と、
   前記選択ライン中の一つに前記第１電圧より高い第２電圧を供給する段階とを含む
   ことを特徴とするプログラム方法。
2. 前記第２電圧が前記一つの選択ラインに供給されながら、前記第１電圧は選択されない残りの選択ラインに供給される
   ことを特徴とする請求項１に記載のプログラム方法。
3. フラッシュメモリ装置の選択されたセルのプログラムが終了された後、前記活性化されたブロックワードラインを非活性化させる
   ことを特徴とする請求項１に記載のプログラム方法。
4. 前記ブロックワードラインを活性化する段階は前記選択ラインと前記対応するワードラインとの間に共有する電荷を有するように前記ブロックワードラインを活性化する時、前記対応するワードラインから前記第１電圧を維持する段階をさらに含み、前記第２電圧は電荷ポンプから供給される
   ことを特徴とする請求項１に記載のプログラム方法。
5. 前記第１電圧はパス電圧を構成し、前記第２電圧はプログラム電圧を構成する
   ことを特徴とする請求項１に記載のプログラム方法。
6. フラッシュメモリ装置のプログラム方法において、
   ビットラインセットアップ区間でビットラインにプログラムデータを印加する段階と、
   前記ビットラインセットアップ区間と同時に進行されるワードラインのイネーブル区間でパス電圧で選択ラインを充電する段階と、
   前記ビットラインセットアップ区間の終了後に前記選択ラインを対応するワードラインに電気的に連結する段階と、
   前記ワードラインイネーブル区間の終了後にプログラム実行区間でプログラム電圧で前記選択ライン中の一つを駆動する段階とを含む
   ことを特徴とするプログラム方法。
7. 前記ビットラインセットアップ区間は前記ワードラインイネーブル区間より短い
   ことを特徴とする請求項６に記載のプログラム方法。
8. 前記フラッシュメモリ装置の選択されたセルの前記プログラム実行区間で残りの選択ラインは前記パス電圧で駆動される
   ことを特徴とする請求項６に記載のプログラム方法。
9. 前記選択ラインはブロックワードラインが活性化されることによって前記対応するワードラインに電気的に連結される
   ことを特徴とする請求項６に記載のプログラム方法。
10. 前記活性化されたブロックワードラインは前記フラッシュメモリ装置の選択されたセルのプログラムループが終了された後、非活性化される
    ことを特徴とする請求項９に記載のプログラム方法。
11. 前記選択ラインが対応するワードラインに電気的に連結される段階は前記選択ラインと前記対応するワードラインとの間に共有する電荷を有するように前記対応するワードラインから電荷ポンプ回路から供給された電圧を維持する段階をさらに含み、前記プログラム電圧は前記電荷ポンプ回路によって供給される
    ことを特徴とする請求項６に記載のプログラム方法。
12. ワードラインとビットラインのマトリックスで配列されたメモリセルを含むメモリセルアレイと、
    ビットラインセットアップ区間で前記ビットラインにプログラムデータを印加するように構成されたページバッファ回路と、
    選択ラインにプログラム電圧と／或はパス電圧を印加するように構成された第１デコーディング及び駆動回路と、
    ワードラインイネーブル区間で前記選択ラインが対応するワードラインに電気的に連結されるように構成された第２デコーディング及び駆動回路と、
    前記ページバッファ回路、前記第１及び駆動回路及び第２デコーディング及び駆動回路に電気的に連結されてあり、ビットラインセットアップ区間で前記パス電圧で前記選択ラインの充電を制御するように構成された制御ロジック回路とを含む
    ことを特徴とするフラッシュメモリ装置。
13. 前記ビットラインセットアップ区間が終了後に前記制御ロジック回路は前記選択ラインが前記対応するワードラインに電気的に連結されるように構成された
    ことを特徴とする請求項１２に記載のフラッシュメモリ装置。
14. 前記選択ラインが前記対応するワードラインに連結された後、プログラム実行区間で、前記制御ロジック回路は前記選択ラインの一つにプログラム電圧を印加するように構成された
    ことを特徴とする請求項１３に記載のフラッシュメモリ装置。
15. 前記パス電圧は前記プログラム実行区間で残りの選択ライン中に供給される
    ことを特徴とする請求項１４に記載のフラッシュメモリ装置。
16. 前記制御ロジック回路は前記ビットラインセットアップ区間で前記ビットラインに前記プログラムデータを印加するように構成された
    ことを特徴とする請求項１２に記載のフラッシュメモリ装置。
17. ワードラインとビットラインのマトリックスで配列された不揮発性メモリセルを含むメモリセルアレイと、
    第１イネーブル信号と第２イネーブル信号に応答してパス電圧及びプログラム電圧で選択ラインを駆動するように構成された選択ラインと、
    第３イネーブル信号に応答してブロックアドレスをデコーディングするように構成されたデコーディング回路と、
    前記デコーディング回路の出力に応答してブロックワードラインを活性化するように構成されたブロックワードラインと、
    前記ブロックワードラインの活性に応答して前記選択ラインを対応するワードラインに連結するように構成されたスイッチ回路と、
    プログラム動作の間に前記第１イネーブル信号乃至第３イネーブル信号を生成するように構成された制御ロジック回路とを含み、
    前記制御ロジック回路は前記第１イネーブル信号を活性化させ、前記プログラム動作のビットラインセットアップ区間で前記パス電圧で前記選択ラインを充電するようにする
    ことを特徴とするフラッシュメモリ装置。
18. 前記ビットラインセットアップ区間の終了後に、前記制御ロジック回路は前記第３イネーブル信号を活性化させ、前記対応するワードラインが前記スイッチ回路を通じて前記選択ラインに連結されるようにする
    ことを特徴とする請求項１７に記載のフラッシュメモリ装置。
19. 前記第３イネーブル信号は活性化された後に、前記制御ロジック回路は前記第２イネーブル信号を活性化して前記プログラム電圧で前記選択ライン中に一つを駆動させる
    ことを特徴とする請求項１８に記載のフラッシュメモリ装置。
20. 前記第１イネーブル信号は前記第２イネーブル信号が活性化された時、非活性化される
    ことを特徴とする請求項１９に記載のフラッシュメモリ装置。
21. 前記パス電圧と前記プログラム電圧は高電圧ポンプ回路から供給される
    ことを特徴とする請求項１７に記載のフラッシュメモリ装置。
22. 前記ワードラインは前記第１イネーブル信号の活性区間で前記選択ラインと電荷共有方式で駆動され、前記第２イネーブル信号の活性区間で前記高電圧ポンプ回路によって駆動される
    ことを特徴とする請求項２１に記載のフラッシュメモリ装置。
23. 前記制御ロジックによって制御されるページバッファ回路をさらに具備して、前記ビットラインセットアップ区間でプログラムデータによって前記ビットラインをセットアップさせる
    ことを特徴とする請求項１７に記載のフラッシュメモリ装置。
24. 複数のワードライン、前記各々のワードラインに対応する選択ライン、前記ワードラインと前記選択ラインとの間に連結され、ブロックワードラインによって制御されるトランジスタを含むスイッチ回路を含むフラッシュメモリ装置のプログラム方法において、
    第１電圧で前記選択ラインを充電する段階と、
    前記選択ラインを各々のワードラインに電気的に連結する前記ブロックワードラインを活性化させる段階と、
    前記ブロックワードラインの活性後に前記選択ラインの一つに前記第１電圧より高い第２電圧を供給する段階とを含む
    ことを特徴とするプログラム方法。
25. 前記活性化されたブロックワードラインは前記フラッシュメモリ装置の選択されたセルのプログラムループの終了後に非活性化される
    ことを特徴とする請求項２４に記載のプログラム方法。
26. ブロックワードラインを活性化させる段階は前記選択ラインと前記各々のワードラインとの間に共有する電荷を有するように、前記ブロックワードラインが活性化される時、前記各々のワードラインから前記第１電圧を維持する段階をさらに含み、前記第２電圧は電荷ポンプから供給される
    ことを特徴とする請求項２４に記載のプログラム方法。
27. 前記第１電圧はパス電圧を構成し、前記第２電圧はプログラム電圧を構成する
    ことを特徴とする請求項２４に記載のプログラム方法。
28. 前記選択ラインは前記第１電圧で充電されながら、プログラムデータによってビットラインバイアス電圧でセットアップされる
    ことを特徴とする請求項２４に記載のプログラム方法。

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