JP5112643B2 - フラッシュメモリ装置及びそれのプログラム方法 - Google Patents

Description

本発明は半導体メモリ装置に関し、さらに具体的にはフラッシュメモリ装置及びそれのプログラム方法に関する。

フラッシュＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）として知られたフラッシュメモリ装置は、一般的に、各々のフローティングゲートトランジスタで構成されたメモリセルのメモリセルアレイを含む。メモリセルアレイはフローティングゲートトランジスタのストリング（または、‘ＮＡＮＤストリング’と呼ばれる）を含み、各フローティングゲートトランジスタは各ストリング内に配列されるストリング選択トランジスタとグラウンド選択トランジスタとの間に直列連結される。複数個のワードラインはＮＡＮＤストリングに交差するように配列され、各ワードラインは各ＮＡＮＤストリングの対応するフローティングゲートトランジスタの制御ゲートに連結される。

初期に、フローティングゲートトランジスタ、即ち、メモリセルは、例えば、０Ｖより低い電圧（例えば, −１Ｖ〜−３Ｖ）の閾値電圧を有するように消去される。メモリセルをプログラムするために、所定時間の間選択されたメモリセルのワードラインに高電圧（例えば、２０Ｖ）を印加することによって選択されたメモリセルがさらに高い閾値電圧に変化する一方、残り（選択されなかった）メモリセルの閾値電圧は変化しない。

任意のワードライン上に連結されていた選択されなかったメモリセルをプログラムせず、同一のワードライン上に連結されていた選択されたメモリセルをプログラムしようとする時、一つの問題ができる。ワードラインにプログラム電圧が印加される時、プログラム電圧は選択されたメモリセルのみならず、同一のワードラインに沿って配列された選択されなかったメモリセルにも印加される。ワードライン上に連結されている選択されなかったメモリセルがプログラムされる。選択されたワードラインに連結されている非選択メモリセルの意図しないプログラムは‘プログラムディスターブ’と呼ばれる。

プログラムディスターブを防止するための技術のうち一つはセルフブースティーングスキーム（ｓｅｌｆ−ｂｏｏｓｔｉｎｇ ｓｃｈｅｍｅ）を利用したプログラム禁止方法である。セルフブースティーングスキームを利用したプログラム禁止方法は、特許文献１ 及び特許文献２に開示されており、この出願のリファレンスとして含む。

セルフブースティーングスキームを利用したプログラム禁止方法において、グラウンド選択トランジスタのゲートに０Ｖの電圧を印加することによって、グラウンド経路が遮断される。選択ビットラインには０Ｖの電圧が印加され、非選択ビットラインにはプログラム禁止電圧（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔｉｏｎ ｖｏｌｔａｇｅ）として電源電圧Ｖｃｃに印加される。同時に、ストリング選択トランジスタのゲートに電源電圧を印加することによって、ストリング選択トランジスタのソースが（Ｖｃｃ−Ｖｔｈ）（Ｖｔｈはストリング選択トランジスタの閾値電圧）まで充電された後、ストリング選択トランジスタは事実上遮断される。（または、シャットオフされる。）その後、選択ワードラインにプログラム電圧Ｖｐｇｍを印加して、非選択ワードラインにプログラム電圧Ｖｐｇｍより低く、電源電圧より高いパス電圧Ｖｐａｓｓを印加することによって、プログラム禁止されたセルトランジスタのチャンネル電圧がブースティーングされる。これはフローティングゲートとチャンネルとの間にＦ−Ｎトンネリングができないようにし、その結果、プログラム禁止されたセルトランジスタが初期の消去状態に維持される。

また、プログラムディスターブを防止するための他の技術では、ローカルセルフブースティーングスキーム（ｌｏｃａｌ ｓｅｌｆ−ｂｏｏｓｔｉｎ ｓｃｈｅｍｅ）を利用したプログラム禁止方法がある。ローカルセルフブースティーングスキームを利用したプログラム禁止方法は、特許文献３及び４に開示されており、リファレンスとして含まれる。

ローカルセルフブースティーングスキームを利用したプログラム禁止方法において、選択されたワードラインに隣接した二つの選択されていないワードラインには０Ｖの電圧が印加される。他の選択されていないワードラインにパス電圧（Ｖｐａｓｓ）が印加された後、選択されたワードラインにプログラム電圧（Ｖｐｇｍ）が印加される。このようなバイアススキームによって、ローカルセルフブースティーングされたセルトランジスタのチャンネルは選択されたワードラインに制限され、プログラム禁止されたセルトランジスタのチャンネルブースティーング電圧はセルフブースティーングスキームを利用したプログラム禁止方法に比べて増加する。したがって、プログラム禁止されたセルトランジスタのフローティーングゲートとチャンネルとの間にＦ−Ｎトンネルリングができず、その結果、プログラム禁止されたセルトランジスタが初期の消去状態に維持される。ローカルセルフブースティーングスキームにおいて、選択されたワードラインに隣接した二つの選択されていないワードラインのうち一つだけに０Ｖの電圧が印加されることができる。

上述のプログラム方法は次の問題点を有する。フラッシュメモリ装置が漸次的に高集積化することに従って、ワードラインの間の間隔は徐々に狭くなる。たとえワードラインの間の間隔が狭くなっても、ワードラインに印加される電圧は変わらない。即ち、ワードラインの間の間隔が狭くなっても、選択されたワードラインに印加されるプログラム電圧及び選択されていないワードラインに印加されるパス電圧はそのまま維持される。これによって、ワードラインの間の間隔が漸次的に狭くなることによって、選択されたワードラインと選択されていないワードラインとの間の絶縁膜（ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）がワードラインの間の高い電圧差によって破壊される。例えば、ワードラインの間の間隔が３０nm以下の場合、プログラム電圧が供給される選択されたワードラインとパス電圧が供給される選択されていないワードラインとの間に高い電圧（例えば、約１０Ｖ以上）が印加されれば、ワードラインの間の絶縁膜は高い電圧によって破壊される。これはプログラム動作の時、プログラム電圧及びパス電圧が変化することを意味し、その結果、フラッシュメモリ装置の信頼性か低下する。
米国特許第５，６７７，８７３号 米国特許第５，９９１，２０２号 米国特許第５，７１５，１９４号 米国特許第６，０６１，２７０号

本発明の目的は、信頼性を向上させることができるフラッシュメモリ装置及びそれのプログラム方法を提供することにある。

上述の諸般目的を解決するために本発明の特徴によると、フラッシュメモリ装置は行と列に配列されたメモリセルで構成されたメモリセルアレイと、プログラム動作の時、プログラム電圧、絶縁破壊防止電圧、及びパス電圧を発生するように構成されたワードライン電圧発生回路と、前記プログラム電圧、前記絶縁破壊防止電圧、及び前記パス電圧が供給され、行アドレスに応答して前記行のうち一つを選択する行選択回路とを含み、前記絶縁破壊防止電圧は前記プログラムより低く、前記パス電圧より高く、前記行選択回路は前記選択された行を前記プログラム電圧で駆動し、前記選択された行に隣接した少なくとも一つの行を前記絶縁破壊防止電圧で駆動し、残りの行を前記パス電圧で駆動する。

この実施例において、前記ワードライン電圧発生回路は電源電圧が供給されて前記プログラム電圧を発生するように構成された第１電圧発生器と、前記電源電圧が供給された前記絶縁破壊防止電圧を発生するように構成された第２電圧発生器と、前記電源電圧が供給されて前記パス電圧を発生するように構成された第３電圧発生器とを含む。

この実施例において、前記第１から第３電圧発生器の各々は発振信号を発生するように構成された発振器、前記発振信号が供給され、対応する出力電圧が基準電圧より低いか否かによって前記発振信号に同期されたクロック信号を出力するレギュレータと、前記電源電圧が供給され、前記クロック信号に応答して前記出力電圧を発生するポンプとを含む。

この実施例において、前記ワードライン電圧発生回路は電源電圧が供給されて前記プログラム電圧を発生するように構成された第１電圧発生器と、前記電源電圧が供給されて前記絶縁破壊防止電圧を発生するように構成された第２電圧発生器と、前記絶縁破壊防止電圧が供給されて前記パス電圧を発生するように構成されたレギュレータとを含む。

この実施例において、前記第１及び第２電圧発生器の各々は発振信号を発生するように構成された発振器と、前記発振信号が供給され、対応する出力電圧が基準電圧より低いか否かによって前記発振信号に同期されたクロック信号を出力するレギュレータと、前記電源電圧が供給され、前記クロック信号に応答して前記出力電圧を発生するポンプとを含む。

この実施例において、前記レギュレータは前記絶縁破壊防止電圧と前記パス電圧との間に直列連結された複数のＭＯＳトランジスタと、前記ＭＯＳトランジスタに各々対応し、各々が対応するＭＯＳトランジスタと並列連結された複数のスイッチとを含む。

この実施例において、プログラムされるデータを一時貯蔵し、前記貯蔵されたプログラムされるデータに応じて前記列の各々を第１ビットライン電圧及び第２ビットライン電圧のうちのいずれか一つに設定するページバッファ回路がさらに提供される。

この実施例において、前記プログラム電圧が前記選択された行に供給される前に前記絶縁破壊防止電圧及び前記パス電圧のうちのいずれか一つが所定時間の間供給される。

本発明の他の特徴によると、行と列に配列されたメモリセルのアレイを具備したフラッシュメモリ装置のプログラム方法が提供される。本発明のプログラム方法によると、前記行のうち選択された行にプログラム電圧が印加され、前記選択された行のすぐ隣に隣接した少なくとも一つの行に前記プログラム電圧より低い絶縁破壊防止電圧が印加され、残りの行に前記絶縁破壊防止電圧より低いパス電圧が印加される。

この実施例において、前記列の各々は第１ビットライン電圧及び第２ビットライン電圧のうちのいずれか一つに設定される。

この実施例において、前記第１ビットライン電圧は接地電圧であり、前記第２ビットライン電圧は電源電圧である。

この実施例において、前記プログラム電圧が前記選択された行に供給される前に前記絶縁破壊防止電圧及び前記パス電圧のうちのいずれか一つが所定時間の間供給される。

本発明によるると、選択されたワードラインと選択されていないワードラインとの間の電圧差による絶縁破壊を防止して、ラッシュメモリ装置の信頼性を向上させることができる。

上述の一般的な説明及び次の詳細な説明は全て例示的であると理解されるべきであり、請求された発明の付加的な説明が提供されると思うべきである。

参照符号が本発明の望ましい実施例に詳細に表示されており、それの例が参照図面に表示されている。可能などんな場合でも、同一な参照番号が同一、或いは、類似の部分を参照するために説明及び図面に用いられている。

下に、ＮＡＮＤフラッシュメモリ装置が本発明の特徴及び機能を説明するための例として使われている。しかし、この技術分野の通常の知識を持つ者はここに記載された内容に応じて本発明の他の利点及び性能を容易に理解できる。本発明は他の実施例を通じてまたは、実現されたり適用されることができる。そして、詳細な説明は本発明の範囲、技術的の思想、及び他の目的から逸脱せず、観点及び応用によって修正、または変更可能である。

図１は本発明によるフラッシュメモリ装置を概略的に示すブロック図である。

図１を参照すると、本発明によるフラッシュメモリ装置１００は複数のメモリブロックで構成されたメモリセルアレイ１１０を含む。図１のメモリセルアレイ１１０は、たった一つのメモリブロックに対応し、残りのメモリブロックも図１に図示と同一に構成されるであろう。メモリセルアレイ１１０はビットラインＢＬＯ−ＢＬｍに各々対応する複数個のセルストリング１０１を含む。各セルストリング１０１は第１選択トランジスタとしてストリング選択トランジスタＳＳＴ、第２選択トランジスタとして接地選択トランジスタＧＳＴ、及び選択トランジスタＳＳＴ、ＧＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯＭセルＭＯ〜Ｍｎー１で構成される。ストリング選択トランジスタＳＳＴは対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。そして、ストリング選択トランジスタＳＳＬのソース及び接地選択トランジスタＧＳＬのドレインの間にはフラッシュＥＥＰＲＯＭセルＭｎ−１〜ＭＯが直列連結され、セルＭｎ−１〜ＭＯは対応するワードラインＷＬｎ−１〜ＷＬＯに各々連結される。

続いて、本発明によるフラッシュメモリ装置１００はワードライン電圧発生回路１２０、行選択回路１３０、制御ロジック１４０、ページバッファ回路１５０、列選択回路１６０、及び入出力バッファ回路１７０をさらに含む。

ワードライン電圧発生回路１２０は制御ロジックによって制御され、プログラム動作の時、ワードライン電圧としてプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、及び絶縁破壊防止電圧Ｖ_ＤＢＰを発生する。ここで、絶縁破壊防止電圧Ｖ_ＤＢＰはパス電圧Ｖｐａｓｓより高く、プログラム電圧Ｖｐｇｍより低い。行選択回路１３０は制御ロジック１４０の制御に応じてワードラインＷＬＯ〜ＷＬｎー１に対応するワードライン電圧を各々供給する。例えば、行選択回路１３０はプログラム動作の時、ワードライン電圧発生回路１２０からワードライン電圧Ｖｐｇｍ，Ｖｐａｓｓ，Ｖ_ＤＢＰが供給され、行アドレスＲＡに応答してワードラインＷＬＯ〜ＷＬｎー１のうち一つを選択する。行選択回路１３０は選択されたワードラインにプログラム電圧Ｖｐｇｍを供給する。これと同時に、行選択回路１３０は選択されたワードラインの一側または、両側に近接して置かれた選択されていないワードラインに絶縁破壊防止電圧Ｖ_ＤＢＰ各々を供給し、残りの選択されていないワードラインにパス電圧Ｖｐａｓｓを各々供給する。

行選択回路１３０は選択信号駆動器１３２と行デコーダ１３４とを含む。選択信号駆動器１３２はプログラム動作の時、ワードライン電圧発生回路１２０からワードライン電圧Ｖｐｇｍ、Ｖｐａｓｓ、Ｖ_ＤＢＰが供給され、行アドレスＲＡのうち一部ＲＡｉに応答してワードラインＷＬｎー１〜ＷＬＯに各々印加される選択信号Ｓｎ−１〜ＳＯを発生する。選択信号駆動器１３２は入力された行アドレスＲＡｉに応じて一つの選択信号を活性化させ、残りの選択信号を非活性化させる。選択信号駆動器１３２は活性化された選択信号（例えば、Ｓｉ）をプログラム電圧Ｖｐｇｍで駆動し、活性化された選択信号Ｓｉの両側のすぐ隣に隣接した非活性化された選択信号（例えば、Ｓｉ−１，Ｓｉ＋１）を絶縁破壊防止電圧Ｖ_ＤＢＰで各々駆動し、残りの非活性化された選択信号ＳＯ〜Ｓｉ−２、Ｓｉ＋２〜Ｓｎ−１をパス電圧Ｖｐａｓｓで各々駆動する。

行デコーダ１３４は行アドレスＲＡのうちの残りの行アドレスＲＡｊ及び選択信号ＳＯ〜Ｓｎー１に応答してワードラインＷＬＯ〜ＷＬｎ−１を駆動する。例えば、入力されたアドレスＲＡｊはメモリブロックを選択するためのアドレスとして、行デコーダ１３４は入力アドレスＲＡｊに応答して任意のメモリブロックを選択する。行デコーダ１３４は選択されたメモリブロックワードラインＷＬＯ〜ＷＬｎー１に選択信号ＳＯ〜Ｓｎー１を各々伝達する。したがって、選択されたワードラインにはプログラム電圧Ｖｐｇｍが供給され、選択されたワードラインの一側または、両側に近接して置かれた選択されていないワードラインには絶縁破壊防止電圧Ｖ_ＤＢＰが各々供給され、残りの選択されていないワードラインにはパス電圧Ｖｐａｓｓが各々供給される。例えば、ワードラインＷＬＯが選択される時、選択されたワードラインＷＬＯの一側に位置した選択されていないワードラインＷＬ１だけに絶縁破壊防止電圧Ｖ_ＤＢＰが供給される。残りのワードラインＷＬ２〜ＷＬｎ−１にはパス電圧Ｖｐａｓｓが供給される。同様に、ワードラインＷＬｎ−１が選択される時、選択されたワードラインＷＬｎー１の一側に位置した選択されていないワードラインＷＬｎ−２だけに絶縁破壊防止電圧Ｖ_ＤＢＰが供給される。残りのワードラインＷＬＯ〜ＷＬｎ−３にはパス電圧Ｖｐａｓｓが供給される。この場合を除去したら、選択されたワードラインの両側に近接して置かれた二つの選択されていないワードラインには絶縁防止電圧Ｖ_ＤＢＰが各々供給される。

続いて、図１を参照すると、ページバッファ回路１５０はビットラインＢＬＯ〜ＢＬｍに各々対応するバッファ（図示しない）を含み、各のページバッファは読み動作の時、選択されたセルからデータを感知する。感知されたデータは制御ロジック１４０の制御に応じて列選択回路１６０及び入出力バッファ回路１７０を通じて外部に伝達される。プログラム動作の時、各ページバッファは列選択回路１６０及び入出力バッファ回路１７０を通じて印加されるデータを一時的に貯蔵する。各ページバッファは貯蔵されたデータに応じて対応するビットラインを第１ビットライン電圧として接地電圧または、第２ビットライン電圧として電源電圧として設定する。

以上の説明によると、プログラム動作の時、選択されたワードライン（例えば、ＷＬｉ）にはプログラム電圧ＶＰｇｍが供給され、選択されたワードラインＷＬｉの両側に近接して置かれた選択されていないワードラインＷＬｉ−１，ＷＬｉ＋１には絶縁破壊防止電圧Ｖ_ＤＢＰが供給され、残りのワードラインＷＬＯ〜ＷＬｉ−２、ＷＬｉ＋２〜ＷＬｎ−１にはパス電圧Ｖｐａｓｓが供給される。このようなバイアス条件によると、選択されたワードラインと選択されていないワードラインとの間の電圧差が減少して、その結果、ワードラインの間の絶縁膜がワードラインの間の電圧差によって破壊されることを防止できる。

図２Ａは本発明の実施例に係る図１に示したワードライン電圧発生回路１２０を示すブロック図である。

図２Ａを参照すると、本発明の実施例によるワードライン電圧発生回路１２０は第１から第３電圧発生器１２２、１２４，１２６を含む。第１電圧発生器１２２はプログラム電圧Ｖｐｇｍを発生するように構成され、第２電圧発生器１２４はパス電圧Ｖｐａｓｓを発生するように構成され、第３電圧発生器１２６は絶縁破壊防止電圧Ｖ_ＤＢＰを発生するように構成される。第１から第３電圧発生器１２２、１２４、１２６は全部同一に構成される。即ち、図２Ａに示したように、第１から第３電圧発生器１２２、１２４、１２６の各々は発振器２０１、レギュレータ２０２、及びポンプ２０３で構成される。発振器２０１は発振信号ＯＳＣを発生し、レギュレータ２０２はポンプ２０３の出力電圧が基準電圧より高いか否かに応じて発振信号ＯＳＣをクロック信号ＣＬＫとして出力する。ポンプ２０３はクラック信号ＣＬＫに応答してポンピング動作を実行する。図２Ａにおいて、レギュレータ２０２の基準電圧が異なることを除けば、第１から第３電圧発生器１２２、１２４、１２６は同一に動作する。

この実施例において、絶縁破壊防止電圧Ｖ_ＤＢＰはパス電圧Ｖｐａｓｓより高く、プログラム電圧Ｖｐｇｍより低い。

図２Ｂは本発明の他の実施例による図１に示したワードライン電圧発生回路１２０を示すブロック図である。

図２Ｂに示したワードライン発生回路１２０は第２電圧発生器１２４に代えてレギュレータ１２８が使われることを除けば、図２Ａに示したことと実質的に同一である。レギュレータ１２８は第３電圧発生器１２６で生成された絶縁破壊防止電圧Ｖ_ＤＢＰが入力されてパス電圧Ｖｐａｓｓを出力する。レギュレータ１２８は、例えば、三つのＮＭＳトランジスタＭＮ１、ＭＮ２、ＭＮ３及び三つのスイッチＳＷ１、ＳＷ２、ＳＷ３で構成される。ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３は第３電圧発生器１２６の出力、即ち、絶縁破壊防止電圧Ｖ_ＤＢＰとパス電圧Ｖｐａｓｓとの間に直列連結される。スイッチＳＷ1、ＳＷ２、ＳＷ３は対応するＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３と並列連結される。スイッチＳＷ１、ＳＷ２、ＳＷ３のオン−オフ状態は絶縁破壊防止電圧Ｖ_ＤＢＰに応じて可変的に決定される。レギュレータ１２８を構成するトランジスタ及びスイッチの数がここに開示されたことに制限されないことはこの分野の通常の知識を習得した者に自明である。

図３は本発明の望ましい実施例による図１に示した選択信号駆動器を示すブロック図である。図３を参照すると、選択信号駆動器１３２はデコーディングブロック２２０と複数の選択信号発生ブロック（２４０＿０）−（２４０＿ｎ−１）を含む。デコーディングブロック２２０は行アドレスＲＡｉをデコーディングして、選択信号発生ブロック（２４０＿０）−（２４０＿ｎ−１）に各々対応するデコーディング信号ＡＤＤ＿ｆＳ＜ｎ−１：＞を発生する。行アドレスＲＡｉが印加される時、デコーディングブロック２２０はデコーディング信号のうち一つだけを活性化させる。選択信号発生ブロック（２４０＿０）−（２４０＿ｎ−１）の各々にはワードライン電圧発生回路１２０からＶｐａｓｓ、Ｖｐｇｍ及びＶ_ＤＢＰ電圧が共通に提供される。選択信号発生ブロック（２４０＿０）−（２４０＿ｎ−１）の各々は図１の制御ロジック１４０から出力される制御信号ＰＧＭ＿ＩＷＬＶＰＡＳＳ、ＰＧＭ＿ＩＷＬＶＰＧＭに応答して動作し、デコーディング信号ＡＤＤ＿ｆＳ＜ｎ−１：＞のうちの一部が入力されて対応する選択信号を出力する。即ち、選択信号Ｓ＜ｎ−１：０＞の各々はデコーディング信号ＡＤＤ＿ｆＳ＜ｎ−１：＞のうちのいずれか一つを有し、これは以後に詳細に説明する。

図４Ａから図４Ｃまでは図３に示した選択信号発生ブロックのうちの一部を示すブロック図である。

まず、図４Ａに示したように、選択信号発生ブロック２４０＜Ｍ＞は三つのＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６、高電圧スイッチＨＶＳ１、ＨＶＳ２、ＨＶＳ３、ＡＮＤゲートＧ１、Ｇ３、Ｇ５、ＮＯＲゲートＧ４、及びＯＲゲートＧ２、Ｇ６を含み、図面に示したように連結されている。各高電圧スイッチはＥＮ端子の入力信号が活性化される間ＶＰＰ電圧を出力する。ＶＰＰ電圧はＮＭＯＳトランジスタを通じてＶｐｇｍ電圧が電圧降下なしに出力されるように設定される。例えば、ＶＰＰ電圧はＶｐｇｍ＋Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタの閾値電圧）と同一、またはより高い。制御信号ＰＧＭ＿ＩＷＬＶＰＧＭはプログラム電圧ＶＰＧＭがワードラインに供給される区間を示し、制御信号ＰＧＭ＿ＩＷＬＶＰＡＳＳはパス電圧ＶＰＡＳＳが全てのワードラインに供給される区間を示す。この制御信号ＰＧＭ＿ＩＷＬＶＰＧＭ、ＰＧＭ＿ＩＷＬＶＰＡＳＳの活性化区間は図５に図示されている。図５に示したように、制御信号ＰＧＭ＿ＩＷＬＶＰＡＳＳが所定時間の間活性化され、その次に、制御信号ＰＧＭ＿ＩＷＬＶＰＧＭが所定時間の間活性化される。

図４Ａで、アドレス信号ＡＤＤ＿ｆＳ＜Ｍ＞は選択されるワードラインに対応し、アドレス信号ＡＤＤ＿ｆＳ＜Ｍ＋１＞は選択されるワードラインの直上に位置した選択されていないワードラインに対応し、アドレス信号ＡＤＤ＿ｆＳ＜Ｍ−１＞は選択されるワードラインの直下に位置した選択されていないワードラインを示す。

図４Ｂに示した選択信号発生ブロック２４０＿Ｍ−１は図４Ｂに印加されるデコーディング信号が図４Ａに印加されることと異なることを除けば、図４Ａに示したことと実質的に同一であるので、それについて説明は省略する。図４Ｃに示した選択信号発生ブロック（２４０＿Ｍ＋１）は図４Ｃに印加されるデコーディング信号が図４Ａに印加されることと異なることを除けば、図４Ａに示したことと実質的に同一であるので、それに対する説明は省略する。

参照図面に基づいて選択信号駆動器１３２の動作を説明したら、次のとおりである。説明の便宜上、Ｍ番目のワードラインを選択するための行アドレスＲＡｉがメモリ装置に提供されたと仮定したら、図３のデコーディングブロック２２０はデコーディング信号ＡＤＤ＿ｆＳ＜Ｍ＞を活性化させる。この時、残りのデコーディング信号ＡＤＤ＿ｆＳ＜０＞−ＡＤＤ＿ｆＳ＜Ｍ−１＞、ＡＤＤ＿ｆＳ＜Ｍ＋１＞−ＡＤＤ＿ｆＳ＜ｎ−１＞は非活性化される。

このような条件下で、制御信号ＰＧＭ＿ＩＷＬＶＰＡＳＳが活性化され、制御信号ＰＧＭ＿ＩＷＬＶＰＧＭが非活性化される時、選択信号発生ブロック２４０＿Ｍの高電圧スイッチＨＮＳ３のＥＮ端子にはハイレベル信号が印加され、その結果、ＮＭＯＳトランジスタＭＮ６のゲートにはＶＰＰ電圧が印加される。即ち、Ｍ番目の選択信号Ｓ＜Ｍ＞はパス電圧Ｖｐａｓｓを有する。この時、ＮＭＯＳトランジスタＭＮ４、ＭＮ５は選択信号発生ブロック２４０＿Ｍの高電圧スイッチＨＶＳ１、ＨＶＳ２の各々のＥＮ端子にローレベル信号が印加されるから、ターンオフされる。以上の説明によると、残りの選択信号発生ブロックもパス電圧Ｖｐａｓｓを有する選択信号を出力する、したがって、制御信号ＰＧＭ＿ＩＷＬＶＰＡＳＳの活性化区間の間、全てのワードラインにはパス電圧Ｖｐａｓｓが供給される。

制御信号ＰＧＭ＿ＩＷＬＶＰＧＭが活性化され、制御信号ＰＧＭ＿ＩＷＬＶＰＡＳＳが非活性化される時、Ｍ番目の選択信号発生ブロック２４０＿Ｍの高電圧スイッチ（ＨＶＳ１）はＭ番目のワードラインの選択を知らせるデコーディング信号ＡＤＤ＿ｆＳ＜Ｍ＞によってＶＰＰ電圧を出力する。これはＮＭＯＳトランジスタＭＮ４を通じてＶｐｇｍ電圧が選択信号Ｓ＜Ｍ＞に伝達されるようにする。すなわち、Ｍ番目の選択信号Ｓ＜Ｍ＞はプログラム電圧Ｖｐｇｍ電圧を有する。これと同時に、Ｍ番目の選択信号発生ブロック２４０＿Ｍの高電圧スイッチＨＶＳ２は非活性化されたデコーディング信号ＡＤＤ＿ｆＳ＜Ｍ＋１＞、ＡＤＤ＿ｆＳ＜Ｍ−１＞によってディセーブルされる。

これと同時に、図４Ｂに示した選択信号発生ブロック２４０＿Ｍ−１は絶縁破壊防止電圧ＶＤＢＰを有する選択信号Ｓ＜Ｍ−１＞を出力する。なぜなら、図４Ｂに示したように、ＯＲゲートＧ２に印加されるデコーディング信号ＡＤＤ＿ｆＳ＜Ｍ＞、ＡＤＤ＿ｆＳ＜Ｍ−２＞のうちの一つＡＤＤ＿ｆＳ＜Ｍ＞が活性化されるからである。即ち、高電圧スイッチＨＶＳ２のＥＮ端子にハイレベル信号が印加されてＮＭＯＳトランジスタＭＮ５のゲートにＶＰＰ電圧が供給される。これは絶縁破壊防止電圧Ｖ_ＤＢＰが選択信号端子Ｓ＜Ｍ−１＞に伝達されるようにする。同様に、図４Ｃに示した選択信号発生ブロック２４０＿Ｍ＋１は絶縁破壊防止電圧Ｖ_ＤＢＰを有する選択信号Ｓ＜Ｍ＋１＞を出力する。なぜなら、図４Ｃに示したように、ＯＲゲートＧ２に印加されるデコーディング信号ＡＤＤ＿ｆＳ＜Ｍ＋２＞、ＡＤＤ＿ｆＳ＜Ｍ＞のうちの一つＡＤＤ＿ｆＳ＜Ｍ＞が活性化されるからである。即ち、高電圧スイッチＨＶＳ２）のＥＮ端子にハイレベル信号が印加されてＮＭＯＳトランジスタＭＮ５のゲートにＶＰＰ電圧が供給される。これは絶縁破壊防止電圧Ｖ_ＤＢＰが選択信号端子Ｓ＜Ｍ＋１＞に伝達されるようにする。

以上の説明から分かるように、制御信号ＰＧＭ＿ＩＷＬＶＰＡＳＳが活性化される時、全ての選択信号はパス電圧Ｖｐａｓｓを有する。制御信号ＰＧＭ＿ＩＷＬＶＰＧＭが活性化される時、選択されるワードラインの選択信号はプログラム電圧Ｖ_ＤＢＰを有する一方、選択されるワードラインのすぐ隣に隣接して選択されていないワードラインの選択信号は絶縁破壊防止電圧Ｖ_ＤＢＰを有する。残りの選択されていないワードラインの選択信号はパス電圧Ｖｐａｓｓを有する。

図５は本発明によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図であり、図６は本発明のプログラム動作によるワードラインのバイアス条件を示す図面である。以下、本発明によるプログラム動作が参照図面に基づいて詳細に説明される。

まず、プログラムされるデータは制御ロジック１４０の制御に応じて入出力バッファ回路１７０及び列選択回路１６０を通じてページバッファ回路１５０にローディングされる。これと同時に、ワードライン電圧発生回路１２０は制御ロジック１４０の制御に応じてプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、及び絶縁破壊防止電圧Ｖ_ＤＢＰを発生する。上述のように、絶縁破壊防止電圧Ｖ_ＤＢＰはプログラム電圧より低く、パス電圧Ｖｐａｓｓより高い。ビットラインＢＬＯ〜ＢＬｍはページバッファ回路１５０にローディングされたプログラムされるデータによって電源電圧または、接地電圧として各々設定される。例えば、図５に示したように、プログラムデータ（即ち、データ‘０’）がページバッファにローディングされたら、ビットラインは接地電圧として設定される。プログラム禁止データ（例えば、データ‘１’）がページバッファにローディングされたら、ビットラインは電源電圧として設定される。

ビットラインＢＬＯ〜ＢＬｍがローディングされたデータに応じて接地電圧または、電源電圧として設定された後、行選択回路１３０は入力された行アドレスに応答してワードライン電圧発生回路１２０からの電圧を対応するワードラインＷＬＯ〜ＷＬｎ−１に各々供給する。説明の便宜上、任意のメモリブロック内のワードラインＷＬｉが選択されると仮定すると、選択されたワードラインＷＬｉはプログラム電圧Ｖｐｇｍで駆動され、選択されたワードラインＷＬｉの両側のすぐ隣に隣接した選択されていないワードラインＷＬｉ−１、ＷＬｉ＋１は絶縁破壊防止電圧Ｖ_ＤＢＰで駆動され、残りの選択されていないワードラインＷＬＯ〜ＷＬｉ−２、ＷＬｉ＋２〜ＷＬｎ−１はパス電圧Ｖｐａｓｓで駆動される。図５に示したように、選択されたワードラインＷＬｉは所定時間の間パス電圧にＶｐａｓｓで駆動され、その後にプログラム電圧Ｖｐｇｍで駆動される。または、選択されたワードラインＷＬｉは所定時間の間絶縁破壊防止電圧Ｖ_ＤＢＰで駆動され、その後にプログラム電圧にＶｐｇｍで駆動されることができる。選択されたワードラインＷＬｉのメモリセルは上述のバイアス条件下でプログラムまたは、プログラム禁止される。以後、選択されたワードラインＷＬｉのメモリセルが全てプログラムされたら、図５に示したように、各ラインに供給された電圧は基準電圧（例えば、接地電圧）に放電される。

本発明の範囲または、技術的思想を逸脱せず、本発明の構造が多様に修正、または変更可能であることは、この分野の通常の知識を持つ者に自明である。上述の内容を考慮してみる時、もし、本発明の修正及び変更が請求項及び同等物の範囲内に属したら、本発明がこの発明の変更及び修正を含むと見なされる。

本発明によるフラッシュメモリ装置を概略的に示すブロック図である。 本発明の一実施例による図１に示したワードライン電圧発生回路を示すブロック図である。 本発明の他の実施例による図１に示したワードライン電圧発生回路を示すブロック図である。 本発明の望ましし実施例による図１に示した選択信号駆動器を示すブロック図である。 図３に示した選択信号発生ブロックのうちの一部を示すブロック図である。 図３に示した選択信号発生ブロックのうちの一部を示すブロック図である。 図３に示した選択信号発生ブロックのうちの一部を示すブロック図である。 本発明によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。 本発明のプログラム動作によるワードラインのバイアス条件を示す図面である。

符号の説明

１００ フラッシュメモリ装置
１１０ メモリセルアレイ
１２０ ワードライン電圧発生回路
１３０ 行選択回路
１４０ 制御ロジック
１５０ ページバッファ回路
１６０ 列選択回路
１７０ 入出力バッファ回路

Claims (11)

1. 行と列に配列されたメモリセルで構成されたメモリセルアレイと、
   プログラム動作の時、プログラム電圧、絶縁破壊防止電圧、及びパス電圧が発生するように構成されたワードライン電圧発生回路と、
   前記プログラム電圧、前記絶縁破壊防止電圧、及び前記パス電圧が供給され、行アドレスに応答して前記行の中の一つを選択する行選択回路とを含み、
   前記絶縁破壊防止電圧は前記プログラム電圧より低く、前記パス電圧より高く、前記行選択回路は前記選択された行を前記プログラム電圧で駆動し、前記選択された行のすぐ隣に隣接している少なくとも一つの行を前記絶縁破壊防止電圧で駆動し、残りの行を前記パス電圧で駆動し、
   選択されたワードラインと選択されていないワードラインとの間の電圧差による絶縁破壊を防止するように、第一期間と連続しかつ前記プログラム電圧が前記選択された行に供給される第二期間の前である前記プログラム動作の前記第一期間において、前記絶縁破壊防止電圧が前記選択された行に供給される
   ことを特徴とするフラッシュメモリ装置。
2. 前記ワードライン電圧発生回路は、
   電源電圧が供給されて前記プログラム電圧を発生するように構成された第１電圧発生器と、
   前記電源電圧が供給されて前記絶縁破壊防止電圧を発生するように構成された第２電圧発生器と、
   前記電源電圧が供給されて前記パス電圧を発生するように構成された第３電圧発生器とを含む
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記第１及び第３電圧発生器の各々は、
   発信信号を発生するように構成された発振器と、
   発振信号が供給され、対応する出力電圧が基準電圧より低いか否かによって前記発振信号に同期したクロック信号を出力するレギュレータと、前記電源電圧を供給され、前記クロック信号に応答して前記出力電圧を発生するポンプを含む
   ことを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 前記ワードライン電圧発生回路は、
   電源電圧が供給されて前記プログラム電圧を発生するように構成された第１電圧発生器と、
   前記電源電圧が供給されて前記絶縁破壊防止電圧を発生するように構成された第２電圧発生器と、
   前記絶縁破壊防止電圧が供給されて前記パス電圧を発生するように構成されたレギュレータとを含む
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
5. 前記第１及び第２電圧発生器の各々は、
   発振信号を発生するように構成された発振器と、
   前記発振信号が供給され、対応する出力電圧が基準電圧より低いか否かによって前記発振信号に同期されたクロック信号を出力するレギュレータと、
   前記電源電圧が供給され、前記クロック信号に応答して前記出力電圧を発生するポンプとを含む
   ことを特徴とする請求項４に記載のフラッシュメモリ装置。
6. 前記レギュレータは前記絶縁破壊防止電圧と前記パス電圧との間に直列連結された複数のＭＯＳトランジスタと、
   前記ＭＯＳトランジスタに各々対応し、各々が対応するＭＯＳトランジスタと並列連結されている複数のスイッチを含む
   ことを特徴とする請求項４に記載のフラッシュメモリ装置。
7. プログラムされるデータを一時貯蔵し、前記貯蔵されたプログラムされるデータに応じて前記列の各々を第１ビットライン電圧及び第２ビットライン電圧のうちのいずれか一つに設定するページバッファ回路をさらに含む
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
8. 前記プログラム電圧が前記選択された行に供給される前に前記絶縁破壊防止電圧及び前記パス電圧のうちのいずれか一つが所定時間の間供給される
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
9. 行と列に配列されているメモリセルのアレイを具備したフラッシュメモリ装置のプラグラム方法であって、
   前記行のうち、選択された行にプログラム電圧を印加し、
   前記選択された行のすぐ隣に隣接している少なくとも一つの行に前記プログラム電圧より低い絶縁破壊防止電圧を印加し、
   残りの行に前記絶縁破壊防止電圧より低いパス電圧を印加し、
   第一期間と連続しかつ前記プログラム電圧が前記選択された行に供給される第二期間の前である前記プログラム動作の前記第一期間において、前記絶縁破壊防止電圧と前記パス電圧とのうちのいずれか一つが前記選択された行に供給され、
   選択されたワードラインと選択されていないワードラインとの間の電圧差による絶縁破壊を防止するように、第一期間と連続しかつ前記プログラム電圧が前記選択された行に供給される第二期間の前である前記プログラム動作の前記第一期間において、前記絶縁破壊防止電圧が前記選択された行に供給される
   ことを特徴とするプログラム方法。
10. 前記列の各々を第１ビットライン電圧及び第２ビットライン電圧のうちのいずれか一つに設定する
    ことを特徴とする請求項９に記載のプログラム方法。
11. 前記第１ビットライン電圧は接地電圧であり、前記第２ビットライン電圧は電源電圧である
    ことを特徴とする請求項１０に記載のプログラム方法。

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