JP2004047094A

JP2004047094A - 不揮発性半導体記憶装置

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Publication number: JP2004047094A
Application number: JP2003291357A
Authority: JP
Inventors: Gertjan Hemming; ヘミンク・ゲルトヤン; Tomoharu Tanaka; 田中　智晴
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-08-11
Filing date: 2003-08-11
Publication date: 2004-02-12

Abstract

【課題】　メモリセルの書込み特性のばらつきに起因する書込みベリファイ回数の増加を抑制し、書込み時間の短縮をはかり得るＥＥＰＲＯＭを提供すること。
【解決手段】　Ｓｉ基板１上に浮遊ゲート４と制御ゲート６を積層し、電気的書替え可能としたメモリセルが２次元配置されたメモリセルアレイと、基板１とゲート６の間に消去パルスを印加する消去機構と、基板１とゲート６の間に消去パルスと逆極性の低い電圧の事前書込みパルスを印加する事前書込み機構と、事前書込みパルス印加後の状態を検知するしきい値ベリファイ機構と、基板１とゲート６の間に消去パルスと逆極性の高い電圧の書込みパルスを印加する書込み機構とを備えたＥＥＰＲＯＭであって、消去動作の後、事前書込み動作としきい値ベリファイ動作を、最も速く変動するメモリセルのしきい値が消去状態の所望の値に達するまで繰返し、次いで書込み動作によってデータ書込みを行うことを特徴とする。
【選択図】　　　図７

Description

　本発明は、電気的書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特にトンネル電流によりメモリセルに対して書き込み／消去を行うＥＥＰＲＯＭに関する。

　ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。これは、複数のメモリセルをそれらのソース，ドレインを隣接するもの同士で共用する形で直列接続し、これを１単位としてビット線に接続するものである。メモリセルは通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。

　このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電圧Ｖｍ（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又は中間電圧Ｖｍｂ（＝８Ｖ程度）を与える。

　ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで転送されて、浮遊ゲートに電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を、例えば“０”とする。ビット線にＶｍｂが与えられた時は電子注入が実効的に起こらず、従ってしきい値は変化せず、負に止まる。この状態は、消去状態で“１”とする。データ書き込みは、制御ゲートを共有するメモリセルに対して同時に行われる。書き込み電圧Ｖｐｐはメモリセルの信頼性を確保しながら、書き込み速度を速めるため、徐々に高められる。

　データ消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。即ち、全ての制御ゲートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このとき、選択ゲート，ビット線及びソース線も２０Ｖにされる。これにより、全てのメモリセルで浮遊ゲートの電子がｐ型ウェルに放出され、しきい値は負方向にシフトする。

　データ読み出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。

　読み出し動作の制約から、“０”書き込み後のしきい値は０ＶからＶｃｃの間に制御しなければならない。このため書き込みベリファイが行われ、“０”書き込み不足のメモリセルのみを検出し、“０”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。“０”書き込み不足のメモリセルは、選択された制御ゲートを例えば０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。つまり、メモリセルのしきい値が０Ｖに対してマージンを持って、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“０”書き込み不足と検出される。

　書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され“０”書き込み後のしきい値は０ＶからＶｃｃの間に制御される。また、書き込み動作毎に書き込み電圧は高められ、信頼性を確保しつつ、高速に書き込みが行われる。

　ところで、この種のＮＡＮＤセル型ＥＥＰＲＯＭにおいては、次のような問題があったち。即ち、書き込み時の書き込み電圧Ｖｐｐを、書き込み易いメモリセルのため初期電圧を十分低くし、書き込み難いメモリセルのため最終電圧を十分高くしなければならず、書き込み電圧の単位時間当たりの増加率を一定とすると、書き込み特性のばらつきが大きいほど書き込みに時間がかかるという問題があった。

　また、この書き込み特性のばらつきが大きいほど、書き込みパルス波形が同じなら（例えば電圧一定）、書き込み／書き込みベリファイを多く繰り返さなければならず、書き込み時間が長くなるという問題があった。

　以上のように従来のＮＡＮＤセル型ＥＥＰＲＯＭのような書き込み方法では、メモリセルの書き込み特性のばらつきが大きくなると、書き込み時の初期電圧と最終電圧の差が大きくなったり書き込みベリファイ回数の増加を招き、書き込み時間が長くなるという問題があった。

　本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセルの書き込み特性のばらつきに起因する、書き込み時の初期電圧と最終電圧の差の増大や書き込みベリファイ回数の増加を抑制することができ、書き込み時間の短縮をはかり得る不揮発性半導体記憶装置を提供することにある。

　上記課題を解決するために本発明は、次のような構成を採用している。

　即ち本発明は、半導体層上に絶縁膜を介して電荷蓄積層と制御ゲートを積層して構成され、電気的書き替えを可能としたメモリセルがマトリクス状に配置されたメモリセルアレイと、メモリセルのデータ消去（又は書き込み）動作を行うため、制御ゲートと絶縁膜下との間に第１のしきい値変動電圧パルスを印加する第１のしきい値変動手段と、消去（又は書き込み）状態にある前記メモリセルのしきい値を変動させるため、制御ゲートと絶縁膜下との間に第１のしきい値変動電圧パルスと逆極性（かつ第１のしきい値変動電圧パルスに比べ電圧の低い）の第２のしきい値変動電圧パルスを印加する第２のしきい値変動手段と、メモリセルの第２のしきい値変動電圧パルス印加後の状態を検知するしきい値ベリファイ手段と、メモリセルのデータ書き込み（又は消去）動作を行うため、制御ゲートと絶縁膜下との間に第２のしきい値変動電圧パルスと同極性かつ第２のしきい値変動電圧パルスに比べ電圧の高い第３のしきい値変動電圧パルスを印加する第３のしきい値変動手段とを備えた不揮発性半導体記憶装置であって、第１のしきい値変動手段による消去（又は書き込み）動作の後、第２のしきい値変動手段によるしきい値変動動作としきい値ベリファイ手段によるしきい値ベリファイ動作を、第３のしきい値変動手段によって最も速く変動するメモリセルのしきい値が消去（又は書き込み）状態の所望の値に達するまで繰り返し、次いで第３のしきい値変動手段によるしきい値変動動作によってデータ書き込み（又は消去）を行うことを特徴とする。

　本発明によれば、消去後に事前書き込みを、書き込み電圧より十分低い電圧で行う。これにより、書き込み易いメモリセルのみ事前に書き込みを進めておく。また、事前書き込みを消去単位で行う。さらに、事前書き込み後のしきい値をベリファイし、最も書き込み易いメモリセルのしきい値が所定の値に達したら、事前書き込みを終了する。書き込みは書き込み動作とビット毎ベリファイを繰り返しながら行う。このような事前書き込みによって、書き込み易いメモリセルの書き込みを事前に進めておくことで、書き込み電圧の初期値を高く設定でき、書き込み時間が短縮される。また、書き込み時の高い電圧に比べ十分低い電圧で事前書き込みを行うことで、さらに信頼性が向上する。

　同様に本発明によれば、書き込み後に事前消去を、消去電圧より十分低い電圧で行う。これにより、消去し易いメモリセルのみ事前に消去を進めておく。さらに、事前消去後のしきい値をベリファイし、最も消去し易いメモリセルのしきい値が所定の値に達したら、事前消去を終了する。このように、消去し易いメモリセルの消去を事前に進めておくことによって、消去時間が短縮される。

　このように本発明によれば、メモリセルの書き込み特性のばらつきを打ち消すように、書き込み電圧を調整する、或いは事前書き込みを行うことにより、書き込み速度を速くすることができる。

　まず、実施例を説明する前に、本発明の基本構成について説明する。

　図１（ａ）は、本発明に係わるＥＥＰＲＯＭのメモリセルの構造を示す図である。ｐ型基板（又はｐ型ウェル）１の上に浮遊ゲート（電荷蓄積層）４と制御ゲート６が積層形成され、ｎ型拡散層２をソース／ドレインとしてメモリセルＭは形成される。ｐ型基板１と浮遊ゲート４はトンネル絶縁膜３によって絶縁されており、さらに浮遊ゲート４と制御ゲート６はゲート間絶縁膜５によって絶縁されている。

　図１（ｂ）は、メモリセルの等価回路図であって、Ｖcgは制御ゲート電圧、Ｖfgは浮遊ゲート電圧、Ｖs ，Ｖd はそれぞれソース，ドレイン電圧、Ｖsub はｐ基板電圧を示している。制御ゲート６と浮遊ゲート４間の静電容量をＣcg、トンネル絶縁膜３を挟む浮遊ゲート４と半導体表面間の容量をＣoxで示している。

　トンネル絶縁膜３に、浮遊ゲート４の方を高電位として電界が印加されるように、制御ゲート６，ソース，ドレイン及びｐ基板１にしきい値変動電圧パルスを印加すると、トンネル絶縁膜３を介して浮遊ゲート４の電荷が移動し、しきい値は正の方向に変動する。また、トンネル絶縁膜３に、浮遊ゲート４の方を低電位として電界が印加されるように、制御ゲート６，ソース，ドレイン及びｐ基板１にしきい値変動電圧パルスを印加すると、トンネル絶縁膜３を介して浮遊ゲート４の電荷が移動し、しきい値は負の方向に変動する。

　図２は、メモリセルの消去／書き込み原理を示している。

　図２（ａ）に見られるように、消去は制御ゲート６の電圧Ｖcgを０Ｖとし、ｐ基板電圧Ｖsub を消去電圧Ｖerase （〜２０Ｖ）として行われる。ソース／ドレイン電圧Ｖs ，Ｖd は消去電圧Ｖerase としてもよいし図のようにフローティングにしてもよい。浮遊ゲート４から電子がｐ基板１にトンネル電流によって放出され、浮遊ゲート４は正の方向に帯電する。よって、メモリセルＭのしきい値は負の方向に低下する。多くのメモリセルを含む不揮発性半導体記憶装置では、メモリセルＭの加工ばらつきによって、消去されたメモリセルのしきい値は図２（ｂ）のようにばらつきΔＶth_eraseをもつ。この例では、消去後のしきい値を０Ｖ以下としデータ“１”に対応させる。

　図２（ｃ）に見られるように、“０”書き込みは制御ゲート６の電圧Ｖcgを書き込み電圧Ｖprog（〜２０Ｖ）としソース／ドレイン電圧Ｖs ，Ｖd を０Ｖとしｐ基板１の電圧も０Ｖとする。これによって電子が浮遊ゲート４にトンネル電流によって注入され、浮遊ゲートは負の方向に帯電し、メモリセルのしきい値は正の方向に高められる。書き込み後のしきい値も、多くのメモリセルを含む不揮発性半導体記憶装置では、図２（ｄ）に見られるようにばらつきΔＶth_prog を持つ。この例では、“０”書き込み後のしきい値を０Ｖ以上としている。“１”書き込みは、消去状態を保持すれば良いので浮遊ゲート４に電子が注入されないように、例えば、図２（ｃ）でソース／ドレイン電圧をＶｍｂ（〜１０Ｖ）としておく。以下、断らない限り、書き込みは“０”書き込みを意味する。

　図３は、書き込み時の制御ゲート６の電圧Ｖcg、浮遊ゲート４の電圧Ｖfg、トンネル絶縁膜３を流れるトンネル電流Ｉprogとメモリセルのしきい値Ｖthを示している。ここに示している書き込み方法は、信頼性を良くし、かつ書き込み時間を速くするため、図３（ｂ）に示す書き込み中の浮遊ゲート４の電圧Ｖfg、図３（ｃ）に示すトンネル絶縁膜３を流れるトンネル電流Ｉprogをほぼ一定に保ちながら書き込みを行うためのものである。そのため、制御ゲート６に印加される書き込み電圧Ｖprogを図３（ａ）に示すように、時間とともにＶmin からＶmax まで高め、図３（ｄ）に示すようにしきい値Ｖthを徐々に大きくしている。

　書き込み電圧Ｖprogは、図４に見られるような階段状に高めていっても同様な効果が得られる。これは、基本的にトンネル絶縁膜に印加される電界を抑えかつ高速に電子注入を行うためであり、書き込みによって浮遊ゲートの電位が電子注入のため低下するのを、書き込み電圧を高めることで打ち消している。書き込み電圧初期値Ｖmin は、書き込み初期にトンネル絶縁膜に印加される電界を抑えるため十分低くされなければならない。

　さて、複数のメモリセルに同時に書き込みを行い、同時に書き込み後のしきい値ばらつきを抑えるために、図５に示されているように、ビット毎ベリファイ書き込み方法がある。

　図３（ａ）に示されているような書き込みパルスは細かく分割され、書き込み途中でメモリセルのしきい値がベリファイ電位に達したか否かチェックされる。“０”書き込みされるメモリセルのしきい値がベリファイ電位に達すると、“０”書き込みから“１”書き込みにメモリセルへの電圧印加状態は変えられる。これは前述したように、メモリセルのソース／ドレイン電圧を０ＶからＶｍｂに変えることで容易に実現される。“１”書き込みされるメモリセルは書き込み最後まで“１”書き込み状態である。

　このビット毎ベリファイ書き込み方法によって、メモリセルのしきい値は図５（ｂ）のように制御される。最も書き込み易いセルは、この例では１発目の書き込みパルス印加中にしきい値がベリファイ電位を越え、２発目のパルス以降は“１”書き込み状態とされ実効的にしきい値は変化しない。典型的なセルは３発目、最も書き込みにくいセルは５発目のパルス印加中にしきい値がベリファイ電位を越える。全ての“０”書き込み対象のセルは、そのしきい値がベリファイ電位を越えた書き込みパルス印加以降、“１”書き込み状態とされるため実効書き込み時間がビット毎に調整され、書き込み後のしきい値のばらつきは低減される。

　１発目のパルス幅は、最も書き込み易いセルのしきい値が十分上昇するように、ベリファイを省略し長くしてある。この方が、ベリファイ時間を省略でき書き込み時間が短くできるからである。

　図６は、メモリセルのしきい値と実効書き込み時間の関係をより詳しく示している。消去後のしきい値は、この例では、−２Ｖから−５Ｖにばらついている。最も書き込み易いセルは、一番速く書き込みが始まり、このため図５（ａ）に見られる書き込みパルス初期値Ｖmin は十分下げられ、このため書き込み時間が長くなっている。また、最も書き込みにくいセルのため、書き込みパルスの最大値Ｖmax は高められ、これも書き込み時間を長くしている。書き込み時間を短くするためには、同じ書き込み時間だけ書き込んだ時のしきい値を揃えればよい。

　以下、本発明の実施例について説明する。

（実施例１）
　図７は、第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル構成を示している。メモリセルＭ１〜４は直列に接続され、選択トランジスタＳ１，２を介してそれぞれソース線，ビット線に接続される。図７に示されるように、各動作時（読み出し，書き込み，消去等）にビット線，ソース線には、それぞれ電圧ＶSRC ，ＶBLが与えられる。また、メモリセルＭ１〜４の制御ゲートにはＶCGi(ｉ=1〜4)、選択トランジスタＳ１，２の選択ゲートにはＶSG1 ，ＶSG2 が与えられる。ｐ型基板（又はｐ型ウェル）１の上に浮遊ゲート４と制御ゲート６が積層形成され、ｎ型拡散層２をソース／ドレインとしてメモリセルＭは形成されている。ｐ型基板１と浮遊ゲート４はトンネル絶縁膜３によって絶縁されており、さらに浮遊ゲート４と制御ゲート６はゲート間絶縁膜５によって絶縁されている。

　１つ１つのメモリセルは図１に見られるものと同じであり、書き込み／消去動作原理は図２に見られる通りである。選択トランジスタは、ｐ型基板１上に選択ゲート絶縁膜８と選択ゲート７が積層形成され、ｎ型拡散層２をソース／ドレインとして形成される。これは、ＮＡＮＤ型メモリセルと呼ばれる。図１８のように、制御ゲート，選択ゲートを複数のＮＡＮＤ型セルで共有し、メモリセルアレイを構成し、通常１ブロック単位で消去され、１ページ単位で一括して書き込みされる。

　データの消去（第１のしきい値変動手段）は、メモリセルＭ１〜４に対して同時に行われる。基板電圧Ｖsub に消去電圧Ｖerase （〜２０Ｖ）を印加し、制御ゲート電圧ＶCGi(ｉ=1〜4)は０Ｖにする。このときビット線電圧，ソース線電圧にＶerase を与えてもよいし、ビット線，ソース線はフローティングでもよい。選択ゲート電圧は選択ゲート絶縁膜８に電圧ストレスが印加されないようにＶerase にしておくのが理想的である。消去動作によって、浮遊ゲート４の電位はトンネル絶縁膜３を流れるトンネル電流によって正方向に変移し、メモリセルのしきい値は負となり、全てのメモリセルのデータは“１”となる。

　図８（ａ）は、本実施例の事前書き込み動作原理を示すための、メモリセルの書き込み特性を示す図である。

　消去動作後、事前書き込み（第２のしきい値変動手段）が行われる。消去動作と同様、メモリセルＭ１〜４に対して同時に行われ、制御ゲート電圧ＶCGi(ｉ=1〜4)は事前書き込みパルス電圧となる。この事前書き込みパルス電圧は図８（ｂ）に示されるように、時間と共に増加するように設定する方が、メモリセルの信頼性を確保しながら事前書き込みを高速に行うという点では理想的である。この事前書き込みパルス電圧は、書き込み電圧より十分低く設定され、図８（ｂ）のようなパルスの場合、その電圧増加率は書き込みパルスのそれより十分小さくされる。ビット線電圧，ソース線電圧は０Ｖとする。選択ゲート電圧ＶSG1 ，ＶSG2 はメモリセルのソース／ドレインに０Ｖが転送されるように電圧が印加される。例えば、ＶSG1 ＝Ｖｃｃ，ＶSG2 ＝０Ｖとする。ｐ型基板電圧Ｖsub は０Ｖである。

　この事前書き込みによって、消去動作によって深く負のしきい値とされた消去され易いメモリセルのしきい値は、浅い負のしきい値とされる。図８（ａ）に見られるように、最も速く消去されるセルは最も速く書き込まれ、最も遅く消去されるセルは最も遅く書き込まれる。事前書き込み時間は、事前書き込みされたメモリセルのしきい値が、メモリセルを読み出した時データ“１”と読めるように制御される。

　図８（ａ）の例では、消去時に最も消去しにくいセルのしきい値が−２Ｖにされている。事前書き込みによって、最も書き込み易いセルのしきい値が最も消去しにくいセルのしきい値を越えると、この例では−２Ｖを越えたとき、事前書き込みは終了させられる。事前書き込みパルス電圧が変動すると、事前書き込み時間Ｔsoftも変化するので、制御性を高めるためには通常広く用いられるしきい値ベリファイを事前書き込みと併用するのが望ましい。この例では、ベリファイ電位Ｖverifyとして−１．５Ｖを用いて、最も書き込み易いセルのしきい値が−１．５Ｖを越えると、事前書き込みは終了させられる。事前書き込み後は、しきい値ばらつきが小さくなる。

　図９（ａ）は、図３（ａ）、図５（ａ）に見られるような書き込みパルスを用いて書き込みを行った時の事前書き込み後のメモリセルの書き込み特性を示している。

　書き込み（第３のしきい値変動手段）は、選択されたメモリセルの制御ゲート電圧ＶCGi を書き込み電圧Ｖprog（〜２０Ｖ）とし、その他の制御ゲート電圧と選択ゲート電圧ＶSG2 はＶｍ（〜Ｖprogの半分）、選択ゲート電圧ＶSG1 は０Ｖとする。“０”書き込みをする場合はビット線電圧ＶBLは０Ｖ、“１”書き込みをする場合はビット線電圧ＶBLはＶｍｂ（〜Ｖｍ）とする。特に断らない限り、以下書き込みは“０”書き込みと同意とする。また、ＮＡＮＤセル型ＥＥＰＲＯＭでは複数のＮＡＮＤセルに対して同時に書き込みが行われるため、書き込み時には図５に見られるビット毎ベリファイ方式にするのが望ましい。

　事前書き込みにより、書き込み易いセルのしきい値は高められているので、図６に見られるような書き込み初期のしきい値変動は全てのメモリセルにおいて殆どない。図９（ａ）中の１点鎖線は事前書き込みを用いない時の最も書き込み易いメモリセルの書き込み特性を示している。よって、図３（ａ）、図５（ａ）に見られるような書き込みパルスのＶmin は高めることができ、図９（ｂ）のように、速く書き込むことが可能となる。事前書き込みは、この例では４つのセルに対して、図１８にみられるアレイでは１ブロックに対して同時に行われるため、１つのメモリセル当たりの時間は短縮される。また、バックグラウンド消去方式（メモリに対して読み書きアクセスをしない空き時間を利用して消去を行う方式）を用いるメモリシステム内では、消去動作と連動して行うことにより、消去と同様事前書き込み時間は見えなくなる。

　また、事前書き込み時の事前書き込みパルス電圧を、書き込みパルスのＶmin より十分低く設定しておくことで、書き込み動作時の強い電界によって通過する電荷によって生ずるトンネル絶縁膜３の劣化は抑えられる。

　このように本実施例によれば、消去後に、書き込み電圧より十分低い電圧で事前書き込みを行い、書き込み易いメモリセルのみ事前に書き込みを進めておき、さらに事前書き込み後のしきい値をベリファイし、最も書き込み易いメモリセルのしきい値が所定の値に達したら、事前書き込みを終了している。このような動作により、書き込み易いメモリセルの書き込みを事前に進めておくことで、書き込み電圧の初期値を高く設定でき、書き込み時間が短縮される。つまり、メモリセルの書き込み特性のばらつきによって従来生じていた、書き込み時の初期電圧と最終電圧の差の増大や書き込みベリファイ回数の増加を抑制することができ、書き込み時間の大幅な短縮をはかることが可能となる。

　なお、上記の実施例では消去後に事前書込みを行って消去後のしきい値のばらつきを抑制しているが、この代わりに、書込み後に事前消去を行って書込み後のしきい値のばらつきを抑制してもよい。即ち、書き込み後に事前消去を、消去電圧より十分低い電圧で行うことにより、消去し易いメモリセルのみ事前に消去を進めておく。さらに、事前消去後のしきい値をベリファイし、最も消去し易いメモリセルのしきい値が所定の値に達したら、事前消去を終了する。このように、消去し易いメモリセルの消去を事前に進めておくことによって、消去時間の短縮をはかることも可能となる。

（実施例２）
　次に、本発明の第２の実施例について説明する。この実施例は、メモリセル毎に書き込み電圧を最適化するものである。

　図１０は、本発明の第２の実施例に係わるＮＡＮＤ型ＥＥＰＲＯＭのメモリセル構成を示すと共に、書き込み電圧最適化のための書き込み方式の動作原理を示している。この方式は基本的に、書き込み易い（消去し易い）セルは比較的低い電圧で、書き込みにくい（消去しにくい）セルは比較的高い電圧で書き込みを行うことで、同じ書き込み時間で書き込んだ後のメモリセルのしきい値のばらつきを低減する。これによって、図５に見られるビット毎ベリファイの回数を減らし、書き込み時間を短縮する。

　図１０（ａ）は、メモリセルの書き込み易さ（消去し易さ）を調べる動作を示していて、ここではソース線から２番目のセルが選択されているとしている。これは消去後に行われる。ソース線電圧ＶSRC を例えば５Ｖとし、選択されたメモリセルの制御ゲート電圧ＶCG2 を０Ｖとする。その他の選択ゲート電圧と選択ゲートはＶｍ（〜１０Ｖ）とする。ビット線は０Ｖにリセットした後、フローティングにしておく。フローティングにされたビット線は、選択されたメモリセルのしきい値に応じて充電される。

　図１１に見られるように、しきい値がー５Ｖであればビット線は５Ｖまで充電され、しきい値が−２Ｖであればビット線は２Ｖまでしか充電されない。選択されたメモリセルの制御ゲート電圧を−２Ｖにすると、しきい値がー５Ｖであればビット線は３Ｖまで充電され、しきい値が−２Ｖであればビット線は０Ｖまでしか充電されない。

　このビット線電圧を用いて図１０（ｂ）のように書き込みは行われる。選択されたメモリセルの制御ゲート電圧ＶCG2 をＶprog（〜２０Ｖ）とし、その他の制御ゲートをＶｍ（〜１０Ｖ）にする。ソース側の選択ゲート電圧ＶSG1 は０Ｖ、ビット線側の選択ゲート電圧ＶSG2 はＶｍとする。これによって、図１２に見られるように、書き込み易いセルは実効的に比較的低い電圧で書き込みが行われ、書き込みにくいセルでは実効的に比較的高い電圧で書き込みが行われ、書き込み後のしきい値ばらつきは低減される。

　図１３は、第２の実施例を実現するための回路構成図の例である。ｐチャネルＭＯＳトランジスタ（p-ch MOS Tr.）Ｑｐ１，２、ｎチャネルＭＯＳトランジスタ（n-ch MOS Tr.）Ｑｎ１，２から構成されるＣＭＯＳフリップフロップ（ＦＦ）は、書き込みデータを記憶するデータラッチ回路である。“０”書き込み時は、n-ch MOS Tr.Ｑｎ４のゲートが“Ｌ”となるようにラッチし、“１”書き込み時は“Ｈ”となるようにラッチしている。“１”書き込み時のみ、信号ＳＵＢＬが“Ｈ”となって“１”書き込みビット線に電圧ＶBLH を転送する。

　メモリセルＭ１〜４と選択トランジスタＳ１，２はＮＡＮＤ型セルを構成し、選択ゲートＳ１，２及び制御ゲートＣＧ１〜４は複数のＮＡＮＤ型セルで共有する。

　リセット信号ＲＳＴが“Ｈ”となるとビット線ＢＬはn-ch MOS Tr.Ｑｎ６によって０Ｖにリセットされる。ビット線の電圧は、n-ch MOS Tr.Ｑｎ９によって信号ＢＬＶＴが“Ｈ”となると、キャパシタＣ１に記憶される。キャパシタＣ１に蓄えられた電圧に応じて、信号ＳＢＬが“Ｈ”になると、ビット線はn-ch MOS Tr.Ｑｎ７，８によって充電される。

　図１４を用いて、制御ゲートＣＧ２を共有するメモリセルが選択された場合の動作を説明する。消去後、まず信号ＢＬＶＴが“Ｈ”となって、ビット線ＢＬとキャパシタＣ１は接続される。信号ＲＳＴが“Ｌ”となってビット線ＢＬは０Ｖフローティングにされる。共通ソース線電圧ＶSRC が５Ｖとなって、また選択ゲートＳＧ１，２、制御ゲートＣＧ１，３，４がＶｍ（〜１０Ｖ）となる。選択された制御ゲートＣＧ２は０Ｖにされ、ビット線ＢＬは選択されたメモリセルＭ２のしきい値によって充電される電圧が決まる。ビット線が充電された後、信号ＢＬＶＴが“Ｌ”となり、キャパシタＣ１にメモリセルＭ２のしきい値情報が記憶される。メモリセルのしきい値が−５Ｖなら、キャパシタＣ１は５Ｖになり、しきい値が−２ＶならＣ１は２Ｖとなる。

　書き込み動作は、このキャパシタＣ１に記憶されている情報を用いて、各メモリセルに最適な書き込み電圧で行われる。

　まず、信号ＲＳＴが“Ｌ”となってビット線はフローティングにされる。信号ＳＢＬが“Ｈ”となって、ビット線はキャパシタＣ１に記憶されている情報によって充電される。n-ch MOS Tr.Ｑｎ８のしきい値が０Ｖの場合、電圧ＶSBL を５Ｖ以上にしておくと、キャパシタＣ１の電圧が５Ｖなら、ビット線は５Ｖに充電され、Ｃ１が２Ｖならビット線は２Ｖとなる。n-ch MOS Tr.Ｑｎ８のしきい値が２Ｖの場合、電圧ＶSBL を３Ｖ以上にしておくと、キャパシタＣ１の電圧が５Ｖなら、ビット線は３Ｖに充電され、Ｃ１が２Ｖならビット線は０Ｖとなる。

　一方、信号ＳＵＢＬと電圧ＶLTC がＶｍ、電圧ＶBLH がＶｍｂとなり、“１”書き込みビット線にはＶｍｂが、n-ch MOS Tr.Ｑｎ４，５を介して転送される。

　選択ゲートＳＧ１は０Ｖ、選択ゲートＳＧ２がＶｍ、制御ゲートＣＧ１，３，４がＶｍ、制御ゲートＣＧ２がＶprogとなると、書き込みが行われる。

　この後、信号ＢＬＶＴを“Ｌ”にしておく限り、キャパシタＣ１に記憶された情報は基本的に保持されるので、書き込みベリファイと書き込みを繰り返し行いながら書き込みは行われる。

　このように本実施例によれば、消去後にメモリセルのしきい値を検出し、書き込み易いメモリセルは比較的低い書き込み電圧で書き込み、書き込みにくいメモリセルは比較的高い書き込み電圧で書き込むことによって、書き込み特性のばらつきが吸収される。このため、書き込み動作とビット毎ベリファイの繰り返し回数が減り、場合によってはベリファイを無くしてしまうこともでき、書き込み時間の大幅な短縮を計ることができる。また、書き込みは書き込み動作とビット毎ベリファイを繰り返しながら行うとさらに効果的である。

（実施例３）
　図１５は、本発明の第３の実施例を説明するためのもので、書き込み動作原理を示している。

　消去動作後、第１書き込みが時間ＴPRE_PROGの間行われる。ここで、メモリセルのしきい値が調べられる。しきい値が高いメモリセルは、書き込みし易いメモリセルのため、第２書き込みでは書き込み電圧は比較的（他の書き込み難いメモリセルに対して）低めに設定され直される。

　この例では、最も書き込みにくいセルのしきい値はまだ変動してなく、典型的なセルのしきい値とほぼ同じである。よって、単にメモリセルのしきい値が高いセルの第２書き込み電圧を比較的低めに設定し直すと、最も書き込みにくいセルの書き込み速度がさらに比較して遅くなる。よって、この例で、しきい値が−２Ｖ以下のメモリセルに関しては、しきい値が異なっていても書き込み電圧を相対的に同じとする。これによって、最も書き込みにくいメモリセルのしきい値−２Ｖ以上のメモリセルに関してのみ書き込み電圧が最適化される。この例では、これでもしきい値分布幅は３Ｖから１．５Ｖと半分になる。

　図１６は、第３の実施例を実行するための回路構成図の例である。ｐチャネルＭＯＳトランジスタ（p-ch MOS Tr.）Ｑｐ３，４、ｎチャネルＭＯＳトランジスタ（n-ch MOS Tr.）Ｑｎ１０，１１から構成されるＣＭＯＳフリップフロップ（ＦＦ）は、書き込みデータを記憶するデータラッチ回路である。“０”書き込み時は、n-ch MOS Tr.Ｑｎ１３のゲートが“Ｌ”となるようにラッチし、“１”書き込み時は“Ｈ”となるようにラッチしている。“１”書き込み時のみ、信号ＳＵＢＬが“Ｈ”となって“１”書き込みビット線に電圧ＶBLH を転送する。

　リセット信号ＲＳＴが“Ｈ”となるとビット線ＢＬは n-ch MOS Tr. Ｑｎ１５によって０Ｖにリセットされる。ビット線の電圧は、n-ch MOS Tr.Ｑｎ１９によって信号ＢＬＶＴが“Ｈ”となると、キャパシタＣ２に記憶される。キャパシタＣ２に蓄えられた電圧に応じて、信号ＳＢＬが“Ｈ”になると、ビット線は n-ch MOS Tr. Ｑｎ１６，１７によって充電される。n-ch MOS Tr.Ｑｎ１８は信号ＰＲＥが“Ｈ”となると、キャパシタＣ２をリセットする。キャパシタＣ３はキャパシタＣ２の記憶情報を安定にするためのものである。

　図１７を用いて、制御ゲートＣＧ２を共有するメモリセルが選択された場合の動作を説明する。消去後、まず信号ＲＳＴが“Ｌ”となってビット線はフローティングにされる。信号ＲＢＬがＶｍ、電圧ＶLTC がＶｍｂとなって、“１”書き込みビット線にはＶｍｂが、“０”書き込みビット線には０ＶがＱｎ１２を介して転送される。選択ゲートＳＧ１は０Ｖ、選択ゲートＳＧ２がＶｍ、制御ゲートＣＧ１，３，４がＶｍ、制御ゲートＣＧ２がＶprogとなると、第１書き込みが行われる。

　続いて、しきい値検出動作となる。信号ＢＬＶＴが“Ｈ”となって、ビット線ＢＬとキャパシタＣ２は接続され、また、信号ＰＲＥが“Ｈ”となってキャパシタＣ２はリセットされる。また、信号ＲＳＴが“Ｌ”となってビット線ＢＬは０Ｖフローティングにされる。

　共通ソース線電圧ＶSRC が５Ｖとなって、また選択ゲートＳＧ１，２、制御ゲートＣＧ１，３，４がＶｍ（〜１０Ｖ）となる。選択された制御ゲートＣＧ２は０Ｖにされ、ビット線ＢＬは選択されたメモリセルＭ２のしきい値によって充電される電圧が決まる。セルのしきい値が−０．５Ｖならビット線は０．５Ｖ、しきい値が−２Ｖならビット線は２Ｖとなる。選択ゲート，制御ゲートが０Ｖにリセットされ、信号ＰＲＥが“Ｌ”となる。その後、信号ＲＳＴが“Ｈ”となって、ビット線は０Ｖにリセットされる。電圧ＶPRE が２Ｖの場合、メモリセルのしきい値が−０．５Ｖなら、ビット線が０Ｖにリセットされた時、n-ch MOS Tr.Ｑｎ１７のゲート電圧は１．５Ｖとなる。しきい値が−２ＶならＱｎ１７のゲート電圧は０Ｖとなる。信号ＢＬＶＴが“Ｌ”となって、メモリセルのしきい値情報はキャパシタＣ２に記憶される。

　第２書き込み動作は、このキャパシタＣ２に記憶されている情報を用いて、各メモリセルに最適な書き込み電圧で行われる。

　まず、信号ＲＳＴが“Ｌ”となってビット線はフローティングにされる。信号ＳＢＬが“Ｈ”となって、ビット線はキャパシタＣ２に記憶されている情報によって充電される。n-ch MOS Tr.Ｑｎ１７のしきい値が０Ｖの場合、電圧ＶSBL を２Ｖ以上にしておくと、Ｑｎ１７のゲート電圧が０Ｖなら、ビット線は０Ｖのままで、Ｑｎ１７のゲート電圧が１．５Ｖならビット線は１．５Ｖとなる。

　一方、信号ＳＵＢＬと電圧ＶLTC がＶｍ、電圧ＶBLH がＶｍｂとなって、“１”書き込みビット線にはＶｍｂが n-ch MOS Tr. Ｑｎ１３，１４を介して転送される。

　選択ゲートＳＧ１は０Ｖ、選択ゲートＳＧ２がＶｍ、制御ゲートＣＧ１，３，４がＶｍ、制御ゲートＣＧ２がＶprogとなると、第２書き込みが行われる。

　この後、信号ＢＬＶＴ，ＰＲＥを“Ｌ”にしておく限り、キャパシタＣ２に記憶された情報は基本的に保持されるので、書き込みベリファイと書き込みを繰り返し行いながら書き込みは行われる。

　以上、主にトンネル電流で消去／書き込みを行う、ＮＡＮＤ型セルを例に説明したが、基本的に本発明は、メモリセルの書き込み特性のばらつきを打ち消すように、書き込み電圧を各メモリセルに対して調節することで、書き込み後のメモリセルのしきい値ばらつきを低減し、書き込み速度を速くする。書き込み特性のばらつきは、メモリセルによらず同じ消去或いは書き込みパルスを印加して、パルス印加後のしきい値を調べることで検出される。本発明によれば、消去に対しても同様に行うことができる。また、ｐチャネルタイプのメモリセルに対しても同様に実施できる。さらに、チャネル全面を介するトンネル電流で消去／書き込みを行うもの以外に、例えばドレイン又はソースと浮遊ゲートの間のトンネル電流で消去又は書き込みを行うものや、ホットエレクトロン或いはホットホールで消去又は書き込みを行うものでも、同様の効果が得られる。

　また、事前書き込みにより消去されたメモリセルのしきい値ばらつきを抑え、書き込み速度を速くする効果は、ｐチャネルタイプのメモリセルに対しても同様に実施できる。さらに、チャネル全面を介するトンネル電流で消去／書き込みを行うもの以外に、例えばドレイン又はソースと浮遊ゲートの間のトンネル電流で消去又は書き込みを行うものや、ホットエレクトロン或いはホットホールで消去又は書き込みを行うものでも、同様の効果が得られる。

　その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

本発明の実施例に用いたメモリセルの構造と等価回路を示す図。本発明の実施例に用いたメモリセルの消去と書き込みの基本動作原理を示す図。本発明の実施例に用いたより詳しい書き込み動作原理を示す図。本発明の実施例に用いた書き込みパルス波形を示す図。本発明の実施例に用いたビット毎ベリファイ書き込み動作の基本原理を示す図。本発明の実施例に用いたメモリセルの書き込み時のしきい値変化を示す図。第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルの構成を示す図。第１の実施例における事前書き込み特性を示す図。第１の実施例における事前書き込み後の書き込み特性を示す図。第２の実施例におけるメモリセル構成と最適書き込み電圧を用いての書き込み動作を示す図。第２の実施例における最適書き込み電圧の発生動作を示す図。第２の実施例における最適書き込み電圧を用いての書き込み特性を示す図。第２の実施例における最適書き込み電圧を用いての書き込みを行う回路構成を示す図。図１３の回路の動作タイミングを示す図。第３の実施例における最適書き込み電圧を用いての書き込み特性を示す図。第３の実施例における最適書き込み電圧を用いての書き込みを行う回路構成を示す図。図１６の回路の動作タイミングを示す図。本発明の実施例に用いたＮＡＮＤ型メモリセルアレイの等価回路を示す図。

符号の説明

　１…ｐ型基板又はｐ型ウェル　　　　　２…ｎ型拡散層
　３…トンネル絶縁膜　　　　　　　　　４…浮遊ゲート
　５…ゲート絶縁膜　　　　　　　　　　６…制御ゲート
　７…選択ゲート　　　　　　　　　　　８…選択ゲート絶縁膜
　Ｑｎ…ｎＭＯＳトランジスタ　　　　　Ｑｐ…ｐＭＯＳトランジスタ
　ＦＦ…ＣＭＯＳフリップフロップ　　　ＣＧ…制御ゲート
　ＳＧ…選択ゲート　　　　　　　　　　ＢＬ…ビット線
　Ｍ…メモリセル　　　　　　　　　　　Ｓ…選択トランジスタ
　Ｃ…キャパシタ

Claims

　半導体層上に絶縁膜を介して電荷蓄積層と制御ゲートを積層して形成され、電気的書き替えを可能としたメモリセルがマトリクス状に配置されたメモリセルアレイと、
　前記メモリセルのデータ消去を行うため、前記制御ゲートと前記絶縁膜下との間に消去パルスを印加する消去手段と、
　前記消去パルス印加後に前記メモリセルに対して事前書き込みをするため、前記制御ゲートと前記絶縁膜下との間に前記消去パルスと逆極性の事前書き込みパルスを印加する事前書き込み手段と、
　前記メモリセルの前記事前書き込みパルス印加後の状態をベリファイするベリファイ手段と、
　前記メモリセルにデータ書き込みを行うため、前記制御ゲートと前記絶縁膜下との間に前記事前書き込みパルスと同極性かつ前記事前書き込みパルスより強い書き込みパルスを印加する書き込み手段とを備え、
　前記消去手段によるデータ消去の後、前記事前書き込み手段による事前書き込みと前記ベリファイ手段によるベリファイとを、前記メモリセルの消去状態と書き込み状態の間隔が所定の間隔に近づくまで繰り返し、次いで前記書き込み手段によるデータ書き込みを行うことを特徴とする不揮発性半導体記憶装置。
　半導体層上に絶縁膜を介して電荷蓄積層と制御ゲートを積層して形成され、電気的書き替えを可能としたメモリセルがマトリクス状に配置されたメモリセルアレイと、
　前記メモリセルにデータ書き込みを行うため、前記制御ゲートと前記絶縁膜下との間に書き込みパルスを印加する書き込み手段と、
　前記書き込みパルス印加後に前記メモリセルに対して事前消去をするため、前記制御ゲートと前記絶縁膜下との間に前記書き込みパルスと逆極性の事前消去パルスを印加する事前消去手段と、
　前記メモリセルの前記事前消去パルス印加後の状態をベリファイするベリファイ手段と、
　前記メモリセルのデータ消去を行うため、前記制御ゲートと前記絶縁膜下との間に前記事前消去パルスと同極性かつ前記事前消去パルスより強い消去パルスを印加する消去手段とを備え、
　前記書き込み手段によるデータ書き込みの後、前記事前消去手段による事前消去と前記ベリファイ手段によるベリファイとを、前記メモリセルの消去状態と書き込み状態の間隔が所定の間隔に近づくまで繰り返し、次いで前記消去手段によるデータ消去を行うことを特徴とする不揮発性半導体記憶装置。