JP5393999B2 - プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法 - Google Patents
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Description
シングルレベルセルNANDフラッシュメモリは、各セルに一ビットを格納することができるが、マルチレベルセルNANDフラッシュメモリは、各セルに複数のビットを格納することができる。
NANDフラッシュメモリは、読み出し動作により、セルに格納されたデータを読み出して外部に出力する。NANDフラッシュメモリは、データ「1」及び「2」が格納されたセルに対して読み出し動作を行う場合に、図1に示すように、NANDフラッシュメモリは、図1に示す読み出し電圧(点線A)を基準に左側のデータ「1」が格納されたセルのしきい電圧の分布及び右側のデータ「2」が格納されたセルのしきい電圧の分布に応じて、セルからデータ「1」及びデータ「2」を読み出す動作を行う。しかしながら、図1に示すように、ストレスを受けるようになったデータ「1」を格納したセルのしきい電圧の分布幅は、B区間だけ増加しうる。このような場合に、データ「1」を格納したセルのしきい電圧の分布幅は、読み出し電圧(点線A)を超えることがある。
この実施の形態において、前記プレーンは、マルチレベルセルNANDフラッシュメモリである。
この実施の形態において、前記プレーンは、シングルレベルセルNANDフラッシュメモリである。
この実施の形態において、前記パス信号を提供された制御ロジックは、前記プログラムパスされたプレーンの行選択回路に印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように、前記プログラムパスされたプレーンの行選択回路を制御する。
この実施の形態において、前記制御ロジックは、前記パスされたプレーンの前記行デコーダに印加される前記プログラム電圧及び前記パス電圧を遮断するように、前記パスされたプレーンの前記行デコーダを制御する。
この実施の形態において、前記所定の電圧は、電源電圧より小さなレベルである。
この実施の形態において、前記ブロックデコーダは、前記電圧発生回路から高電圧を印加される高電圧ドライバと、前記高電圧ドライバから印加された前記高電圧を前記行デコーダに提供することによって、前記行デコーダをアクティブにするブロックワードラインドライバと、を備える。
この実施の形態において、前記ブロックワードラインドライバは、前記接地電圧又は前記所定の電圧を生成し、前記接地電圧又は前記所定の電圧は、前記行デコーダに提供される。
この実施の形態において、前記制御ロジックは、前記パスされたプレーンの前記高電圧ドライバに印加される前記高電圧を遮断するように、前記パスされたプレーンの前記高電圧ドライバを制御する。
この実施の形態において、前記ブロックワードラインドライバは、前記高電圧ドライバから提供された前記接地電圧又は前記所定の電圧を前記行デコーダに提供する。
この実施の形態において、前記プレーンは、マルチレベルセルNANDフラッシュメモリであることを特徴とする。
この実施の形態において、前記(c)ステップは、前記プログラム電圧及び前記パス電圧を遮断し、接地電圧又は所定の電圧を生成するステップと、前記生成された接地電圧又は所定の電圧を前記行に提供するステップと、をさらに含むことを特徴とする。
この実施の形態において、前記プレーンは、前記行に前記プログラム電圧及び前記パス電圧を印加する行デコーダをさらに備え、前記(c)ステップは、前記高電圧を遮断し、前記接地電圧又は前記所定の電圧を生成するステップと、前記生成された接地電圧又は所定の電圧を前記行デコーダに提供するステップをさらに含むことを特徴とする。
この実施の形態において、前記行デコーダは、前記接地電圧又は前記所定の電圧に応答して非アクティブになることを特徴とする。
本発明のフラッシュメモリ装置は、プログラム電圧、パス電圧、及び高電圧を生成する電圧発生回路、前記電圧発生回路から提供される前記プログラム電圧、前記パス電圧、及び前記高電圧に応答してプログラム動作を行い、プログラムパス又はプログラムフェイルの如何を検証する複数のプレーン、及び前記プレーンの検証結果に応答して前記プレーンを制御する制御ロジックを備え、前記制御ロジックは、プログラムパスされたプレーンに印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように前記プレーンを制御する。このような構成により、フラッシュメモリ装置は、すべてのプレーンがプログラムパスされた状態ではなくても、プログラムパスされたプレーンに対しては、プログラム電圧及びパス電圧、又は高電圧を印加しない。したがって、本発明によるフラッシュメモリ装置は、プログラムパスされたプレーンのストレスを減少させうるので、プログラムディスターブを減少させることができる。
図2に示すように、本発明の実施の形態によるフラッシュメモリ装置1000は、複数のプレーン1001〜100N、制御ロジック200、及び電圧発生回路300を備える。フラッシュメモリ装置1000は、マルチレベルセルNANDフラッシュメモリ装置又はシングルレベルセルNANDフラッシュメモリ装置である。
制御ロジック200は、各プレーン1001〜100Nから提供された検証結果に応答して、各プレーン1001〜100Nに対応する制御信号P/F_Flag1〜P/F_FlagNを生成する。また、制御ロジック200は、フラッシュメモリ装置1000の全般的な動作を制御する。
各プレーン1001〜100Nは、同じ構成を有する。したがって、以下、図3に示すプレーン1001の構成及び動作について説明する。
制御ロジック200は、上述のように、パスフェイルチェック回路150の検証結果に応答して制御信号P/F_Flag1を生成し、生成された制御信号P/F_Flag1を行選択回路120に提供する。
プレーン1001がプログラムパスされた状態の場合について説明すると、以下の通りである。
パスフェイルチェック回路150は、検証結果としてフェイル信号(fail)を制御ロジック200に提供する。制御ロジック200は、パスフェイルチェック回路150から提供されたフェイル信号(fail)に応答して、非アクティブになった制御信号P/F_Flag1を生成する。非アクティブになった制御信号P/F_Flag1は、行選択回路120に提供される。行選択回路120は、非アクティブになった制御信号P/F_Flag1に応答して、電圧発生回路300から提供されたプログラム電圧Vpgm、パス電圧Vpass、及び高電圧Vppをメモリセルアレイ110に印加する。したがって、プログラムフェイルされたプレーン1001は、再度プログラム動作を行う。
図4は、プレーン1001の任意の一つのメモリブロックBLK0を示すものである。
図4及び図5に示すように、フラッシュメモリ装置100のマルチプレーンプログラム動作を説明すると、以下のとおりである。
図6及び図7に示すように、フラッシュメモリ装置1000のマルチプレーンプログラム動作を説明すると、以下のとおりである。
プレーン1001がプログラムフェイルされた状態である場合に、制御ロジック200は、パスフェイルチェック回路150の検証結果に応答して、図7に示すように、非アクティブになった制御信号P/F_Flag1を生成する。制御ロジック200は、非アクティブになった制御信号P/F_Flag1をブロックワードラインドライバ1212に提供する。
図8に示すメモリブロックBLK0、行選択回路120、ページバッファ回路130、及び列選択回路140の構成は、図6に示すメモリブロックBLK0、行選択回路120、ページバッファ回路130、及び列選択回路140の構成と同様である。また、図8に示すブロックデコーダ121の構成は、図6に示すブロックデコーダ121の構成と同様である。ただし、制御信号P/F_Flag1が提供されるブロックのみが異なる。したがって、同じ構成には同じ符号を使用しており、各ブロックの重複する説明は省略する。
図9は、図8に示すメモリブロック及び回路を備えるフラッシュメモリ装置のプログラム動作のタイミング図である。
フラッシュメモリ装置1000は、マルチプレーンプログラム動作を行う。プログラム動作を行う際に、ブロックワードラインドライバ1212は、高電圧ドライバ1211から提供された高電圧Vppであるブロックワードライン印加電圧Vppiをブロック選択ラインBSCに印加する。したがって、選択トランジスタST0〜STiは、ターンオン状態となる。
図10に示すように、本発明の実施の形態による複数のプレーン1001〜100Nを備えるフラッシュメモリ装置1000は、第1ステップ(S100)においてマルチプレーンプログラム動作を行う。
1001、100N プレーン
200 制御ロジック
300 電圧発生回路
110 メモリセルアレイ
120 行選択回路
130 ページバッファ
140 列選択回路
150 パスフェイルチェック回路
121 ブロックデコーダ
122 ローデコーダ
1221 デコーダ
1211 高電圧ドライバ
1212 ブロックワードラインドライバ
Claims (4)
- 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プログラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記プログラム電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われ、
前記プログラム電圧は、デコーダを介して前記メモリセルアレーに伝達され、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断する段階は、前記デコーダにより、前記デコーダに印加される前記プログラム電圧を遮断することにより行われることを特徴とするプログラム方法。 - 前記複数のプレーンに同時に印加される前記プログラム電圧のレベルは、同一であることを特徴とする請求項1に記載のプログラム方法。
- 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プログラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記プログラム電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧は、高電圧を駆動し、前記高電圧を各プレーンのパストランジスタに印加して前記パストランジスタをターンオンし、そして前記ターンオンされたパストランジスタを通じて各プレーンに前記プログラム電圧を伝達することによって前記複数のプレーンの各プレーンに印加され、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われ、
前記プログラム電圧は、デコーダを介して前記パストランジスタに伝達され、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断する段階は、前記デコーダにより、前記デコーダに印加される前記プログラム電圧を遮断することにより行われる
ことを特徴とするプログラム方法。 - 行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンを含むフラッシュメモリ装置のプログラム方法において、
データを前記複数のプレーンにローディングする段階と、
前記データのローディング後に、前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンに前記ローディングされたデータをプログラムする段階と、
前記複数のプレーンを検証読み出し、プログラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記プログラム電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧の前記複数のプレーンへの第1の印加は、同時に行われ、
前記プログラム電圧は、デコーダを介して前記メモリセルアレーに伝達され、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断する段階は、前記デコーダにより、前記デコーダに印加される前記プログラム電圧を遮断することにより行われることを特徴とするプログラム方法。
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