KR20210142986A - 전압 생성기 및 이를 포함하는 메모리 장치 - Google Patents
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Abstract
본 기술은 커맨드 및 어드레스에 따라 생성된 동작 코드에 응답하여 플래인의 개수를 포함하는 클럭 컨트롤 코드를 출력하는 동작 코드 판단부, 상기 클럭 컨트롤 코드에 따라 서로 다른 주기들을 가지는 클럭들을 동시에 생성하는 클럭 그룹, 및 상기 클럭들에 따라 펌핑 동작을 수행하여 동작 전압들을 출력하는 펌프 그룹을 포함하는 전압 생성기 및 이를 포함하는 메모리 장치를 포함한다.
Description
본 발명은 전압 생성기 및 이를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 장치의 동작에 따라 동작 전압들을 생성하는 펌프들(pumps)의 전류 소모량을 조절할 수 있는 전압 생성기 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치 및 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치를 포함할 수 있다. 휘발성 메모리 장치는 DRAM(dynamic random-access memory) 및 SRAM(static random-access memory)를 포함할 수 있다. 비휘발성 메모리 장치는 ROM(read only memory), PROM(programmable read only memory), EPROM(erasable PROM), EEPROM(Electrically EPROM), NAND FLASH 등을 포함할 수 있다.
메모리 장치는 데이터를 저장하는 메모리 셀 어레이와, 프로그램, 리드 또는 소거 동작을 수행하는 주변 회로들을 포함할 수 있다.
메모리 셀 어레이는 하나 이상의 플래인(plane)을 포함할 수 있다. 플래인은 복수의 메모리 블록들을 포함할 수 있으며, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다.
주변 회로들은 프로그램, 리드 또는 소거 동작에 사용되는 다양한 전압들을 생성 및 출력할 수 있는 전압 생성기(voltage generator)를 포함할 수 있으며, 커맨드 및 어드레스에 따라 전압 생성기를 제어할 수 있는 로직 회로(logic circuit)를 포함할 수 있다.
전압 생성기는 다양한 레벨들을 가지는 복수의 동작 전압들을 생성할 수 있는 복수의 펌프들(pumps)을 포함할 수 있다. 펌프들은 메모리 장치에서 수행되는 동작에 관계없이 일정한 주기를 가지는 클럭(clock)에 응답하여 동작 전압들을 생성하기 때문에, 높은 성능을 필요로 하지 아니한 동작에서도 전류 소모량이 증가할 수 있다.
본 발명의 실시예는 메모리 장치에서 수행되는 동작에 따라 동작 전압들을 생성하기 위한 클럭들의 주기를 선택적으로 가변시키고, 가변된 클럭에 따라 펌프를 구동시켜 동작 전압들을 생성할 수 있는 전압 생성기 및 이를 포함하는 메모리 장치를 제공한다.
본 발명의 실시예에 따른 전압 생성기는, 커맨드 및 어드레스에 따라 생성된 동작 코드에 응답하여 플래인의 개수를 포함하는 클럭 컨트롤 코드를 출력하는 동작 코드 판단부, 상기 클럭 컨트롤 코드에 따라 서로 다른 주기들을 가지는 클럭들을 동시에 생성하는 클럭 그룹, 및 상기 클럭들에 따라 펌핑 동작을 수행하여 동작 전압들을 출력하는 펌프 그룹을 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 복수의 메모리 블록들이 포함된 하나 이상의 플래인을 포함하는 메모리 셀 어레이, 커맨드 및 어드레스에 따라 상기 메모리 블록들 중 선택된 메모리 블록에서 수행될 동작에 필요한 동작 전압들을 생성하기 위한 동작 코드를 출력하는 로직 회로, 상기 동작 코드에 포함된 상기 어드레스에 따라 상기 동작이 수행될 상기 플래인의 개수를 판단하고, 상기 플래인의 개수에 따라 구동력(driving force)을 조절하여 상기 동작 전압들을 출력하는 전압 생성기, 및 상기 메모리 블록들 중 선택된 메모리 블록에 상기 동작 전압들을 전달하는 로우 디코더를 포함한다.
본 기술은 메모리 장치에서 수행되는 동작에 따라 클럭들의 주기를 다양하게 가변시키고, 주기가 가변된 클럭들을 사용하여 복수의 펌프들을 구동시킴으로써, 복수의 펌프들을 포함하는 전압 생성기의 전류 소모량을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 로우 디코더를 구체적으로 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 플래인들, 로우 디코더들 및 전압 생성기의 연결 관계를 구체적으로 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 동작 코드 판단부를 구체적으로 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 클럭 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 8은 다양한 주기들(frequencies)을 가지는 클럭들을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 펌프 그룹을 구체적으로 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 펌프를 구체적으로 설명하기 위한 회로도이다.
도 11은 본 발명의 다른 실시 예에 따른 펌프를 구체적으로 설명하기 위한 회로도이다.
도 12는 클럭의 주기에 따라 전류 소모량이 달라지는 펌프를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 전압 생성 방법을 설명하기 위한 순서도이다.
도 14는 도 13에 도시된 전압 생성 방법에 따라 전압을 생성하는 펌프 그룹을 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 전압 생성 방법을 설명하기 위한 순서도이다.
도 16a 및 도16b는 도 15에 도시된 전압 생성 방법에 따라 프로그램 동작에서 사용되는 전압들을 생성하는 방법을 설명하기 위한 도면이다.
도 17a 및 도 17b는 도 15에 도시된 전압 생성 방법에 따라 리드 동작에서 사용되는 전압들을 생성하는 방법을 설명하기 위한 도면이다.
도 18a 및 도 18b는 도 15에 도시된 전압 생성 방법에 따라 소거 동작에서 사용되는 전압들을 생성하는 방법을 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 도면이다.
도 20은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 로우 디코더를 구체적으로 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 플래인들, 로우 디코더들 및 전압 생성기의 연결 관계를 구체적으로 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 동작 코드 판단부를 구체적으로 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 클럭 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 8은 다양한 주기들(frequencies)을 가지는 클럭들을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 펌프 그룹을 구체적으로 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 펌프를 구체적으로 설명하기 위한 회로도이다.
도 11은 본 발명의 다른 실시 예에 따른 펌프를 구체적으로 설명하기 위한 회로도이다.
도 12는 클럭의 주기에 따라 전류 소모량이 달라지는 펌프를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 전압 생성 방법을 설명하기 위한 순서도이다.
도 14는 도 13에 도시된 전압 생성 방법에 따라 전압을 생성하는 펌프 그룹을 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 전압 생성 방법을 설명하기 위한 순서도이다.
도 16a 및 도16b는 도 15에 도시된 전압 생성 방법에 따라 프로그램 동작에서 사용되는 전압들을 생성하는 방법을 설명하기 위한 도면이다.
도 17a 및 도 17b는 도 15에 도시된 전압 생성 방법에 따라 리드 동작에서 사용되는 전압들을 생성하는 방법을 설명하기 위한 도면이다.
도 18a 및 도 18b는 도 15에 도시된 전압 생성 방법에 따라 소거 동작에서 사용되는 전압들을 생성하는 방법을 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 도면이다.
도 20은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로들(120~170)을 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
주변 회로들(120~170)은 로우 디코더(row decoder; 120), 전압 생성기(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150), 입출력 회로(input/output circuit; 160) 및 로직 회로(logic circuit; 170)를 포함할 수 있다.
로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
전압 생성기(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성 및 출력할 수 있다. 예를 들면, 전압 생성기(130)는 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 검증 전압 및 음전압 등을 생성하고 출력할 수 있다. 본 발명의 실시 예에 따른 전압 생성기(130)는 다양한 동작 전압들(Vop)을 생성할 수 있는 복수의 펌프들을 포함할 수 있으며, 동작 코드(OPCD)에 포함된 정보에 따라 펌프들을 구동시키는 클럭들의 주기(frequency)를 서로 다르게 조절할 수 있다. 예를 들면, 전압 생성기(130)는 복수의 클럭 생성부들과 복수의 펌프들을 포함할 수 있다. 복수의 클럭 생성부들은 동작 코드(OPCD)에 따라 주기를 조절하여 다양한 주기를 가지는 클럭들을 동시에 출력할 수 있다. 펌프들은 클럭 생성부들에서 출력된 클럭들에 응답하여 전압을 생성할 수 있다.
페이지 버퍼 그룹(140)은 비트라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 프로그램 동작 시 수행되는 검증 동작과 소거 동작 시 수행되는 검증 동작은 리드 동작과 동일한 방식으로 수행될 수 있다. 페이지 버퍼들은 리드 동작 또는 검증 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트라인들의 전압을 센싱할 수 있다. 즉, 페이지 버퍼들에서 수행되는 센싱 동작의 결과에 따라, 메모리 셀들의 문턱전압들이 리드 전압 또는 검증 전압보다 낮은지 또는 높은지가 판단될 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160) 및 페이지 버퍼 그룹(140) 사이에서 데이터(DATA)를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 외부 장치에 연결될 수 있다. 외부 장치는 메모리 장치(1100)를 제어할 수 있는 컨트롤러일 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 외부 장치로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(170)에 전송할 수 있고, 입출력 라인들(IO)을 통해 외부 장치로부터 수신된 데이터(DATA)를 컬럼 디코더(150)로 전송할 수 있다. 입출력 회로(160)는 컬럼 디코더(150)로부터 수신된 데이터(DATA)를 입출력 라인들(IO)을 통해 외부 장치로 출력할 수 있다.
로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 로직 회로(170)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 예를 들면, 로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 따라 동작 코드(OPCD)를 출력할 수 있다. 동작 코드(OPCD)는 동작 정보(operation information) 및 물리 어드레스(physical address) 등 다양한 동작들에서 사용될 수 있는 다양한 전압들에 대한 정보와, 동작이 수행되는 선택된 플래인 또는 메모리 블록의 사이즈에 대한 정보를 포함할 수 있다. 동작 정보는 프로그램, 리드 또는 소거 동작일 수 있으며, 커맨드에 따라 구분될 수 있다. 물리 어드레스는 메모리 셀 어레이(110)에서 선택된 플래인 및 메모리 블록의 어드레스일 수 있다.
전압 생성기(130)는 동작 코드(OPCD)에 포함된 정보에 따라 다양한 전압들을 생성하기 위한 클럭들의 주기를 변경할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 싱글 플래인(single plane) 또는 멀티 플래인(multi plane) 구조로 구성될 수 있다. 싱글 플래인 구조는 메모리 셀 어레이(110)가 하나의 플래인으로 구성된 구조이고, 멀티 플래인 구조는 메모리 셀 어레이(110) 내에 복수의 플래인들이 포함된 구조이다. 도 2에는 멀티 플래인 구조를 가지는 메모리 셀 어레이(110)가 도시된다.
메모리 셀 어레이(110)는 제1 내지 제4 플래인들(P1~P4)을 포함할 수 있다. 제1 내지 제4 플래인들(P1~P4)에는 서로 다른 로우 디코더들과 서로 다른 페이지 버퍼들이 연결될 수 있다. 제1 내지 제4 플래인들(P1~P4) 각각은 복수의 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 제1 내지 제4 플래인들(P1~P4)에는 서로 다른 물리 어드레스들이 할당될 수 있으며, 복수의 메모리 블록들(BLK1~BLKi)에도 서로 다른 물리 어드레스들이 할당될 수 있다.
제1 내지 제4 플래인들(P1~P4)은 프로그램, 리드 또는 소거 동작 시 동시에 선택될 수 있으며, 제1 내지 제4 플래인들(P1~P4)에서 선택된 메모리 블록은 물리 어드레스에 따라 서로 동일하거나 서로 다를 수 있다. 예를 들면, 물리 어드레스에 따라 제1 플래인(P1)의 제1 메모리 블록(BLK1)이 선택되고, 제2 플래인(P2)의 제3 메모리 블록(BLK3)이 선택되고, 제3 플래인(P3)의 제2 메모리 블록(BLK2)이 선택되고, 제4 플래인(P4)의 제1 메모리 블록(BLK1)이 선택될 수 있다.
예를 들면, 프로그램 동작 시, 제1 내지 제4 플래인들(P1~P4)에 각각 연결된 페이지 버퍼들에 데이터가 입력되면, 제1 내지 제4 플래인들(P1~P4)의 선택된 메모리 블록들에 동시에 프로그램 동작이 수행될 수 있다. 리드 동작 시, 제1 내지 제4 플래인들(P1~P4)의 선택된 메모리 블록들의 리드 동작이 동시에 수행될 수 있다. 소거 동작 시, 제1 내지 제4 플래인들(P1~P4)의 선택된 메모리 블록들의 소거 동작이 동시에 수행될 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 도 2에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중 어느 하나의 메모리 블록(BLKi)이 실시 예로써 도시된다.
메모리 블록(BLKi)은 제1 내지 제m 비트라인들(BL1~BLm; m은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 제1 내지 제m 비트라인들(BL1~BLm) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
도 3에 도시된 메모리 블록(BLKi)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 3에 도시된 개수로 제한되지 않는다.
서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(C1~Cn) 각각의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들의 그룹은 하나의 페이지(PG)를 구성할 수 있다. 메모리 셀들은 페이지(PG) 단위로 프로그램, 리드 또는 검증될 수 있다.
제1 내지 제m 비트라인들(BL1~BLm)은 페이지 버퍼 그룹(도 1의 140)에 포함된 페이지 버퍼들 각각에 연결될 수 있다.
도 4는 본 발명의 실시 예에 따른 로우 디코더를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 로우 디코더(120)는 디코더(decoder; 41) 및 패스 스위치 그룹(pass switch group; 42)을 포함할 수 있으며, 디코더(41) 및 패스 스위치 그룹(42)은 메모리 블록(BLKi)에 각각 연결될 수 있다. 도 4에는 어느 하나의 메모리 블록(BLKi)에 연결된 디코더(41) 및 패스 스위치 그룹(42)이 도시된다.
디코더(41)는 로우 어드레스(RADD)에 따라 양전압의 블록 선택 전압(BLKSV)을 출력하거나, 저전압 또는 접지전압을 출력할 수 있다. 패스 스위치 그룹(42)은 복수의 패스 스위치들(PS0~PSn+1)을 포함할 수 있다. 예를 들면, 메모리 블록(BLKi)에 n 개의 워드라인들(WL1~WLn)이 연결되고, 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)이 각각 하나씩 연결된 경우, 패스 스위치들(PS0~PSn+1)은 소스 셀렉트 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 셀렉트 라인(DSL)에 각각 연결될 수 있다. 패스 스위치들(PS0~PSn+1)은 NMOS 트랜지스터로 구현될 수 있으며, 게이트들이 디코더(41)의 출력 노드에 공통으로 연결될 수 있다. 따라서, 패스 스위치들(PS0~PSn+1)은 디코더(41)의 출력 노드에 인가되는 전압에 응답하여 동시에 동작할 수 있다. 패스 스위치들(PS0~PSn+1)은 글로벌 소스 셀렉트 라인(GSSL), 글로벌 워드 라인들(GWL1~GWLn) 및 글로벌 드레인 셀렉트 라인(GDSL)과 소스 셀렉트 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 셀렉트 라인(DSL) 사이에 연결될 수 있다.
글로벌 소스 셀렉트 라인(GSSL), 글로벌 워드 라인들(GWL1~GWLn) 및 글로벌 드레인 셀렉트 라인(GDSL)에는 전압 생성기(130)에서 출력된 동작 전압들(Vop)이 인가될 수 있다. 디코더(41)가 양전압의 블록 선택 전압(BLKSV)을 출력하면 패스 스위치들(PS0~PSn+1)이 모두 턴온되므로, 소스 셀렉트 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 셀렉트 라인(DSL)에 동작 전압들(Vop)이 전달될 수 있다.
도 5는 본 발명의 실시 예에 따른 플래인들, 로우 디코더들 및 전압 생성기의 연결 관계를 구체적으로 설명하기 위한 도면이다.
도 5를 참조하면, 제1 내지 제4 플래인들(P1~P4)에는 제1 내지 제4 로우 디코더들(120a~120d) 및 제1 내지 제4 페이지 버퍼 그룹들(140a~140d)이 각각 연결될 수 있다. 예를 들면, 제1 플래인(P1)에는 제1 로우 디코더(120a) 및 제1 페이지 버퍼 그룹(140a)이 연결될 수 있고, 제2 플래인(P2)에는 제2 로우 디코더(120b) 및 제2 페이지 버퍼 그룹(140b)이 연결될 수 있고, 제3 플래인(P3)에는 제3 로우 디코더(120c) 및 제3 페이지 버퍼 그룹(140c)이 연결될 수 있고, 제4 플래인(P4)에는 제4 로우 디코더(120d) 및 제4 페이지 버퍼 그룹(140d)이 연결될 수 있다.
전압 생성기(130)는 다양한 레벨들을 가지는 동작 전압들(Vop)을 생성하고, 동작 전압들(Vop)을 제1 내지 제4 로우 디코더들(120a~120d)에 전송할 수 있다. 즉, 전압 생성기(130)에서 출력된 동작 전압들(Vop)이 복수의 플래인들에 전달되어 프로그램, 리드 또는 소거 동작이 수행될 수 있다. 따라서, 본 실시 예에서는 동작 또는 선택된 플래인들의 개수에 따라 동작 전압들(Vop)을 출력하는 전압 생성기(130)의 구동력(driving force)을 조절할 수 있고, 이로 인해 전류 소모량을 감소시킬 수 있다.
본 실시 예에 따른 전압 생성기(130)는 동작 코드 판단부(OPCD detector; 130a), 클럭 그룹(CLK group; 130b) 및 펌프 그룹(pump group; 130c)을 포함할 수 있다.
동작 코드 판단부(130a)는 동작 코드(OPCD)에 따라 클럭 컨트롤 코드(CLKCD)를 출력할 수 있다. 예를 들면, 동작 코드(OPCD)는 동작 정보(operation information) 및 물리 어드레스(physical address)와 같이 동작에 관련된 다양한 정보를 포함할 수 있다. 클럭 컨트롤 코드(CLKCD)는 클럭의 주기를 조절하기 위한 정보를 포함할 수 있다.
클럭 그룹(130b)은 클럭 컨트롤 코드(CLKCD)에 응답하여 다양한 주기를 가지는 복수의 클럭들(CLK#)을 출력할 수 있다. 예를 들면, 클럭 그룹(130b)은 복수의 클럭 생성부들을 포함할 수 있으며, 클럭 생성부들은 클럭 컨트롤 코드(CLKCD)에 응답하여 다양한 주기를 가지는 클럭들(CLK#)을 각각 출력할 수 있다.
펌프 그룹(130c)은 클럭들(CLK#)에 응답하여 다양할 레벨을 가지는 동작 전압들(Vop)을 출력할 수 있다. 예를 들면, 펌프 그룹(130c)은 클럭들(CLK#)에 응답하여 펌핑된 전압들을 출력하는 복수의 펌프들(pumps)을 포함할 수 있다. 복수의 펌프들은 클럭들(CLK#)의 주기에 따라 입력 전압의 레벨을 단계적으로 높일 수 있으며, 목표 레벨까지 레벨이 높아진 펌핑 전압들을 동작 전압들(Vop)로써 출력할 수 있다. 펌프들이 펌핑 전압들을 생성하는 구동력은 클럭들(CLK#)의 주기에 따라 달라질 수 있으며, 구동력에 따라 펌프들의 전류 소모량이 달라질 수 있다. 클럭들(CLK#)의 주기는 각각 다를 수 있으므로, 서로 다른 주기를 가지는 클럭들(CLK#)에 응답하여 펌핑 전압을 생성하는 펌프들의 구동력은 서로 다를 수 있다. 예를 들면, 클럭의 주기가 길어질수록 펌프의 구동력은 낮아질 수 있으며, 구동력이 낮아지면 펌핑 전압을 생성하기 위한 펌프의 전류 소모량은 감소할 수 있다. 이와 반대로, 클럭의 주기가 짧아질수록 펌프의 구동력은 높아질 수 있으며, 구동력이 높아지면 펌핑 전압을 생성하기 위한 펌프의 전류 소모량은 증가할 수 있다.
펌프 그룹(130c)에서 출력된 동작 전압들(Vop)은 제1 내지 제4 로우 디코더들(120a~120d)에게 전달될 수 있으며, 제1 내지 제4 로우 디코더들(120a~120d) 및 제1 내지 제4 페이지 버퍼 그룹들(140a~140d)의 동작에 따라 제1 내지 제4 플래인들(P1~P4)에 포함된 선택된 메모리 블록들에게 동작 전압들(Vop)이 전달될 수 있다.
도 6은 본 발명의 실시 예에 따른 동작 코드 판단부를 구체적으로 설명하기 위한 도면이다.
도 6을 참조하면, 동작 코드 판단부(130a)는 동작 코드(OPCD<k:0>)에 따라 클럭 컨트롤 코드(CLKCD<m:0>)를 출력할 수 있다. 동작 코드(OPCD<k:0>)는 동작 정보(OPn) 및 물리 어드레스(PADD)를 포함할 수 있다. 동작 정보(OPn)는 프로그램 동작(PGM), 리드 동작(RD) 또는 소거 동작(ER)에 대한 정보일 수 있다. 물리 어드레스(PADD)는 선택된 플래인의 어드레스일 수 있다.
동작 코드 판단부(130a)는 메모리 장치에서 수행되는 동작과 관련된 다양한 정보를 저장하는 제1 및 제2 레지스터들(1REG, 2REG)을 포함할 수 있다.
제1 레지스터(1REG)는 프로그램(PGM), 리드(RD) 및 소거(ER) 동작들 각각에서 사용될 수 있는 전압들의 종류에 해당되는 전압 정보(Vpgm, Vpass, Vread, Vera, ...)를 저장할 수 있다. 예를 들면, 프로그램 동작(PGM)에서는 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 검증 전압(Vvf)이 사용될 수 있고, 리드 동작(RD)에서는 리드 전압(Vread) 및 패스 전압(Vpass)이 사용될 수 있으며, 소거 동작(ER)에서는 소거 전압(Vera) 및 패스 전압(Vpass)이 사용될 수 있다. 동작 코드 판단부(130a)는 동작 코드(OPCD)에 포함된 동작 정보(OPn)에 따라 제1 레지스터(1REG)에 저장된 동작들 중 하나를 선택하고, 선택된 동작에서 사용되는 전압 정보를 출력할 수 있다.
제2 레지스터(2REG)는 물리 어드레스(PADD)에 따라 선택된 플래인의 개수에 대한 정보(1, 2, 3, 4, ...)를 저장할 수 있다. 예를 들면, 동작 코드 판단부(130a)는 물리 어드레스(PADD)에 포함된 플래인 어드레스(PAD)에 따라 제2 레지스터(2REG)에서 플래인의 개수에 대한 정보를 출력할 수 있다. 예를 들면, 동작 코드 판단부(130a)는 물리 어드레스(PADD)에 포함된 플래인 어드레스(PAD)에 따라 선택된 플래인의 개수가 2개로 판단되면, 2개에 대한 정보를 출력할 수 있다.
상술한 바와 같이, 동작 코드 판단부(130a)는 동작 코드(OPCD)가 입력되면, 제1 및 제2 레지스터들(1REG, 2REG)에서 찾아진 정보를 클럭 컨트롤 코드(CLKCD<m:0>)로써 출력할 수 있다. 예를 들면, 제1 레지스터(1REG)에서 패스 전압(Vpass)이 선택되고, 제2 레지스터(2ERG)에서 플래인의 개수가 2개로 검출되면, 동작 코드 판단부(130a)는 선택된 정보를 포함하는 클럭 컨트롤 코드(CLKCD<m:0>)를 출력할 수 있다. 클럭 컨트롤 코드(CLKCD<m:0>)는 일정한 개수의 비트들로 설정될 수 있으며, 제1 및 제2 레지스터들(1REG, 2REG)에서 선택된 정보는 클럭 컨트롤 코드(CLKCD<m:0>)의 정해진 어드레스에 각각 포함될 수 있다.
도 7은 본 발명의 실시 예에 따른 클럭 컨트롤러를 구체적으로 설명하기 위한 도면이고, 도 8은 다양한 주기들(frequencies)을 가지는 클럭들을 설명하기 위한 도면이다.
도 7 및 도 8을 참조하면, 클럭 그룹(130b)은 클럭 컨트롤 코드(CLKCD<m:0>)에 응답하여 다양한 주기를 가지는 복수의 클럭들(CLK1~CLK4)을 출력할 수 있다. 예를 들면, 클럭 그룹(130b)은 서로 다른 주기를 가지는 클럭들(CLK1~CLK4)을 출력하기 위하여 제1 내지 제4 클럭 생성부들(1~4CLK_GEN)을 포함할 수 있다 제1 내지 제4 클럭 생성부들(1~4CLK_GEN)은 클럭 컨트롤 코드(CLKCD<m:0>)에 따라 제1 내지 제4 클럭들(CLK1~4)을 출력할 수 있다. 예를 들면, 제1 클럭 생성부(1CLK_GEN)는 제1 주기(F1)를 가지는 제1 클럭(CLK1)을 생성할 수 있고, 제2 클럭 생성부(1CLK_GEN)는 제2 주기(F2)를 가지는 제2 클럭(CLK2)을 생성할 수 있다. 이러한 방식으로 제3 및 제4 클럭 생성부들(3CLK_GEN, 4CLK_GEN)은 제3 및 제4 주기들(F3, F4)을 가지는 제3 및 제4 클럭들(CK3, CLK4)을 각각 생성할 수 있다. 예를 들면, 제1 주기(F1)를 가장 긴 주기라고 가정하면, 제2 주기(F2)는 제1 주기(F1)보다 짧고, 제3 주기(F3)는 제2 주기(F2)보다 짧으며, 제4 주기(F4)는 제3 주기(F3)보다 짧을 수 있다. 다시 말하면, 제1 클럭(CLK1) 의 주파수가 가장 낮고, 제4 클럭(CLK4)의 주파수가 가장 높다. 제1 내지 제4 클럭 생성부들(1~4CLK_GEN)은 서로 다른 제1 내지 제4 주기들(F1~F4)을 가지는 제1 내지 제4 클럭들(CLK1~CLK4)을 각각 출력할 수 있으나, 클럭 컨트롤 코드(CLKCD<m:0>)에 따라 일부 클럭 생성부들은 서로 동일한 클럭들을 출력할 수도 있다.
예를 들면, 클럭 그룹(130b)은 클럭 컨트롤 코드(CLKCD<m:0>)에 포함된 전압 정보 및 플래인의 개수(PL#)에 따라 제1 내지 제4 클럭 생성부들(1~4CLK_GEN) 중에서 클럭을 출력하기 위한 클럭 생성부들을 선택하고, 선택된 클럭 생성부들은 클럭 컨트롤 코드(CLKCD<m:0>)에 포함된 동작 정보 또는 플래인의 개수(PL#), 또는 동작 정보 및 플래인의 개수(PL#)에 따라 주기를 가변할 수 있다. 예를 들면, 클럭 생성부는 높은 전류 요구량이 필요한 동작에서는 짧은 주기를 가지는 클럭을 출력할 수 있고, 선택된 플래인의 개수(PL#)가 적을수록 긴 주기를 가지는 클럭을 출력할 수 있다. 클럭의 주기가 길어질수록, 클럭에 따라 펌핑 동작을 수행하는 펌프의 구동력이 낮아질 수 있으므로 펌프의 전류 소모량은 감소할 수 있다.
도 7에 도시된 제1 내지 제4 클럭 생성부들(1~4CLK_GEN)은 제1 내지 제4 클럭들(CLK1~CLK4)을 각각 출력하는 것으로 도시되었으나, 클럭 컨트롤 코드(CLKCD<m:0>)에 따라 서로 동일하거나 서로 다른 주기를 가지는 클럭들을 출력할 수 있다. 예를 들면, 클럭 컨트롤 코드(CLKCD<m:0>)에 따라 제1 클럭 생성부(1CLK_GEN)는 제3 클럭(CLK3)을 출력할 수도 있고, 제2 클럭 생성부(2CLK_GEN)는 제1 클럭(CLK1)을 생성할 수도 있다.
도 9는 본 발명의 실시 예에 따른 펌프 그룹을 구체적으로 설명하기 위한 도면이다.
도 9를 참조하면, 펌프 그룹(130c)은 다양한 동작들에 필요한 다양한 전압들을 출력하기 위한 제1 내지 제4 펌프들(1~4PMP)과 펌핑된 전압들을 글로벌 워드 라인들(GWL)에 전송하는 전압 출력부(VOLOUT)를 포함할 수 있다. 제1 펌프(1PMP)는 프로그램 전압(Vpgm) 또는 소거 전압을 출력할 수 있고, 제2 펌프(2PMP)는 제1 패스 전압(Vpass1)을 출력할 수 있고, 제3 펌프(3PMP)는 검증 전압(Vvf) 또는 리드 전압을 출력할 수 있으며, 제4 펌프(4PMP)는 음전압(Vneg)을 출력할 수 있다. 도 9에 도시된 펌프들 외에도 다양한 전압들을 출력하기 위한 복수의 펌프들이 더 포함될 수도 있다. 본 실시 예에서는 설명의 편의를 위하여 네 개의 펌프들을 예를 들어 설명한다. 제1 내지 제4 펌프들(1~4PMP)은 제1 내지 제4 클럭들(CLK1~4)에 응답하여 각각 펌핑 동작을 수행할 수 있으며, 펌핑 동작에 의해 목표 레벨을 가지는 전압들을 각각 출력할 수 있다. 프로그램, 리드 또는 소거 동작 시 제1 패스 전압(Vpass1) 외에도 다양한 레벨들을 가지는 패스 전압들이 출력될 수 있으므로, 펌프 그룹(130c)에는 제1 내지 제4 펌프들(1~4PMP) 외에도 복수의 펌프들이 더 포함될 수 있다.
제1 펌프(1PMP)는 제1 클럭(CLK1)에 따라 프로그램 전압(Vpgm)을 출력할 수 있고, 제2 펌프(2PMP)는 제2 클럭(CLK2)에 따라 제1 패스 전압(Vpass1)을 출력할 수 있고, 제3 펌프(3PMP)는 제3 클럭(CLK3)에 따라 검증 전압(Vvf)을 출력할 수 있다. 제4 펌프(4PMP)는 제4 클럭(CLK4)에 따라 음전압(Vneg)을 출력할 수 있다.
도 9에는 제1 내지 제4 펌프들(1~4PMP)이 서로 다른 제1 내지 제4 클럭들(CLK1~4)에 따라 각각 전압을 출력하는 것으로 도시되었으나, 이는 발명을 설명하기 위한 실시 예이므로 제1 내지 제4 펌프들(1~4PMP)은 서로 동일한 클럭들에 따라 전압들을 출력할 수도 있고, 일부 펌프들만 서로 동일한 클럭들에 따라 전압들을 출력할 수도 있으며, 클럭이 입력되지 않는 펌프는 비활성화될 수도 있다. 비활성화된 펌프는 전압을 출력하지 않는다.
제1 클럭(CLK1)의 주기가 제2 클럭(CLK2)의 주기보다 긴 경우, 제1 클럭(CLK1)에 따라 펌핑 동작을 수행하는 제1 펌프(1PMP)의 구동력은 제2 클럭(CLK2)에 따라 펌핑 동작을 수행하는 제2 펌프(2PMP)의 구동력보다 낮다.
제1 내지 제4 펌프들(1~4PMP)이 프로그램 전압(Vpgm), 제1 패스 전압(Vpass1), 검증 전압(Vvf) 또는 음전압(Vneg)을 출력하면, 전압 출력부(VOLOUT)는 물리 어드레스(PADD)에 따라 글로벌 워드라인들(GWL)에게 프로그램 전압(Vpgm), 제1 패스 전압(Vpass1), 검증 전압(Vvf) 및 음전압(Vneg)을 선택적으로 전달할 수 있다.
동작 전압들(Vop)을 출력하는 제1 내지 제4 펌프들(1~4PMP)을 구체적으로 설명하면 다음과 같다.
도 10은 본 발명의 실시 예에 따른 펌프를 구체적으로 설명하기 위한 회로도로써, 도 10에 도시된 펌프(#PMP)는 도 9에 도시된 제1 내지 제4 펌프들(1~4PMP) 중 어느 하나의 펌프일 수 있다.
도 10을 참조하면, 펌프(#PMP)는 입력 전압(Vin)이 인가되는 입력 노드(NDin)와 출력 전압(Vout)이 출력되는 출력 노드(NDout) 사이에 연결된 복수의 스테이지들(STA1~STA6)을 포함할 수 있다. 예를 들면, 입력 노드(NDin)와 출력 노드(NDout) 사이에 제1 내지 제6 스테이지들(STA1~STA6)이 직렬로 연결될 수 있다. 제1 내지 제6 스테이지들(STA1~STA6) 각각은 다이오드 및 캐패시터를 포함할 수 있으며, 서로 동일한 구조로 구성될 수 있다. 제1 스테이지(STA1)를 예를 들어 설명하면, 제1 스테이지(STA1)는 제1 다이오드(D1)와 제1 캐패시터(CP1)를 포함할 수 있다. 제1 다이오드(D1)의 입력단에는 입력 노드(NDin)가 연결되고, 출력단에는 제2 스테이지(STA2)에 포함된 제2 다이오드(D2)의 입력단이 연결될 수 있다. 즉, 제1 내지 제6 스테이지들(STA1~STA6)에 포함된 제1 내지 제6 다이오드들(D1~D6)은 서로 직렬로 연결될 수 있다. 제1 스테이지(STA1)에 포함된 제1 캐패시터(CP1)는 제1 다이오드(D1)의 출력단과 클럭(CLK#)이 인가되는 노드 사이에 연결될 수 있다. 제2 내지 제6 스테이지들(STA2~STA6)에 포함된 제2 내지 제6 캐패시터들(CP2~CP6)도 제2 내지 제6 다이오드들(D2~D6)의 출력단들에 연결될 수 있다. 제1 내지 제6 캐패시터들(CP1~CP6) 중에서 홀수 번째 캐패시터들인 제1, 제3 및 제5 캐패시터들(CP1, CP3, CP5)에는 클럭(CLK#)이 인가될 수 있고, 짝수 번째 캐패시터들인 제2 및 제4 캐패시터들(CP2, CP4)에는 반전 클럭(/CLK#)이 인가될 수 있다. 반전 클럭(/CLK#)은 클럭(CLK#)과 위상이 반대인 클럭을 의미한다. 예를 들면, 클럭(CLK#)이 하이(high)이면 반전 클럭(/CLK#)은 로우(low)일 수 있다. 출력 노드(NDout)에 연결된 제6 캐패시터(CP6)는 출력 노드(NDout)와 접지전압이 인가되는 단자 사이에 연결될 수 있다.
펌핑 동작은 클럭(CLK#) 및 반전 클럭(/CLK#)이 다수 회 입력되는 방식으로 수행될 수 있다. 예를 들면, 입력 전압(Vin)이 전원전압(VDD)이면, 클럭(CLK#)이 하이가 되면, 제1 캐패시터(CP1)에는 하이의 전압이 충전될 수 있고, 제1 다이오드(D1)는 입력단에 입력된 전원전압(VDD)을 출력단으로 출력할 수 있다. 이에 따라, 제1 다이오드(D1)의 출력단에는 제1 캐패시터(CP1)에 충전된 전압으로 인해 전원전압(VDD)보다 높은 전압이 출력될 수 있다. 이러한 방식으로 높아진 전압은 클럭(CLK#) 및 반전 클럭(/CLK#)의 위상이 바뀔 때마다 제2 내지 제6 다이오드들(D2~D6)을 거치면서 단계적으로 더 높아질 수 있으며, 제6 다이오드(D6)에서 출력되는 전압은 출력 전압(Vout)으로써 출력 노드(NDout)를 통해 출력될 수 있다. 펌프(#PMP)에 포함된 스테이지들(STA1~STA6)의 개수에 따라 출력 전압(Vout)의 레벨이 조절될 수 있으며, 펌프(#PMP)에서 출력되는 출력 전압(Vout)은 도 9에 도시된 다양한 전압들(Vpgm, Vpass1, Vvf 또는 Vneg)일 수 있다.
펌프(#PMP)는 입력되는 클럭(CLK#) 및 반전 클럭(/CLK#)에 따라 펌핑 동작을 수행하여 출력 전압(Vout)을 출력하므로, 클럭(CLK#) 및 반전 클럭(/CLK#)의 주기에 따라 펌프(#PMP)의 구동력은 달라질 수 있다. 예를 들면, 클럭(CLK#) 및 반전 클럭(/CLK#)의 주기가 길어질수록 제1 다이오드(D1)부터 제6 다이오드(D6)까지 전압이 단계적으로 높아지는 시간이 길어지므로, 펌프(#PMP)의 구동력은 저하될 수 있다. 이와 반대로, 클럭(CLK#) 및 반전 클럭(/CLK#)의 주기가 짧아질수록 제1 다이오드(D1)부터 제6 다이오드(D6)까지 전압이 단계적으로 높아지는 시간이 짧아지므로, 펌프(#PMP)의 구동력은 높아질 수 있다. 펌프(#PMP)의 구동력이 높아지면 펌핑 동작을 수행할 때 소모되는 전류량이 증가할 수 있고, 구동력이 저하되면 펌핑 동작을 수행할 때 소모되는 전류량이 감소할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 펌프를 구체적으로 설명하기 위한 회로도이다.
도 11을 참조하면, 펌프(#PMP’)는 입력 노드(NDin)와 출력 노드(NDout) 사이에서 서로 직렬로 연결된 제1 내지 제k 스테이지들(STA1’~STAk’)을 포함할 수 있다. 제1 내지 제k 스테이지들(STA1’~STAk’) 각각은 클럭(CLK#) 및 반전 클럭(/CLK#)에 응답하여 펌핑 동작을 수행할 수 있다.
제1 내지 제k 스테이지들(STA1’~STAk’)은 서로 동일한 구조로 구성될 수 있으므로, 제1 스테이지(STA1’)를 예를 들어 설명하면 다음과 같다.
제1 스테이지(STA1’)는 입력 노드(NDin)와 제2 스테이지(STA2’) 사이에서 서로 병렬로 연결된 제1 및 제2 스위치들(SW1, SW2)과 제3 및 제4 스위치들(SW3, SW4)을 포함할 수 있다. 입력 노드(NDin)에는 펌프(#PMP’)에 공급되는 입력 전압(Vin)이 인가될 수 있으며, 입력 전압(Vin)은 전원 전압(VDD)일 수 있다. 제1 및 제2 스위치들(SW1, SW2)은 입력 노드(NDin)와 제2 스테이지(STA2’) 사이에서 서로 직렬로 연결되고, 제3 및 제4 스위치들(SW3, SW4)은 입력 노드(NDin)와 제2 스테이지(STA2’) 사이에서 서로 직렬로 연결된다. 제1 스위치(SW1)는 NMOS 트랜지스터로 구현될 수 있고, 제2 스위치(SW2)는 PMOS 트랜지스터로 구현될 수 있다. 제3 스위치(SW3)는 NMOS 트랜지스터로 구현될 수 있고, 제4 스위치(SW4)는 PMOS 트랜지스터로 구현될 수 있다.
제1 및 제2 스위치들(SW1, SW2) 사이의 제1 노드(ND1)에는 제7 캐패시터(CP7)가 연결되며, 제7 캐패시터(CP7)에는 클럭(CLK#)이 인가된다. 제3 및 제4 스위치들(SW3, SW4) 사이의 제2 노드(ND2)에는 제8 캐패시터(CP8)가 연결되며, 제8 캐패시터(CP8)에는 반전 클럭(/CLK#)이 인가된다.
제1 및 제2 스위치들(SW1, SW2)의 게이트들은 제2 노드(ND2)에 연결될 수 있고, 제3 및 제4 스위치들(SW3, SW4)의 게이트들은 제1 노드(ND1)에 연결될 수 있다. 따라서, 클럭(CLK#)이 하이(high)이고 반전 클럭(/CLK#)이 로우(low)이면, 제1 노드(ND1)의 전위는 하이(high)가 되고 제2 노드(ND2)의 전위는 로우(low)가 되므로 제2 및 제3 스위치들(SW2, SW3)은 턴온되고 제1 및 제4 스위치들(SW1, SW4)은 턴오프된다. 클럭(CLK#)이 로우(low)이고 반전 클럭(/CLK#)이 하이(high)이면, 제1 노드(ND1)의 전위는 로우(low)가 되고 제2 노드(ND2)의 전위는 하이(high)가 되므로 제2 및 제3 스위치들(SW2, SW3)은 턴오프되고 제1 및 제4 스위치들(SW1, SW4)은 턴온된다. 따라서, 제1 스테이지(STA1’)는 클럭(CLK#) 및 반전 클럭(/CLK#)에 따라 펌핑 동작을 수행하여 입력 전압(Vin)보다 높은 제1 출력 전압(Vont1)을 출력할 수 있다.
제2 스테이지(STA2’)는 제1 스테이지(STA1’)에서 출력된 제1 출력 전압(Vout1)을 입력 전압으로써 공급받고 반전 클럭(/CLK#) 및 클럭(CLK#)에 따라 펌핑 동작을 수행할 수 있다. 제2 스테이지(STA2’)에 입력되는 반전 클럭(/CLK#) 및 클럭(CLK#)은 제1 스테이지(STA1’)와 반대 위상을 가질 수 있다. 예를 들면, 제1 스테이지(STA1’)의 제7 캐패시터(CP7)에 클럭(CLK#)이 입력되면, 제2 스테이지(STA2’)의 제7 캐패시터(CP7)에는 반전 클럭(/CLK#)이 입력될 수 있다. 제1 스테이지(STA1’)의 제8 캐패시터(CP8)에 반전 클럭(/CLK#)이 입력되면, 제2 스테이지(STA2’)의 제8 캐패시터(CP8)에는 클럭(CLK#)이 입력될 수 있다.
제2 스테이지(STA2’)는 반전 클럭(/CLK#) 및 클럭(CLK#)에 따라 펌핑 동작을 수행하여, 제1 출력 전압(Vout1)보다 높은 제2 출력 전압(Vout2)을 출력할 수 있다.
제3 스테이지(STA3’)는 제1 스테이지(STA1’)와 동일한 구조로 구성될 수 있으며, 제1 스테이지(STA1’)에 입력되는 클럭(CLK#) 및 반전 클럭(/CLK#)에 응답하여 제2 출력 전압(Vout2)보다 높은 제3 출력 전압(Vout3)을 출력할 수 있다.
이에 따라, 펌프(#PMP)에 입력되는 클럭(CLK#) 및 반전 클럭(/CLK#)의 위상이 바뀔 때마다 펌핑 동작이 수행되어 제k 스테이지(STAk’)는 제1 스테이지(STA1’)에 인가된 입력 전압(Vin)보다 높은 제k 출력 전압(Voutk)을 출력 노드(NDout)를 통해 출력될 수 있다.
도 11에 도시된 펌프(#PMP’)도 클럭(CLK#) 및 반전 클럭(/CLK#)에 응답하여 펌핑 동작을 수행하므로, 클럭(CLK#)의 주기에 따라 구동력이 달라질 수 있다. 예를 들면, 클럭(CLK#) 및 반전 클럭(/CLK#)의 주기가 길어질수록 출력 전압(Vout)이 출력되는 시간이 길어지므로 펌프(#PMP’)의 구동력은 저하될 수 있다. 이와 반대로, 클럭(CLK#) 및 반전 클럭(/CLK#)의 주기가 짧아질수록 출력 전압(Vout)이 출력되는 시간이 짧아지므로 펌프(#PMP’)의 구동력은 높아질 수 있다. 펌프(#PMP’)의 구동력이 높아지면 펌핑 동작이 수행될 때 소모되는 전류량이 증가할 수 있고, 구동력이 저하되면 펌핑 동작이 수행될 때 소모되는 전류량이 감소할 수 있다.
도 12는 클럭의 주기에 따라 전류 소모량이 달라지는 펌프를 설명하기 위한 도면이다.
도 12를 참조하면, 펌프(#PMP)가 제1 클럭(CLK1)에 응답하여 출력 전압(Vout)을 출력할 때 소모되는 전류량을 제1 전류 소모량(CR1)이라고 가정하고, 제2 클럭(CLK2)에 응답하여 출력 전압(Vout)을 출력할 때 소모되는 전류량을 제2 전류 소모량(CR2)이라고 가정한다. 제1 클럭(CLK1)의 주기가 제2 클럭(CLK2)의 주기보다 길면, 제2 전류 소모량(CR2)은 제1 전류 소모량(CR1)보다 크다. 즉, 펌프(#PMP)가 동일한 레벨을 가지는 출력 전압(Vout)을 출력하더라도 클럭의 주기에 따라 소모되는 전류량이 달라질 수 있다.
도 13은 본 발명의 실시 예에 따른 전압 생성 방법을 설명하기 위한 순서도이다.
도 13 및 도 1을 참조하면, 전압 생성기(130)는 동작에 따라 다양한 주기를 가지는 클럭들(CLK)을 생성할 수 있다(S131). 예를 들면, 메모리 장치(1100)에 프로그램(PGM), 리드(RD) 또는 소거(ER) 커맨드가 입력되면, 로직 회로(170)는 커맨드에 응답하여 동작 코드(OPCD)를 생성할 수 있다. 예를 들면, 로직 회로(170)는 동작 정보(operation information) 및 물리 어드레스(physical address) 등의 정보를 포함하는 동작 코드(OPCD)를 생성하고, 동작 코드(OPCD)를 전압 생성기(130)에 전송할 수 있다. 전압 생성기(130)에 포함된 동작 코드 판단부(도 5의 130a)는 동작 코드(OPCD)에 포함된 정보에 따라 클럭 컨트롤 코드(CLKCD)를 출력하고, 클럭 그룹(도 5의 130b)은 클럭 컨트롤 코드(CLKCD)에 따라 주기가 가변된 클럭들(CLK)을 출력할 수 있다. 클럭들(CLK)의 주기는 프로그램(PGM), 리드(RD) 또는 소거(ER) 동작에 따라 다르게 설정될 수 있다. 예를 들면, 프로그램(PGM) 및 리드(RD) 동작들보다 소거(ER) 동작에서 클럭들(CLK)의 주기가 더 길게 설정될 수 있다.
펌프 그룹(도 5의 130c)은 다양한 주기를 가지는 클럭들(CLK)에 따라 복수의 펌프들을 구동시켜 다양한 레벨들을 가지는 동작 전압들(Vop)을 생성할 수 있다(S132). 펌프들에 입력되는 클럭들(CLK)의 주기가 길수록 펌프들의 구동력은 낮아지므로, 소모 전류량이 낮아질 수 있다.
메모리 장치(1100)는 동작 전압들(Vop)을 사용하여 선택된 동작을 수행할 수 있다(S133). 예를 들면, 메모리 장치(1100)는 프로그램(PGM) 커맨드에 응답하여 프로그램 동작에 필요한 동작 전압들(Vop)을 생성하고, 동작 전압들(Vop)을 사용하여 프로그램 동작을 수행할 수 있다.
도 14는 도 13에 도시된 전압 생성 방법에 따라 전압을 생성하는 펌프 그룹을 설명하기 위한 도면이다.
도 14를 참조하면, 클럭의 주기는 동작에 따라 조절될 수 있다. 예를 들면, 클럭의 주기는 동작에서 필요한 전류 요구량에 따라 조절될 수 있다. 여기서, 전류 요구량은 프로그램 동작(PGM), 리드 동작(RD) 또는 소거 동작(ER) 각각의 동작에서 사용되는 전류량일 수 있으며, 각 동작의 어드레스에 따라 달라질 수도 있다. 예를 들면, 프로그램 동작(PGM)과 리드 동작(RD)에서 필요로 하는 전류 요구량이 소거 동작(ER)보다 높다고 가정하면, 프로그램 동작(PGM)과 리드 동작(RD)에서는 소거 동작(ER)보다 주기가 짧은 제2 클럭(CLK2)이 사용될 수 있고, 소거 동작(ER)에서는 프로그램 동작(PGM) 또는 리드 동작(RD)보다 주기가 긴 제1 클럭(CLK1)이 사용될 수 있다. 또는, 소거 동작(ER)에서 필요로 하는 전류 요구량이 프로그램 동작(PGM) 또는 리드 동작(RD)보다 높다고 가정하면, 소거 동작(ER)에서는 프로그램 동작(PGM) 또는 리드 동작(RD)보다 주기가 짧은 제2 클럭(CLK2)이 사용될 수 있고, 프로그램 동작(PGM) 또는 리드 동작(RD)에서는 소거 동작(ER)보다 주기가 긴 제1 클럭(CLK1)이 사용될 수 있다.
예를 들면, 프로그램 동작(PGM)이 수행될 때 제1 내지 제4 펌프들(1~4PMP)은 제2 클럭(CLK2)에 응답하여 프로그램 전압(Vpgm), 패스 전압(Vpass) 또는 검증 전압(Vvf)을 생성할 수 있다. 제2 클럭(CLK2)은 제2 주기를 가진다고 가정한다. 프로그램 동작(PGM)에서 수행되는 검증 동작 시 음전압(Vneg)이 사용되는 경우, 제4 펌프(4PMP)는 제2 클럭(CLK2)에 응답하여 음전압(Vneg)을 출력할 수 있다. 음전압(Vneg)이 사용되지 않으면, 제4 펌프(4PMP)에는 클럭(CLK)이 인가되지 않으므로(no CLK) 제4 펌프(4PMP)는 비활성화될 수 있다.
리드 동작(RD)이 수행될 때에는 제2 내지 제4 펌프들(2~4PMP)이 활성화되고, 제1 펌프(1PMP)는 비활성화될 수 있다. 제1 펌프(1PMP)가 프로그램 전압(Vpgm) 또는 소거 전압(Vera)을 출력하도록 설정된 경우, 제1 펌프(1PMP)는 리드 동작(RD)이 수행될 때 비활성화될 수 있다. 예를 들면, 제1 펌프(1PMP)에 클럭(CLK)이 인가되지 않으면 제1 펌프(1PMP)는 비활성화될 수 있다. 제2 펌프(2PMP)는 제2 클럭(CLK2)에 응답하여 패스 전압(Vpass)을 생성할 수 있다. 제3 펌프(3PMP)는 제2 클럭(CLK2)에 응답하여 리드 전압(Vread)을 생성할 수 있다. 리드 동작 시 음전압(Vneg)이 사용되는 경우, 제4 펌프(4PMP)는 제2 클럭(CLK2)에 응답하여 음전압(Vneg)을 출력할 수 있다. 음전압(Vneg)이 사용되지 않는 동작에서, 제4 펌프(4PMP)에는 클럭(CLK)이 인가되지 않으며, 이로 인해 제4 펌프(4PMP)는 비활성화될 수 있다.
소거(ER) 동작이 수행될 때 제1 내지 제4 펌프들(1~4PMP)은 제1 클럭(CLK1)에 응답하여 소거 전압(Ver), 패스 전압(Vpass), 검증 전압(Vvf) 또는 음전압(Vneg)을 생성할 수 있다. 예를 들면, 소거 동작(ER)에서 전압들을 생성할 때 전류 소모량을 감소시키기 위하여 제2 주기보다 긴 제1 주기를 가지는 제1 클럭들(CLK1)이 사용될 수 있다.
상술한 바와 같이, 제1 내지 제4 펌프들(1~4PMP)은 입력되는 클럭들에 응답하여 펌핑 동작을 수행하는데, 클럭들의 주기에 따라 펌프들의 구동력이 달라질 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 전압 생성 방법을 설명하기 위한 순서도이다.
도 15 및 도 1을 참조하면, 전압 생성기(130)는 프로그램, 리드 또는 소거 동작 시 선택된 플래인의 개수에 따라 다양한 주기를 가지는 클럭들(CLK)을 생성할 수 있다(S151). 예를 들면, 메모리 장치(1100)에 프로그램, 리드 또는 소거 커맨드가 입력될 때 물리 어드레스가 입력된다. 로직 회로(170)는 커맨드와 물리 어드레스에 따라 동작 코드(OPCD)를 생성할 수 있다. 예를 들면, 로직 회로(170)는 동작 정보(operation information) 및 물리 어드레스(physical address) 등의 정보를 포함하는 동작 코드(OPCD)를 생성하고, 동작 코드(OPCD)를 전압 생성기(130)에 전송할 수 있다. 전압 생성기(130)에 포함된 동작 코드 판단부(도 5의 130a)는 동작 코드(OPCD)에 포함된 정보에 따라 클럭 컨트롤 코드(CLKCD)를 출력하고, 클럭 그룹(도 5의 130b)은 클럭 컨트롤 코드(CLKCD)에 따라 클럭들(CLK)의 주기를 조절할 수 있다. 클럭들(CLK)의 주기는 선택된 플래인의 개수에 따라 다르게 설정될 수 있다. 예를 들면, 선택된 플래인의 개수가 적을수록 클럭들(CLK)의 주기는 길어지도록 설정될 수 있다. 다시 말하면, 선택된 플래인의 개수가 적을수록 클럭들(CLK)의 주파수는 낮아지도록 설정될 수 있다. 또는, 선택된 플래인의 개수가 많을수록 클럭들(CLK)의 주기는 짧아지도록 설정될 수 있다. 다시 말하면, 선택된 플래인의 개수가 많을수록 클럭들(CLK)의 주파수는 높아지도록 설정될 수 있다.
펌프 그룹(도 5의 130c)은 다양한 주기를 가지는 클럭들(CLK)에 따라 복수의 펌프들을 구동시켜 다양한 레벨들을 가지는 동작 전압들(Vop)을 생성할 수 있다(S152). 펌프들에 입력되는 클럭들(CLK)의 주기가 길어질수록 펌프들의 구동력은 낮아지므로, 소모 전류량이 낮아질 수 있다.
메모리 장치(1100)는 동작 전압들(Vop)을 사용하여 선택된 플래인들의 선택된 메모리 블록에 대한 동작을 수행할 수 있다(S153). 예를 들면, 메모리 장치(1100)는 리드(RD) 커맨드에 응답하여 리드 동작에 필요한 동작 전압들(Vop)을 생성하고, 동작 전압들(Vop)을 사용하여 리드 동작을 수행할 수 있다.
도 16a 및 도16b는 도 15에 도시된 전압 생성 방법에 따라 프로그램 동작에서 사용되는 전압들을 생성하는 방법을 설명하기 위한 도면이다.
도 16a를 참조하면, 프로그램 동작(PGM) 시 선택된 플래인의 개수(PL#)에 따라 클럭의 주기가 조절될 수 있고, 조절된 클럭에 따라 프로그램 동작에 필요한 전압들이 생성될 수 있다. 예를 들면, 선택된 플래인의 개수(PL#)가 증가할수록 제1 내지 제4 펌프들(1~4PMP)에 인가되는 클럭들의 주기는 짧게 설정될 수 있다. 제1 펌프(1PMP)는 프로그램 전압(Vpgm)을 생성하도록 구성될 수 있고, 제2 펌프(2PMP)는 패스 전압(Vpass)을 생성하도록 구성될 수 있고, 제3 펌프(3PMP)는 검증 전압(Vvf)을 생성하도록 구성될 수 있으며, 제4 펌프(4PMP)는 음전압(Vneg)을 생성하도록 구성될 수 있다.
선택된 플래인의 개수(PL#)가 한 개인 경우(1), 제1 내지 제4 펌프들(1~4PMP)은 제1 주기를 가지는 제1 클럭(CLK1)에 응답하여 프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vvf) 및 음전압(Vneg)을 생성할 수 있다. 여기서 음전압(Vneg)은 0V 보다 낮은 검증 전압이 필요한 경우 사용될 수 있으며, 음전압(Vneg)이 사용되지 않는 경우에는 제4 펌프(4PMP)에 클럭이 인가되지 않으므로(no CLK) 제4 펌프(4PMP)는 비활성화될 수 있다.
선택된 플래인의 개수(PL#)가 두 개인 경우(2), 제1 내지 제4 펌프들(1~4PMP)은 제1 주기보다 짧은 제2 주기를 가지는 제2 클럭(CLK2)에 응답하여 프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vvf) 및 음전압(Vneg)을 생성할 수 있다. 이러한 방식으로 선택된 플래인의 개수(PL#)가 증가할수록 짧은 주기를 가지는 클럭을 사용하여 프로그램 동작에 필요한 전압들이 생성될 수 있다.
도 16b를 참조하면, 프로그램 동작(PGM) 시 선택된 플래인의 개수(PL#)에 따라 일부 펌프에 인가되는 클럭의 주기가 조절될 수 있고, 다른 일부 펌프에 인가되는 클럭의 주기는 선택된 플래인의 개수(PL#)가 바뀌더라도 일정하게 유지될 수 있다. 예를 들면, 선택된 플래인의 개수(PL#)가 증가할수록 제2 내지 제4 펌프들(2~4PMP)에 인가되는 클럭들의 주기는 짧게 설정되고, 제1 펌프(1PMP)에 인가되는 클럭의 주기는 일정하게 유지되도록 설정될 수 있다. 제1 펌프(1PMP)는 프로그램 전압(Vpgm)을 생성하므로 높은 구동력으로 프로그램 전압(Vpgm)을 생성하도록 구성될 수 있다. 높은 구동력을 가지기 위해서는 제1 펌프(1PMP)에 인가되는 클럭의 주기가 짧아야 하므로, 제1 펌프(1PMP)에는 주기가 가장 짧은 제4 클럭(CLK4)이 인가될 수 있다.
이에 따라, 제1 펌프(1PMP)의 소모 전류량은 증가할 수 있으나, 선택된 플래인의 개수(PL#) 가 감소하면 나머지 제2 내지 제4 펌프들(2~4PMP)에 인가되는 클럭들의 주기는 길게 설정되므로, 제2 내지 제4 펌프들(2~4PMP)의 소모 전류량은 감소할 수 있다.
도 17a 및 도 17b는 도 15에 도시된 전압 생성 방법에 따라 리드 동작에서 사용되는 전압들을 생성하는 방법을 설명하기 위한 도면이다.
도 17a를 참조하면, 리드 동작(RD) 시 선택된 플래인의 개수(PL#)에 따라 클럭의 주기가 조절될 수 있고, 조절된 클럭에 따라 리드 동작(RD)에 필요한 전압들이 생성될 수 있다. 예를 들면, 선택된 플래인의 개수(PL#)가 증가할수록 제2 내지 제4 펌프들(2~4PMP)에 인가되는 클럭들의 주기는 짧게 설정될 수 있다. 제1 펌프(1PMP)가 프로그램 전압 또는 소거 전압을 생성하도록 구성된 경우, 리드 동작(RD)에서는 제1 펌프(1PMP)에 클럭이 인가되지 않을 수 있다(no CLK). 제2 펌프(2PMP)는 패스 전압(Vpass)을 생성하도록 구성될 수 있고, 제3 펌프(3PMP)는 리드 전압(Vvf)을 생성하도록 구성될 수 있으며, 제4 펌프(4PMP)는 음전압(Vneg)을 생성하도록 구성될 수 있다.
선택된 플래인의 개수(PL#)가 한 개인 경우(1), 제2 내지 제4 펌프들(2~4PMP)은 제1 주기를 가지는 제1 클럭(CLK1)에 응답하여 패스 전압(Vpass), 리드 전압(Vread) 및 음전압(Vneg)을 생성할 수 있다. 여기서 음전압(Vneg)은 0V 보다 낮은 리드 전압(Vread)이 필요한 경우 사용될 수 있으며, 음전압(Vneg)이 사용되지 않는 경우에는 제4 펌프(4PMP)에 클럭이 인가되지 않으므로(no CLK) 제4 펌프(4PMP)는 비활성화될 수 있다.
선택된 플래인의 개수(PL#)가 두 개인 경우(2), 제2 내지 제4 펌프들(2~4PMP)은 제1 주기보다 짧은 제2 주기를 가지는 제2 클럭(CLK2)에 응답하여 패스 전압(Vpass), 리드 전압(Vread) 및 음전압(Vneg)을 생성할 수 있다. 이러한 방식으로 선택된 플래인의 개수(PL#)가 증가할수록 짧은 주기를 가지는 클럭을 사용하여 리드 동작(RD)에 필요한 전압들이 생성될 수 있다.
도 17b를 참조하면, 리드 동작(RD) 시 선택된 플래인의 개수(PL#)에 따라 일부 펌프에 인가되는 클럭의 주기가 조절될 수 있고, 다른 일부 펌프에 인가되는 클럭의 주기는 선택된 플래인의 개수(PL#)가 바뀌더라도 일정하게 유지될 수 있다. 예를 들면, 선택된 플래인의 개수(PL#)가 증가할수록 제2 및 제4 펌프들(2PMP, 4PMP)에 인가되는 클럭들의 주기는 짧게 설정되고, 제3 펌프(3PMP)에 인가되는 클럭의 주기는 일정하게 유지되도록 설정될 수 있다. 제3 펌프(3PMP)는 리드 전압(Vread)을 생성하므로 높은 구동력을 사용하여 리드 전압(Vread)을 생성하도록 구성될 수 있다. 높은 구동력을 가지기 위해서는 제3 펌프(3PMP)에 인가되는 클럭의 주기가 짧아야 하므로, 제3 펌프(3PMP)에는 주기가 가장 짧은 제4 클럭(CLK4)이 인가될 수 있다.
이에 따라, 제3 펌프(3PMP)의 소모 전류량은 증가할 수 있으나, 선택된 플래인의 개수(PL#) 가 감소하면 나머지 제2 및 제4 펌프들(2PMP. 4PMP)에 인가되는 클럭들의 주기는 길게 설정되므로, 제2 및 제4 펌프들(2PMP. 4PMP)의 소모 전류량은 감소할 수 있다.
도 18a 및 도 18b는 도 15에 도시된 전압 생성 방법에 따라 소거 동작에서 사용되는 전압들을 생성하는 방법을 설명하기 위한 도면이다.
도 18a를 참조하면, 소거 동작(ER) 시 선택된 플래인의 개수(PL#)에 따라 클럭의 주기가 조절될 수 있고, 조절된 클럭에 따라 소거 동작(ER)에 필요한 전압들이 생성될 수 있다. 예를 들면, 선택된 플래인의 개수(PL#)가 증가할수록 제1 내지 제4 펌프들(1~4PMP)에 인가되는 클럭들의 주기는 짧게 설정될 수 있다. 제1 펌프(1PMP)는 소거 전압(Vera)을 생성하도록 구성될 수 있고, 제2 펌프(2PMP)는 패스 전압(Vpass)을 생성하도록 구성될 수 있고, 제3 펌프(3PMP)는 검증 전압(Vvf)을 생성하도록 구성될 수 있으며, 제4 펌프(4PMP)는 음전압(Vneg)을 생성하도록 구성될 수 있다.
선택된 플래인의 개수(PL#)가 한 개인 경우(1), 제1 내지 제4 펌프들(1~4PMP)은 제1 주기를 가지는 제1 클럭(CLK1)에 응답하여 소거 전압(Vera), 패스 전압(Vpass), 검증 전압(Vvf) 및 음전압(Vneg)을 생성할 수 있다. 여기서 음전압(Vneg)은 0V 보다 낮은 검증 전압이 필요한 경우 사용될 수 있다.
선택된 플래인의 개수(PL#)가 두 개인 경우(2), 제1 내지 제4 펌프들(1~4PMP)은 제1 주기보다 짧은 제2 주기를 가지는 제2 클럭(CLK2)에 응답하여 소거 전압(Vera), 패스 전압(Vpass), 검증 전압(Vvf) 및 음전압(Vneg)을 생성할 수 있다. 이러한 방식으로 선택된 플래인의 개수(PL#)가 증가할수록 짧은 주기를 가지는 클럭을 사용하여 소거 동작(ER)에 필요한 전압들이 생성될 수 있다.
도 18b를 참조하면, 소거 동작(ER) 시 선택된 플래인의 개수(PL#)에 따라 일부 펌프에 인가되는 클럭의 주기가 조절될 수 있고, 다른 일부 펌프에 인가되는 클럭의 주기는 선택된 플래인의 개수(PL#)가 바뀌더라도 일정하게 유지될 수 있다. 예를 들면, 선택된 플래인의 개수(PL#)가 증가할수록 제2 내지 제4 펌프들(2~4PMP)에 인가되는 클럭들의 주기는 짧게 설정되고, 제1 펌프(1PMP)에 인가되는 클럭의 주기는 일정하게 유지되도록 설정될 수 있다. 제1 펌프(1PMP)는 소거 전압(Vera)을 생성하므로 높은 구동력을 사용하여 소거 전압(Vera)을 생성하도록 구성될 수 있다. 높은 구동력을 가지기 위해서는 제1 펌프(1PMP)에 인가되는 클럭의 주기가 짧아야 하므로, 제1 펌프(1PMP)에는 주기가 가장 짧은 제4 클럭(CLK4)이 인가될 수 있다.
이에 따라, 제1 펌프(1PMP)의 소모 전류량은 증가할 수 있으나, 선택된 플래인의 개수(PL#) 가 감소하면 나머지 제2 내지 제4 펌프들(2~4PMP)에 인가되는 클럭들의 주기는 길게 설정되므로, 제2 내지 제4 펌프들(2~4PMP)의 소모 전류량은 감소할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)와 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(1000)에는 복수의 메모리 장치들(1100)이 포함될 수 있으며, 메모리 장치들(1100)은 적어도 하나의 채널(channel)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 채널에 다수의 메모리 장치들(1100)이 연결될 수 있으며, 다수의 채널들이 컨트롤러(1200)에 연결된 경우에도 다수의 메모리 장치들(1100)이 각각의 채널에 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
1100: 메모리 장치
130: 전압 생성기
130a: 동작 코드 판단부 130b: 클럭 그룹
130c: 펌프 그룹
130a: 동작 코드 판단부 130b: 클럭 그룹
130c: 펌프 그룹
Claims (19)
- 커맨드 및 어드레스에 따라 생성된 동작 코드에 응답하여 플래인의 개수를 포함하는 클럭 컨트롤 코드를 출력하는 동작 코드 판단부;
상기 클럭 컨트롤 코드에 따라 서로 다른 주기들을 가지는 클럭들을 동시에 생성하는 클럭 그룹; 및
상기 클럭들에 따라 펌핑 동작을 수행하여 동작 전압들을 출력하는 펌프 그룹을 포함하는 전압 생성기.
- 제1항에 있어서,
상기 동작 코드는 동작 정보(operation information) 및 물리 어드레스(physical address)를 포함하는 전압 생성기.
- 제2항에 있어서,
상기 동작 정보는 상기 커맨드에 따라 수행될 동작의 이름을 포함하고,
상기 물리 어드레스는 상기 어드레스에 따라 선택되는 상기 플래인의 어드레스를 포함하는 전압 생성기.
- 제2항에 있어서, 상기 동작 코드 판단부는,
상기 동작 정보에 따라 선택되는 동작에서 사용되는 전압들에 대한 전압 정보를 저장하는 제1 레지스터; 및
상기 물리 어드레스에 포함된 상기 플래인의 어드레스에 따라 구분된 상기 플래인의 개수를 저장하는 제2 레지스터를 포함하는 전압 생성기.
- 제1항에 있어서, 상기 클럭 그룹은,
상기 클럭 컨트롤 코드에 응답하여 상기 서로 다른 주기를 가지는 클럭들을 동시에 출력하는 복수의 클럭 생성부들을 포함하는 전압 생성기.
- 제5항에 있어서,
상기 복수의 클럭 생성부들은 상기 클럭 컨트롤 코드에 포함된 전압 정보 및 상기 플래인의 개수에 따라 상기 서로 다른 주기를 가지는 클럭들을 생성하는 전압 생성기.
- 제6항에 있어서,
상기 복수의 클럭 생성부들은 상기 전압 정보 또는 상기 플래인의 개수에 따라 상기 주기를 변경하는 전압 생성기.
- 제7항에 있어서, 상기 복수의 클럭 생성부들은,
상대적으로 낮은 전류 요구량을 필요로 하는 동작이거나 상기 플래인의 개수가 적을수록 긴 주기를 가지는 클럭을 생성하는 전압 생성기.
- 제7항에 있어서, 상기 복수의 클럭 생성부들은,
상대적으로 높은 전류 요구량을 필요로 하는 동작이거나 상기 플래인의 개수가 많을수록 짧은 주기를 가지는 클럭을 생성하는 전압 생성기.
- 제1항에 있어서, 상기 펌프 그룹은,
상기 클럭들에 응답하여 상기 동작 전압들을 출력하는 복수의 펌프들; 및
상기 복수의 펌프들 펌프들에서 출력된 전압들을 상기 어드레스에 따라 글로벌 워드 라인들에 선택적으로 전달하는 전압 출력부를 포함하는 전압 생성기.
- 제10항에 있어서, 상기 복수의 펌프들은,
프로그램 전압 또는 소거 전압을 출력하는 제1 펌프;
패스 전압을 출력하는 제2 펌프;
검증 전압 또는 리드 전압을 출력하는 제3 펌프; 및
음전압을 출력하는 제4 펌프를 포함하는 전압 생성기.
- 제11항에 있어서,
상기 제1 내지 제4 펌프들은 상기 클럭 그룹에서 출력된 상기 클럭들에 응답하여 상기 프로그램 전압 또는 상기 소거 전압, 상기 패스 전압, 상기 검증 전압 또는 상기 리드 전압, 또는 상기 음전압을 출력하는 전압 생성기.
- 복수의 메모리 블록들이 포함된 하나 이상의 플래인을 포함하는 메모리 셀 어레이;
커맨드 및 어드레스에 따라 상기 메모리 블록들 중 선택된 메모리 블록에서 수행될 동작에 필요한 동작 전압들을 생성하기 위한 동작 코드를 출력하는 로직 회로;
상기 동작 코드에 포함된 상기 어드레스에 따라 상기 동작이 수행될 상기 플래인의 개수를 판단하고, 상기 플래인의 개수에 따라 구동력을 조절하여 상기 동작 전압들을 출력하는 전압 생성기; 및
상기 메모리 블록들 중 선택된 메모리 블록에 상기 동작 전압들을 전달하는 로우 디코더를 포함하는 메모리 장치.
- 제13항에 있어서,
비트라인들을 통해 상기 플래인에 연결되고, 컬럼 어드레스에 따라 상기 플래인에 포함된 상기 선택된 메모리 블록과 데이터를 주고받는 페이지 버퍼들을 더 포함하는 메모리 장치.
- 제13항에 있어서, 상기 로직 회로는,
상기 커맨드에 따라 상기 선택된 메모리 블록에서 수행될 상기 동작의 정보 및 물러 어드레스를 상기 동작 코드에 포함시키는 메모리 장치.
- 제13항에 있어서, 상기 전압 생성기는,
상기 동작 코드에 응답하여 상기 플래인의 개수를 포함하는 클럭 컨트롤 코드를 출력하는 동작 코드 판단부;
상기 클럭 컨트롤 코드에 따라 서로 다른 주기들을 가지는 클럭들을 동시에 생성하는 클럭 그룹; 및
상기 클럭들에 따라 구동력을 조절하여 상기 동작 전압들을 출력하는 펌프 그룹을 포함하는 메모리 장치.
- 제16항에 있어서, 상기 동작 코드 판단부는,
상기 동작에서 사용되는 전압들에 대한 전압 정보를 저장하는 제1 레지스터; 및
상기 플래인의 어드레스에 따라 구분된 상기 플래인의 개수를 저장하는 제2 레지스터를 포함하고,
상기 전압 정보 및 상기 플래인의 개수를 포함하는 상기 클럭 컨트롤 코드를 출력하는 메모리 장치.
- 제17항에 있어서, 상기 클럭 그룹은,
상기 클럭 컨트롤 코드에 응답하여 상기 서로 다른 주기를 가지는 클럭들을 동시에 출력하는 복수의 클럭 생성부들을 포함하고,
상기 복수의 클럭 생성부들은,
상대적으로 낮은 전류 요구량을 필요로 하는 동작이거나 상기 플래인의 개수가 적을수록 긴 주기를 가지는 클럭을 생성하거나,
상대적으로 높은 전류 요구량을 필요로 하는 동작이거나 상기 플래인의 개수가 많을수록 짧은 주기를 가지는 클럭을 생성하는 메모리 장치.
- 제16항에 있어서, 상기 펌프 그룹은,
상기 클럭들에 응답하여 상기 동작 전압들을 출력하는 복수의 펌프들; 및
상기 복수의 펌프들에서 출력된 상기 동작 전압들을 상기 어드레스에 따라 상기 로우 디코더에 연결된 글로벌 워드 라인들로 전송하는 전압 출력부를 포함하는 메모리 장치.
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