CN102016749B - 时钟门控系统和方法 - Google Patents

Abstract

本发明揭示一种时钟门控系统和方法。在特定实施例中，所述系统包含输入逻辑电路，其具有至少一个用以接收至少一个输入信号的输入且具有在内部启用节点处的输出。保持器电路包含至少一个响应于经门控时钟信号的开关元件，且耦合到所述内部启用节点以选择性地保持所述内部启用节点处的逻辑电压电平。所述系统进一步包含门控元件，其响应于输入时钟信号且响应于所述内部启用节点处的所述逻辑电压电平以产生所述经门控时钟信号。

Description

时钟门控系统和方法

相关申请案的交叉参考

本发明主张2008年4月29日申请的第61/048,661号美国临时申请案的权益，所述美国临时申请案的全文以引用的方式并入本文中且主张其优先权。

技术领域

本发明大体上涉及时钟门控。

背景技术

技术的进步已带来越来越小且功能更强大的个人计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如便携式无线电话、个人数字助理(PDA)和寻呼装置，其小型、重量轻且容易由用户携带。更具体来说，例如蜂窝式电话和因特网协议(IP)电话等便携式无线电话可经由无线网络传送语音和数据包。此外，许多此类无线电话包含并入于其中的其它类型的装置。举例来说，无线电话还可包含数字静态相机、数字摄像机、数字记录器和音频文件播放器。而且，此类无线电话可处理可执行指令，包含软件应用程序，例如可用以接入因特网的网络浏览器应用程序。然而，此类便携式装置的功率消耗可快速耗尽电池且影响用户的体验。

一个功率节省特征是在一个或一个以上时钟树中使用时钟门控。时钟树或时钟分布网络将一个或一个以上时钟信号从共同点分布到接收时钟信号的其它电路元件。时钟树常常消耗由半导体装置消耗的功率的显著部分，且在不需要时钟树的分支的输出时，不必要的功率消耗可能发生于所述分支中。为了节省功率，常常使用称为时钟门控的技术，其中使用逻辑门和时钟门控单元来在时钟树的某些区域不在使用中时断开此类区域。然而，用以执行时钟门控的时钟门控单元也消耗功率。

发明内容

在特定实施例中，一种时钟门控系统并入有充当设定-复位锁存器而非传统传送门(pass-gate)锁存器的电路以保持时钟门控电路上的启用信号。所述设定-复位锁存器包含一对交叉耦合的与非(NAND)门。NAND门中的一者与阻挡时钟的NAND门合并。时钟门控系统可减少晶体管的数目且与使用传送门锁存器的单元相比具有较小的面积。时钟门控系统还可减少总是在时钟信号双态切换(toggle)时双态切换的晶体管的数目，从而与常规时钟门控单元相比减少动态功率消耗。

在一特定实施例中，揭示一种时钟门控电路，其包含输入逻辑电路，所述输入逻辑电路具有至少一个用以接收至少一个输入信号的输入且具有耦合到内部启用节点的输出。所述时钟门控电路还包含保持器电路，其经耦合以选择性地保持所述内部启用节点处的逻辑电压电平。所述保持器电路包含至少一个响应于经门控时钟信号的开关元件。所述时钟门控电路还包含门控元件，其响应于输入时钟信号且响应于所述内部启用节点处的所述逻辑电压电平以产生所述经门控时钟信号。

在另一特定实施例中，揭示一种系统，其包含NAND逻辑电路，所述NAND逻辑电路具有经耦合以接收时钟信号的第一输入且具有经耦合以提供经门控时钟信号的输出。所述系统包含保持器电路，其经耦合以将启用信号提供到所述NAND逻辑电路的第二输入。少于九个但不少于四个晶体管随每一时钟信号转变而双态切换。

在另一特定实施例中，揭示一种方法，其包含在具有至少一个输入且具有耦合到内部启用节点的输出的输入逻辑电路处接收至少一个输入信号。所述方法还包含在响应于输入时钟信号且响应于所述内部启用节点处的逻辑电压电平的门控元件处产生经门控时钟信号。所述方法进一步包含响应于所述经门控时钟信号而选择性地保持所述内部启用节点处的所述逻辑电压电平。

在一特定实施例中，所述方法包含选择具有第一保持器电路的第一时钟门控单元或具有第二保持器电路的第二时钟门控单元中的一者，其中所述选择是基于至少一个设计准则。在一实施例中，第一时钟门控单元可包含九个响应于每一时钟信号双态切换而双态切换的晶体管。在另一实施例中，所述第二保持器电路的少于一半的所述晶体管响应于每一时钟信号双态切换而双态切换。在另一实施例中，所述设计准则包含功率消耗、操作速度、所述第一时钟门控单元的面积或所述第二时钟门控单元的面积，或其任一组合。

由所揭示实施例中的至少一者提供的一个特定优点是时钟门控电路的减少的功率消耗。由所揭示实施例中的至少一者提供的另一特定优点是时钟门控电路的减少的占据面积。由所揭示实施例中的至少一者提供的另一特定优点是较少的晶体管随每一时钟周期而切换。

在审阅整个申请案之后将明了本发明的其它方面、优点和特征，整个申请案包含以下部分：附图说明、具体实施方式和权利要求书。

附图说明

图1是时钟门控系统的特定说明性实施例的框图；

图2是用于在时钟门控系统中使用的时钟门控单元的第一所说明实施例的电路图；

图3是用于在时钟门控系统中使用的时钟门控单元的第二所说明实施例的电路图；

图4是产生经门控时钟信号的方法的特定说明性实施例的流程图；

图5是包含具有四个晶体管双态切换操作的时钟门控电路的说明性通信装置的框图；以及

图6是包含具有四个双态切换晶体管的时钟门控电路的制造工艺的说明性实施例的框图。

具体实施方式

参见图1，描绘用以产生经门控时钟信号的系统的说明性实施例且其大体上指定为100。系统100包含时钟门控单元102，其耦合到经门控电路104。时钟门控单元102接收时钟输入106和第一输入108。时钟门控单元102还可接收一个或一个以上额外输入，例如第二输入110。时钟门控单元102将经门控时钟信号112提供到经门控电路104。时钟门控单元102含有时钟门控电路128。

时钟门控电路128含有输入逻辑电路114，其耦合到内部启用节点107。保持器电路120和门控元件122也耦合到内部启用节点107。保持器电路120包含至少一个开关元件128，其响应于经门控时钟信号112。因为开关元件128响应于经门控时钟信号112而不是在时钟输入106处接收的输入时钟信号，所以开关元件128与响应于输入时钟信号的其它元件相比可较不频繁地切换(即，可展现较少的双态切换)。

输入逻辑电路114可充当基于一个或一个以上输入的值而产生输出的任何逻辑电路。作为说明性非限制性实例，输入逻辑电路114可充当反相器、或非(NOR)门、与非(NAND)门、与或非(AOI)门、或与非(OAI)门、多路复用器、异或门(XOR)门或任何其它类型的逻辑电路。在一特定实施例中，输入逻辑电路114包含执行第一逻辑函数(f)的第一电路116，其耦合到执行第二逻辑函数(not(f))的第二电路118，其中第二逻辑函数提供第一逻辑函数的逆运算(inverse)。第一电路116可由p沟道金属氧化物半导体(PMOS)元件形成，且第二电路118可由n沟道金属氧化物半导体(NMOS)元件形成。输入逻辑电路116具有输出126，其耦合到内部启用节点107。输入逻辑电路114可经配置以响应于一个或一个以上输入信号108-110的第一和第二逻辑函数而将内部启用节点107偏置于一逻辑电压电平，例如逻辑“0”电平或逻辑“1”电平。

在一特定实施例中，保持器电路120大体上作为设定-复位锁存器或传送门锁存器而操作。保持器电路120响应于输入时钟信号106且响应于经门控时钟信号112以选择性地保持内部启用节点107处的逻辑电压电平，或允许输入逻辑电路114控制内部启用节点107处的电压电平。保持器电路120包含开关元件128，其响应于经门控时钟信号112。因为开关元件128响应于经门控时钟信号112，所以开关元件128与响应于输入时钟信号的开关元件相比可较不频繁地切换，从而减少系统100的动态功率消耗。举例来说，系统100提供对具有在输入时钟信号双态切换时双态切换的九个晶体管的常规时钟门控单元的较低功率替代方案。为了说明，系统100中不超过四个晶体管可随每一时钟信号转变而双态切换。

门控元件122具有经耦合以接收输入时钟信号106的第一输入。门控元件122还具有经耦合以接收由内部启用节点107处的逻辑电压电平驱动的启用信号124的第二输入。门控元件122响应于输入时钟信号106且响应于内部启用节点107处的逻辑电压电平以产生经门控时钟信号112。如所说明，门控元件122可包含例如AND门等电路，其经配置以通过选择性地传播输入时钟信号106或阻挡输入时钟信号106而产生经门控时钟输出112，作为第一和第二输入的逻辑函数。

在其中来自内部启用节点107的内部启用信号124处于逻辑“0”状态(即，偏置于表示逻辑低值的电压处)的第一操作模式中，门控元件122的经门控时钟信号112输出保持于与其它输入无关的逻辑状态，例如逻辑“0”状态。在其中来自内部启用节点107的内部启用信号124处于逻辑“1”状态(即，偏置于表示逻辑高值的电压处)的第二操作模式中，经门控时钟信号112的值取决于时钟输入106且将处于逻辑“0”或逻辑“1”状态。对输入逻辑电路114的一个或一个以上输入108-110用以在输入时钟信号106为低(即，处于逻辑“0”状态)时改变内部启用节点107的逻辑状态。特定来说，这些输入可包含在测试模式期间迫使启用节点107达到特定值的一个或多个信号。当输入时钟信号106为高(即，处于逻辑“1”状态)时，保持器电路120将内部启用信号124的状态维持于逻辑“0”或逻辑“1”状态。

参见图2，揭示时钟门控系统的第一特定说明性实施例且其大体上指定为200。时钟门控系统200可以与图1的时钟门控电路128逻辑上等效的方式操作。系统200包含门控元件，其包含与非(NAND)逻辑电路202，所述NAND逻辑电路202具有经耦合以接收输入时钟信号208的第一输入204。NAND逻辑电路202具有经耦合以接收来自内部启用节点207的启用信号的第二输入206。NAND逻辑电路202在节点(n)222处提供经门控时钟信号。节点222处的经门控时钟信号相对于输入时钟信号208反转。耦合到节点222的反相器236产生第二经门控时钟信号作为输出信号238，其不相对于输入时钟信号208反转。节点222处的经门控时钟信号可用作输出信号，其具有输出信号238的相反极性。或者，在一特定实施例中，反相器236可由缓冲器替代以改变输出信号238的极性。在一特定实施例中，包含NAND逻辑电路202的门控元件对应于图1的门控元件122。

输入逻辑电路包含上拉电路210和下拉电路212，其经由内部启用节点207串联耦合。在一特定实施例中，具有上拉电路210和下拉电路212的输入逻辑电路可对应于图1的具有第一电路116和第二电路118的输入逻辑电路114。上拉电路210可操作以选择性地提供电源与内部启用节点207之间的低阻抗路径。下拉电路212可操作以选择性地提供内部启用节点207与接地之间的低阻抗路径。

上拉电路210和下拉电路212可串联耦合到输入逻辑隔离元件，例如第一隔离元件234和第二隔离元件214，以选择性地防止电流分别流过上拉电路210和下拉电路212。隔离元件214、234中的至少一者可响应于经门控时钟信号而不是响应于输入时钟信号208。举例来说，第一隔离元件234可经配置以选择性地防止上拉电路210将内部启用节点207偏置于逻辑高电压电平处。第二隔离元件214可经配置以选择性地防止下拉电路将内部启用节点207偏置于逻辑低电压电平处。

将第一隔离元件234说明为开关元件，其具有耦合到电源的第一端子和耦合到输入时钟信号208的控制端子。在一特定实施例中，第一隔离元件234是p沟道金属氧化物半导体(PMOS)晶体管。第一隔离元件234具有耦合到上拉电路210的第二端子。虽然上拉电路210和第一隔离元件234展示为与耦合到电源的第一隔离元件234串联连接，但上拉电路210和第一隔离元件234可在不改变电路的功能性的情况下重新排序。在一特定实施例中，第一隔离元件234是第一场效应晶体管(FET)。

在所说明的实施例中，上拉电路210耦合到内部启用节点207且耦合到第二隔离元件214的第一端子。在一特定实施例中，第二隔离元件214是n沟道MOS(NMOS)晶体管，其具有耦合到内部启用节点207的第一端子且具有耦合到下拉电路212的第二端子。在另一特定实施例中，第二隔离元件214是第二FET。

上拉电路210具有经耦合以接收第一信号216的输入或控制端子。上拉电路210还可接收一个或一个以上额外输入，例如第二信号218。在一特定实施例中，第一信号216和(任选地)第二信号218包含在测试模式期间致使输出信号238跟随输入时钟或者在测试模式期间停用输出信号238的信号。下拉电路212还具有经耦合以接收第一信号216的输入或控制端子。下拉电路212还可接收一个或一个以上额外输入，例如第二信号218。

作为一说明性非限制性实例，包含上拉电路210和下拉电路212的输入逻辑电路可作为双输入NAND逻辑电路操作。举例来说，上拉电路210可包含并联耦合于第一隔离元件234与第二隔离元件214之间的一对PMOS晶体管(未图示)，每一PMOS晶体管响应于对应的输入信号216、218。下拉电路212可包含串联耦合于第二隔离元件214与接地之间的一对NMOS晶体管(未图示)，每一NMOS晶体管响应于对应的输入信号216、218。

开关元件可在具有响应于经门控时钟信号的至少一个开关元件的保持器电路中使用。举例来说，保持器电路可包含第一开关元件，例如PMOS晶体管224，其具有耦合到电源的第一端子和耦合到启用节点207的第二端子。PMOS晶体管224具有耦合到节点222以响应于经门控时钟信号的控制端子。

保持器电路还包含第一NMOS晶体管230，其具有经由第二隔离元件214耦合到PMOS晶体管224的第二端子的第一端子。反相器228具有耦合到启用节点207的输入和耦合到第一NMOS晶体管230的控制端子的输出。第一NMOS晶体管230具有耦合到第二NMOS晶体管232的第一端子的第二端子。第二NMOS晶体管232具有耦合到接地的第二端子。第二NMOS晶体管232的控制端子经耦合以响应于时钟信号208。虽然第一NMOS晶体管230和第二NMOS晶体管232展示为以特定次序串联连接，但在其它实施例中第一NMOS晶体管230和第二NMOS晶体管232的串联次序可在不改变保持器电路的功能性的情况下改变。

反相器228和第一NMOS晶体管230形成保持器隔离元件，其经配置以防止内部启用节点207处的逻辑电压电平改变，所述逻辑电压电平改变的原因是当输入时钟信号208从低逻辑电平转变为高逻辑电平时在与门控元件相关联的延迟期间流过保持器电路的电流。为了说明，当内部启用节点207被偏置于逻辑高电平且输入时钟信号208转变到高逻辑电平时，在一较短周期内对NAND逻辑电路202的两个输入以及NAND逻辑电路202的输出将处于高逻辑电平。此状况将在NAND逻辑电路202中的延迟期间持续，直到NAND逻辑电路202的输出转变为低逻辑电平为止。在此延迟周期期间，第二隔离元件214和第二NMOS晶体管232均可接通。然而，第一NMOS晶体管230将保持断开，从而防止来自内部启用节点207的电流流过保持器电路且因此防止内部启用节点207的放电。

在操作期间，当输入时钟信号208处于逻辑“0”状态时，节点222通过NAND逻辑电路202的操作而处于逻辑“1”状态。第一隔离元件234接通且第二隔离元件214接通，从而使得上拉电路210和下拉电路212能够设定内部启用节点207处的逻辑电压电平。另外，PMOS晶体管224和第二NMOS晶体管232断开。因此，启用节点207可被偏置于表示由上拉电路210和下拉电路212作为一个或一个以上信号216-218的值的函数而实施的逻辑函数的结果的逻辑电平处，但NAND逻辑电路202将节点222保持于逻辑“1”状态，且反相器236将输出信号238保持于逻辑“0”状态。

当输入时钟信号208处于逻辑“1”状态时，启用节点207处的电压保持于逻辑“0”状态或逻辑“1”状态，第一隔离元件234断开，且第二NMOS晶体管232接通。当启用节点207处于逻辑“1”状态时，节点222处于逻辑“0”状态，PMOS晶体管224接通同时第二隔离元件214断开，从而将启用节点207保持于逻辑“1”状态。当启用节点207处于逻辑“0”状态时，节点222处于逻辑“1”状态，且PMOS晶体管224断开同时第二隔离元件214、第一NMOS晶体管230和第二NMOS晶体管232接通，从而将启用节点207保持于逻辑“0”状态。一个或一个以上信号216-218可各自在不破坏启用节点207、节点222和输出信号238的状态的情况下改变逻辑状态。

当输入时钟信号208处于逻辑“0”状态以使得节点222处的经门控时钟信号处于逻辑“1”状态时，启用节点207处的电压由上拉电路210对输入a₁-a_k的逻辑响应和下拉电路212对输入a₁-a_k的逆响应确定。举例来说，在上拉电路210对特定一组输入a₁-a_k的逻辑响应导致启用节点207与电源电压节点之间的低阻抗路径，同时下拉电路212的逆响应导致到接地的高阻抗路径的情况下，启用节点207将被偏置于逻辑“1”状态。作为另一实例，当所述特定组输入a₁-a_k致使上拉电路210形成到电源电压节点的高阻抗路径，同时下拉电路212形成到接地的低阻抗路径时，启用节点207可被偏置于逻辑“0”状态。当时钟信号208从逻辑“0”状态上升到逻辑“1”状态，同时启用节点207被偏置于逻辑“1”状态时，在与NAND逻辑电路202相关联的延迟之后节点222处的偏置从逻辑“1”状态转变到逻辑“0”状态。

时钟门控系统200可提供若干优点。举例来说，时钟门控系统200将时钟门控单元的晶体管数目从二十减少到十七。另外，时钟门控系统200与使用传送门锁存器的电路相比可具有较小面积且消耗较少的泄漏功率。作为另一实例，时钟门控系统200具有在输入时钟信号208双态切换时双态切换的少于九个晶体管，进而与传送门锁存器电路相比减少动态功率消耗。在一特定实施例中，时钟门控系统200可具有在输入时钟信号208双态切换时双态切换的不少于四个晶体管，包含PMOS晶体管234、第二NMOS晶体管232和NAND逻辑电路202的两个晶体管(未图示)。

在一特定实施例中，时钟门控系统200与具有随输入时钟的每一转变而双态切换的九个晶体管的时钟门控电路相比在启用状态中可消耗大约少7％的功率且在停用状态中可消耗大约少三倍的功率。时钟门控系统200可使用较少装置，且与常规时钟门控电路的面积相比占据大约小1/3的面积。在另一特定实施例中，时钟门控系统200的输入电容近似为1.7毫微微法拉(fF)，且时钟门控系统200的输入电容近似为2.1fF。允许输入216到达启用节点207所需的设置时间在65nm技术中在1.1伏(V)125C下的操作期间对于时钟门控系统200可大约慢200微微秒(ps)。时钟门控系统200可因此使得设计流程能够基于面积/速度/功率折衷而优化或改进时钟门控路径。

虽然在所说明的实施例中，包含反相器228和第一NMOS晶体管230的保持器电路隔离元件防止启用节点207在输入时钟信号208和节点222均处于逻辑“1”状态的情况下在延迟周期期间放电，但在其它实施例中，时钟门控系统200可不包含保持器电路隔离元件(即，可不包含反相器228、第一NMOS 230或两者)。举例来说，保持器电路可包含PMOS晶体管224和第二NMOS晶体管232而不包含第一NMOS晶体管230和反相器228。第二NMOS晶体管232可经由第二隔离元件214耦合到PMOS晶体管224。举例来说，第二NMOS晶体管232可连接到第二隔离元件214，而不会干涉第一NMOS晶体管230。时钟门控系统200的其余晶体管可经定尺寸以减慢内部启用节点207的放电以在与门控元件相关联的延迟周期期间保持内部启用节点207处的逻辑“1”状态。

所属领域的技术人员将认识到充当时钟门控系统200的等效物的时钟门控系统200的替代实施例。举例来说，如先前论述，可在不影响时钟门控系统200的操作的情况下将各种串联耦合的元件重新排序。另外，可添加缓冲器以在将输入时钟信号208连接到晶体管232和/或晶体管234之前延迟输入时钟信号208。作为另一实例，时钟门控系统200的双重型式可通过以下方式产生：用NMOS晶体管替换时钟门控系统200中的每个PMOS晶体管且用PMOS晶体管替换每个NMOS晶体管，以及交换电源与接地。在此双重型式中，NAND门202将为NOR门，当节点207为高时输出时钟238将停止高，且保持器隔离元件将防止由于流过保持器电路的电流引起的内部启用节点207处的逻辑电压电平改变，所述电流导致在输入时钟信号208从高逻辑电平转变为低逻辑电平时在与门控元件相关联的延迟期间内部启用节点207的充电。

参见图3，揭示时钟门控系统的第二特定说明性实施例且其大体上指定为300。时钟门控系统300包含图2的时钟门控系统200的电路元件，其中共同元件由共同参考标号指示，且以与图2的时钟门控系统200逻辑上等效的方式操作。

时钟门控系统300的保持器电路包含第一NMOS晶体管330，其具有耦合到启用节点207的第一端子，与图2的经由第二隔离元件214耦合到启用节点207的第一NMOS晶体管230形成对比。在一特定实施例中，保持器隔离元件大体上类似于相对于图2描述的包含反相器228和第一NMOS晶体管230的保持器隔离元件而操作。

参见图4，描绘产生经门控时钟信号的方法的特定说明性实施例且其大体上指定为400。在一说明性实施例中，方法400可由图1的系统100、图2的系统200或图3的系统300执行。

在一特定实施例中，在402处，在具有至少一个输入且具有耦合到内部启用节点的输出的输入逻辑电路处接收至少一个输入信号。举例来说，在包含输入上拉电路210和下拉电路212的输入逻辑电路处接收第一输入信号216和第二输入信号218，如图2所示。继续到404，在响应于输入时钟信号和内部启用节点处的逻辑电压电平的门控元件处产生经门控时钟信号。举例来说，包含图2的NAND逻辑门202的门控元件响应于输入时钟信号208且响应于内部启用节点207处的电压以产生节点222处的经门控时钟信号，如图2所示。移动到406，响应于经门控时钟信号选择性地保持内部启用节点处的逻辑电压电平。举例来说，包含PMOS晶体管224以及NMOS晶体管230和232的保持器电路在输入时钟信号208具有高逻辑电平时选择性地保持内部启用节点207处的逻辑电压电平，如相对于图2所描述。

在一特定实施例中，可基于至少一个设计准则来选择具有第一保持器电路的第一时钟门控单元和具有第二保持器电路的第二时钟门控单元中的一者，其中第一时钟门控单元包含比第二时钟门控单元少的随每一输入时钟信号双态切换而双态切换的晶体管。在一特定实施例中，至少一个设计准则是功率消耗、操作速度、第一时钟门控单元的面积或第二时钟门控单元的面积。

在另一特定实施例中，第一时钟门控单元包含少于九个但不少于四个响应于每一时钟信号双态切换而双态切换的晶体管。举例来说，在其中使用两个NMOS晶体管和两个PMOS晶体管来实施图2的NAND逻辑电路202的实施例中，除了PMOS晶体管234和NMOS晶体管232之外，NAND逻辑电路202的晶体管中的两者也响应于输入时钟信号208，使得仅四个晶体管响应于每个输入时钟转变而双态切换。例如响应于经门控时钟信号的PMOS晶体管224和隔离NMOS晶体管214等其它晶体管在启用信号处于逻辑“0”状态时不会随输入时钟信号双态切换，从而导致由于减少的切换而带来的功率消耗的对应减少。

在另一特定实施例中，第一保持器电路的少于一半的晶体管响应于每一输入时钟信号双态切换而双态切换。举例来说，图2的保持器电路的仅第二NMOS晶体管232随输入时钟信号208的每一转变而双态切换。相比之下，PMOS晶体管224响应于节点222处的经门控时钟信号，且因此在时钟信号经门控时将不会双态切换。同样，基于内部启用节点207处的偏置而不是输入时钟信号208来控制第一NMOS晶体管230。

图5是无线通信装置的说明性实施例的框图。无线通信装置500包含处理器，例如数字信号处理器(DSP)510，其含有具有每时钟双态切换四个晶体管双态切换操作的时钟门控电路564。在一特定实施例中，时钟门控电路564可包含图1的系统100、图2的系统200、图3的系统300或其任一组合。虽然将时钟门控电路564说明为在DSP 510内，但在其它实施例中，时钟门控电路564可与无线通信装置500的一个或一个以上其它组件一起使用。无线通信装置500可为蜂窝式电话、终端、手持机、个人数字助理(“PDA”)、无线调制解调器或其它无线装置。

图5还指示显示控制器526耦合到DSP 510且耦合到显示器528。另外，存储器532耦合到DSP 510。在一特定实施例中，存储器532可为存储指令的计算机可读有形媒体，所述指令可由例如DSP 510等计算机执行以将至少一个输入信号提供到时钟门控电路564的时钟门控单元的输入逻辑电路以基于所述至少一个输入信号而产生经门控时钟信号。编码器/解码器(CODEC)534也耦合到DSP 510。扬声器536和麦克风538耦合到CODEC 534。而且，无线控制器540耦合到DSP 510且耦合到无线天线542。在一特定实施例中，电源544和输入装置530耦合到芯片上系统522。在一特定实施例中，如图5中说明，显示器528、输入装置530、扬声器536、麦克风538、无线天线542以及电源544均在芯片上系统522的外部。然而，每一者均耦合到芯片上系统522的组件。

以上揭示的装置和功能性可被设计和配置到存储在计算机可读媒体上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件制造装置的制造处理者。所得产品包含半导体晶片，其随后被切割为半导体裸片且封装到半导体芯片中。随后将芯片用于上述装置中。图6描绘电子装置制造工艺600的特定说明性实施例。

在制造工艺600中例如在研究计算机606处接收物理装置信息602。物理装置信息602可包含表示在半导体装置中使用的系统(例如，图1的系统100、图2的系统200、图3的系统300或其任一组合)的至少一个物理性质的设计信息。举例来说，物理装置信息602可包含经由耦合到研究计算机606的用户接口604输入的物理参数、材料特性和结构信息。研究计算机606包含处理器608，例如一个或一个以上处理核心，其耦合到例如存储器610等计算机可读媒体。存储器610可存储计算机可读指令，所述计算机可读指令可执行以致使处理器608变换物理装置信息602以符合文件格式且产生库文件612。

在一特定实施例中，库文件612包含至少一个数据文件，其包含经变换的设计信息。举例来说，库文件612可包含包括图1的系统100、图2的系统200、图3的系统300或其任一组合的半导体装置的库，其经提供以用于与电子设计自动化(EDA)工具620一起使用。

库文件612可在包含耦合到存储器618的处理器616(例如一个或一个以上处理核心)的设计计算机614处结合EDA工具620来使用。EDA工具620可作为处理器可执行指令而存储于存储器618处以使得设计计算机614的用户能够使用图1的系统100、图2的系统200、图3的系统300或其任一组合在库文件612中设计电路。举例来说，设计计算机614的用户可经由耦合到设计计算机614的用户接口624而输入电路设计信息622。电路设计信息622可包含表示图1的系统100、图2的系统200、图3的系统300或其任一组合的至少一个物理性质的设计信息。为了说明，电路设计性质可包含特定电路的识别和与电路设计中的其它元件的关系、定位信息、特征尺寸信息、互连信息或表示半导体装置的物理性质的其它信息。设计计算机614可基于例如功率消耗、面积、操作速度或其任一组合等设计准则来选择时钟门控系统。

设计计算机614可经配置以变换包含电路设计信息622的设计信息以符合文件格式。为了说明，文件信息可包含数据库二进制文件格式，其表示平面几何形状、文本标记和关于例如图形数据系统(GDSII)文件格式等分层格式中的电路布局的其它信息。设计计算机614可经配置以产生包含经变换设计信息的数据文件，例如GDSII文件626，其包含描述图1的系统100、图2的系统200、图3的系统300或其任一组合的信息以及其它电路或信息。为了说明，数据文件可包含对应于芯片上系统(SOC)的信息，所述SOC包含图1的系统100、图2的系统200、图3的系统300或其任一组合且还包含SOC内的额外电子电路和组件。

可在制造工艺628处接收GDSII文件626以根据GDSII文件626中的经变换信息来制造图1的系统100、图2的系统200、图3的系统300或其任一组合。举例来说，装置制造工艺可包含将GDSII文件626提供到掩模制造商630以产生一个或一个以上掩模，例如将用于光刻处理的掩模，其说明为代表性掩模632。掩模632可在制造工艺期间使用以产生一个或一个以上晶片634，所述晶片634可经测试且分离为若干裸片，例如代表性裸片636。裸片636包含包括图1的系统100、图2的系统200、图3的系统300或其任一组合的电路。

可将裸片636提供到封装工艺638，其中裸片636并入到代表性封装640中。举例来说，封装640可包含单个裸片636或多个裸片，例如封装中系统(SiP)布置。封装640可经配置以符合一个或一个以上标准或规范，例如联合电子装置工程委员会(JEDEC)标准。

可例如经由存储在计算机646处的组件库而将关于封装640的信息分布到各个产品设计者。计算机646可包含耦合到存储器610的处理器648，例如一个或一个以上处理核心。印刷电路板(PCB)工具可作为处理器可执行指令而存储在存储器610处以处理经由用户接口644从计算机646的用户接收的PCB设计信息642。PCB设计信息642可包含电路板上的经封装半导体装置的物理定位信息，所述经封装半导体装置对应于包含图1的系统100、图2的系统200、系统300或其任一组合的封装640。

计算机646可经配置以变换PCB设计信息642以产生数据文件，例如具有包含电路板上的经封装半导体装置的物理定位信息以及例如迹线和通孔等电连接的布局的数据的GERBER文件652，其中所述经封装半导体装置对应于包含图1的系统100、图2的系统200、图3的系统300或其任一组合的封装640。在其它实施例中，由经变换PCB设计信息产生的数据文件可具有除GERBER格式之外的格式。

GERBER文件652可在板组装工艺654处接收且用以产生根据存储在GERBER文件652内的设计信息而制造的PCB，例如代表性PCB 656。举例来说，GERBER文件652可上载到用于执行PCB生产工艺的各个步骤的一个或一个以上机器。PCB 656可用包含封装640的电子组件来填充以形成所表示的印刷电路组合件(PCA)658。

PCA 658可在产品制造工艺660处接收且集成到一个或一个以上电子装置中，例如第一代表性电子装置662和第二代表性电子装置664。作为一说明性非限制性实例，第一代表性电子装置662、第二代表性电子装置664或两者可选自以下各项的群组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元以及计算机。作为另一说明性非限制性实例，电子装置662和664中的一者或一者以上可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元、具有全球定位系统(GPS)功能的装置、导航装置、例如仪表读数设备等固定位置数据单元，或者存储或检索数据或计算机指令的任何其它装置，或其任一组合。虽然图1的系统100、图2的系统200、图3的系统300或其任一组合可根据本发明的教示而在远程单元中实施，但本发明不限于所说明的示范性单元。本发明的实施例可合适地用于包含包括用于测试和表征的存储器和芯片上电路的有源集成电路的任一装置中。

因此，图1的系统100、图2的系统200、图3的系统300或其任一组合可经制造、处理且并入到电子装置中，如说明性工艺600中所描述。相对于图1到5所揭示的实施例的一个或一个以上方面可包含于各个处理阶段，例如在库文件612、GDSII文件626以及GERBER文件652内，以及存储在研究计算机606的存储器610、设计计算机614的存储器618、计算机646的存储器650、在各个阶段(例如在板组装工艺654处)使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到一个或一个以上其它物理实施例中，例如掩模632、裸片636、封装640、PCA 658、例如原型电路或装置(未图示)等其它产品，或其任一组合。虽然描绘从物理装置设计到最终产品的生产的各个代表性阶段，但在其它实施例中，可使用较少的阶段或可包含额外阶段。类似地，工艺600可由单个实体执行，或由执行工艺600的各个阶段的一个或一个以上实体执行。

所属领域的技术人员将进一步了解，结合本文所揭示的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、计算机软件或所述两者的组合。上文已大体上依据其功能性描述了各种说明性组件、块、配置、模块、电路和步骤。将此类功能性实施为硬件还是软件取决于特定应用和对整个系统施加的设计约束。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但不应将此类实施方案决策解释为造成与本发明范围的脱离。

结合本文所揭示的实施例描述的方法或算法的步骤可直接在硬件中、在由硬件处理器执行的软件模块中或在所述两者的组合中体现。软件模块可驻存在有形存储器装置中，例如随机存取存储器(RAM)、磁阻随机存取存储器(MRAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸盘、紧密光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的有形存储媒体。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和向存储媒体写入信息。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻存在专用集成电路(ASIC)中。ASIC可驻存在计算装置或用户终端中。在替代方案中，处理器和存储媒体可作为离散组件而驻存在计算装置或用户终端中。

提供先前对所揭示的实施例的描述以使所属领域的任何技术人员能够制作或使用所揭示的实施例。所属领域的技术人员将容易了解对这些实施例的各种修改，且在不脱离本发明的范围的情况下，本文所界定的一般原理可适用于其它实施例。因此，本发明不希望限于本文展示的实施例，而是应被赋予与所附权利要求书所界定的原理和新颖特征一致的可能的最广范围。

Claims (25)

1.一种时钟门控电路，其包括：

输入逻辑电路，其具有至少一个用以接收至少一个输入信号的输入且具有耦合到内部启用节点的输出，其中所述输入逻辑电路包含经由所述内部启用节点串联耦合到下拉电路的上拉电路，且进一步包括：

第一隔离元件，其经配置以选择性地防止所述上拉电路将所述内部启用节点偏置于逻辑高电压电平处；以及

第二隔离元件，其经配置以选择性地防止所述下拉电路将所述内部启用节点偏置于逻辑低电平处，其中所述第一隔离元件和所述第二隔离元件中的至少一者响应于经门控时钟信号；

保持器电路，其经耦合以选择性地保持所述内部启用节点处的逻辑电压电平，所述保持器电路包含至少一个响应于经门控时钟信号的开关元件；以及

门控元件，其响应于输入时钟信号且响应于所述内部启用节点处的所述逻辑电压电平以产生所述经门控时钟信号。

2.根据权利要求1所述的时钟门控电路，其中所述保持器电路包含保持器隔离元件，所述保持器隔离元件经配置以防止当所述输入时钟信号转变时在与所述门控元件相关联的延迟周期期间由于流过所述保持器电路的电流引起的所述内部启用节点处的逻辑电压电平改变。

3.根据权利要求1所述的时钟门控电路，其中少于九个晶体管随每一输入时钟信号转变而双态切换。

4.根据权利要求1所述的时钟门控电路，其中所述保持器电路包括：p沟道金属氧化物半导体(PMOS)晶体管，其具有耦合到电源的第一端子、经耦合以接收所述经门控时钟信号的控制端子，以及耦合到所述第二隔离元件的第二端子；

第一n沟道金属氧化物半导体(NMOS)晶体管，其具有耦合到所述PMOS晶体管的所述第二端子的第一端子；

反相器，其具有耦合到所述PMOS晶体管的所述第二端子的输入且进一步具有耦合到所述第一NMOS晶体管的控制端子的输出；以及

第二NMOS晶体管，其具有耦合到所述第一NMOS晶体管的第一端子且具有耦合到接地的第二端子，其中所述第二NMOS晶体管的控制端子经耦合以接收所述输入时钟信号。

5.根据权利要求4所述的时钟门控电路，其中所述第一NMOS晶体管的所述第一端子经由所述第二隔离元件耦合到所述PMOS晶体管的所述第二端子。

6.根据权利要求1所述的时钟门控电路，其中所述保持器电路包括：

p沟道金属氧化物半导体(PMOS)晶体管，其具有耦合到电源的第一端子、经耦合以接收所述经门控时钟信号的控制端子，以及耦合到所述第二隔离元件的第二端子；以及

n沟道金属氧化物半导体(NMOS)晶体管，其具有经由所述第二隔离元件耦合到所述PMOS晶体管的所述第二端子的第一端子且具有耦合到接地的第二端子，其中所述NMOS晶体管的控制端子经耦合以接收所述输入时钟信号。

7.一种时钟门控系统，其包括：

NAND逻辑电路，其具有经耦合以接收时钟信号的第一输入且具有经耦合以提供经门控时钟信号的输出；以及

保持器电路，其经耦合以将启用信号提供到所述NAND逻辑电路的第二输入，其中少于九个晶体管但不少于四个晶体管随每一时钟信号转变而双态切换，其中所述保持器电路包括：

p沟道金属氧化物半导体(PMOS)晶体管，其具有耦合到电源的第一端子且具有经耦合以接收所述经门控时钟信号的控制端子；

第一n沟道金属氧化物半导体(NMOS)晶体管，其具有响应于所述PMOS晶体管的第二端子的第一端子；

反相器，其具有耦合到所述PMOS晶体管的第二端子的输入且进一步具有耦合到所述第一NMOS晶体管的控制端子的输出；以及

第二NMOS晶体管，其具有耦合到所述第一NMOS晶体管的第一端子且具有耦合到接地的第二端子，其中所述第二NMOS晶体管的控制端子经耦合以接收所述时钟信号。

8.根据权利要求7所述的系统，其中所述PMOS晶体管的第二端子耦合到输入隔离元件，以及其中所述第一NMOS晶体管的所述第一端子经由所述输入隔离元件耦合到所述PMOS晶体管的第二端子。

9.根据权利要求7所述的系统，其中所述NAND逻辑电路和所述保持器电路被包含在所述系统集成到其中的通信装置或计算机中。

10.一种时钟门控设备，其包括：

输入逻辑装置，其用于接收至少一个输入信号且提供耦合到内部启用节点的输出；

保持器装置，其用于选择性地保持所述内部启用节点处的逻辑电压电平，所述保持器装置包含至少一个响应于经门控时钟信号的开关元件，其中所述保持器装置包括：

第一切换装置，其具有耦合到电源的第一端子且具有经耦合以接收所述经门控时钟信号的控制端子；

第二切换装置，其具有耦合到所述第一切换装置的第二端子的第一端子；

反转装置，其具有耦合到所述第一切换装置的所述第二端子的输入且进一步具有耦合到所述第一切换装置的控制端子的输出；以及

第三切换装置，其具有耦合到所述第一切换装置的第一端子且具有耦合到接地的第二端子，其中所述第二切换装置的控制端子经耦合以接收输入时钟信号；以及门控装置，其用于产生所述经门控时钟信号，其中所述门控装置响应于所述输入时钟信号且响应于所述内部启用节点处的所述逻辑电压电平。

11.根据权利要求10所述的设备，其集成在芯片上系统装置中。

12.根据权利要求10所述的设备，其中所述设备是集成到通信装置或计算机中的半导体装置。

13.一种时钟门控方法，其包括：

在具有至少一个输入且具有耦合到内部启用节点的输出的输入逻辑电路处接收至少一个输入信号；

在响应于输入时钟信号且响应于所述内部启用节点处的逻辑电压电平的门控元件处产生经门控时钟信号；

响应于所述经门控时钟信号而选择性地保持所述内部启用节点处的所述逻辑电压电平；以及

基于至少一个设计准则而选择具有第一保持器电路的第一时钟门控单元或具有第二保持器电路的第二时钟门控单元中的一者，其中所述第一时钟门控单元包含比所述第二时钟门控单元少的随每一输入时钟信号双态切换而双态切换的晶体管，其中所述第一保持器电路包括：

第一场效应晶体管(FET)，其具有耦合到电源的第一端子且具有经耦合以接收所述经门控时钟信号的控制端子；

第二FET，其具有经由输入逻辑隔离元件耦合到所述第一FET的第二端子的第一端子；

反相器，其具有耦合到所述第一FET的所述第二端子的输入且进一步具有耦合到所述第二FET的控制端子的输出；以及

第三FET，其具有耦合到所述第二FET的第一端子且具有耦合到接地的第二端子，其中所述第三FET的控制端子经耦合以接收所述输入时钟信号。

14.根据权利要求13所述的方法，其中在集成到电子装置中的处理器处执行接收所述至少一个输入信号、选择性地保持所述逻辑电压电平以及产生所述经门控时钟信号。

15.根据权利要求13所述的方法，其中所述至少一个设计准则包含功率消耗。

16.根据权利要求13所述的方法，其中所述至少一个设计准则包含操作速度。

17.根据权利要求13所述的方法，其中所述至少一个设计准则包含所述第一时钟门控单元的面积或所述第二时钟门控单元的面积。

18.根据权利要求13所述的方法，其中所述第一时钟门控单元包含不多于四个响应于每一输入时钟信号双态切换而双态切换的晶体管。

19.根据权利要求13所述的方法，其中所述第一保持器电路的少于一半的所述晶体管响应于每一输入时钟信号双态切换而双态切换。

20.根据权利要求13所述的方法，其中所述第一FET包括p沟道金属氧化物半导体(PMOS)晶体管，其中所述第二FET包括第一n沟道金属氧化物半导体(NMOS)晶体管，以及其中所述第三FET包括第二NMOS晶体管。

21.根据权利要求13所述的方法，其中所述第二FET的所述第一端子经由输入逻辑隔离元件耦合到所述第一FET的第二端子。

22.一种时钟门控系统，其包括：

时钟门控单元的输入逻辑电路，所述输入逻辑电路具有至少一个用以接收至少一个输入信号的输入且具有耦合到内部启用节点的输出；以及

时钟门控单元的保持器电路，其经耦合以选择性地保持所述内部启用节点处的逻辑电压电平，所述保持器电路包含至少一个响应于在所述时钟门控单元处产生的经门控时钟信号的开关元件，其中所述时钟门控单元包含不多于四个随输入时钟信号的每一转变而双态切换的晶体管，以及其中所述保持器电路包括：

p沟道金属氧化物半导体(PMOS)晶体管，其具有耦合到电源的第一端子且具有经耦合以接收所述经门控时钟信号的控制端子；

第一n沟道金属氧化物半导体(NMOS)晶体管，其具有耦合到所述PMOS晶体管的第二端子的第一端子；

反相器，其具有耦合到所述PMOS晶体管的所述第二端子的输入且进一步具有耦合到所述第一NMOS晶体管的控制端子的输出；以及

第二NMOS晶体管，其具有耦合到所述第一NMOS晶体管的第一端子且具有耦合到接地的第二端子，其中所述第二NMOS晶体管的控制端子经耦合以接收所述输入时钟信号。

23.一种时钟门控电路，其包括：

输入逻辑电路，其具有至少一个用以接收至少一个输入信号的输入且具有耦合到内部启用节点的输出；

保持器电路，其经耦合以选择性地保持所述内部启用节点处的逻辑电压电平，所述保持器电路包含至少一个响应于经门控时钟信号的开关元件；以及

门控元件，其响应于输入时钟信号且响应于所述内部启用节点处的所述逻辑电压电平以产生所述经门控时钟信号；

其中所述保持器电路包含保持器隔离元件，所述保持器隔离元件经配置以防止当所述输入时钟信号转变时在与所述门控元件相关联的延迟周期期间由于流过所述保持器电路的电流引起的所述内部启用节点处的逻辑电压电平改变。

24.一种时钟门控电路，其包括：

输入逻辑电路，其具有至少一个用以接收至少一个输入信号的输入且具有耦合到内部启用节点的输出；

保持器电路，其经耦合以选择性地保持所述内部启用节点处的逻辑电压电平，所述保持器电路包含至少一个响应于经门控时钟信号的开关元件，其中所述保持器电路包括：

p沟道金属氧化物半导体(PMOS)晶体管，其具有耦合到电源的第一端子、经耦合以接收所述经门控时钟信号的控制端子，以及耦合到输入逻辑隔离元件的第二端子；

第一n沟道金属氧化物半导体(NMOS)晶体管，其具有耦合到所述PMOS晶体管的所述第二端子的第一端子；

反相器，其具有耦合到所述PMOS晶体管的所述第二端子的输入且进一步具有耦合到所述第一NMOS晶体管的控制端子的输出；以及

第二NMOS晶体管，其具有耦合到所述第一NMOS晶体管的第一端子且具有耦合到接地的第二端子，其中所述第二NMOS晶体管的控制端子经耦合以接收输入时钟信号；以及

门控元件，其响应于所述输入时钟信号且响应于所述内部启用节点处的所述逻辑电压电平以产生所述经门控时钟信号。

25.一种时钟门控电路，其包括：

输入逻辑电路，其具有至少一个用以接收至少一个输入信号的输入且具有耦合到内部启用节点的输出；

保持器电路，其经耦合以选择性地保持所述内部启用节点处的逻辑电压电平，所述保持器电路包含至少一个响应于经门控时钟信号的开关元件，其中所述保持器电路包括：

p沟道金属氧化物半导体(PMOS)晶体管，其具有耦合到电源的第一端子、经耦合以接收所述经门控时钟信号的控制端子，以及耦合到输入逻辑隔离元件的第二端子；以及

n沟道金属氧化物半导体(NMOS)晶体管，其具有经由所述输入逻辑隔离元件耦合到所述PMOS晶体管的所述第二端子的第一端子且具有耦合到接地的第二端子，其中所述NMOS晶体管的控制端子经耦合以接收输入时钟信号；以及

门控元件，其响应于所述输入时钟信号且响应于所述内部启用节点处的所述逻辑电压电平以产生所述经门控时钟信号。

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