CN102893336A - 具有局部电流吸收器的存储器装置 - Google Patents

具有局部电流吸收器的存储器装置 Download PDF

Info

Publication number
CN102893336A
CN102893336A CN2011800230830A CN201180023083A CN102893336A CN 102893336 A CN102893336 A CN 102893336A CN 2011800230830 A CN2011800230830 A CN 2011800230830A CN 201180023083 A CN201180023083 A CN 201180023083A CN 102893336 A CN102893336 A CN 102893336A
Authority
CN
China
Prior art keywords
coupled
mtj
bit line
source electrode
electronic installation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800230830A
Other languages
English (en)
Other versions
CN102893336B (zh
Inventor
金正丕
哈里·M·拉奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN102893336A publication Critical patent/CN102893336A/zh
Application granted granted Critical
Publication of CN102893336B publication Critical patent/CN102893336B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明揭示一种具有局部电流吸收器的存储器装置。在特定实施例中，揭示一种电子装置。所述电子装置包含一个或一个以上写入驱动器。所述电子装置包含至少一个磁性隧道结MTJ，其耦合到位线且耦合到源极线。所述电子装置还包含电流吸收器电路，所述电流吸收器电路包括单个晶体管，所述单个晶体管耦合到所述位线且耦合到所述源极线。

Description

具有局部电流吸收器的存储器装置
技术领域
本发明大体上涉及具有局部电流吸收器的存储器装置。
背景技术
技术的进步已经产生了更小且更强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如体积小、重量轻且易于由用户携带的便携式无线电话、个人数字助理(PDA)和寻呼装置。更具体来说，例如蜂窝式电话和因特网协议(IP)电话等便携式无线电话可经由无线网络传送话音和数据包。此外，许多此类无线电话包含并入其中的其它类型的装置。举例来说，无线电话还可包含数字照像机、数字摄像机、数字记录器和音频文件播放器。而且，此些无线电话可处理可执行指令，包含可用以接入因特网的软件应用程序，例如网页浏览器应用程序。因而，这些无线电话可包含强大的计算能力，且可使用存储器装置。
例如磁阻随机存取存储器(MRAM)等存储器装置可具有寄生电阻，即，设计材料中固有的电阻。在执行写入操作时，寄生电阻可能会产生更大的电流和功率要求，这通常是不合意的。
发明内容
本发明揭示一种自旋力矩转移MRAM (STT-MRAM)，其包含电流吸收器电路，所述电流吸收器电路提供到局部接地的位线放电路径。在特定实施方案中，电流吸收器电路可具有单个晶体管。在另一特定实施方案中，第二晶体管可使得测试模式信号能够选择性地停用到局部接地的位线放电路径。提供位线到局部接地的放电路径减少了与位线相关联的寄生电阻，且可在数据写入操作期间减少源极负载效应。
在特定实施例中，揭示一种电子装置。所述电子装置包含一个或一个以上写入驱动器。所述电子装置包含至少一个磁性隧道结(MTJ)，其耦合到位线且耦合到源极线。所述电子装置还包含具有单个晶体管的电流吸收器电路。所述单个晶体管耦合到位线且耦合到源极线。
在另一特定实施例中，所述电子装置包含至少一个电阻存储器，其耦合到位线且耦合到源极线。所述电子装置包含具有单个放电路径的电流吸收器电路。所述单个放电路径经配置以将位线耦合到局部接地。
在另一特定实施例中，一种方法包含在耦合到位线且耦合到源极线的磁性隧道结(MTJ)处起始第一写入操作。所述第一写入操作将第一电压施加到位线以在MTJ处存储第一数据值，且具有经由写入驱动器到接地的第一放电路径。所述方法包含在MTJ处起始第二写入操作。所述第二写入操作将第二电压施加到源极线以在MTJ处存储第二数据值，且具有经由电流吸收器电路到接地的第二放电路径。经由电流吸收器电路驱动器到接地的第二放电路径比经由写入驱动器到接地的第一放电路径短。
所揭示的实施例中的至少一者提供的一个特定优点是，与在电流吸收器电路未被激活时的寄生电阻相比，在电流吸收器电路被激活时写入操作的寄生电阻减小。所揭示的实施例中的至少一者提供的另一特定优点是，与在电流吸收器电路未被激活时相比，在电流吸收器电路被激活时写入操作的源极负载效应减小。
在审阅整个申请案之后将明白本发明的其它方面、优点和特征，所述整个申请案包含以下部分：附图说明、具体实施方式和权利要求书。
附图说明
图1是具有局部电流吸收器的存储器装置的第一说明性实施例的框图；
图2是具有局部电流吸收器的存储器装置的第二说明性实施例的框图；
图3是具有局部电流吸收器的存储器装置的第三说明性实施例的框图；
图4是提供局部放电路径的方法的流程图；
图5是制造具有包含局部电流吸收器的存储器装置的集成电路装置的方法的说明性实施例；以及
图6是包含局部电流吸收器的电子装置的说明性实施例。
具体实施方式
参看图1，揭示具有局部电流吸收器的存储器装置的第一说明性实施例的框图且将其大体上标示为100。存储器装置100包含写入驱动器102，其经由多路复用器104耦合到位线108且耦合到源极线110。存储器装置100包含至少一个磁性隧道结(MTJ)，例如耦合到位线108且经由第一存取晶体管126耦合到源极线110的第一MTJ 120。第二MTJ 121可耦合到位线108且经由第二存取晶体管127耦合到源极线110。第三MTJ 122可耦合到位线108且经由第三存取晶体管128耦合到源极线110。第四MTJ 123可耦合到位线108且经由第四存取晶体管129耦合到源极线110。包含单个晶体管130的电流吸收器电路106耦合到位线108且耦合到源极线110。
写入驱动器102可包含一个或一个以上写入驱动器，例如第一写入驱动器103和第二写入驱动器105。写入驱动器102可向位线108或源极线110提供写入电流。当执行写入操作时，写入驱动器102中的一者变高(例如，提供电压VDD)以产生写入电流，且另一写入驱动器变低(例如，提供接地)。
多路复用器104可经配置以当在MTJ 120到123中的一者或一者以上处执行写入操作时选择性地将写入驱动器102耦合到位线-源极线对，例如位线108和源极线110对。举例来说，多路复用器104可将第一写入驱动器103耦合到位线108或耦合到源极线110，且可将第二写入驱动器105耦合到位线108或耦合到源极线110。
MTJ 120到123中的每一者可至少包含自由层162、隧道势垒层164和钉扎层166。MTJ 120到123可在电流吸收器电路106与写入驱动器102之间耦合到位线108且耦合到源极线110。存取晶体管126到129可经配置以选择性地将MTJ 120到123中的一者或一者以上耦合到源极线110，例如响应于字线信号(未图示)。
电流吸收器电路106包含单个晶体管130。在特定实施例中，晶体管130具有小于或等于两微米的宽度。电流吸收器电路106可提供到接地131的路径以用于写入操作，借此减少来自写入驱动器102的写入电流采用的路径。举例来说，当对第四MTJ 123执行写入操作且存储器装置100中不存在电流吸收器电路106时，写入电流的路径可大约为位线108的长度的两倍，即从第一写入驱动器103到第四MTJ 123以及从第四MTJ 123到第二写入驱动器105。当对第四MTJ 123执行写入操作且存储器装置100中存在电流吸收器电路106时，写入电流的路径可大约为位线108的长度，即从第一写入驱动器103到第四MTJ 123以及从第四MTJ 123到接地131。因此，当对位置离写入驱动器102最远的MTJ(例如，第四MTJ 123)进行写入时，与在存储器装置100中不存在电流吸收器电路106时相比，电流吸收器电路106可将写入电流的路径减少大约百分之五十。减少写入电流的路径可减少写入操作的寄生电阻(例如，存储器装置100中使用的类型的材料中固有的电阻)，从而减少源极负载效应且减少用以执行写入操作的写入电流的量。
在操作中，当执行写入操作时，所述对写入驱动器102中的一个写入驱动器变高(例如，VDD)且所述对写入驱动器102中的另一写入驱动器变低(例如，充当接地)。举例来说，当执行第一写入操作140时，第一写入驱动器103可变高且第二写入驱动器105可变低，从而致使写入电流经由多路复用器104从第一写入驱动器103流动到MTJ 120到123中的一者。依据哪条路径最短，写入电流可从MTJ 120到123中的一者流动到第二写入驱动器105或电流吸收器电路106。为了说明，在对第一MTJ 120执行第一写入操作140时，写入电流可从第一写入驱动器103穿过多路复用器104、源极线110和第一存取晶体管126流动到第一MTJ 120。从第一MTJ 120，写入电流可流动到位线108，穿过多路复用器104到达第二写入驱动器105，因为从第一MTJ 120到第二写入驱动器105的路径比从第一MTJ 120到电流吸收器电路106的路径短。作为第二说明，在对第四MTJ 123执行第一写入操作140时，写入电流可从第一写入驱动器103穿过多路复用器104、源极线110和第四存取晶体管129流动到第四MTJ 123。从第四MTJ 123，写入电流可流动到位线108到达电流吸收器电路106，因为从第四MTJ 123到第二写入驱动器105的路径比从第四MTJ 123到电流吸收器电路106的路径长。
当执行第二写入操作141时，第二写入驱动器105可变高且第一写入驱动器103可变低，从而致使写入电流经由多路复用器104从第二写入驱动器105流动到MTJ 120到123中的一者。写入电流将从MTJ 120到123中的一者流动到第一写入驱动器103，因为电流吸收器电路106提供到位线108而不是到源极线110的放电路径。为了说明，在对第一MTJ 120执行第二写入操作141时，写入电流可从第二写入驱动器105穿过多路复用器104、位线108流动到第一MTJ 120。从第一MTJ 120，写入电流可流动穿过第一存取晶体管126到达源极线110，穿过多路复用器104到达第一写入驱动器103。作为第二说明，在对第四MTJ 123执行第二写入操作141时，写入电流可从第二写入驱动器105穿过多路复用器104、位线108流动到第四MTJ 123。从第四MTJ 123，写入电流可流动穿过第四存取晶体管129和源极线110到达第一写入驱动器103。
在遇到存取晶体管126到129中的一者之前遇到MTJ 120到123中的一者的写入操作可能需要比在遇到MTJ 120到123中的一者之前遇到存取晶体管126到129中的一者的写入操作少的写入电流。因此，第一写入操作140可能需要比第二写入操作141多的电流，因为第二写入操作141可能在遇到存取晶体管126到129中的一者之前遇到MTJ120到123中的一者。因为第一写入操作140可能会比第二写入操作141更多受益于电流吸收器电路106，所以提供电流吸收器电路106来减少第一写入操作140的写入电流的路径。
因此，电流吸收器电路106可在第一写入操作140期间提供到接地131的路径，且进而减少在第一写入操作140期间写入电流行进的路径的长度。通过减少在第一写入操作140期间写入电流行进的路径，可减少在第一写入操作140期间遇到的寄生电阻。减少在第一写入操作140期间遇到的寄生电阻可使得减少源极负载效应，进而减少执行第一写入操作140所需要的写入电流量。减少执行第一写入操作140所需要的写入电流量可使得存储器装置100的功率消耗减少且热量积累降低。
在特定实施例中，存储器装置100并入到自旋力矩转移磁阻随机存取存储器(STT-MRAM)装置中。存储器装置100可集成在至少一个半导体裸片中。存储器装置100可并入到消费型电子装置中，例如机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机。
参看图2，揭示具有局部电流吸收器的存储器装置的第二说明性实施例的框图且将其大体上标示为200。存储器装置200包含写入驱动器202，其经由多路复用器204耦合到位线208且耦合到源极线210。存储器装置200包含至少一个电阻存储器，例如耦合到位线208且经由第一存取晶体管226耦合到源极线210的第一MTJ 220。例如MTJ221、222和223等额外MTJ可耦合到位线208且分别经由存取晶体管227、228和229耦合到源极线210。电流吸收器电路206耦合到位线208和源极线210。
写入驱动器202包含第一写入驱动器203和第二写入驱动器205。写入驱动器202可在用以将第一数据值270写入到MTJ 220到223中的一者的第一写入操作240期间或在用以将第二数据值271写入到MTJ 220到223中的一者的第二写入操作241期间产生写入电流。
多路复用器204可经配置以将写入驱动器202选择性地耦合到位线-源极线对，例如位线208与源极线210对，以使得写入驱动器202能够将写入电流提供到位线208或源极线210。写入电流可基于到电流吸收器电路206和到写入驱动器202的路径的长度且基于写入电流的方向而行进从写入驱动器202穿过MTJ 220到223中的一者或一者以上到达电流吸收器电路206或写入驱动器202的路径。
MTJ 220到223可在电流吸收器电路206与写入驱动器202之间耦合到位线208且耦合到源极线210。存取晶体管226到229可经配置以选择性地将MTJ 220到223中的一者或一者以上耦合到源极线210，例如响应于字线信号(未图示)。
电流吸收器电路206包含第一晶体管230和第二晶体管232。当执行写入操作时，第一晶体管230可提供将写入电流从写入驱动器202耦合到接地231的单个放电路径260，进而减少写入电流采用的路径。第一晶体管230的栅极耦合到源极线210。位线208响应于测试模式信号线250处的测试模式信号252(例如，电压)选择性地耦合到接地231。第二晶体管232串联耦合到第一晶体管230且经由第二晶体管232的栅极耦合到测试模式信号线250。第二晶体管232响应于经由测试模式信号线250发送的测试模式信号252以选择性地阻挡穿过单个放电路径260到达接地231的位线208的放电。在特定实施例中，晶体管230和232中的每一者具有小于或等于两微米的宽度。
电流吸收器电路206经配置以提供写入驱动器202的到接地231的单个放电路径260，进而减少来自写入驱动器102的写入电流采用的路径。举例来说，当对第四MTJ 223执行写入操作且通过发送测试模式信号252将电流吸收器电路206去激活时，写入电流的路径可大约为位线208的长度的两倍，即从第一写入驱动器103到第四MTJ 223以及从第四MTJ 223到第二写入驱动器205。当对第四MTJ 223执行写入操作且电流吸收器电路206在存储器装置200中活动时，写入电流的路径可大约为位线208的长度，即经由源极线210从第一写入驱动器203到第四MTJ 223以及从第四MTJ 223到接地231。因此，当对位置离写入驱动器202最远的MTJ(例如，第四MTJ 223)进行写入时，与在电流吸收器电路206在存储器装置200中被去激活时相比，电流吸收器电路206可将写入电流的路径减少大约百分之五十。减少写入电流的路径可减少第一写入操作240的寄生电阻(例如，存储器装置200中使用的类型的材料中固有的电阻)，进而减少源极负载效应且减少用以执行写入操作的写入电流的量。
在操作中，当执行写入操作时，所述对写入驱动器202中的一个写入驱动器变高(例如，VDD)且所述对写入驱动器202中的另一写入驱动器变低(例如，充当接地)。举例来说，当执行第一写入操作240时，第一写入驱动器203可变高且第二写入驱动器205可变低，从而致使写入电流经由多路复用器204从第一写入驱动器203流动到MTJ 220到223中的一者。依据哪条路径最短，写入电流可从MTJ 220到223中的一者沿着位线208流动到第二写入驱动器205或电流吸收器电路206。为了说明，在对第一MTJ 220执行第一写入操作240时，写入电流可从第一写入驱动器203穿过多路复用器204、源极线210和第一存取晶体管226流动到第一MTJ 220。从第一MTJ 220，写入电流可流动到位线208，穿过多路复用器204到达第二写入驱动器205，因为从第一MTJ 220到第二写入驱动器205的路径比从第一MTJ 220到电流吸收器电路206的路径短。作为第二说明，在对第四MTJ 223执行第一写入操作240时，写入电流可从第一写入驱动器203穿过多路复用器204、源极线210和第四存取晶体管229流动到第四MTJ 223。从第四MTJ223，写入电流可沿着位线208流动到电流吸收器电路206，因为从第四MTJ 223到第二写入驱动器205的路径比从第四MTJ 223到电流吸收器电路206的路径长。
当执行第二写入操作241时，第二写入驱动器205可变高且第一写入驱动器203可变低，从而致使写入电流经由多路复用器204从第二写入驱动器205流动到MTJ 220到223中的一者。写入电流可从MTJ 220到223中的一者流动到第一写入驱动器203。为了说明，在对第一MTJ 220执行第二写入操作241时，写入电流将从第二写入驱动器205穿过多路复用器204、位线208流动到第一MTJ 220。从第一MTJ 220，写入电流流动穿过第一存取晶体管226到达源极线210，穿过多路复用器204到达第一写入驱动器203。作为第二说明，在对第四MTJ 223执行第二写入操作241时，写入电流可从第二写入驱动器205穿过多路复用器204和位线208流动到第四MTJ 223。从第四MTJ 223，写入电流可流动穿过第四存取晶体管229和源极线210到达第一写入驱动器203，因为电流吸收器电路的单个放电路径260未被提供到源极线210，只被提供到位线208。
在遇到存取晶体管226到229中的一者之前遇到MTJ 220到223中的一者的写入操作可能需要的写入电流比在遇到MTJ 220到223中的一者之前遇到存取晶体管226到229中的一者的写入操作少。因此，第一写入操作240可能需要的电流比第二写入操作241多，因为第二写入操作241可能在遇到存取晶体管226到229中的一者之前遇到MTJ220到223中的一者。第一写入操作240可能比第二写入操作241更多受益于电流吸收器电路206，因为提供电流吸收器电路206来减少第一写入操作240的写入电流的路径。
因此，电流吸收器电路206可在第一写入操作240期间提供到接地231的路径，且进而减少在第一写入操作240期间写入电流行进的路径的长度。通过减少在第一写入操作240期间写入电流行进的路径，可减少在第一写入操作240期间遇到的寄生电阻。减少在第一写入操作240期间遇到的寄生电阻可使得减少源极负载效应，进而减少执行第一写入操作240所需要的写入电流的量。减少执行第一写入操作240所需要的写入电流的量可使得存储器装置200的功率消耗减少且热量积累降低。
在特定实施例中，存储器装置200并入到电阻随机存取存储器(R-RAM)装置中。存储器装置200可集成在至少一个半导体裸片中。在特定实施例中，存储器装置200并入到消费型电子装置中，例如机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机。
参看图3，揭示具有局部电流吸收器的存储器装置的第三说明性实施例的框图且将其大体上标示为300。系统300包含写入驱动器332，其经由多路复用器308耦合到位线302和303且耦合到源极线304和305。
第一MTJ 350耦合到位线302、源极线304和字线310。第二MTJ 351耦合到位线302、源极线304和字线311。第三MTJ 352耦合到位线302、源极线304和字线312。第四MTJ 353耦合到位线303、源极线305和字线310。第五MTJ 354耦合到位线303、源极线305和字线311。第六MTJ 355耦合到位线303、源极线305和字线312。MTJ 350到355中的每一者可为位单元的一部分，所述位单元还包含存取晶体管(未图示)。第一电流吸收器电路340耦合到位线302、源极线304和第一局部接地320。第二电流吸收器电路341耦合到位线303、源极线305和第二局部接地321。
当写入驱动器332对MTJ 350到355中的一者或一者以上进行写入时，多路复用器308可选择性地将写入驱动器332耦合到位线-源极线对，例如位线302与源极线304对或位线303与源极线305对。
第一电流吸收器电路340可选择性地为经由位线302和经由源极线304行进的写入电流提供到第一接地320的放电路径。第二电流吸收器电路341可选择性地为经由位线303和经由源极线305行进的写入电流提供到第二接地321的放电路径。每一电流吸收器电路340到341可实施为单个晶体管电流吸收器电路，例如图1的电流吸收器电路106，或者实施为可选电流吸收器电路，例如图2的电流吸收器电路206。当写入驱动器332执行写入操作时，从写入驱动器332中的一者到接地320到321中的一者的放电路径可比从写入驱动器332中的一者到写入驱动器332中的另一者的放电路径短。
写入驱动器332可包含一个或一个以上写入驱动器，例如第一写入驱动器333和第二写入驱动器335。写入驱动器332可向位线-源极线对提供写入电流。当执行写入操作时，写入驱动器302中的一者变高(例如，产生电压VDD)以提供写入电流，且另一写入驱动器变低(例如，提供接地)。电流可从变高的写入驱动器流动到变低的写入驱动器或者流动到电流吸收器320到321中的一者。举例来说，当对第一MTJ 350进行写入时，第一写入驱动器333可变高且第二写入驱动器335可变低。电流可从第一写入驱动器333穿过多路复用器308和源极线304流动到第一MTJ 350，且从第一MTJ 350穿过位线302和多路复用器308流动到第二写入驱动器335。在此实例中，写入电流从第一写入驱动器333流动到第二写入驱动器335，因为从第一写入驱动器333到第二写入驱动器335的写入电流的路径比从第一写入驱动器333到第一电流吸收器电路340的写入电流的路径短。在另一实例中，当对第三MTJ 352进行写入时，第一写入驱动器333可变高且第二写入驱动器335可变低。电流可从第一写入驱动器333穿过多路复用器308和源极线304流动到第三MTJ 352，且从第三MTJ 352穿过位线302流动到第一电流吸收器电路340。在此实例中，写入电流从第一写入驱动器333流动到第一电流吸收器电路340，因为从第一写入驱动器333到第二写入驱动器335的写入电流的路径比从第一写入驱动器333到第一电流吸收器电路340的写入电流的路径长。
在操作中，当电流吸收器电路340到341在存储器装置300中被激活时，执行写入操作可致使写入电流从写入驱动器332穿过MTJ 350到355中的一者流动到电流吸收器电路320到321中的一者或者回到写入驱动器332。举例来说，当对第四MTJ 353进行写入时，可经由多路复用器308来选择位线303和源极线305。第二写入驱动器335可变高且第一写入驱动器333可变低，从而致使写入电流流动穿过多路复用器308和源极线305到达第四MTJ 353，且从第四MTJ 353流动穿过位线303和多路复用器308到达第一写入驱动器333。在此实例中，写入电流从第二写入驱动器335行进回到第一写入驱动器333，因为从第二写入驱动器335到第一写入驱动器333的路径比从第二写入驱动器335到第二电流吸收器341的路径短。在另一实例中，当对第六MTJ 355进行写入时，可经由多路复用器308来选择位线303和源极线305。第二写入驱动器335可变高且第一写入驱动器333可变低，从而致使写入电流流动穿过多路复用器308和源极线305到达第六MTJ 355，且从第六MTJ 355流动穿过位线303到达第二局部接地321。在此实例中，写入电流从第二写入驱动器335行进回到第二局部接地321，因为从第二写入驱动器335到第二局部接地321的路径比从第二写入驱动器335到第一写入驱动器333的路径短。
因此，电流吸收器电路340到341可在写入操作期间提供到接地320到321的放电路径，这使得与在电流吸收器电路340到341在存储器装置300中被去激活时相比，写入电流采用的到接地的路径较短。通过减少在写入操作期间写入电流行进的路径，可将在写入操作期间遇到的寄生电阻减少高达大约百分之五十。举例来说，当对离写入驱动器最远的MTJ进行写入时(例如，没有电流吸收器340到341的最坏情况)，写入电流采用的到电流吸收器电路340到341中的一者的路径的长度可为写入电流采用的到写入驱动器的路径的长度的大约一半。减少在写入操作期间遇到的寄生电阻可使得减少源极负载效应，从而减少执行写入操作所需要的写入电流的量。减少执行写入操作所需要的写入电流的量可使得存储器装置300的功率消耗减少且热量积累降低。
图4是提供单个放电路径的方法的流程图。所述方法可由存储器装置执行，例如图1的存储器装置100、图2的存储器装置200和图3的存储器装置300。
所述方法通过在402处在耦合到位线且耦合到源极线的MTJ处起始第一写入操作来开始。所述第一写入操作将第一电压施加到位线以在MTJ处存储第一数据值，且具有经由写入驱动器到接地的第一放电路径。举例来说，在图2中，第二写入操作241可提供第一电压以在MTJ 220到223中的一者处存储第二数据值271。第一写入操作240可具有经由写入驱动器203中的一者到接地的第一放电路径。移动到404，可在MTJ处起始第二写入操作。所述第二写入操作将第二电压施加到源极线以在MTJ处存储第二数据值，且具有经由电流吸收器电路到接地的第二放电路径。举例来说，在图2中，第一写入操作240可提供第一电压以在MTJ 220到223中的一者处存储第二数据值270。第一写入操作340可具有经由电流吸收器电路206到接地的第一放电路径。
前进到408，经由电流吸收器电路驱动器到接地的第二放电路径比经由写入驱动器到接地的第一放电路径短。继续到410，可向第二晶体管的栅极提供测试模式信号以在测试模式期间选择性地阻断位线到局部接地的放电。举例来说，在图2中，测试模式信号252可选择性地将到局部接地231的单个放电路径260去激活。所述方法在412处结束。
因此，电流吸收器电路可在第二写入操作期间但不在第一写入操作期间提供到局部接地的放电路径。单个放电路径可减少在第二写入操作期间写入电流行进的路径的长度。通过减少在第二写入操作期间写入电流行进的路径的长度，与在电流吸收器电路在存储器装置中被去激活或不存在时相比，在第二写入操作期间遇到的寄生电阻可减少。
图5是用以制造包含具有MTJ和带有单个放电路径的电流吸收器电路的存储器装置的电子装置的制造过程的特定说明性实施例的数据流程图。
上文揭示的装置和功能性可被设计并配置成存储在计算机可读媒体上的计算机文件(例如，RTL、GDSII、GERBER等)。一些或所有此些文件可被提供给基于此些文件制造装置的制造处理者。所得产品包括半导体晶片，其随后被切成半导体裸片且封装成半导体芯片。所述芯片随后被用于上述装置中。图5描绘电子装置制造过程500的特定说明性实施例。
在制造过程500中，例如在研究计算机506处，接收物理装置信息502。物理装置信息502可包含设计信息，所述设计信息表示半导体装置(例如，图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合)的至少一个物理性质。举例来说，物理装置信息502可包含物理参数、材料特性和结构信息，所述信息经由耦合到研究计算机506的用户接口504输入。研究计算机506包含耦合到例如存储器510等计算机可读媒体的处理器508，例如一个或一个以上处理核心。存储器510可存储计算机可读指令，所述计算机可读指令可执行以致使处理器508转换物理装置信息502以使其符合文件格式且产生库文件512。
在特定实施例中，库文件512包含至少一个包含经转换的设计信息的数据文件。举例来说，库文件512可包含半导体装置的库，其包含图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合，所述库经提供以与电子设计自动化(EDA)工具520一起使用。
库文件512可在设计计算机514处结合EDA工具520来使用，设计计算机514包含处理器517(例如一个或一个以上处理核心)，其耦合到存储器518。EDA工具520可作为处理器可执行指令存储在存储器518处，以使得设计计算机514的用户能够使用库文件512的图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合来设计电路。举例来说，设计计算机514的用户可经由耦合到设计计算机514的用户接口524输入电路设计信息522。电路设计信息522可包含表示半导体装置(例如，图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合)的至少一个物理性质的设计信息。为了说明，电路设计性质可包含电路设计中特定电路的标识和与其它元件的关系、定位信息、特征大小信息、互连信息或表示半导体装置的物理性质的其它信息。
设计计算机514可经配置以转换设计信息(包含电路设计信息522)以使其符合文件格式。为了说明，文件构成可包含以层级格式(例如图形数据系统(GDSII)文件格式)表示平面几何形状、文本标签和关于电路布局的其它信息的数据库二进制文件格式。设计计算机514可经配置以产生包含经转换的设计信息的数据文件，例如包含描述图1的系统100、图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合的信息的GDSII文件527，以及其它电路或信息。为了说明，数据文件可包含对应于芯片上系统(SOC)的信息，所述SOC包含图1的存储器装置100、图2的存储器装置200、图3的存储器装置300中的至少一者，且还包含SOC内的额外电子电路和组件。
可在制造过程528处接收GDSII文件526以根据GDSII文件526中的经转换的信息来制造图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合。举例来说，装置制造过程可包含将GDSII文件526提供给掩模制造商530以产生一个或一个以上掩模，例如待用于光刻处理的掩模，其被说明为代表性掩模532。掩模532可在制造过程期间用以产生一个或一个以上晶片534，其可经测试且分成裸片，例如代表性裸片536。裸片536包含电路，所述电路包含图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合。
可向封装过程538提供裸片536，其中将裸片536并入到代表性封装540中。举例来说，封装540可包含单个裸片536或多个裸片，例如封装中系统(SiP)布置。封装540可经配置以符合一种或一种以上标准或规范，例如联合电子装置工程协会(JEDEC)标准。
可例如经由存储在计算机546处的组件库将关于封装540的信息分配给各种产品设计者。计算机546可包含耦合到存储器510的处理器548(例如一个或一个以上处理核心)。印刷电路板(PCB)工具可作为处理器可执行指令而存储于存储器550处以处理经由用户接口544从计算机546的用户接收的PCB设计信息542。PCB设计信息542可包含封装半导体装置在电路板上的物理定位信息，所述封装半导体装置对应于包含图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合的封装540。
计算机546可经配置以转换PCB设计信息542以产生数据文件，例如GERBER文件552，其具有包含封装半导体装置在电路板上的物理定位信息以及例如迹线和通孔等电连接的布局的数据，其中封装半导体装置对应于包含图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合的封装540。在其它实施例中，由经转换的PCB设计信息产生的数据文件可具有不同于GERBER格式的格式。
可在板组装过程554处接收GERBER文件552，且使用所述文件来产生PCB，例如代表性PCB 556，所述PCB是根据存储在GERBER文件552内的设计信息制造的。举例来说，GERBER文件552可被上载到一个或一个以上机器以用于执行PCB生产过程的各个步骤。可在PCB 556中充填包含封装540的电子组件以形成所表示的印刷电路组合件(PCA)558。
可在产品制造过程560处接收PCA 558，且将其集成到一个或一个以上电子装置中，例如第一代表性电子装置562和第二代表性电子装置564。作为说明性而非限制性实例，第一代表性电子装置562、第二代表性电子装置564或两者可选自机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机的群组。作为另一说明性而非限制性实例，电子装置562和564中的一者或一者以上可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(例如个人数据助理)、具有全球定位系统(GPS)功能的装置、导航装置、固定位置数据单元(例如仪表读取设备)或任何其它存储或检索数据或计算机指令的装置，或其任何组合。虽然图1到3中的一者或一者以上可说明根据本发明的教示的远程单元，但本发明不限于这些示范性的所说明的单元。本发明的实施例可适宜地用于任何包含包括存储器的有源集成电路和用于测试及特性化的芯片上电路的装置中。
因此，可如说明性过程500中所描述来制造、处理图1的存储器装置100、图2的存储器装置200、图3的存储器装置300或其任何组合且将其并入到电子装置中。关于图1到3揭示的实施例的一个或一个以上方面可包含在各种处理阶段处，例如在库文件512、GDSII文件526和GERBER文件552内，以及存储在研究计算机506的存储器510、设计计算机514的存储器518、计算机546的存储器550、在各种阶段处(例如在板组装过程554处)使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到一个或一个以上其它物理实施例中，例如掩模532、裸片536、封装540、PCA 558、例如原型电路或装置(未图示)等其它产品或其任何组合。尽管描绘了从物理装置设计到最终产品的各个代表性生产阶段，但在其它实施例中可使用更少阶段或可包含额外阶段。类似地，过程500可由单个实体执行，或由执行过程500的各个阶段的一个或一个以上实体执行。
参看图6，描绘包含具有MTJ和单个晶体管电流吸收器电路的存储器装置632的电子装置的特定说明性实施例的框图，且将其大体上标示为600。装置600包含耦合到存储器装置632的处理器，例如数字信号处理器(DSP)610。在说明性实例中，存储器装置632包含图1的存储器装置100、图2的存储器装置200和图3的存储器装置，根据图4的方法来操作，或其任何组合。存储器650包含软件652，其可由数字信号处理器(DSP)610存取。在特定实施例中，存储器650是存储可由DSP 610执行的计算机可执行指令(例如，软件652)的计算机可读有形媒体。软件652可为可由DSP 610执行以在耦合到存储器装置632处的位线和源极线的磁性隧道结(MTJ)处起始第一写入操作。所述第一写入操作将第一电压施加到位线以在MTJ处存储第一数据值，且具有经由写入驱动器到接地的第一放电路径。软件652可为可由DSP 610执行以在MTJ处起始第二写入操作。所述第二写入操作将第二电压施加到源极线以在MTJ处存储第二数据值，且具有经由电流吸收器电路到接地的第二放电路径。第一放电路径比第二放电路径短。
图6还展示耦合到数字信号处理器610且耦合到显示器628的显示器控制器626。编码器/解码器(编解码器)634也可耦合到数字信号处理器610。扬声器636和麦克风638可耦合到编解码器634。
图6还指示无线控制器640可耦合到数字信号处理器610且耦合到无线天线642。在特定实施例中，DSP 610、显示器控制器626、存储器632、编解码器634和无线控制器640包含在封装中系统或芯片上系统装置622中。在特定实施例中，输入装置630和电源644耦合到芯片上系统装置622。此外，在特定实施例中，如图6中所说明，显示器628、输入装置630、扬声器636、麦克风638、无线天线642和电源644在芯片上系统装置622外部。然而，显示器628、输入装置630、扬声器636、麦克风638、无线天线642和电源644中的每一者可耦合到芯片上系统装置622的组件，例如接口或控制器。
技术人员将进一步明白，结合本文中揭示的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、可由处理装置执行的计算机软件指令或所述两者的组合。上文已大体上在其功能性方面描述各种说明性组件、块、配置、模块、电路和步骤。所述功能性是实施为硬件还是软件取决于特定应用和施加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但所述实施方案决策不应被解释为导致偏离本发明的范围。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以所述两者的组合来体现。软件模块可驻留在随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸磁盘、压缩光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得所述处理器可从存储媒体读取信息且向存储媒体写入信息。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。在替代方案中，处理器和存储媒体可作为离散组件驻留在计算装置或用户终端中。
提供对所揭示的实施例的以上描述以使得所属领域的技术人员能够制作或使用所揭示的实施例。对于所属领域的技术人员来说，对这些实施例的各种修改将容易显而易见，且可在不偏离本发明的范围的情况下将本文中所定义的原理应用于其它实施例。因此，本发明不希望限于本文中所展示的实施例，而是应赋予本发明与如由所附权利要求书定义的原理和新颖特征一致的可能的最广范围。

Claims (46)

1.一种电子装置，其包括：
一个或一个以上写入驱动器；
至少一个磁性隧道结MTJ，其耦合到位线且耦合到源极线；以及
电流吸收器电路，其包括单个晶体管，所述单个晶体管耦合到所述位线且耦合到所述源极线。
2.根据权利要求1所述的电子装置，其中所述MTJ包括自由层、隧道势垒层和钉扎层。
3.根据权利要求2所述的电子装置，其中所述MTJ经由存取晶体管耦合到所述源极线。
4.根据权利要求1所述的装置，其中所述MTJ在所述电流吸收器电路与所述一个或一个以上写入驱动器之间耦合到所述位线。
5.根据权利要求1所述的电子装置，其中所述单个晶体管的栅极耦合到所述源极线，且其中所述单个晶体管的源极端子耦合到所述位线。
6.根据权利要求1所述的电子装置，其进一步包括多路复用器，所述多路复用器将所述位线和所述源极线耦合到所述一个或一个以上写入驱动器。
7.根据权利要求1所述的电子装置，其进一步包括至少一个耦合到所述位线的额外MTJ。
8.根据权利要求1所述的电子装置，其中所述电子装置并入到自旋力矩转移磁阻随机存取存储器STT-MRAM装置。
9.根据权利要求1所述的电子装置，其中在执行写入操作时电流穿过所述至少一个MTJ行进到所述电流吸收器电路。
10.根据权利要求1所述的电子装置，其集成在至少一个半导体裸片中。
11.根据权利要求1所述的电子装置，其进一步包括选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置，所述电子装置集成到所述装置中。
12.一种电子装置，其包括：
至少一个电阻存储器，其耦合到位线且耦合到源极线；以及
电流吸收器电路，其包括单个放电路径，其中所述单个放电路径经配置以将所述位线耦合到局部接地。
13.根据权利要求12所述的电子装置，其中所述单个放电路径包括第一晶体管，所述第一晶体管包括耦合到所述源极线的栅极，且其中所述位线响应于所述源极线处的电压而选择性地耦合到所述局部接地。
14.根据权利要求13所述的电子装置，其中所述单个放电路径进一步包括串联耦合到所述第一晶体管的第二晶体管，且其中所述第二晶体管响应于测试模式信号以选择性地阻断所述位线通过所述单个放电路径的放电。
15.根据权利要求12所述的电子装置，其中所述电子装置并入到电阻随机存取存储器R-RAM装置中。
16.根据权利要求12所述的电子装置，其中在包含所述电流吸收器电路被激活的第一写入操作期间的所述位线处的第一寄生电阻小于在包含所述电流吸收器电路被去激活的第二写入操作期间发生的所述位线处的第二寄生电阻。
17.根据权利要求16所述的电子装置，其中所述第一寄生电阻引起第一源极负载效应，且其中所述第二寄生电阻引起大于所述第一源极负载效应的第二源极负载效应。
18.根据权利要求12所述的电子装置，其中在执行写入操作以写入第一数据值而不写入第二数据值时，电流经由所述至少一个电阻存储器经由所述电流吸收器电路行进到所述局部接地。
19.根据权利要求12所述的电子装置，其中所述电流吸收器电路具有小于或等于一毫微法的电容。
20.根据权利要求12所述的电子装置，其进一步包括耦合到所述电流吸收器电路的测试模式信号线。
21.根据权利要求20所述的电子装置，其中经由所述测试模式信号线发送的测试模式信号控制所述单个放电路径的放电操作。
22.根据权利要求12所述的电子装置，其中所述单个放电路径包括具有小于或等于两微米的宽度的晶体管。
23.根据权利要求12所述的电子装置，其集成在至少一个半导体裸片中。
24.根据权利要求12所述的电子装置，其进一步包括选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置，所述电子装置集成到所述装置中。
25.一种设备，其包括：
用于将写入电压施加到源极线的装置；
用于存储数据值的装置，其中所述用于存储所述数据值的装置耦合到所述源极线且耦合到位线；
用于提供在第一写入操作期间到所述位线比在第二写入操作期间到所述源极线短的放电路径的装置。
26.根据权利要求25所述的设备，其中所述用于存储的装置包括至少一个磁性隧道结MTJ。
27.根据权利要求25所述的设备，其集成在至少一个半导体裸片中。
28.根据权利要求25所述的设备，其进一步包括选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置，所述设备集成到所述装置中。
29.一种方法，其包括：
在耦合到位线且耦合到源极线的磁性隧道结MTJ处起始第一写入操作，其中所述第一写入操作将第一电压施加到所述位线以在所述MTJ处存储第一数据值且具有经由写入驱动器到接地的第一放电路径；以及
在所述MTJ处起始第二写入操作，其中所述第二写入操作将第二电压施加到所述源极线以在所述MTJ处存储第二数据值且具有经由电流吸收器电路到接地的第二放电路径；
其中经由所述电流吸收器电路驱动器到接地的所述第二放电路径比经由所述写入驱动器到接地的所述第一放电路径短。
30.根据权利要求29所述的方法，其中所述电流吸收器电路包括单个晶体管。
31.根据权利要求29所述的方法，其中所述电流吸收器电路包括第一晶体管和第二晶体管。
32.根据权利要求31所述的方法，其进一步包括向所述第二晶体管的栅极提供测试模式信号以在测试模式期间选择性地阻断所述位线到所述局部接地的放电。
33.根据权利要求29所述的方法，其中在集成到电子装置中的处理器处执行起始所述第一写入操作和起始所述第二写入操作。
34.一种方法，其包括：
用于在耦合到位线且耦合到源极线的磁性隧道结MTJ处起始第一写入操作的第一步骤，其中所述第一写入操作将第一电压施加到所述位线以在所述MTJ处存储第一数据值且具有经由写入驱动器到接地的第一放电路径；以及
用于在所述MTJ处起始第二写入操作的第二步骤，其中所述第二写入操作将第二电压施加到所述源极线以在所述MTJ处存储第二数据值且具有经由电流吸收器电路到接地的第二放电路径；
其中经由所述电流吸收器电路驱动器到接地的所述第二放电路径比经由所述写入驱动器到接地的所述第一放电路径短。
35.根据权利要求34所述的方法，其中由集成到电子装置中的处理器执行所述第一步骤和所述第二步骤。
36.一种存储可由计算机执行的指令的计算机可读有形媒体，所述指令包括：
可由所述计算机执行以在耦合到位线且耦合到源极线的磁性隧道结MTJ处起始第一写入操作的指令，其中所述第一写入操作将第一电压施加到所述位线以在所述MTJ处存储第一数据值且具有经由写入驱动器到接地的第一放电路径；以及
可由所述计算机执行以在所述MTJ处起始第二写入操作的指令，其中所述第二写入操作将第二电压施加到所述源极线以在所述MTJ处存储第二数据值且具有经由电流吸收器电路到接地的第二放电路径，且其中所述第一放电路径比所述第二放电路径短。
37.根据权利要求36所述的计算机可读有形媒体，其中所述指令可由集成在选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和所述计算机组成的群组的装置中的处理器执行。
38.一种方法，其包括：
接收表示半导体装置的至少一个物理性质的设计信息，所述半导体装置包括：
至少一个磁性隧道结MTJ，其耦合到位线且耦合到源极线；以及
电流吸收器电路，其包括单个晶体管，所述单个晶体管耦合到所述位线且耦合到所述源极线；
转换所述设计信息以符合文件格式；以及
产生包含所述经转换的设计信息的数据文件。
39.根据权利要求38所述的方法，其中所述数据文件包含GDSII格式。
40.一种方法，其包括：
接收包括对应于半导体装置的设计信息的数据文件；以及
根据所述设计信息来制造所述半导体装置，其中所述半导体装置包括：
一个或一个以上写入驱动器；
至少一个磁性隧道结MTJ，其耦合到位线且耦合到源极线；以及
电流吸收器电路，其包括单个晶体管，所述单个晶体管耦合到所述位线且耦合到所述源极线；以及
转换所述设计信息以符合文件格式。
41.根据权利要求40所述的方法，其中所述数据文件具有GDSII格式。
42.一种方法，其包括：
接收包括电路板上的封装半导体装置的物理定位信息的设计信息，所述封装半导体装置包括：
至少一个磁性隧道结MTJ，其耦合到位线且耦合到源极线；以及
电流吸收器电路，其包括单个晶体管，所述单个晶体管耦合到所述位线且耦合到所述源极线；
转换所述设计信息以符合文件格式；以及
转换所述设计信息以产生数据文件。
43.根据权利要求42所述的方法，其中所述数据文件具有GERBER格式。
44.一种方法，其包括：
接收包括包含电路板上的封装半导体装置的物理定位信息的设计信息的数据文件；以及
根据所述设计信息来制造经配置以接纳所述封装半导体装置的所述电路板，其中所述封装半导体装置包括：
至少一个磁性隧道结MTJ，其耦合到位线且耦合到源极线；以及
电流吸收器电路，其包括单个晶体管，所述单个晶体管耦合到所述位线且耦合到所述源极线。
45.根据权利要求44所述的方法，其中所述数据文件具有GERBER格式。
46.根据权利要求44所述的方法，其进一步包括将所述电路板集成到选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置中。
CN201180023083.0A 2010-05-12 2011-05-10 具有局部电流吸收器的存储器装置 Expired - Fee Related CN102893336B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/778,337 2010-05-12
US12/778,337 US9042163B2 (en) 2010-05-12 2010-05-12 Memory device having a local current sink
PCT/US2011/035928 WO2011143221A1 (en) 2010-05-12 2011-05-10 Memory device having a local current sink

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201610035201.4A Division CN105719700A (zh) 2010-05-12 2011-05-10 具有局部电流吸收器的存储器装置

Publications (2)

Publication Number Publication Date
CN102893336A true CN102893336A (zh) 2013-01-23
CN102893336B CN102893336B (zh) 2016-02-24

Family

ID=44279071

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610035201.4A Pending CN105719700A (zh) 2010-05-12 2011-05-10 具有局部电流吸收器的存储器装置
CN201180023083.0A Expired - Fee Related CN102893336B (zh) 2010-05-12 2011-05-10 具有局部电流吸收器的存储器装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201610035201.4A Pending CN105719700A (zh) 2010-05-12 2011-05-10 具有局部电流吸收器的存储器装置

Country Status (6)

Country Link
US (1) US9042163B2 (zh)
EP (1) EP2569773B1 (zh)
JP (2) JP5551307B2 (zh)
KR (1) KR101424663B1 (zh)
CN (2) CN105719700A (zh)
WO (1) WO2011143221A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196341B2 (en) * 2010-05-12 2015-11-24 Qualcomm Incorporated Memory device having a local current sink
US9190147B2 (en) * 2013-02-06 2015-11-17 Kabushiki Kaisha Toshiba Resistance changing memory with a first driver closer than a second driver
US9711215B2 (en) 2013-09-27 2017-07-18 Intel Corporation Apparatus and method to optimize STT-MRAM size and write error rate
US9478273B2 (en) * 2013-10-31 2016-10-25 Intel Corporation Low resistance bitline and sourceline apparatus for improving read and write operations of a nonvolatile memory
US9583171B2 (en) * 2015-03-11 2017-02-28 Qualcomm Incorporated Write driver circuits for resistive random access memory (RAM) arrays
KR20170132510A (ko) * 2016-05-24 2017-12-04 에스케이하이닉스 주식회사 저항변화 메모리 장치 및 동작 방법
KR102435906B1 (ko) * 2017-06-26 2022-08-24 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101243518A (zh) * 2005-08-11 2008-08-13 德克萨斯仪器股份有限公司 具有分离的读-写电路的sram单元
US20080247222A1 (en) * 2007-04-05 2008-10-09 Qualcomm Incorporated Spin Transfer Torque Magnetoresistive Random Access Memory and Design Methods
US20090262571A1 (en) * 2006-06-08 2009-10-22 Nec Corporation Magnetic random access memory and operating method of magnetic random access memory
CN101627435A (zh) * 2007-03-06 2010-01-13 高通股份有限公司 用于自旋转移力矩磁阻随机存取存储器的读取干扰减少电路
JP2010027178A (ja) * 2008-07-23 2010-02-04 Sony Corp 記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6813181B1 (en) 2003-05-27 2004-11-02 Infineon Technologies Ag Circuit configuration for a current switch of a bit/word line of a MRAM device
US7272034B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
US7646627B2 (en) * 2006-05-18 2010-01-12 Renesas Technology Corp. Magnetic random access memory having improved read disturb suppression and thermal disturbance resistance
JP4999359B2 (ja) 2005-10-13 2012-08-15 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
JP4883982B2 (ja) 2005-10-19 2012-02-22 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
JP4855821B2 (ja) 2006-04-12 2012-01-18 株式会社東芝 磁気記憶装置
US7672152B1 (en) * 2007-02-27 2010-03-02 Purdue Research Foundation Memory cell with built-in process variation tolerance

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101243518A (zh) * 2005-08-11 2008-08-13 德克萨斯仪器股份有限公司 具有分离的读-写电路的sram单元
US20090262571A1 (en) * 2006-06-08 2009-10-22 Nec Corporation Magnetic random access memory and operating method of magnetic random access memory
CN101627435A (zh) * 2007-03-06 2010-01-13 高通股份有限公司 用于自旋转移力矩磁阻随机存取存储器的读取干扰减少电路
US20080247222A1 (en) * 2007-04-05 2008-10-09 Qualcomm Incorporated Spin Transfer Torque Magnetoresistive Random Access Memory and Design Methods
JP2010027178A (ja) * 2008-07-23 2010-02-04 Sony Corp 記憶装置

Also Published As

Publication number Publication date
KR20130018327A (ko) 2013-02-20
JP5728604B2 (ja) 2015-06-03
EP2569773B1 (en) 2017-06-14
US20110280057A1 (en) 2011-11-17
CN105719700A (zh) 2016-06-29
WO2011143221A1 (en) 2011-11-17
EP2569773A1 (en) 2013-03-20
KR101424663B1 (ko) 2014-07-31
JP5551307B2 (ja) 2014-07-16
CN102893336B (zh) 2016-02-24
JP2013531859A (ja) 2013-08-08
US9042163B2 (en) 2015-05-26
JP2014146414A (ja) 2014-08-14

Similar Documents

Publication Publication Date Title
CN102822897B (zh) 多指令流存储器系统
US8446753B2 (en) Reference cell write operations at a memory
EP3044791B1 (en) System and method to provide a reference cell
CN102714053B (zh) 控制施加到磁性隧道结的电流的方向的系统和方法
CN102893336B (zh) 具有局部电流吸收器的存储器装置
CN105185406A (zh) 多端口非易失性存储器设备及其存取方法
CN103124998A (zh) 具有双二极管存取装置的基于电阻的存储器
EP3143622B1 (en) Dual write wordline sram cell
US8693272B2 (en) Sensing circuit
US20150036409A1 (en) System and method to provide a reference cell using magnetic tunnel junction cells
CN102016749A (zh) 时钟门控系统和方法
CN103620684A (zh) 感测电路
EP3080814B1 (en) System and method to perform low power memory operations
US9196341B2 (en) Memory device having a local current sink

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160224

Termination date: 20210510

CF01 Termination of patent right due to non-payment of annual fee