CN103124998A - 具有双二极管存取装置的基于电阻的存储器 - Google Patents

具有双二极管存取装置的基于电阻的存储器 Download PDF

Info

Publication number
CN103124998A
CN103124998A CN2011800461144A CN201180046114A CN103124998A CN 103124998 A CN103124998 A CN 103124998A CN 2011800461144 A CN2011800461144 A CN 2011800461144A CN 201180046114 A CN201180046114 A CN 201180046114A CN 103124998 A CN103124998 A CN 103124998A
Authority
CN
China
Prior art keywords
diode
resistance
voltage
memory element
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800461144A
Other languages
English (en)
Other versions
CN103124998B (zh
Inventor
郝武扬
徐钟元
李康浩
金泰贤
金正丕
升·H·康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN103124998A publication Critical patent/CN103124998A/zh
Application granted granted Critical
Publication of CN103124998B publication Critical patent/CN103124998B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

一种基于电阻的存储器具有双二极管存取装置。在特定实施例中，一种方法包含对位线(114)和感测线(112)施加偏压以经由第一二极管(116)或第二二极管(118)产生穿过基于电阻的存储元件(110)的电流。所述第一二极管的阴极耦合到所述位线且所述第二二极管的阳极耦合到所述感测线。

Description

具有双二极管存取装置的基于电阻的存储器
技术领域
本发明大体上涉及基于电阻的存储器。
背景技术
技术的进步已产生较小且更强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如便携式无线电话、个人数字助理(PDA)以及寻呼装置，其体积小、重量轻且易于由用户携带。更明确地说，便携式无线电话(例如，蜂窝式电话和因特网协议(IP)电话)可经由无线网络传达语音和数据包。许多此些无线电话并有额外装置以为终端用户提供增强的功能性。举例来说，无线电话还可包含数字静态相机、数字视频相机、数字记录器以及音频文件播放器。并且，此些无线电话可处理可执行指令，包含可用以接入因特网的软件应用程序，例如网页浏览器应用程序。因而，这些无线电话可包含大的计算能力。
计算装置可包含存储器，例如磁阻式随机存取存储器(MRAM)阵列。为了操作MRAM阵列，大体上有必要区分阵列内的选定存储单元与未选定存储单元。存取装置可对应于阵列的每一存储单元且允许对每一存储单元进行控制。每一存取装置供应足够的电流以从对应存储单元读取或写入数据。然而，为了将此电流供应到对应存储单元，存取装置可能较大且可能会消耗电力。
发明内容
一种基于电阻的存储器包含双二极管存取装置。所述双二极管存取装置可促进穿过选定存储单元的双向电流，同时减少来自未选定存储单元的漏电流。所述双二极管存取装置可基于所述基于电阻的存储器的存储单元内的基于电阻的存储元件的性质而设计。基于电阻的存储元件的实例为磁隧道结(MTJ)。所述双二极管存取装置可基于以下各者来进行选择：与所述MTJ相关联的编程电压、与所述MTJ相关联的第一和第二临界切换电流，或其任何组合。
在一特定实施例中，一种存储装置包含存储单元，所述存储单元包含至少一个基于电阻的存储元件、耦合到所述基于电阻的存储元件的第一二极管，以及耦合到所述基于电阻的存储元件的第二二极管。穿过所述基于电阻的存储元件的电流流经所述第一二极管或所述第二二极管。所述第一二极管的阴极耦合到所述存储单元的位线，且所述第二二极管的阳极耦合到所述存储单元的感测线。
在另一特定实施例中，一种设备包含存储单元。所述存储单元包含字线、位线、感测线，以及基于电阻的存储元件。所述设备进一步包含用于接受来自所述字线的穿过所述基于电阻的存储元件的电流的装置。所述设备还包含用于接受来自所述感测线的穿过所述基于电阻的存储元件的电流且用于抵制来自所述字线的穿过所述基于电阻的存储元件的所述电流的装置。
在另一特定实施例中，一种方法包含对位线和感测线施加偏压以经由第一二极管或第二二极管产生穿过基于电阻的存储元件的电流。所述第一二极管的阴极耦合到所述位线，且所述第二二极管的阳极耦合到所述感测线。
在另一特定实施例中，提供一种存储可由计算机执行的指令的计算机可读有形媒体。所述指令可由所述计算机执行以对位线和感测线施加偏压以经由第一二极管或第二二极管产生穿过基于电阻的存储元件的电流。所述第一二极管的阴极耦合到所述位线，且所述第二二极管的阳极耦合到所述感测线。
所揭示实施例中的至少一者提供的一个特定优点为：与存储器阵列的未选定存储单元相关联的漏电流减少。所揭示实施例中的至少一者提供的另一特定优点包含存储器阵列的选定存储单元的存取装置耗散的电压较少。所揭示实施例中的至少一者提供的再一特定优点为：与存取装置大小有关的选定存储单元的增强的切换电流。
本发明的其它方面、优点以及特征将在审阅了包含以下章节的整件申请案之后变得显而易见：图式简单说明、实施方式以及权利要求书。
附图说明
图1为存储器阵列的特定说明性实施例的图，所述存储器阵列包含具有双二极管存取装置的基于电阻的存储器；
图2为包含存储单元的电路的特定说明性实施例的电路图，所述存储单元包含具有双二极管存取装置的基于电阻的存储器；
图3为存储单元的特定说明性实施例的图，所述存储单元包含具有双二极管存取装置的基于电阻的存储器；
图4为操作具有双二极管存取装置的基于电阻的存储器的特定说明性实施例的状态图；
图5为操作具有双二极管存取装置的基于电阻的存储器的方法的特定说明性实施例的流程图；
图6为便携式装置的特定说明性实施例的框图，所述便携式装置包含具有双二极管存取装置的基于电阻的存储器；以及
图7为制造程序的特定说明性实施例的数据流程图，所述制造程序用以制造包含具有双二极管存取装置的基于电阻的存储器的电子装置。
具体实施方式
参看图1，揭示存储器阵列的特定说明性实施例且大体上将其指定为100，所述存储器阵列包含具有双二极管存取装置的基于电阻的存储器。大体来说，存储器阵列100包含可操作以将切换电流提供到基于电阻的存储元件的双二极管存取装置。
存储器阵列100包含至少一个存储单元104。存储器阵列100可包含多个存储单元(例如，存储单元104以及130到134)。图1中所描绘的存储器阵列100包含m行和n列的存储单元。在至少一个实施例中，存储器阵列100实施为磁阻式随机存取存储器(MRAM)或实施为自旋力矩转移(STT)MRAM。
代表性存储单元104可包含基于电阻的存储元件，例如基于电阻的存储元件110。基于电阻的存储元件110可经配置以存储数字数据。在至少一个实施例中，基于电阻的存储元件110为磁隧道结(MTJ)。
存储单元104可耦合到字线108、感测线112以及位线114。字线108、感测线112以及位线114可用以选择性地控制基于电阻的存储元件110。在一特定实施例中，字线108耦合到存储单元104的基于电阻的存储元件110。
位线114耦合到第一二极管116且感测线112耦合到第二二极管118。在一特定实施例中，第一二极管116的阴极120耦合到位线114，且第二二极管118的阳极122耦合到感测线112。第一二极管116和第二二极管118可各自耦合到基于电阻的存储元件110。第一二极管116和第二二极管118可形成存取装置，所述存取装置可操作以控制在基于电阻的存储元件110处引入的电流和电压。
通常，当在二极管上施加阈值电压时，二极管在正向上传导电流。举例来说，当在第二二极管118上施加阈值电压时，第二二极管118可传导电流。在一特定实施例中，感测线112经配置以将处于或高于阈值电压的电压施加到第二二极管118的阳极122。
在操作中，第一二极管116和第二二极管118可选择性地产生或抵制穿过基于电阻的存储元件110的电流。举例来说，第一二极管116和第二二极管118可各自控制字线108、感测线112以及位线114处的偏压条件是否产生流经基于电阻的存储元件110的电流。
穿过基于电阻的存储元件110的电流可对应于各种操作，例如逻辑零写入操作、逻辑一写入操作以及读取操作。操作的类型可取决于以下各者：穿过基于电阻的存储元件110的给定电流的方向和振幅、施加到基于电阻的存储元件110的电压，或其任何组合。举例来说，为了选择存储单元104，可在字线108、感测线112以及位线114处引入偏压电压，所述偏压电压产生穿过基于电阻的存储元件110的电流。举例来说，可在存储单元104处通过以下各者而执行读取操作：将高电压施加到字线108，将低电压、零电压或接地电压施加到感测线112，且将低电压、零电压或接地电压施加到位线114。可用并不产生穿过未选定存储单元的电流的电压对对应于未选定存储单元(例如，存储单元130到134)的字线、感测线以及位线施加偏压。
应了解，存储器阵列100可提供对选定存储单元(例如，存储单元104)的改善控制。举例来说，可通过位线114选择性地对第一二极管116的阴极120施加偏压。可通过感测线112选择性地对第二二极管118的阳极122施加偏压。对存储器阵列100的改善控制可减少与实施驱动器以控制每一存储单元(例如，存储单元104)相关联的成本。
还应了解，存储器阵列100可促进与未选定存储单元(例如，存储单元130到134)相关联的漏电流减少。举例来说，可经由对应字线、感测线以及位线选择性地控制图1的每一未选定存储单元(例如，存储单元130到134)。因此，可选择性地对每一未选定存储单元(例如，存储单元130到134)处的每一第一二极管和每一第二二极管施加偏压，以避免使电流穿过每一对应的基于电阻的存储元件，从而导致穿过未选定存储单元的漏电流减少。
应进一步了解，存储器阵列100的每一存储单元可具有小的大小。举例来说，存储单元104的第一二极管116和第二二极管118可仅在一点处耦合且耦合到基于电阻的存储元件110。在一特定实施例中，第一二极管116的阴极120并未耦合到第二二极管118的阳极122，且因此，可消除在存储器阵列100的每一存储单元处的端子连接。因此，图1的存储器阵列100的实施例可包含紧密分布的存储单元且因此可具有小的大小。
参看图2，揭示一种电路的特定说明性实施例且大体上将其指定为200，所述电路包含具有双二极管存取装置的基于电阻的存储器。在一特定实施例中，根据图2的电路200来实施图1的存储器阵列100。电路200可促进选定的基于电阻的存储单元与未选定的基于电阻的存储单元之间的切换。为了易于理解，将各种组件指定为选定的或未选定的，但应了解，在电路200的操作期间，任何组件可为选定的或未选定的。
电路200可包含第一驱动器202，其耦合到多个字线，包含选定字线226和未选定字线240。第一驱动器202可经配置以通过电压，例如写入电压204、读取电压206或接地电压208，来选择性地对选定字线226和未选定字线240施加偏压。所述多个字线中的每一者可耦合到基于电阻的存储元件。举例来说，图2描绘了耦合到选定的基于电阻的存储元件232的选定字线226，以及耦合到未选定的基于电阻的存储元件252的未选定字线240。第一驱动器202可操作以将电压施加到每一基于电阻的存储元件。或者，可使用除驱动器之外的结构元件来提供电压。
电路200可进一步包含第二驱动器210，其耦合到多个感测线以及多个位线，包含选定位线224、选定感测线222、未选定感测线242以及未选定位线244。第二驱动器210可经配置以通过包含写入电压212、读取电压214或接地电压220在内的电压来选择性地对选定位线224、选定感测线222、未选定感测线242以及未选定位线244施加偏压。在一特定实施例中，写入电压212大体上类似于或等于写入电压204，读取电压214大体上类似于或等于读取电压206，且接地电压220大体上类似于或等于接地电压208。第二驱动器210可操作以将电压施加到每一源极线和每一位线。或者，可使用除驱动器之外的结构元件来提供电压。
所述多个位线可耦合到多个第一二极管，例如第一二极管228和第一二极管248。在一特定实施例中，选定位线224耦合到第一二极管228的阴极且未选定位线244耦合到第一二极管248的阴极。
所述多个感测线可耦合到多个第二二极管，例如第二二极管230和第二二极管250。在一特定实施例中，选定感测线222耦合到第二二极管230的阳极且未选定感测线242耦合到第二二极管250的阴极。
每一第一二极管和每一第二二极管可耦合到基于电阻的存储元件。举例来说，第一二极管228和第二二极管230可各自耦合到选定的基于电阻的存储元件232。在一特定实施例中，第一二极管228的阳极以及第二二极管230的阴极可各自耦合到选定的基于电阻的存储元件232。第一二极管228和第二二极管230可形成与选定的基于电阻的存储元件232相关联的双二极管存取装置。
电路200可包含各种类型的二极管。举例来说，电路200的任一二极管可为p-n结二极管或肖特基二极管。在说明性非限制性实施例中，电路200包含p-n结二极管228、230、234、236、248和250，以及肖特基二极管238。
电路200可包含各种大小的二极管。举例来说，电路200的任两个二极管可具有不同大小或具有相同大小。在说明性非限制性实施例中，电路200包含不同大小的二极管234、236。
电路200可包含大体上类似的多个二极管。举例来说，第一二极管228与第二二极管230可在大小、正向电压降、电流密度或其任何组合中的一者或一者以上上大体上类似。
在操作中，第一驱动器202可选择性地将写入电压204、读取电压206或接地电压208施加到所述多个字线中的任一者。第二驱动器210可选择性地将写入电压212、读取电压214或接地电压220施加到所述多个位线中的任一者以及所述多个感测线中的任一者。
举例来说，为了将数据值写入到选定的基于电阻的存储元件232，第一驱动器202可将写入电压204施加到选定字线226且可将接地电压208施加到未选定字线240。第二驱动器210可将接地电压220施加到选定位线224、选定感测线222以及未选定感测线242。第二驱动器210可将写入电压212施加到未选定位线244，这样便可防止或减少穿过耦合到选定字线240的未选定的基于电阻的存储元件的电流。
因此，可在选定的基于电阻的存储元件232以及第一二极管228上施加电压差(例如，写入电压204与接地电压220的差)，从而产生穿过选定的基于电阻的存储元件232且穿过第一二极管228的电流。可对第二二极管230施加偏压以抵制穿过选定的基于电阻的存储元件232的所产生电流，即，第二二极管230可防止电流到达选定感测线222。在一特定实施例中，不产生穿过未选定的基于电阻的存储元件252的电流，这是因为未选定字线240和未选定感测线242可各自通过零电压或接地电压而被施加偏压。另外，第一二极管248可抵制来自未选定位线244的流经未选定的基于电阻的存储元件252的电流。
应了解，电路200可促进在选定存储元件的操作期间对未选定的基于电阻的存储元件的屏蔽。举例来说，可通过二极管使未选定的基于电阻的存储元件与用以从选定存储元件读取数据或将数据写入到选定存储元件的电流隔离。明确地说，可维持在对应于每一基于电阻的存储元件的字线、位线以及感测线处的偏压条件，以使得未选定的基于电阻的存储元件不受施加到选定存储单元的电流干扰。因此，图2的电路200可促进对基于电阻的存储元件的控制以及选择性隔离，且可减少在电路200的操作期间对未选定的基于电阻的存储元件的读取干扰以及编程干扰。
参看图3，描绘具有双二极管存取装置的存储单元的特定说明性实施例且大体上将其指定为300。在一说明性实施例中，可将存储单元300并入到图1的存储器阵列100、图2的电路200或其任何组合中。
存储单元300可包含磁隧道结(MTJ)装置312。MTJ312可包含插入于两个磁层之间的穿隧势垒(例如，MgO薄膜)，其中一个磁层为具有固定磁化的钉扎层且另一层为具有可改变的磁化方向的自由层。归因于隧道磁阻(TMR)效应，MTJ312的电阻对应于所述两个层的磁化的相对对准(即，平行状态和反平行状态)而改变。所述两个状态中的每一者的电阻值可用以对应于数据值(例如，逻辑零和逻辑一)。
当流经MTJ312的电流在反平行方向上增加到高于阈值时，可使MTJ312置于反平行状态。与此相反，当电流在平行方向上增加到超出阈值时，可使MTJ312置于平行状态。MTJ312的第一切换电流可为将MTJ312从反平行状态切换到平行状态的阈值电流。MTJ312的第二临界切换电流可为将MTJ312从平行状态切换到反平行状态的阈值电流。MTJ312还可与编程电压相关联，即，施加于MTJ312上的足以改变MTJ312的状态的电压差。
MTJ312可耦合到字线306。MTJ312还可耦合到第一二极管302和第二二极管304。在一特定实施例中，第一二极管302的阳极314以及第二二极管304的阴极322各自耦合到MTJ312且经由共同节点(如所示)耦合到彼此。因此，第一二极管302的阳极314可耦合到第二二极管304的阴极322。
存储单元300可包含位线310和感测线308。在一特定实施例中，第一二极管302的阴极316耦合到位线310，且第二二极管304的阳极320耦合到感测线308。当存储单元300用于图2的存储器阵列200中时，可经由图2的第一驱动器202通过写入电压204、读取电压206或接地电压208而选择性地对字线306施加偏压。可各自经由图2的第二驱动器210(例如)通过写入电压212、读取电压214或接地电压220而选择性地对感测线308和位线310施加偏压。
当第一电流318流经第一二极管302时，第一二极管302可与第一正向电压降330相关联。当第二电流324流经第二二极管304时，第二二极管304可与第二正向电压降340相关联。第一正向电压降330可为第一二极管302上允许第一二极管302导电的最低电压，且第二正向电压降340可为第二二极管304上允许第二二极管304导电的最低电压。
在操作中，可选择性地对字线306、感测线308以及位线310施加偏压以产生流经第一二极管302的第一电流318。在一特定实施例中，字线306处的高偏压电压以及感测线308处和位线310处的低偏压电压产生穿过第一二极管302的第一电流318。第二二极管304可抵制第一电流318。第一电流318可导致MTJ312处的写入逻辑零操作或导致MTJ312处的读取操作。在一特定实施例中，第一电流318的量值决定在MTJ312处执行的操作的类型(即，写入操作或读取操作)。
或者，可选择性地对字线306、感测线308以及位线310施加偏压以产生流经第二二极管304的第二电流324。在一特定实施例中，感测线308处和位线310处的高偏压电压以及字线306处的低偏压电压(例如，接地电压)产生穿过第二二极管304的第二电流324。位线310处的高偏压电压可防止第二电流324被施加到位线310。第二电流324可导致MTJ312处的写入逻辑一操作。
在一特定实施例中，响应于第一二极管302上的电压差超过与第一二极管302相关联的第一正向电压降330而产生第一电流318。在一特定实施例中，响应于第二二极管304上的电压差超过与第二二极管304相关联的第二正向电压降340而产生第二电流324。
在一特定实施例中，与MTJ312相关联的编程电压大约为第一正向电压降330、第二正向电压降340或其任何组合的三倍。举例来说，与MTJ312相关联的编程电压可为大约1.8伏特，第一正向电压降330可为大约0.6伏特，且第二正向电压降340可为大约0.6伏特。在另一特定实施例中，第一二极管302和第二二极管304各自为肖特基二极管，且与MTJ312相关联的编程电压大于第一正向电压降330、第二正向电压降340或其任何组合的三倍。
应了解，存储单元300可在不使用晶体管的情况下加以实施，且可经由退化效应的减小而促进MTJ312处的高切换电流且还可促成大小缩减的存取装置。举例来说，可避免源极退化效应，所述源极退化效应可归因于在以晶体管为基础的存储单元中驱动源极线的晶体管存取装置而发生。如存储单元300中的双二极管存取装置可避免晶体管源极退化效应，从而允许MTJ312处的高切换电流以实现大小缩减的存取装置。
还应了解，可基于各种准则来选择第一二极管302和第二二极管304。举例来说，可基于相关联的电流密度或正向电压降特性来选择第一二极管302和第二二极管304。在一特定实施例中，选择第一二极管302和第二二极管304以匹配MTJ312。举例来说，第一二极管302的面积对第二二极管304的面积的比率可大约等于MTJ312的第一临界切换电流对MTJ312的第二临界切换电流的比率。因此，如果MTJ312的第一临界切换电流与第二临界切换电流具有不同量值，则可选择第一二极管302与第二二极管304为非对称的以使得其平衡MTJ312的切换特性。
参看图4，描绘操作具有双二极管存取装置的基于电阻的存储器的特定说明性实施例的状态图且大体上将其指定为400。状态图400可说明以下各者的操作：图1的存储器阵列100中的存储单元、图2的电路200中的存储单元、图3的存储单元300，或其任何组合。
状态图400包含对应于写入逻辑零操作402、写入逻辑一操作404以及读取操作406的状态。状态图400描绘对应于以下各者的状态：选定字线、选定感测线、选定位线、未选定字线、未选定感测线以及未选定位线。举例来说，所述状态可对应于图2的选定字线226、选定感测线222、选定位线224、未选定字线240、未选定感测线242以及未选定位线244。
在一特定说明性实施例中，状态图400识别通过第一驱动器202在选定字线226处以及未选定字线240处引入的偏压电压，例如，图2的写入电压204、读取电压206以及接地电压208中的任一者。状态图400还可识别通过第二驱动器210在选定位线224、选定感测线222、未选定位线244以及未选定感测线242处引入的偏压电压，例如，图2的写入电压212、读取电压214以及接地电压220中的任一者。
状态图400描绘可导致写入逻辑零操作402的状态。在一特定实施例中，通过将写入电压施加到选定字线226和未选定位线244而对图2的选定的基于电阻的存储元件232执行写入逻辑零操作402。可通过零电压或接地电压对选定感测线222、选定位线224、未选定字线240以及未选定感测线242施加偏压。
状态图400还描绘可导致写入逻辑一操作404的状态。在一特定实施例中，通过将写入电压施加到选定感测线222、选定位线224、未选定字线240以及未选定位线244而对图2的选定的基于电阻的存储元件232执行写入逻辑一操作404。可通过零电压或接地电压对选定字线226和未选定感测线242施加偏压。
状态图400进一步描绘可导致读取操作406的状态。在一特定实施例中，通过将读取电压施加到选定字线226和未选定位线244而对图2的选定的基于电阻的存储元件232执行读取操作406。可通过零电压或接地电压对选定感测线222、选定位线224、未选定字线240以及未选定感测线242施加偏压。在一特定实施例中，用并不维持于零伏特的不同电压电平替换零电压或接地电压。举例来说，在一特定实施方案中，可用非零量值的电压电平替换零电压或接地电压。
应了解，图1的存储器阵列100、图2的电路200、图3的存储单元300以及图4的状态图400一起说明用于接受来自字线的穿过基于电阻的存储元件的电流的功能性。举例来说，二极管或任何等效结构(例如，p-n结)可提供用于接受来自字线的穿过基于电阻的存储元件的电流的装置。二极管或任何等效结构(例如，p-n结)还可用以提供用于接受来自感测线的穿过基于电阻的存储元件的电流且用于抵制来自字线的穿过基于电阻的存储元件的电流的装置。
参看图5，描绘一种方法的特定说明性实施例且大体上将其指定为500，所述方法用于读取数据以及将数据写入到具有双二极管存取装置的基于电阻的存储器。方法500可在图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合处执行。
方法500包含对位线和感测线施加偏压以经由第一二极管或第二二极管产生穿过基于电阻的存储元件的电流，其中第一二极管的阴极耦合到位线且第二二极管的阳极耦合到感测线，如510处所展示。在一特定实施例中，第二驱动器通过施加写入电压、读取电压或接地电压而对位线和感测线施加偏压。举例来说，图2的第二驱动器210可通过写入电压212、读取电压214或接地电压220对选定位线224和选定感测线222施加偏压。
继续到520，方法500包含对耦合到基于电阻的存储元件的字线施加偏压。在一特定实施例中，第一驱动器通过施加写入电压、读取电压或接地电压对字线施加偏压。举例来说，图2的第一驱动器202可通过写入电压204、读取电压206或接地电压208对选定字线226施加偏压。
穿过基于电阻的存储元件的所产生电流可对应于560处的逻辑零写入操作、570处的逻辑一写入操作或580处的读取操作。在一特定实施例中，电流的方向和量值决定所执行的操作的类型，即，560处的逻辑零写入操作、570处的逻辑一写入操作或580处的读取操作。
在一特定实施例中，对于逻辑零操作，通过第一电压对字线施加偏压且通过第二电压对位线和感测线施加偏压，其中第一电压高于第二电压(在530处)。举例来说，第一电压可为图2的写入电压204且第二电压可为图2的接地电压220。在此状况下，所产生的电流可对应于逻辑零写入操作且可导致基于电阻的存储元件的平行状态(在560处)。在一特定实施例中，图2的第一驱动器202可将第一电压施加到选定字线226，且第二驱动器210可将第二电压施加到选定位线224和选定感测线222，以在选定的基于电阻的存储元件232处产生平行状态。
或者，对于逻辑一写入操作，可通过第一电压对字线施加偏压且可通过第二电压对感测线和位线施加偏压，其中第二电压高于第一电压(在540处)。举例来说，第一电压可为图2的接地电压208且第二电压可为图2的写入电压212。在此状况下，所产生的电流可对应于逻辑一写入操作且可导致基于电阻的存储元件的反平行状态(在570处)。在一特定实施例中，图2的第一驱动器202可将第一电压施加到选定字线226，且第二驱动器210可将第二电压施加到选定位线224和选定感测线222，以在选定的基于电阻的存储元件232处产生反平行状态。
对于读取操作，可通过第一电压对字线施加偏压且可通过第二电压对感测线和位线施加偏压，其中第一电压高于第二电压。举例来说，第一电压可为图2的读取电压206且第二电压可为图2的接地电压220。在此状况下，所产生的电流可对应于读取操作(在580处)。在一特定实施例中，图2的第一驱动器202可将第一电压施加到选定字线226，且第二驱动器210可将第二电压施加到选定位线224和选定感测线222，以读取选定的基于电阻的存储元件232的状态。
在读取操作期间，基于电阻的存储元件(例如，图3的MTJ312)的状态可基于流经基于电阻的存储元件的读取电流而确定。读取电流可足够大以确定基于电阻的存储元件的电阻状态，但又足够小以免使基于电阻的存储元件改变状态(即，在平行状态与反平行状态之间)。举例来说，在一特定实施例中，在530处的第一电压(例如，图2的写入电压204)大于在550处的第一电压(例如，图2的读取电压206)。
参看图6，描绘一种电子装置的特定说明性实施例的框图且大体上将其指定为600，所述电子装置包含具有双二极管存取装置的基于电阻的存储器。装置600包含耦合到具有双二极管存取装置的基于电阻的存储器632的处理器，例如数字信号处理器(DSP)664。存储器632可存储软件或数据635。在说明性实例中，包含具有双二极管存取装置的基于电阻的存储器632的装置600包含图1中所描绘的存储器阵列100、图2的电路200以及图3的存储单元300，且根据图4的状态图400、图5的方法500或其任何组合中的一者或一者以上而操作。
图6还展示耦合到数字信号处理器664和显示器628的显示控制器626。编码器/解码器(CODEC)634还可耦合到数字信号处理器664。扬声器636和麦克风638可耦合到CODEC634。
图6还指示无线控制器640可耦合到数字信号处理器664以及无线天线642。在一特定实施例中，以下各者包含于系统级封装或系统芯片装置622中：DSP664、显示控制器626、具有双二极管存取装置的基于电阻的存储器632、CODEC634以及无线控制器640。在一特定实施例中，输入装置630和电源644耦合到系统芯片装置622。此外，在一特定实施例中，如图6中所说明，显示器628、输入装置630、扬声器636、麦克风638、无线天线642以及电源644在系统芯片装置622外部。然而，显示器628、输入装置630、扬声器636、麦克风638、无线天线642以及电源644中的每一者可耦合到系统芯片装置622的组件，例如接口或控制器。
可将前述所揭示的装置和功能性设计以及配置成存储于计算机可读媒体上的计算机文件(例如，RTL、GDSII、GERBER等)。可将一些或所有此类文件提供到基于此类文件而制造装置的制造处置器。所得产品包含半导体晶片，所述半导体晶片接着被切割成半导体裸片且封装成半导体芯片。接着将所述芯片用于上文所描述的装置中。图7描绘电子装置制造程序700的特定说明性实施例。
在制造程序700中，(例如)在研究用计算机706处，接收物理装置信息702。物理装置信息702可包含表示半导体装置(例如，图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合)的至少一个物理性质的设计信息。举例来说，物理装置信息702可包含经由耦合到研究用计算机706的用户接口704而输入的物理参数、材料特性以及结构信息。研究用计算机706包含耦合到计算机可读媒体(例如，存储器710)的处理器708(例如，一个或一个以上处理核心)。存储器710可存储相应的计算机可读指令，所述计算机可读指令可执行以使得处理器708变换物理装置信息702以遵守文件格式且产生程序库文件712。
在一特定实施例中，程序库文件712包含至少一个数据文件，所述至少一个数据文件包含经变换的设计信息。举例来说，程序库文件712可包含半导体装置(包含图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合)的程序库，所述程序库被提供用来与电子设计自动化(EDA)工具720一起使用。
可在设计用计算机714处结合EDA工具720来使用程序库文件712，所述设计用计算机包含耦合到存储器718的处理器716，例如一个或一个以上处理核心。EDA工具720可作为处理器可执行指令而存储于存储器718处，以使得设计用计算机714的用户能够设计程序库文件712的电路，所述电路使用图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合。举例来说，设计用计算机714的用户可经由耦合到设计用计算机714的用户接口724而输入电路设计信息722。电路设计信息722可包含表示半导体装置(例如，图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合)的至少一个物理性质的设计信息。为了进行说明，电路设计信息可包含对特定电路的识别以及与电路设计中的其它元件的关系、定位信息、特征大小信息、互连信息，或表示半导体装置的物理性质的其它信息。
设计用计算机714可经配置以变换设计信息(包含电路设计信息722)以遵守文件格式。为了进行说明，文件形式可包含数据库二进制文件格式，所述数据库二进制文件格式以阶层格式(例如，图形数据系统(GDSII)文件格式)表示平面几何形状、文字标记以及关于电路布局的其它信息。设计用计算机714可经配置以产生除其它电路或信息之外还包含经变换设计信息的数据文件，例如GDSII文件726，GDSII文件726包含描述图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合的信息。为了进行说明，数据文件可包含对应于系统芯片(SOC)的信息，所述SOC包含图1的存储器阵列100且还包含SOC内的额外电子电路以及组件。
可在制造程序728处接收GDSII文件726，以根据GDSII文件726中的经变换信息制造图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合。举例来说，装置制造程序可包含将GDSII文件726提供到掩模制造商730以产生说明为代表性掩模732的一个或一个以上掩模，例如待用于进行光刻处理的掩模。可在制造程序期间使用掩模732以产生一个或一个以上晶片734，可对所述一个或一个以上晶片进行测试且将其分成多个裸片，例如代表性裸片736。裸片736包含电路，所述电路包含图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合。
可将裸片736提供到封装程序738，在封装程序738中，将裸片736并入到代表性封装740中。举例来说，封装740可包含单一裸片736或多个裸片(例如，系统级封装(SiP)布置)。封装740可经配置以符合一个或一个以上标准或规范，例如电子器件工程联合委员会(Joint Electron Device Engineering Council,JEDEC)标准。
关于封装740的信息可(例如)经由存储于计算机746处的组件程序库而分发到各种产品设计者。计算机746可包含耦合到存储器710的处理器748，例如一个或一个以上处理核心。印刷电路板(PCB)工具可作为处理器可执行指令而存储于存储器750处，以处理经由用户接口744从计算机746的用户接收到的PCB设计信息742。PCB设计信息742可包含电路板上的已封装半导体装置的物理定位信息，所述已封装半导体装置对应于包含图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合的封装740。
计算机746可经配置以变换PCB设计信息742以产生数据文件，例如GERBER文件752，GERBER文件752具有包含电路板上的已封装半导体装置的物理定位信息以及例如迹线和通孔等电连接的布局的数据，其中已封装半导体装置对应于包含图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合的封装740。在其它实施例中，由经变换的PCB设计信息而产生的数据文件可具有不同于GERBER格式的格式。
可在板组装程序754处接收GERBER文件752，且使用GERBER文件752以产生根据存储于GERBER文件752内的设计信息制造的PCB，例如代表性PCB756。举例来说，可将GERBER文件752上载到用于执行PCB生产程序的各个步骤的一个或一个以上机器。可对PCB756装填包含封装740的电子组件，以形成所呈现的印刷电路组合件(PCA)758。
可在产品制造程序760处接收PCA758且将PCA758集成到一个或一个以上电子装置(例如，第一代表性电子装置762以及第二代表性电子装置764)中。作为一说明性非限制性实例，第一代表性电子装置762、第二代表性电子装置764或第一代表性电子装置762与第二代表性电子装置764两者可选自以下各者的群：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元以及计算机。作为另一说明性非限制性实例，电子装置762和764中的一者或一者以上可为：远程单元(例如，移动电话)、手持型个人通信系统(PCS)单元、便携式数据单元(例如，个人数据助理)、具备全球定位系统(GPS)功能的装置、导航装置、固定位置数据单元(例如，仪表读取设备)，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。本发明的实施例可合适地用于包含有源集成电路(包含存储器和芯片上电路)的任何装置中。
因此，可制造图1的存储器阵列100、图2的电路200、图3的存储单元300或其任何组合，对其进行处理，并将其并入到电子装置中，如在说明性程序700中所描述。可在各个处理阶段处(例如，在程序库文件712、GDSII文件726以及GERBER文件752内)包含关于图1到5所揭示的实施例的一个或一个以上方面，以及将其存储于研究用计算机706的存储器710、设计用计算机714的存储器718、计算机746的存储器750、在各个阶段(例如，在板组装程序754)所使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还将其并入到一个或一个以上其它物理实施例(例如，掩模732、裸片736、封装740、PCA758、例如原型电路或装置(未图示)等其它产品，或其任何组合)中。尽管描绘了从物理装置设计到最终产品的各种代表性生产阶段，但在其它实施例中，可使用较少阶段或可包含额外阶段。类似地，可通过单一物理或通过执行程序700的各个阶段的一个或一个以上物理来执行程序700。
所属领域的技术人员应进一步了解，可将结合本文中所揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路以及算法步骤实施为电子硬件、由处理器执行的计算机软件，或两者的组合。上文大体在功能性方面描述了各种说明性组件、块、配置、模块、电路以及步骤。此种功能性是实施为硬件还是处理器可执行指令取决于特定应用以及强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同的方式实施所描述的功能性，但不应将此类实施决策解释为会引起脱离本发明的范围。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接以硬件、由处理器执行的软件模块，或所述两者的组合来体现。软件模块可驻留于随机存取存储器(RAM)、磁阻式随机存取存储器(MRAM)、自旋力矩转移(STT)MRAM、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、寄存器、硬盘、抽取式磁盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的非暂态存储媒体。示范性存储媒体耦合到处理器以使得处理器可从存储媒体读取信息且将信息写入到存储媒体。在替代例中，存储媒体可集成到处理器。处理器和存储媒体可驻留于专用集成电路(ASIC)中。ASIC可驻留于计算装置或用户终端中。在替代例中，处理器和存储媒体可作为离散组件驻留于计算装置或用户终端中。
在一特定实施例中，存储媒体存储指令，所述指令可由计算机执行以对位线和感测线施加偏压以经由第一二极管或第二二极管产生穿过基于电阻的存储元件的电流，其中第一二极管的阴极耦合到位线且第二二极管的阳极耦合到感测线。所述指令可进一步由计算机执行以对耦合到基于电阻的存储元件的字线施加偏压。所述指令也可由计算机执行以控制耦合到字线的第一驱动器。
在一特定实施例中，所述指令可进一步由计算机执行以控制耦合到位线和感测线的第二驱动器。所述指令可进一步由计算机执行以将数据值写入到基于电阻的存储元件。所述指令也可由计算机执行以读取与基于电阻的存储元件相关联的数据值。举例来说，所述指令可在以下各者处执行：存储器控制器、处理器，或经配置以从存储器(例如，具有双二极管存取装置的基于电阻的存储器)读取数据或将数据写入到存储器(例如，具有双二极管存取装置的基于电阻的存储器)的其它计算装置。
提供对所揭示实施例的先前描述以使得所属领域的技术人员能够制造或使用所揭示的实施例。对于所属领域的技术人员来说，对这些实施例的各种修改将易于显而易见，且本文中所界定的原理可在不脱离本发明的范围的情况下应用于其它实施例。因此，本发明并不意欲限于本文中所展示的实施例，而应符合可能与如通过以下权利要求书界定的原理和新颖特征相一致的最广泛范围。

Claims (42)

1.一种存储装置，其包括：
存储单元，其包括：
基于电阻的存储元件；
第一二极管，其耦合到所述基于电阻的存储元件；以及
第二二极管，其耦合到所述基于电阻的存储元件；
其中穿过所述基于电阻的存储元件的电流流经所述第一二极管或所述第二二极管；且
其中所述第一二极管的阴极耦合到所述存储单元的位线且所述第二二极管的阳极耦合到所述存储单元的感测线。
2.根据权利要求1所述的存储装置，其中所述第一二极管的阳极耦合到所述第二二极管的阴极。
3.根据权利要求2所述的存储装置，其中所述第一二极管的所述阳极以及所述第二二极管的所述阴极各自耦合到所述基于电阻的存储元件。
4.根据权利要求1所述的存储装置，其进一步包括耦合到所述基于电阻的存储元件的第一驱动器，以及耦合到所述位线和所述感测线的第二驱动器。
5.根据权利要求1所述的存储装置，其中所述基于电阻的存储元件的编程电压被配置为比与所述第一二极管相关联的正向电压降大三倍以上。
6.根据权利要求5所述的存储装置，其中所述正向电压降是基于所述第一二极管上使得所述第一二极管能够导电的最低电压。
7.根据权利要求1所述的存储装置，其进一步包括包含所述存储单元的存储单元阵列。
8.根据权利要求1所述的存储装置，其中所述基于电阻的存储元件包含磁隧道结MTJ。
9.根据权利要求8所述的存储装置，其中所述第一二极管的面积对所述第二二极管的面积的比率大约等于所述MTJ的第一临界切换电流对所述MTJ的第二临界切换电流的比率。
10.根据权利要求9所述的存储装置，其中所述第一临界切换电流对应于将所述MTJ从反平行状态切换到平行状态的阈值电流，且其中所述第二临界切换电流对应于将所述MTJ从所述平行状态切换到所述反平行状态的阈值电流。
11.根据权利要求1所述的存储装置，其中所述第一二极管和所述第二二极管中的至少一者为p-n结二极管。
12.根据权利要求1所述的存储装置，其中所述第一二极管和所述第二二极管中的至少一者为肖特基二极管。
13.根据权利要求1所述的存储装置，其中所述第一二极管与所述第二二极管在大小、正向电压降以及电流密度中的一者或一者以上上大体上类似。
14.根据权利要求1所述的存储装置，其集成于至少一个半导体裸片中。
15.根据权利要求1所述的存储装置，其进一步包括选自由以下各者组成的群组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元以及计算机，所述存储装置集成到所述装置中。
16.一种设备，其包括：
存储单元，其包括字线、位线、感测线以及基于电阻的存储元件；
用于接受来自所述字线的穿过所述基于电阻的存储元件的电流的装置；以及
用于接受来自所述感测线的穿过所述基于电阻的存储元件的电流且用于抵制来自所述字线的穿过所述基于电阻的存储元件的所述电流的装置。
17.根据权利要求16所述的设备，其进一步包括用于将电压施加到所述基于电阻的存储元件的装置。
18.根据权利要求17所述的设备，其中将所述电压施加到所述基于电阻的存储元件产生来自所述字线的穿过所述基于电阻的存储元件的所述电流。
19.根据权利要求18所述的设备，其中来自所述字线的穿过所述基于电阻的存储元件的所述电流对应于逻辑零写入操作或读取操作。
20.根据权利要求16所述的设备，其进一步包括用于将电压施加到源极线和所述位线的装置。
21.根据权利要求20所述的设备，其中在所述源极线处以及所述位线处施加所述电压产生来自所述感测线的穿过所述基于电阻的存储元件的所述电流。
22.根据权利要求21所述的设备，其中来自所述感测线的穿过所述基于电阻的存储元件的所述电流对应于逻辑一写入操作。
23.根据权利要求16所述的设备，其集成于至少一个半导体裸片中。
24.根据权利要求16所述的设备，其进一步包括选自由以下各者组成的群组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元以及计算机，所述设备集成到所述装置中。
25.一种方法，其包括：
对位线和感测线施加偏压以经由第一二极管和第二二极管中的一者产生穿过基于电阻的存储元件的电流；
其中所述第一二极管的阴极耦合到所述位线且所述第二二极管的阳极耦合到所述感测线。
26.根据权利要求25所述的方法，其进一步包括对耦合到所述基于电阻的存储元件的字线施加偏压。
27.根据权利要求26所述的方法，其中所述所产生电流响应于通过第一电压对所述字线施加偏压、通过第二电压对所述感测线施加偏压以及通过所述第二电压对所述位线施加偏压而对应于逻辑零写入操作，其中所述第一电压高于所述第二电压。
28.根据权利要求27所述的方法，其中所述逻辑零写入操作导致所述基于电阻的存储元件的平行状态。
29.根据权利要求26所述的方法，其中所述所产生电流响应于通过第一电压对所述字线施加偏压、通过第二电压对所述感测线施加偏压以及通过所述第二电压对所述位线施加偏压而对应于逻辑一写入操作，其中所述第二电压高于所述第一电压。
30.根据权利要求29所述的方法，其中所述逻辑一写入操作导致所述基于电阻的存储元件的反平行状态。
31.根据权利要求26所述的方法，其中所述所产生电流响应于通过第一电压对所述字线施加偏压、通过第二电压对所述感测线施加偏压以及通过所述第二电压对所述位线施加偏压而对应于读取操作，其中所述第一电压高于所述第二电压。
32.根据权利要求26所述的方法，其中所述字线是经由第一驱动器而施加偏压，且其中所述位线和所述感测线各自是经由第二驱动器而施加偏压。
33.一种存储可由计算机执行的指令的计算机可读有形媒体，所述指令包括：
可由所述计算机执行以对位线和感测线施加偏压以经由第一二极管和第二二极管中的一者产生穿过基于电阻的存储元件的电流的指令；
其中所述第一二极管的阴极耦合到所述位线且所述第二二极管的阳极耦合到所述感测线。
34.根据权利要求33所述的计算机可读有形媒体，其中所述指令可进一步由所述计算机执行以对耦合到所述基于电阻的存储元件的字线施加偏压。
35.根据权利要求34所述的计算机可读有形媒体，其中所述指令可进一步由所述计算机执行以控制耦合到所述字线的第一驱动器。
36.根据权利要求35所述的计算机可读有形媒体，其中所述指令可进一步由所述计算机执行以控制耦合到所述位线以及所述感测线的第二驱动器。
37.根据权利要求36所述的计算机可读有形媒体，其中所述指令可进一步由所述计算机执行以将数据值写入到所述基于电阻的存储元件。
38.根据权利要求36所述的计算机可读有形媒体，其中所述指令可进一步由所述计算机执行以读取与所述基于电阻的存储元件相关联的数据值。
39.根据权利要求33所述的计算机可读有形媒体，其中所述指令可由集成于一装置中的处理器执行，所述装置选自由以下各者组成的群组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元以及计算机。
40.一种方法，其包括：
接收表示半导体装置的至少一个物理性质的设计信息，所述半导体装置包括：
基于电阻的存储元件；
第一二极管，其耦合到所述基于电阻的存储元件；以及
第二二极管，其耦合到所述基于电阻的存储元件；
其中穿过所述基于电阻的存储元件的电流流经所述第一二极管或所述第二二极管；且
其中所述第一二极管的阴极耦合到存储单元的位线且所述第二二极管的阳极耦合到所述存储单元的感测线；
变换所述设计信息以遵守文件格式；以及
产生包括所述经变换的设计信息的数据文件。
41.根据权利要求40所述的方法，其中所述数据文件具有GDSII格式。
42.根据权利要求40所述的方法，其中所述数据文件具有GERBER格式。
CN201180046114.4A 2010-09-28 2011-09-28 具有双二极管存取装置的基于电阻的存储器 Expired - Fee Related CN103124998B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/892,237 2010-09-28
US12/892,237 US8638590B2 (en) 2010-09-28 2010-09-28 Resistance based memory having two-diode access device
PCT/US2011/053569 WO2012044640A1 (en) 2010-09-28 2011-09-28 Resistance-based memory having two-diode access device

Publications (2)

Publication Number Publication Date
CN103124998A true CN103124998A (zh) 2013-05-29
CN103124998B CN103124998B (zh) 2016-08-03

Family

ID=44774170

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180046114.4A Expired - Fee Related CN103124998B (zh) 2010-09-28 2011-09-28 具有双二极管存取装置的基于电阻的存储器

Country Status (6)

Country Link
US (2) US8638590B2 (zh)
EP (1) EP2622604B1 (zh)
JP (1) JP5592018B2 (zh)
CN (1) CN103124998B (zh)
TW (1) TW201230027A (zh)
WO (1) WO2012044640A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871462A (zh) * 2012-11-14 2014-06-18 科洛斯巴股份有限公司 电阻型随机存取存储器的均衡及感测
CN105518788A (zh) * 2013-09-09 2016-04-20 高通股份有限公司 用于提供参考单元的系统和方法
CN105580083A (zh) * 2013-09-30 2016-05-11 高通股份有限公司 基于电阻的具有多条源线的存储器单元
CN107004442A (zh) * 2014-12-24 2017-08-01 英特尔公司 具有基于存储单元线路电阻的位线驱动强度的磁存储器写入电路系统
CN111091857A (zh) * 2018-10-23 2020-05-01 台湾积体电路制造股份有限公司 存储器单元、集成芯片和形成半导体器件的方法
CN111128266A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 存储器单元、半导体器件及操作随机存取存储器的方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8638590B2 (en) 2010-09-28 2014-01-28 Qualcomm Incorporated Resistance based memory having two-diode access device
KR20130044496A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 배선 상에 셀 패턴이 형성되는 반도체 메모리 소자 및 그 제조 방법
CN103579238A (zh) * 2012-08-10 2014-02-12 中国科学院微电子研究所 一种存储器器件
US9299412B2 (en) * 2014-02-26 2016-03-29 Intel Corporation Write operations in spin transfer torque memory
KR102401581B1 (ko) * 2015-10-26 2022-05-24 삼성전자주식회사 저항식 메모리 소자
US9614002B1 (en) * 2016-01-21 2017-04-04 Samsung Electronics Co., Ltd. 0T bi-directional memory cell
JP6178451B1 (ja) * 2016-03-16 2017-08-09 株式会社東芝 メモリセルおよび磁気メモリ
US9858975B1 (en) * 2016-08-24 2018-01-02 Samsung Electronics Co., Ltd. Zero transistor transverse current bi-directional bitcell
CN109427839B (zh) * 2017-08-23 2020-12-04 中芯国际集成电路制造(上海)有限公司 存储单元、器件、存储单元阵列及其操作方法
US10790002B2 (en) 2018-06-21 2020-09-29 Samsung Electronics Co., Ltd. Giant spin hall-based compact neuromorphic cell optimized for differential read inference
US11094361B2 (en) 2018-09-05 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transistorless memory cell
US11107859B2 (en) 2019-08-05 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with unipolar selectors
FR3117258B1 (fr) * 2020-12-07 2023-12-22 Commissariat Energie Atomique Dispositif selecteur, dispositif memoire de type resistif et procede de fabrication associe

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020057594A1 (en) * 2000-11-01 2002-05-16 Tadahiko Hirai Magnetic memory and information recording and reproducing method therefor
US7400522B2 (en) * 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
CN101483062A (zh) * 2008-01-11 2009-07-15 株式会社东芝 电阻改变型存储器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US6937528B2 (en) * 2002-03-05 2005-08-30 Micron Technology, Inc. Variable resistance memory and method for sensing same
US7035141B1 (en) 2004-11-17 2006-04-25 Spansion Llc Diode array architecture for addressing nanoscale resistive memory arrays
JP4543901B2 (ja) * 2004-11-26 2010-09-15 ソニー株式会社 メモリ
US7277313B2 (en) 2005-08-31 2007-10-02 Micron Technology, Inc. Resistance variable memory element with threshold device and method of forming the same
KR101258284B1 (ko) 2006-05-22 2013-04-25 삼성전자주식회사 메모리 소자 구동 회로
KR101251360B1 (ko) 2007-12-15 2013-04-05 퀄컴 인코포레이티드 비트 라인 섹션들의 선택적 프리차지를 사용한 메모리 판독 안정성 개선
US7692959B2 (en) * 2008-04-22 2010-04-06 International Business Machines Corporation Multilayer storage class memory using externally heated phase change material
US7936580B2 (en) 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US20100118602A1 (en) 2008-11-13 2010-05-13 Seagate Technology Llc Double source line-based memory array and memory cells thereof
KR20100064715A (ko) * 2008-12-05 2010-06-15 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US8638590B2 (en) 2010-09-28 2014-01-28 Qualcomm Incorporated Resistance based memory having two-diode access device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020057594A1 (en) * 2000-11-01 2002-05-16 Tadahiko Hirai Magnetic memory and information recording and reproducing method therefor
US7400522B2 (en) * 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
CN101483062A (zh) * 2008-01-11 2009-07-15 株式会社东芝 电阻改变型存储器

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871462A (zh) * 2012-11-14 2014-06-18 科洛斯巴股份有限公司 电阻型随机存取存储器的均衡及感测
CN103871462B (zh) * 2012-11-14 2018-06-19 科洛斯巴股份有限公司 电阻型随机存取存储器的均衡及感测
CN105518788A (zh) * 2013-09-09 2016-04-20 高通股份有限公司 用于提供参考单元的系统和方法
CN105580083A (zh) * 2013-09-30 2016-05-11 高通股份有限公司 基于电阻的具有多条源线的存储器单元
CN105580083B (zh) * 2013-09-30 2018-03-16 高通股份有限公司 基于电阻的具有多条源线的存储器单元
CN107004442A (zh) * 2014-12-24 2017-08-01 英特尔公司 具有基于存储单元线路电阻的位线驱动强度的磁存储器写入电路系统
CN111091857A (zh) * 2018-10-23 2020-05-01 台湾积体电路制造股份有限公司 存储器单元、集成芯片和形成半导体器件的方法
CN111128266A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 存储器单元、半导体器件及操作随机存取存储器的方法

Also Published As

Publication number Publication date
US20140119097A1 (en) 2014-05-01
TW201230027A (en) 2012-07-16
US8638590B2 (en) 2014-01-28
JP5592018B2 (ja) 2014-09-17
US20120075906A1 (en) 2012-03-29
US9224467B2 (en) 2015-12-29
JP2013539151A (ja) 2013-10-17
EP2622604B1 (en) 2016-04-06
WO2012044640A1 (en) 2012-04-05
EP2622604A1 (en) 2013-08-07
CN103124998B (zh) 2016-08-03

Similar Documents

Publication Publication Date Title
CN103124998B (zh) 具有双二极管存取装置的基于电阻的存储器
CN102822897B (zh) 多指令流存储器系统
KR101293610B1 (ko) 스핀 토크 전달 자기저항 랜덤 액세스 메모리(ｓｔｔ­ｍｒａｍ)에서의 소스 로딩 효과 감소
CN102714053B (zh) 控制施加到磁性隧道结的电流的方向的系统和方法
US8446753B2 (en) Reference cell write operations at a memory
CN102449700B (zh) 自旋转移力矩-磁性隧道结装置和操作方法
US9153307B2 (en) System and method to provide a reference cell
WO2013019758A1 (en) Fast mtj switching write circuit for mram array
CN102334207A (zh) 磁性隧道结装置及制造
US8693272B2 (en) Sensing circuit
US9042163B2 (en) Memory device having a local current sink
CN103620684A (zh) 感测电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160803

Termination date: 20210928