CN103871462B - 电阻型随机存取存储器的均衡及感测 - Google Patents

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Abstract

本发明具体涉及电阻型随机存取存储器的均衡及感测，提供了一种可以结合存储器操作来减轻潜通路电流的两端存储器架构。通过举例，可以应用电压模拟机制来将所述存储器架构的未被选定的位线动态地驱动至由选定的位线所观测得到的电压。根据这些方面，还可以将所述被选定的位线所观测到的变化施加给所述未被选定的位线。这样可以有助于减少或避免在所述被选定位线与所述未被选定的位线之间的电压差，从而减少或避免在所述存储器架构的各个位线之间的潜通路电流。此外，根据本发明的其他方面，提供基于输入/输出的配置来促进潜通路电流的减少。

Description

电阻型随机存取存储器的均衡及感测
技术领域
本发明一般地说涉及半导体电子器件，更具体地说，涉及结合存储器感测进行的电阻型随机存取存储器的信号均衡。
背景技术
电阻型随机存取存储器(RRAM)是最近在集成电路技术领域的一个创新点。虽然仍有大量的RRAM技术处于研发阶段，但是关于RRAM的各种技术概念已经得以阐明，并且已处于一个或多个验证阶段，来验证相关理论是否正确。即便如此，对于半导体电子行业的未来发展来说，RRAM技术仍展现出实质上的优势。
根据各种理论模型，RRAM可以被配置成具有多个电阻状态：例如，RRAM可以被配置成具有相对低的电阻或相对高的电阻。此外，RRAM可以被大体配置成响应于施加在该RRAM上的外部条件而进入到一个或另一个电阻状态中。因而，以晶体管来说，施加或移除外部条件可以对RRAM进行编程和解编程(de-program)。另外，取决于物理构造和电气布置，RRAM可以大体维持一个被编程或解编程状态。取决于RRAM的构造，维持一个状态可能需要满足其他条件(例如，最小操作电压的存在，最低操作温度的存在，等)，或者是不需要满足任何条件。总的来说，能够处于两个状态中的一个状态并且维持在该状态中的一个状态或另一个状态的能力可以用以表示一个二进制位信息。因而，RRAM理论上可以用作经适当布置的电子电路中的电子存储器。
对于RRAM技术的实际应用的若干意见包括各种基于晶体管的存储器应用。例如，RRAM元件经常被至少部分地理论化为在数字信息的电子储存中常用的金属氧化物半导体(MOS)型存储器晶体管的可行替代方案。基于RRAM的存储器件的模型提供了可能优于非易失型FLASH MOS型晶体管的一些潜在优势，包括更小的裸片大小、更高的存储器密度、更快的切换(例如，从相对的导电状态到相对的不导电状态，或者与之相反)、良好的数据可靠性、低的制造成本以及其他。由于这些潜在的优势，并且由于对于更快速更小型的电子器件的需求仍方兴未艾，人们对于RRAM技术以及RRAM研发仍然存在浓厚的兴趣。
发明内容
以下提供本发明的概要介绍，以提供本文所描述的一些方面的基本理解。该发明内容并不是对于所公开主旨的全面概览，既不是为了识别所公开主旨的核心或关键元素，也不是要描述本发明的范围。其唯一的目的是以简化形式呈现所公开主旨的一些概念，来作为对于后面将要给出的详细描述的前序。
本发明的方面提供一种电阻型随机存取存储器(RRAM)架构，其能够结合电子存储器应用来减轻潜通路电流(sneak path current)(也被称作漏电流)。此类应用可包括但不限于，编程(或写入)应用、读取应用或擦除应用。具体方面揭示的是使用电压模拟机制来将该电子存储器的未被选定的位线动态地驱动至由被选定的位线所观测到的电压。根据这些方面，还可以将由被选定的位线所观测到的随时间发生的变化施加给未被选定的位线。这样可以有助于减少或避免在被选定的位线与未被选定的位线之间的电压差，进而减少或避免在RRAM架构的相应位线之间的潜通路电流。
在一个或多个方面中，公开了一种基于输入/输出(I/O)的存储器架构。该基于I/O的存储器架构可以促进潜通路电流的减少的改善，如本文所公开。具体来说，该基于I/O的存储器架构可以被配置成将包括多个存储器块的存储器阵列的相应I/O触点连接至相应存储器块的位线的子集。作为一个说明性实例，单个I/O触点可以连接至第一存储器块的一个位线，第二存储器块的另一位线等等，以减少在该单个I/O触点处测得的在具体的存储器块(例如，第一存储器块、第二存储器块等)内的位线之间的潜通路电流。通过将未被选定的存储器块与该I/O触点相隔离，在不同的存储器块间的漏电流也可以得到减轻或避免。
在另一方面中，公开了一种用于测量RRAM阵列的信号特性的感测放大器。该感测放大器可以被配置成促成与上文所述的模拟机制相似的模拟电路以共同信号来驱动未被选定的位线和被选定的位线。此外，该感测放大器可以被预充电以进一步减轻或避免在RRAM阵列中的漏电流。
在另外的其他方面中，公开了一种Y多路复用(YMUX)电路。该YMUX电路可以被配置成将RRAM阵列的各个部分互连接以促成对该RRAM阵列的子集(例如，相应的存储器块、相应的位线等)的存储器操作。在具体方面中，该YMUX可以被配置成选择性地将位线子集或存储器块子集与I/O触点连接。在进一步的方面中，该YMUX电路可以被配置成选择性地将被模拟的电压(例如，被模拟的偏置电压)施加给该RRAM阵列的被动态选定的位线子集。位线子集的动态选择可以提供灵活的电路，对存储器单元选择做出快速响应并结合RRAM感测或其他存储器操作来促成实时的潜通路电流减轻。
在一个进一步方面中，本发明提供了一种半导体存储器。该半导体存储器可以包括一组RRAM、以及一组位线，该一组位线连接至该一组RRAM的子集中的相应RRAM，并且被配置成通过施加偏置电压来对该一组RRAM中的子集中的相应RRAM进行激活或去激活。另外，该半导体存储器可包括偏置电压复制电路，该偏置电压复制电路被配置成对由于将该偏置电压施加给该位线组中的一个被选定位线而在该一组位线中的该被选定位线中的被观测电压进行动态跟踪，以及将被动态跟踪的被观测电压施加给该位线组中的未被选定的位线。
在一个或多个其他方面中，提供了一种制造半导体存储器的方法。该方法可以包括将多个位线和多个字线形成到该半导体存储器上并且形成电阻型随机存取存储器(RRAM)阵列，该阵列具有沿该多个位线中的相应位线对准的列以及沿该多个字线中的相应字线对准的行。另外，该方法可以包括将该RRAM阵列中的相应RRAM的第一触点连接至该多个位线中的一个位线，以及将该RRAM阵列中的相应RRAM的相应第二触点连接至该多个字线中的一个字线，并在该半导体存储器中形成多路复用器电路，该多路复用器电路被配置成用于选择性地至少将操作信号施加给该多个位线中的子集。此外，该方法可包括形成均衡电路，该均衡电路用于通过响应于该操作信号而在该多个位线中的该子集处观测到的操作电压来驱动该多个位线中的第二子集。
在另外一方面中，本发明公开了一种操作电子存储器的方法。该方法可以包括选定该电子存储器中的一个字线并且将读取电压施加给该电子存储器中的连接至被选定用于读取的RRAM元件的位线。另外，该方法可以包括将该位线连接至一个动态地模拟在该电子存储器中的位线处的实际电压的电路，以及结合读取该RRAM元件的状态来通过该实际电压来驱动与该位线相邻的至少一个其他位线。
以下描述和附图详细阐述了所公开主旨的某些说明性方面。但是，这些方面仅仅是指示性的，仅仅是可以使用本发明原理和所公开主旨的各种方式中的一些方式，所公开的主旨意图包括所有此类方面及其等效物。结合附图阅读完本发明的以下详细描述之后，所公开主旨的其他优势和新颖特征将显而易见。
附图说明
图1所示为根据本发明的一个或多个方面的实例电阻型随机存取存储器电路架构的方框图。
图2所示为根据一个或多个方面的样品电阻型随机存取存储器(RRAM)的电路图。
图3A和图3B所示为根据其他方面的包含潜通路电流的实例RRAM电路的图。
图4所示为根据具体方面的被配置成减轻或避免RRAM中的潜通路电流的实例电路的电路图。
图5所示为包含用于减轻或避免潜通路电流的电路的实例RRAM架构的方框图。
图6所示为用于RRAM存储器的动态偏置和感测连接的选择性控制的实例多路复用器的电路图。
图7所示为根据本发明的一个或多个其他方面的实例感测放大器的电路图。
图8所示为根据一个或多个其他方面的实例基于输入/输出的RRAM架构的图。
图9所示为根据所公开方面的用于制造潜通路电流减小的RRAM阵列的样品方法的流程图。
图10所示为根据其他方面的用于操作潜通路电流减小的RRAM存储器的实例方法的流程图。
图11所示为根据本发明的一个或多个其他方面的实例电子操作环境的方框图。
具体实施方式
将参考附图来描述所公开的主题，其中，在整个描述中使用相同的附图标记指代相同的元件。在以下的描述中，出于解释的目的，阐述了众多的特定细节以提供对本发明的彻底理解。但是，显而易见，也可以在没有这些特定细节的情况下实践所公开的主题。在其他例子中，以方框图或示意图形式示出众所周知的结构和器件，以利于描述本发明。
在本发明的各方面中，提供用于减轻或避免两端存储器件阵列中的潜通路电流的架构和一个或多个电路组件。本文中所用的两端存储器件(two terminal memory device)包括具有两个电触点的电路组件，其中在该两个导电触点之间存在有源区。该两端存储器件的有源区，会响应于在该两个导电触点之间的电压差而表现出线性或非线性非易失性电阻型特性。两端存储器件的实例(非详尽的)可以包括电阻型随机存取存储器(RRAM)、相变存储器(PCM)、相变随机存取存储器(PCRM)、磁阻型存取存储器(MRAM)或铁电型随机存取存储器(FeRAM)等，或这些存储器的组合。如在本文中所使用，当引用一种类型的两端存储器件(例如，RRAM)时，应了解，本发明的范围涵盖用于所引用的两端存储器的其他适宜类型的两端存储器(例如，PCM、PCRM、MRAM、FeRAM，…)的替代，除非上下文中另有明确指示。
对于RRAM来说，RRAM的实例可包括基于导电丝的RRAM，其又可包括：含p型硅层(例如，p型多晶硅、p型SiGe)、未掺杂的无定形硅层(即，具有本征特性)，以及用于向该无定形硅层提供导电丝形成离子的有源金属层(例如，银(Ag)、金(Au)、镍(Ni)、铝(Al)、铬(Cr)、铁(Fe)、锰(Mn)、钨(W)、钒(V)、钴(Co)、铂(Pt)以及钯(Pd))。关于RRAM的与前述实例相似的一些细节可见于已许可给本申请受让人的美国专利申请案：于2007年10月19日申请的申请案序列号11/875,541，以及于2009年10月8日申请的申请案序列号12/575,921，该两个专利申请案均以引用的方式将各自的全部内容结合到本文中。
应了解，存在各种RRAM技术，它们具有不同的物理性质。例如，不同的RRAM技术可以具有不同的离散可编程电阻、不同的相关编程/擦除电压，以及其他的差异特性。例如，单极RRAM，一旦经初始编程后，可以响应于第一正电压(例如，三伏特)而随后编程，以及响应于第二正电压(例如，在四伏特与五伏特之间)而擦除。另一方面，双极RRAM，响应于正电压而被编程，响应于负电压而被擦除。对于本文中的各个方面和实施例而并未记载任何特定的RRAM技术或编程/擦除电压的情况，意图这些方面和实施例并入任何适宜的RRAM技术，并且通过对于该RRAM技术适宜的编程/擦除电压来操作，如本领域的一般技术人员通过本文所提供的上下文所了解。应进一步了解，如果替换一个不同的RRAM技术需要进行本领域的一般技术人员所了解的修改，或者需要进行本领域的一般技术人员所了解的操作信号电平的改变，包含所替换的RRAM技术或信号电平改变的实施例应被看成是属于本发明的范围。
相对于传统的FLASH或金属氧化物半导体(MOS)存储器件，RRAM存储器单元具有若干优势。首先，RRAM技术通常可以很小，每个相邻的RRAM器件消耗大约4F2的硅面积(例如，以相邻的硅空间来构建的话，包括两个RRAM器件的存储器单元因此将为8F2)。对于多个非相邻器件构成的组来说，非相邻RRAM器件，例如，上下相互堆叠的器件，可以仅消耗4F2。这样就可以提升半导体组件密度和存储器密度，并且对于给定数目的晶体管来说降低了制造成本。RRAM还具有快的编程速度和低的编程电流，以及更小的单元大小，使得组件密度更大。此外，RRAM为非易失性存储器，具有在不连续供电的情况下储存数据的能力。除了上述优势以外，RRAM单元一般可以构建在各金属互连层之间，使得基于RRAM的器件可以用于二维以及三维的半导体架构。
许多种类的RRAM型交叉型存储器阵列的一个共同问题是潜通路电流，也被称为漏电流。潜通路电流可以源于在存储器阵列的相邻或相接近的位线之间的电压差。举例而言，位于交叉型阵列的金属互连(例如，位线和字线)之间的RRAM存储器单元并非真正的电绝缘体，因而响应于前述的电压差会出现少量电流。此外，这些少量电流可以叠加在一起，尤其是在多个金属互连之间观测到多个电压差的情形下。在一个存储器操作中，潜通路电流能够与操作信号(例如，编程信号、擦除信号、读取信号，…)共存，并缩小操作裕度(operational margin)。举例来说，结合对于选定的存储器单元的读取操作来说，与选定的存储器单元共用读取路径的潜通路电流会增大感测电流，减小读取电路的感测裕度。
RRAM配置中的交叉处(例如，见图3，下文中)会经受潜通路电流。因为定位在位线和字线的交叉处的RRAM组件具有有限电阻，所以可以发生由金属互连间的电压差所致的少量电流。这些少量电流，也就是潜通路电流，能够降低RRAM存储器架构的操作裕度的有效性。
在一些方面中，可以通过在一个共同电压下(例如，偏置电压)下驱动一组位线来减轻潜通路电流。在共同电压下驱动每一位线的预期效果是为了减少该组位线中的位线间的电压差，至少理论上希望如此。但是，实际上，取决于连接到目标位线的RRAM的状态，目标位线的电压可以发生少量改变。举例来说，在读取操作的情况中，如果选定的RRAM处于导电状态(例如，编程状态)并且响应于在该目标位线处施加的读取信号而准许相对大量的电流流入，目标位线所观测到的电压可以发生改变，偏离标称偏置电压值。未被选定的其他RRAM将会不导电，并且几乎不准许任何电流流过。连接至这些其他RRAM的位线将倾向于保持更接近于偏置电压，造成在目标位线与其他位线之间的电压差，导致在未被选定的单元的阵列中存在潜通路电流。
在金属互连间的电压差的前述问题可以容易地在包括紧密封装的位线组的给定存储器块内观测到。这种现象通常会发生在交叉连接阵列中。在一个读取操作期间，选定存储器块中的一行会被读取。因为各个RRAM单元要么位于编程状态，要么位于擦除状态中(在二进制环境中)，所以在选定块内的位线的电压会随着选定位线上的RRAM单元的编程状态或擦除状态，以及在未被选的位线上的RRAM单元，而不同。大量的位线和字线会导致大量的潜通路电流，急剧地降低读取操作的感测裕度。因此，分组均衡，或者是在共同的偏置电压下驱动各个位线，对于基于字的RRAM阵列来说，都不能算是理想，这是因为在此类阵列中，存储器块的所有位线均连接至一个共同的I/O连接。
为了解决上述问题，本发明通过选定位线的被观测电压来动态地驱动未被选定的位线。为了达成此目的，提供一个能够动态地模拟选定位线的电压的偏置电压复制电路。此外，该偏置电压复制电路的输出端被用来对未被选定的位线进行偏置。以此方式，在一次读取操作期间在选定位线中的电压改变(例如，由选定RRAM单元的编程状态或擦除状态所致)可以传递到未被选定的位线，减少或避免在位线间的电压差。在各个其他方面中，还公开了：感测放大器，用于促进该偏置电压复制电路的应用；多路复用器(YMUX)，用于将该偏置电压复制电路的输入端和输出端选择性地连接至不同的RRAM单元子集，并且用于选择性地将位线选择性地连接至该感测放大器的I/O连接；以及基于I/O的RRAM架构，用于进一步对造成存储器块的位线内的潜通路电流的位线间电压差进行减轻或避免。
现在参看附图，图1示出了根据本发明的一个或多个方面的实例存储器架构100的方框图。存储器架构100可以动态地配置为与操作RRAM阵列102相结合来减轻或避免潜通路电流。因此，存储器架构100能够保持相当量的感测裕度，潜在地减少了RRAM存储器应用中的读取错误。
RRAM阵列102可以包括至少一组字线104和至少一组位线108。如图所示，字线104，包括WL0、WL1、WL2，…WLN，其中N为大于1的适宜整数。另外，位线108包括从0到X的组中的成员；换句话说，位线组108包括BL0、BL1、BL2，…，BLX，其中X为大于1的适宜整数。在本发明的一些方面中，整数N和X可以具有相同值(例如，8，…)。但是，本发明不需要限于这些方面，在其他方面中，N和X可以具有不同的值。
字线104和位线108可以在RRAM阵列102内形成一块存储器(在本文中也可以称作一组存储器、存储器组、存储器块等)，存储器块可以通过选择线SL 106激活或去激活。在一些方面中，该存储器块可以具有位于一些或所有字线104和位线108的交叉处的RRAM单元。在具体方面中，字线104可以是局部字线，通常由连接至全局字线的一个或多个晶体管来激活(例如，参见图2，下文，在206、210和212处)。在这种情况下，RRAM单元还可以位于局部字线104和位线108的子集的交叉处。尽管对于RRAM阵列102描绘了单个字线组104和位线组108，但是应了解，RRAM阵列102也可以包括多个存储器块，包括多个字线组104和多个位线组108。类似地，这些存储器块中的各个存储器块可以通过多个选择线SL 106中的各个选择线来激活或去激活。
存储器架构100的存储器操作(例如，读取操作、写入操作、擦除操作、…)可以在一个给定的时间针对单个存储器块来进行，或者在一些方面中，也可以并行地针对不同存储器块进行一个或多个操作。举例来说，在至少一个方面中，可以针对存储器块(例如，在基于I/O的阵列中，参见图8，下文)的位线来实施一个读取操作(或多个读取操作)。在其他方面中，可以针对单个存储器块中的位线108的子集来进行读取操作。在另外的其他方面中，可以针对一个或多个存储器块中的位线的多个子集进行多个读取操作。
RRAM阵列102可以选择性地连接至YMUX电路110或与YMUX电路110隔离。YMUX电路110可以配置为选择性地将位线108的子集与动态偏置感测放大器114连接或断开。这可以通过开关组112来完成。开关112可以包括：一组Y选择开关，其包括用于各条位线108的开关0至X(示为YSEL<X:0>)；以及一组Y选择B开关，其也包括用于各条位线108的开关0至X(示为YSEL_B<X:0>)。开关112用来将位线108的子集与同动态偏置感测放大器114相关的I/O触点116A或VBIAS触点118A动态地连接或隔离(例如，参见图6，下文，YMUX 110的一个实例电路实施方案)。
动态偏置感测放大器114可以包括一组I/O连接116B(在YMUX电路110的I/O连接116A处具有一组共用的触点)以及一个或多个VBIAS触点118B(在YMUX电路110的VBIAS 118A处具有共用触点)。根据本发明的具体方面，VBIAS 118B可以从在目标位线108处观测到并在VBIAS触点118A处中继到YMUX电路110的电压来产生。同样，VBIAS 118B可以动态地模拟所述目标位线的观测电压的变化。利用开关112，这个动态模拟的VBIAS 118B可以从VBIAS触点118A连接到位线108的子集，或者更具体地说，连接到位线108中的未被选定的位线。因而，VBIAS118B可以用来驱动位线108中的未被选定的位线，进而减轻目标位线与未被选定的位线之间的电压差。如上文所描述，这样就可以减轻由该电压差所导致的RRAM阵列102内的潜通路电流。
在将位线108中的未被选定的位线连接至VBIAS触点118A之后，YMUX电路110就可以将动态偏置感测放大器114连接至RRAM阵列102。可以将预充电信号120施加在位线108(或者在本发明的一些方面中，字线104)中的一个或多个位线上，以便于对RRAM阵列102进行存储器操作。对于针对上述被选定的RRAM单元的读取操作来说，可以将位线读取电压VBL_READ122施加在与该选定的RRAM单元相关联的目标位线上。如果被激活(例如，被编程)，那么，较高的读取电流将流过选定的被编程的RRAM单元。如果被去激活(例如，被擦除)，那么，较低的读取电流将流过选定的被擦除的RRAM单元。YMUX电路110可以将动态偏置感测放大器114的I/O触点116B连接至选定RRAM单元的读取路径(通过I/O触点116A)，以感测或测量由施加在该目标位线上的读取电压VBL_READ 122而产生的选定RRAM单元处的电流大小。可以选择适宜的参考电流IREF 124来从被编程单元读取电流标定被擦除单元读取电流。因此，通过经由I/O触点116A和I/O触点116B测量选定RRAM单元处的电流，并将所测得的电流与IREF 124相比较，动态偏置感测放大器114可以确定选定RRAM单元是被激活还是被去激活，进而读取该单元。另外，测量选定RRAM单元的电流可以在很少或没有潜通路电流的情况下进行，这是因为VBIAS 118B和YMUX电路110可以以目标位线所观测到的电压动态地驱动位线108中的未被选定的位线。这样可以使读取操作更有效率且更有效，并且可以改善动态偏置感测放大器114的感测裕度，从而比不能减轻潜通路电流的传统存储器操作具有显著的优势。
图2示出了根据本发明的具体方面的实例存储器块200的电路图。存储器块200可以是由电阻型元件所描述的RRAM存储器单元所构成的块。尽管未在存储器块200中示出，但是在本发明的其它方面中，所述RRAM存储器单元中的一个或多个可以是非线性电阻型单元(例如，由电阻型元件与二极管元件串联来表示)。这些非线性电阻型单元的反向电流可以比正向电流小很多。本发明不限于本发明的所描述的方面或替代方面，而是还可以包括基本的电阻型元件或非线性电阻型存储器单元以外的RRAM存储器单元的其他实例，如本领域公知的或通过本文所提供的内容而使本领域一般技术人员所知的实例。
存储器块200包括与字线组204相交的位线组202。注意，存储器块200的各个RRAM单元208并不位于各个位线202和字线204的交叉处。而是，包括局部字线210的局部字线组为存储器块200的一行RRAM单元208中的各个RRAM单元208提供共同触点。因此，由椭圆阴影所指示的被选定的行206包括一组X个RRAM单元208，其各个第一触点连接至各个位线202，其各个第二触点则连接至局部字线210。选定行206的选择可以通过相关字线WL1(也可以称作全局字线，横跨多个存储器块200)和字线选择晶体管212以及源极线214来完成。通过在WL1上施加选择信号并且可选地与源极线214上的适宜偏置电压相结合，可以激活字线选择晶体管212，进而将选定行206中的RRAM单元208连接至对应的感测位线(未示出)。同时，可以将字线WL0至WLN偏置在低电压或抑制电压下(或者可以悬空)，进而将与这些字线相关的对应选择晶体管去激活。
在位线202中的目标位线上施加读取电压可以用来选择选定行206中的相关RRAM单元208(连接至该目标位线)以进行读取操作。具体来说，在将读取电压施加给BL5的情况中，选定行206中的所示的RRAM单元208(其第一触点处连接至BL5)将被有效地选择以进行读取操作。随着在选择电压(例如，高信号)下驱动的WL1，字线选择晶体管212被激活，进而将RRAM单元208连接至源极线214。如果RRAM单元208处于激活状态，准许较大的读取电流(例如，被编程)，那么，该大的读取电流将响应BL5处施加的读取电压而经由源极线214流向感测路径。另一方面，如果RRAM单元208处于去激活状态，仅准许较小的擦除电流(例如，被擦除状态、被解编程状态、…)，那么，该较小的擦除电流将响应BL5处施加的读取电压而经由源极线214流向感测路径。通过测量源极线214上感测路径中的较大的读取电流或较小的擦除电流，可以确定RRAM单元208的状态。
存储器块200的特定布置提供了高性能高密度的RRAM存储器单元208，但也可以沿着位线202和局部字线210产生潜通路电流。具体来说，如果在位线202的子集之间观测到电压差，那么在各位线202之间在局部字线210处会流动潜通路电流(例如，见图3，下文)。这些潜通路电流会使选定RRAM单元208的读取电流或擦除电流失真。这种失真又会减小源极线214处的感测裕度，使存储器块200的读取操作的效率恶化。因此，与不具有可靠的机制以减轻潜通路电流的存储器系统相比，减轻潜通路电流的技术可以显著地改善这些读取操作。
图3A示出了根据本发明的一个或多个方面的经受潜通路电流的实例存储器架构300A的图示。存储器架构300A包括交叉点阵列，具有相交的字线302A和位线304A。在字线302A和位线304A的每一交叉处为RRAM存储器单元。带轻阴影的RRAM存储器单元为未被选择的RRAM单元306A，而带重阴影的RRAM存储器单元为选定的RRAM单元308A。具体来说，在图3A的图示中，选定的RRAM单元308A被选来进行读取操作。
对于图3A的实例存储器架构300A，不同的字线302A观测到不同的小的电压差(例如，因为阵列中的编程图案是不同的)。举例来说，连接至选定RRAM存储器单元308A的中间字线经受的是1.0伏特，而仅连接至未被选定的RRAM存储器单元306A的顶部字线和底部字线经受的是0.95伏特。这个50毫伏的差异可以在整个存储器架构300A中导致若干潜通路电流312A，如虚线所示。
如本文所描述的，读取操作一般涉及对响应施加在选定存储器单元上的读取电压而流过选定存储器单元的电流的幅度进行测量或感测。如图3A所描述，读取电流IREAD 310A由粗线表示，流过一条通过中间字线302A、通过选定RRAM存储器单元308A、最终离开中间位线304A的读取路径。但是，IREAD 310A的幅度将会与沿着该读取路径的其他电流叠加，其中包括潜通路电流312A(由虚线表示)。因而，沿着字线302A和位线304A的潜通路电流会添加到IREAD 310A的幅度当中(或从IREAD 310A的幅度当中减去，视极性而定)，使其值失真。例如，如果潜通路电流的净效应为将10微安的IREAD 310A增加到15微安，那么，在存储器架构300A中就会观测到感测裕度损失5微安。这样就会给存储器架构300A的RRAM单元的读取操作的数据完整性和性能造成负面影响。但是，如果字线302A或位线304A所经受的电压差可以显著地减小，那么这些潜通路电流的幅度同样也会显著地减小，进而恢复该读取操作的数据完整性和性能的实质部分。在本发明全文中描述了用于减小潜通路电流的具体方面。这些方面可以独立地实施以做出一定的改善，也可以在各种适宜的组合中实施，以获得增效性改善，显著地缓解由存储器架构300A或类似的存储器架构的潜通路电流312A所描述的问题。
图3B示出了存储器架构300A的示意图300B，以示出潜通路电流和读取电流的路径。一组字线302B与一组位线304B相交，其中RRAM元件使字线组302B中的各个字线和位线组304B中的各个位线的各个交叉互连。由实线箭头表示的读取电流310B流过位线组304B中的中间位线并从字线组302B中的中间字线流出。潜通路电流312B由点线来表示。潜通路电流312B的电流路径为从位线组304B的中间位线经由字线组302B中的外侧字线到位线组304B中的其余位线。通过沿着位线组304B中的中间位线与读取电流310B共用路径，潜通路电流312B可以影响读取电流310B的幅度，使读取电流310B的测量失真，并减小感测裕度。通过减弱潜通路电流312B，可以减小或避免读取电流310B的失真。
图4示出了根据本发明的一个或多个具体方面的便于电子存储器中的潜通路电流的减小的实例感测电路400的电路图。感测电路400可以包括感测放大器116，其可以与图1中的感测放大器114实质上相似(包括图1中的感测放大器114的特征的至少一个子集)。然而，应了解，感测放大器116可以包括下文所描述的额外特征。感测放大器116连接至YMUX电路110，该YMUX电路110可以与图1中的YMUX电路110实质上相似。如图所示，YMUX电路110将选定位线信号404作为输入提供给感测放大器116。此外，参考信号发生器406产生参考电压VREF，作为提供给感测放大器116的第二输入。
感测放大器116可以包括放大器电路402。放大器电路402包括至少两个输入端，如图所示，即正输入端(非反相输入端)和负输入端(反相输入端)。选定位线信号404提供到非反相输入端，而参考电压提供到反相输入端。放大器402的输出SOUT_B 408通过参考电阻器RREF 410反馈到放大器402的选定的非反相输入端。
此外，选定位线信号404和RREF 410反馈输入到复制放大器412。复制放大器输出复制信号414，复制信号414动态地模拟选定位线电压404。该复制信号414返回到YMUX电路110。因此，YMUX电路110可以配置为，通过所复制的信号414来驱动未被选定的位线，以减少或消除选定位线与未被选定的位线之间的电压差，从而减轻或避免由这些电压差所导致的潜通路电流。
图5示出了根据本发明的替代方面或额外方面的实例存储器架构500的方框图。存储器架构500可包括RRAM阵列502。在至少一个方面中，RRAM阵列502可以与图1中的RRAM阵列102实质上相似，尽管本发明并不限于该方面。如图所示，RRAM阵列502可以包括一组字线，包括字线WL0、WL1、WL2,…，WLN。此外，RRAM阵列502可以包括一组位线，包括目标位线508和一组未被选定的位线510。根据所用存储器操作的类型以及RRAM阵列502的具体的架构实现，对于给定的存储器操作，可以激活或选定一个以上的目标位线508(例如，参见图8，下文)。尽管以下描述以单数形式提及目标位线508，但意图是包括本领域公知的或通过本文所提供的内容使本领域技术人员所知的具有多个目标位线的实施方案。
RRAM阵列502可以选择性地连接至YMUX 504或与YMUX 504电隔离。在本发明的一些方面中，YMUX 504可以与YMUX电路110实质上相似，尽管在其他方面中，YMUX 504和YMUX电路110可以共有共同特征的子集，同时具有对于一个或另一个器件来说独特的一个或多个额外特征。在至少一个方面中，YMUX 504可以与图6(下文)中的YMUX电路600实质上相似。
YMUX 504配置为接收目标位线508的电压信号512并将该信号转发至感测放大器506。目标位线508的电压变化(例如，由于目标位线508的激活、读取电压的施加、流过目标位线508的电流变化等造成)也可以反映在电压信号512中。感测放大器506可以包括信号复制电路，该信号复制电路模拟电压信号512(以及目标位线508的电压)的动态变化，并输出与其相关的复制信号514。具体来说，可以产生复制信号514，以动态地反映在目标位线508的电压中可能发生的变化。复制信号514作为输入提供给YMUX 504。
一旦接收到复制信号514，YMUX 504可以配置为选择性地将复制信号514连接至RRAM阵列502的位线的子集。例如，在至少一个方面中，YMUX 504可以配置为，将复制信号514连接至未被选定的位线510中的各个位线，并且将复制信号514与目标位线508隔离。或者或此外，YMUX 504可以配置为，将复制信号514连接至未被选定的位线510中的子集。该子集可以包括，例如，紧邻目标位线508的位线、与目标位线508间隔预定数目位线或更少位线的位线，或者是相对于目标位线508经受高出预定幅度的电压差的位线等，或者是这些类型的组合。
一旦将复制信号514连接至RRAM阵列502的位线的子集，该位线子集中的各个位线与目标位线508之间的各个电压差就会减少。电压差的减少又会减少RRAM阵列502内的一些或全部潜通路电流(例如，参见图3，上文)的幅度。在本发明的至少一个方面中，利用复制信号514来减少RRAM阵列502内的潜通路电流可以结合基于I/O的架构(例如，参见图8，下文)来实现。所述基于I/O的架构可以将多个存储器块中的位线的子集连接至感测放大器(例如，感测放大器506等)的给定的I/O连接端。这样，给定存储器块中的其他位线可以与该I/O连接端隔离，减轻了由这些其他位线所产生的(至少如给定I/O连接端处由感测放大器所观测到的)潜通路电流的效应。所述基于I/O的架构可以结合以下方法来使用：使用动态模拟目标位线508中的电压变化的信号来驱动未被选定的位线510，以使RRAM存储器架构的读取操作的效率和有效性获得增效性改善。
图6示出了根据本发明的一个或多个具体方面的实例Y多路复用器(YMUX)600的电路图。YMUX 600根据一方面可以配置为使RRAM阵列中的一个或多个位线选择性地与动态VBIAS信号耦接，并且可以进一步配置为使RRAM阵列中的一个或多个位线选择性地与I/O触点互连以进行感测。另外，应了解，位线的子集可以随着RRAM阵列的不同的存储器操作而动态地改变。举例来说，YMUX600可以选择位线的第一子集连接至VBIAS信号以进行第一存储器操作，然后选择不同于位线第一子集的位线第二子集连接至VBIAS信号以进行第二存储器操作等等。类似地，YMUX 600可以选择位线的第三子集(不同于第一子集，不同于第二子集，…)连接至所述I/O触点以进行第一存储器操作，然后选择位线的第四子集(不同于第一子集，第二子集，第三子集，…)连接至所述I/O触点以进行第二存储器操作等等。
YMUX 600包括一组触点，该组触点对应存储器阵列中的一组位线。如图所示，该组位线触点可包括用于BL<0>602、BL<1>604、BL<2>606，…BL<X>608(统称为位线触点602-608)的触点。每个位线触点602-608还具有相关联的开关组，包括各个I/O开关610和各个VBIAS开关612。因此，BL<0>602具有相关联的I/O开关610和相关联的VBIAS开关612，对于位线触点602-608中的其他位线来说也是如此。各个I/O开关610通过各个Y选择信号来激活或去激活，所述Y选择信号包括用于与BL<0>602相关联的I/O开关610的YSEL<0>、用于与BL<1>604相关联的I/O开关610的YSEL<1>等等。具体I/O开关的激活使对应的位线触点602-608与I/O触点614相连接。在本发明的至少一些方面中，例如，I/O触点614可以连接至感测放大器(例如，上文图4中的感测放大器116中的放大器402的非反相输入端)，用于感测一个或多个位线触点602-608处的信号。除了上述配置外，各个VBIAS开关612通过各个Yselect_B信号来激活或去激活，所述Y select_B信号包括用于与BL<0>602相关联的VBIAS开关612的YSEL_B<0>、用于与BL<1>相关联的VBIAS开关612的YSEL_B<1>等等。具体VBIAS开关的激活使对应的位线触点602-608与VBIAS信号616相连接。
在操作中，YMUX 600可以选择性地将位线触点602-608的子集连接至VBIAS信号616，方式为激活位线触点602-608的子集中的对应Y select_B信号。其他位线触点602-608可以与VBIAS信号616隔离，方式为令这些其他位线触点602-608中的对应Y select_B信号处于低幅度，或被去激活。类似地，YMUX 600可以选择性地将位线触点602-608的第二子集连接至I/O触点614，方式为选择性地激活(设置为高幅度)与位线触点602-608的第二子集相对应的I/O开关610的第二子集的Y select信号。
以下为针对连接至BL<0>的存储器单元的读取操作的YMUX 600的操作的具体实例。应了解，此实例可以按照类似的操作方式扩展至在其他位线上的存储器单元的读取操作。一旦选定BL<0>602进行读取操作，YSEL<0>可以对与BL<0>602相关联的I/O开关610进行激活，进而将位线触点602与I/O触点614相连接。可以获取位线触点602的电压测量值(例如，通过图4中的复制放大器412)并将其施加给VBIAS触点616。此外，YMUX 600可以激活与BL<1>604相关联的YSEL_B<1>、与BL<2>606相关联的YSEL_B<2>，…直至与BL<X>608相关联的YSEL_B<X>，从而将位线触点604-608连接至VBIAS信号616，以通过位线触点602的电压测量值来驱动位线触点604-608，减轻在位线触点602与位线触点604-608中的相应触点之间的电压差。如本文所描述，这样可以有效地减少与位线触点602-608相关联的存储器阵列的潜通路电流。
图7所示为根据本发明的一个或多个其他方面的用于读取RRAM阵列的被选定单元的实例感测电路700的电路图。感测电路700可以包括感测放大器710(由虚实线矩形所表示)，连接有复制放大器730和运算放大器OA 720。如下文所描述，各个放大器电路结合存储器阵列来执行不同的功能。
感测放大器710可以包括放大器712，放大器712接收电压VOUT 714来作为输入，并输出信号SOUT_B。具体来说，SOUT_B可以指示诸如RRAM单元的被测量存储器单元的状态。VOUT714可以是由I/O触点740结合由OA 720输出的位线读取电压VBL_READ 724所提供的电压。可以将预充电电信号718施加给预充电开关，以选择性地将VBL_READ 724与放大器712的输入端连接或隔离。类似地，信号VCASCODE_REF 716可以对开关CASCODE 717进行激活或去激活，以将放大器712的输入端与所描述的I/O触点740和预充电开关718连接或隔离。VCASCODE_REF 716将位线电压大约设置为VCASCODE_REF-VT(其中VT为包括开关CASCODE 717的晶体管的阈值)。因此，放大器712的输入以及此输入的构成部分可以由感测放大器710的不同组件来分别控制。
而且，如图所示，由参考电流IREF 715激活或去激活的参考电流开关可以将参考信号(图中未示)整合为VOUT 714的分量。可以响应于对与选定的存储器单元相关联的位线施加位线读取电压VBL_READ 724而将IREF 715设置为通过被选定的存储器单元的擦除电流(例如，被擦除单元的电流)来表示读取电流(例如，被编程单元的电流)。当感测一个被编程的单元时，该单元的电流>IREF，并且SOUT_B具有相对高的幅度。另一方面，当感测一个被擦除的单元时，该单元的电流<IREF并且因此SOUT_B具有相对低的幅度(例如，约为零，或趋近于零)。
OA 720提供用于感测放大器710的位线读取电压VBL_READ 724。该位线读取电压可以基于输入到OA 720的位线参考电压VBL_READ_REF 722。在本发明的一些方面中，VBL_READ724可以是施加给目标位线的电压，用于感测连接至该目标位线的存储器单元(例如，见图2)。
可以使用复制放大器730来在I/O触点740处复制信号，并将所复制的信号输出为偏置电压VBIAS 732。VBIAS 732还可以用来驱动存储器单元的未被选定的位线以减轻在该存储器单元的位线间的电压差，如本文所描述。
下文将描述关于RRAM存储器件的选定RRAM单元的实例读取操作。应了解，该实例读取操作并非意图是排他性的，本领域的一般技术人员所知的在本文给出的情形下的其他读取操作也意图被包括在本发明的范围内。具体来说，该读取操作包括预充电操作以及随后的感测操作。该预充电操作可包括将电压Vdd施加给预充电触点718并施加给RRAM存储器阵列的字线选择触点(例如，见图2)。未被选定的字线可以被接地，或被驱动至零伏特。IREF715可以被施加为适宜的参考电流，用于描述选定存储器单元的读取电流和选定存储器单元的擦除电流。选定位线以及未被选定的位线可以连同VBL_READ_REF 722预充电至1伏特。另外，VCASCODE_REF 716可以被预充电至位线读取电压VBL_READ 724外加开关CASCODE 717晶体管的阈值电压Vt。为了读取选定存储器单元，可以启动感测操作，其中在预充电触点718处的电压从Vdd改变至零伏特，并且选定位线和未被选定的位线在VBL_READ下被偏置，而其他信号仍保持与预充电操作相同。根据这些操作，当选定存储器单元被编程时，VBL_READ降至低于一伏特，而VOUT紧随其后。因此，SOUT_B升至Vdd。当选定的存储器单元被擦除时，VBL_READ仍保持为大约一伏特，VOUT上升，接近Vdd，而SOUT_B下降至大约为接地。
图8所示为根据本发明的一个或多个其他方面的实例存储器架构800的图示。存储器架构800包括多个RRAM存储器单元块，包括块1 802、块2804，…，块Y 806，其中Y为大于1的适宜正整数(统称为存储器块802-806)。每一存储器块802-806包括相应的位线组，包括块1802的BL1<0:N>808、块2 804的BL2<0:N>812至块Y 806的BLY<0:N>814(统称为位线组808、812、814)。另外，存储器架构800可以被配置为基于I/O的架构(相对于基于字的架构)。在图8所示的基于I/O的架构中，相应位线组808、812、814中的每一位线可以连接至I/O触点组中的相应I/O触点(例如，通过YMUX)。例如，位线组BL1<0:N>808中的位线可连接至第一I/O触点816A。位线组BL2<0:N>812中的位线可连接至第二I/O触点816B，而位线组BLY<0:N>814中的位线可连接至第Y I/O触点816C。根据此布置，第一位线BL1<0>810A可以被激活或选定，同时块1 802的其他位线为未被选定的或抑制的，以减轻在第一I/O触点816A处测量的块1 802的位线间的电压差的效应，类似地还有块2 804和块Y 806的其他选定位线810。如本文所描述，可以进一步通过使用跟踪BL1<0>810A的电压的偏置电压驱动块1 802的其他位线来减少电压差，进一步减少在块1 802的位线间的电压差。
上述图示已就在组件间或存储器架构间的交互进行了描述。应了解，这些图示可以包括上文所述的组件和架构、所述组件或架构中的一些和/或其他组件/架构。例如，存储器单元架构可以包括存储器架构800、感测电路400和YMUX 600的组合。子组件还可以实施为电连接至其他子组件，而不是被包括在母架构内、此外，应注意，一个或多个所公开的过程可以组合成单个过程来提供整合的功能性。例如，编程过程可以包含擦除过程，反之亦然，以便于通过单个过程来编程和擦除半导体单元。此外，应了解，所公开的存储器架构中的相应行可以成组地(例如，多个行并行地擦除)或单个地来擦除。另外，应了解，在具体行中的多个RRAM单元可以成组地(例如，多个RRAM单元并行地编程)或单个地编程。所公开的架构中的组件还可以与在没有在本文中具体描述但是为本领域的技术人员所知的一个或多个其他组件进行交互。
基于上述的示例性图示，参考图9和图10的流程图将能更好地了解根据所公开的主旨可以实施的过程方法。尽管出于简化解释的目的，方法900、1000被图示并描述为一系列块，但是应理解并了解，所主张的主旨并不受该等块的顺序的限制，因为一些块可以按照不同于所述顺序的顺序发生，而一些块可以与其他块并行地发生。另外，图中所示的块对于实施下述方法900、1000来说并非都是必需的。此外，应进一步了解，下文和本说明书中所公开的方法900、1000能够储存在制成品上以利于将此类方法运输及转移到电子器件上。所用词语制成品意图涵盖可由任何计算机可读器件结合载体或储存介质来存取的计算机程序。
图9所示为根据本发明的一个或多个其他方面的用于制造RRAM存储器件的实例方法900的流程图。在902，方法900可以包括将多个位线和多个字线形成到半导体存储器件上。在904，方法900可以包括形成RRAM阵列，其中该阵列具有沿该多个位线中的相应位线对准的列以及沿该多个字线中的相应字线对准的行。此外，在906，方法900可以包括将该RRAM阵列中的相应RRAM的相应第一触点连接至该多个位线中的一个，以及将该RRAM阵列中的相应RRAM的相应第二触点连接至该多个字线中的一个。在908，方法900可以包括将多路复用器电路形成到该半导体存储器中，该多路复用器电路被配置成选择性地将操作信号施加到该多个位线中的一个子集上。在910，方法900可以包括形成均衡电路，该均衡电路用于响应于该操作信号，使用在该多个位线中的该子集处观测到的操作电压，来驱动该多个位线中的第二子集。
在一个或多个其他方面中，此外，方法900可以包括在该半导体存储器中形成一组输入/输出触点，该一组输入/输出触点电连接至该多个位线中的相应位线或该多个字线中的相应字线。在另一方面中，方法900可以包括在该半导体存储器中形成感测电路，并且将该感测电路连接至该一组输入/输出触点以测量该RRAM阵列中的选定RRAM的状态。在另外其他方面中，形成该均衡电路可以进一步包括形成运算放大器，其中形成该多路复用器包括形成位线输出引线，该位线输出引线将该操作电压作为输入传送给该运算放大器。在本发明的替代方面或其他方面中，方法900可以包括形成反馈回路，该反馈回路将该运算放大器的输出作为第二输入提供给该运算放大器。在至少一个方面中，方法900可以包括针对该位线组中的相应位线形成相应的开关组，用于选择性地将该操作信号或该操作电压施加给该位线组中的一个或多个位线。
现在参看图10，图中所示为根据本发明的替代或其他方面的用于操作RRAM阵列的实例方法1000的流程图。在1002，方法1000可以包括选择该电子存储器中的一个字线。在1004，方法1000可以包括将读取电压施加给该电子存储器中的连接至被选定用于读取的RRAM元件的位线。在1006，方法1000可以包括将该位线连接至动态地模拟在该电子存储器中的该位线处的实际电压的电路。另外，方法1000可以包括，在1008，结合读取该RRAM元件的状态使用该实际电压来驱动与该位线相邻的至少一个其他位线。根据一个或多个具体方面，在1010，方法1000可以进一步包括对连接至该电子存储器的位线组的输入/输出触点进行激活，其中该位线组包括至少该位线以及该至少一个其他位线。在进一步的方面中，方法1000可以包括将感测放大器连接至该位线的输出端，并激活参考信号，并将该RRAM元件的响应与该参考信号相比较，并确定该响应是大于还是小于该参考信号。
为了提供所公开的主旨的各个方面的情境，图11以及以下的论述意图提供可以实施或处理所公开的主旨的各个方面的适宜环境的简要大体描述。尽管上文已在半导体架构以及用于制造和操作此类架构的过程方法的大体情境中描述该主旨，本领域的技术人员将意识到，该主旨可以组合其他架构或过程方法来实施。另外，本领域的技术人员将了解，所公开的过程可以通过处理系统或计算机处理器，单独地或是与主机计算机结合来实施，该主机计算机可以包括单一处理器或多处理器计算机系统、微型计算器件、大型机计算机，以及个人计算机、手持式计算器件(例如，PDA、电话、手表)、基于微处理器的或可编程的消费型或工业型电子器件，等等，所图示的方面也可以在分布式计算环境中进行实施，在该分布式计算环境中任务是由通过通信网络连接的远端处理器件来执行的。但是，本发明的一些方面(如果并非全部的话)可以在独立的电子器件上实施，诸如存储卡、闪存模块、可移动存储器等等。在分布式计算环境中，程序模块可以位于本地或远端存储器储存模块或器件中。
图11所示为根据本发明的各方面的用于RRAM阵列1102的实例操作和控制环境1100的方框图。在本发明的至少一个方面中，RRAM阵列1102可以包括各种RRAM存储器单元技术。具体来说，RRAM阵列可以被配置成或操作成减轻或避免该RRAM阵列中的潜通路电流，如本文所描述。
列控制器1106可以被形成为相邻于RRAM阵列1102。另外，列控制器1106可以与RRAM阵列1102的位线电耦接。列控制器1106可以控制相应的位线，将适宜的编程、擦除或读取电压施加给选定的位线。
此外，操作和控制环境1100可以包括行控制器1104。行控制器1104可以被形成为相邻于列控制器1106，并与RRAM阵列1102的字线电耦接。行控制器1104可以使用适宜的选择电压来选择存储器单元的具体行。另外，行控制器1104可以通过将适宜的电压施加给选定的字线来促成编程、擦除或读取操作。
时钟源1108可以提供相应的时钟脉冲以促成行控制器1104和列控制器1106的读取、写入以及编程操作的时序。时钟源1108可以进一步促成响应于由操作和控制环境1100所接收的外部或内部命令来进行字线或位线的选择。输入/输出缓冲器1112可以通过I/O缓冲器或其他I/O通信接口连接至外部主机设备，诸如计算机或其他处理器件(图中未示)。输入/输出缓冲器1112可以被配置成接收写入数据、接收擦除指令、输出读出数据以及接收地址数据和命令数据，以及关于各个指令的地址数据。地址数据可以通过地址寄存器1110转移至行控制器1104和列控制器1106。此外，输入数据经由信号输入线而被传输至RRAM阵列1102，而输出数据经由信号输出线从RRAM阵列1102接收。输入数据可以从该主机设备接收，而输出数据可以经由该I/O缓冲器而递送至该主机设备。
从该主机设备接收的命令可以被提供至命令接口1114。命令接口1114可以被配置成从该主机设备接收外部控制信号，并确定被输入到输入/输出缓冲器1112的数据是写入数据、命令还是地址。输入命令可以被转移至状态机1116。
状态机1116可以被配置成管理RRAM阵列1102的编程和再编程。状态机1116经由输入/输出接口1112和命令接口1114从该主机设备接收命令，并且管理与RRAM阵列1102相关联的读取、写入、擦除、数据输入、数据输出以及类似的功能性。在一些方面中，状态机1116可以发送和接收关于各种命令的接收和执行的正面确认和负面确认。
为实施读取、写入、擦除、输入、输出等功能性，状态机1116可以控制时钟源1108。时钟源1108的控制可以使得输出脉冲被配置成促进行控制器1104和列控制器1106实施特定功能性。例如，输出脉冲可以通过列控制器1106转移至选定位线，或者通过行控制器1104转移至选定字线。
如在本文中所使用，术语“组件”、“系统”、“架构”及类似者意图指代计算机或电子器件相关的实体，包括硬件、硬件与软件的组合、软件(例如运行中的)，或固件。例如，组件可以是一个或多个晶体管、存储器单元、晶体管或存储器单元的布置、门阵列、可编程门阵列、专用集成电路、控制器、处理器、在处理器上运行的过程、与半导体存储器、计算机或类似者进行存取和接口连接的对象可运行程序或应用程序，或者上述各种的适宜组合。该组件可以包括可擦除编程(例如，至少部分地存储在可擦除存储器中的过程指令)或硬编程(例如，在制造中烧制到非可擦除存储器中的过程指令)。
通过说明，使用存储器和处理器运行的过程可以是组件。再例如，架构可以包括电子硬件布置(例如，并联或串联晶体管)、处理指令和处理器，它们以适宜于该电子硬件布置的方式来实施该等处理指令。此外，架构可以包括单个组件(例如，晶体管、门阵列，…)或组件布置(例如，串联或并联的晶体管布置、与编程电路、电力引线、电接地、输入信号线和输出信号线等相连接的门阵列)。系统可以包括一个或多个组件以及一个或多个架构。一个实例系统可以包括交换块架构，包括交叉的输入/输出线以及传输门晶体管，以及电源、信号产生器、通信总线、控制器、I/O接口、地址寄存器等等。应了解，预计在定义中会有一些重叠，而架构或系统可以是独立的组件，或者是另一架构、系统的组件等。
除了上述内容以外，所公开的主旨可以使用通常的制造、编程或工程技术来生产硬件、固件、软件或其任何适宜组合来控制电子器件实施所公开的主旨，而实施为方法、设备或制成品。术语“设备”和“制成品”在本文中使用时意图涵盖电子器件、半导体器件、计算机或可以由任何计算机可读的器件、载体或介质存取的计算机程序。计算机可读介质可以包括硬件介质或软件介质。此外，该介质可以包括永久性介质或传输介质。在一个实例中，永久性介质可以包括计算机可读硬件介质。计算机可读硬件介质的具体实例可包括但不限于磁性储存器件(例如，硬盘、软盘、磁带等)、光盘(例如，高密度光盘(CD)、数字多功能光盘(DVD)…)、智能卡，以及闪存存储器件(例如，闪存卡、闪存棒、闪存盘)。计算可读传输介质可以包括载波等。当然，本领域的技术人员将意识到可以在不偏离所公开的主旨的范围或精神的情况下对此配置做出许多修改。
上述所述内容包括本发明的实例。当然，出于描述本发明的目的，不可能将所有可想到的组件或方法的组合都描述出来，但是本领域的一般技术人员可以意识到可以对本发明做出许多进一步的组合和置换。因此，所公开的主旨意图涵盖落入本发明的精神或范围内的所有此类变更、修改和变化。另外，不管是在具体实施方式还是在权利要求书中，对于术语“包括”、“具有”及其变型的使用来说，意图此类术语是包括性的，与在权利要求书中所用的过渡词“包括/包含”的使用方式相似。
另外，词语“示例性”本文中用以表示实例、例子或说明。本文中被描述为示例性的任何方面或设计，未必应理解成优于其他方面或设计的优选或优势方面。而是，词语示例性的使用意图以具体方式来表达概念。如在本文中所使用，术语“或/或者”意图表示包括性的“或/或者”而不是排除性的“或/或者”。也就是说，除非另有指示，或在上下文中显见，“X使用A或B”意图表示自然的包括性置换中的任一者。也就是说，如果X使用A，X使用B，或X使用A和B两者，那么在上述情况的任一者中均满足“X使用A或B”。此外，在本说明书和所附权利要求书中所用的冠词“一”应大体理解为表示“一个或多个”，除非另有清晰指示或在上下文中显见为单数形式。
此外，具体实施方式的一些部分是以电子存储器内的数据位上的算法或过程操作的形式呈现的。这些过程描述或表示方法是本领域的技术人员将其实质工作传达给具有同等技术水平的人员的方式。此处的过程大体应被理解为引出所要结果的自我持续的动作序列。这些动作是需要物理量的物理操控的动作。通常，尽管并非必需，这些物理量采用能够被储存、转移、组合、比较和/或其他方式操控的电或磁信号的形式。
将这些信号称作位、值、元件、符号、字符、术语、数字或类似者的方法已被证明是便捷的，这首先是出于常用的原因。但是，应注意，所有这些和相似术语均与恰当的物理量相关联并且仅仅是应用到这些量的便捷标签。除非另有清晰指示或自前述论述中显见，应了解，在整个所公开的主旨中，利用诸如处理、计算、复制、模拟、确定或传输等的论述指代的是处理系统和/或相似的消费型或工业型电子器件或机器的动作和过程，可以将被表示为在电子器件的电路、寄存器或存储器内的(电气或电子)物理量的数据或信号进行操控或变换，变换成以相似方式被表示为在该机器或计算机系统存储器或寄存器或其他此类信息储存、传输和/或显示器件内的物理量的其他数据或信号。
对于由上述组件、架构、电路过程及类似者所执行的各种功能，用于描述此类组件的术语(包括对于“构件(means)”的使用)意图对应于所述组件(例如，功能等效物)的指定功能的任何组件，即使在结构上与所公开结构不等效，但是执行在本文中实施例的示例性方面所述的功能，也属上述情形，除非另有清晰指示。此外，尽管仅结合若干实施方案中的一个来公开某一个特定特征，但是如果对于任何给定或具体的实施方案可能会是需要的或带来优势，此特征也可以与其他实施方案的一个或多个其他特征相组合来使用。还应认识到，该等实施例包括系统以及具有用于执行各个过程的动作和/或事件的计算机可执行指令的计算机可读介质。

Claims (20)

1.一种半导体存储器，包括：
一组两端存储器件；
一组位线互连，该组位线互连中的各个位线互连连接至所述一组两端存储器件的各个子集的各个第一端，并且配置为通过施加偏置电压使所述一组两端存储器件的子集中的各个子集激活或去激活；以及
偏置电压复制电路，其配置为，动态地跟踪所述一组位线互连中的选定的位线互连处的观测电压，该电压是在所述一组位线中的选定位线上施加所述偏置电压而产生的，并将动态追踪到的所述观测电压施加在所述一组位线互连中的未被选定的位线互连上。
2.根据权利要求1所述的半导体存储器，其中，所述偏置电压复制电路配置为在所述一组位线中的所述选定位线和所述未被选定的位线之间维持小于约0.05伏特的电压差。
3.根据权利要求1所述的半导体存储器，其中，所述一组两端存储器件包括电阻型随机存取存储器、相变随机存取存储器、磁阻型随机存取存储器、或铁电型随机存取存储器。
4.根据权利要求2所述的半导体存储器，其中，所述偏置电压复制电路配置为，在维持小于约0.05伏特的电压差的过程中，在所述一组位线中的所述选定位线处减轻位线间电流的效应。
5.根据权利要求1所述的半导体存储器，其中，所述一组位线互连包括所述半导体存储器的块中的位线；以及
所述偏置电压复制电路将动态跟踪到的所述观测电压施加在所述半导体存储器块的位线中的未被选定用于存储器操作的未被选定子集上。
6.根据权利要求1所述的半导体存储器，其中，所述偏置电压复制电路包括运算放大器，该运算放大器将动态跟踪到的所述观测电压输出到所述一组位线中的所述未被选定的位线上。
7.根据权利要求6所述的半导体存储器，其中，所述观测电压为所述运算放大器的输入。
8.根据权利要求7所述的半导体存储器，其中，跟踪到的所述观测电压由所述运算放大器输出，并作为第二输入反馈到所述运算放大器，所述输入和所述第二输入配置为，将所述动态跟踪的观测电压输出驱动到动态跟踪到的所述观测电压上。
9.根据权利要求1所述的半导体存储器，其中，所述一组两端存储器件和所述一组位线互连部分地形成存储器块，该存储器块为所述半导体存储器的一组存储器块中的一个。
10.根据权利要求9所述的半导体存储器，进一步包括一组输入/输出信号连接端。
11.根据权利要求10所述的半导体存储器，其中，所述输入/输出信号连接端中的第一输入/输出信号连接端电耦接到与所述一组存储器块中的一个存储器块相关联的所述一组位线互连上。
12.根据权利要求1所述的半导体存储器，进一步包括感测放大器，该感测放大器配置为：
将所述偏置电压施加到所述一组位线互连中的所述选定位线互连上，以激活所述一组位线互连中的所述选定位线互连，用于进行读取操作；以及
测量与所述一组位线互连中的所述选定位线互连相关联的输入/输出连接端的电气特性，以确定所述一组两端存储器件中的与所述一组位线互连中的所述选定位线互连相连接的被激活的两端存储器件的状态。
13.一种半导体存储器的制造方法，包括：
将多个位线和多个字线形成到所述半导体存储器中；
形成两端存储器元件的阵列，其中，该阵列的列与行相对于所述多个位线和所述多个字线而对准；
将所述阵列的列中的两端存储器元件的各个第一触点连接至所述多个位线中的一个位线，以及将所述列中的所述两端存储器元件的各个第二触点连接至所述多个字线中的各个字线；
在所述半导体存储器中形成多路复用器电路，该多路复用器电路配置为用于将操作信号至少选择性地施加到所述多个位线的第一子集上；以及
形成均衡电路，用于利用响应所述操作信号而在所述多个位线的所述第一子集处观测到的操作电压来驱动所述多个位线的第二子集。
14.根据权利要求13所述的方法，进一步包括：形成一组输入/输出触点以及形成互连矩阵，其中，所述互连矩阵选择性地将所述多个位线中的各个位线与所述一组输入/输出触点中的匹配触点耦接或去耦接。
15.根据权利要求14所述的方法，进一步包括：在所述半导体存储器中形成感测电路，并将该感测电路连接至所述一组输入/输出触点中的一个或多个触点，以测量所述两端存储器元件阵列中的所述两端存储器元件的选定子集的状态。
16.根据权利要求13所述的方法，其中，形成所述均衡电路进一步包括形成运算放大器，以及其中，形成所述多路复用器电路包括形成位线输出引线，该位线输出引线将所述操作电压作为输入传送给所述运算放大器。
17.根据权利要求16所述的方法，进一步包括形成反馈回路，该反馈回路将所述运算放大器的输出作为第二输入提供给所述运算放大器。
18.根据权利要求13所述的方法，进一步包括：形成用于所述多个位线中的各个位线的各个开关组，用于将所述操作信号或所述操作电压选择性地施加到所述多个位线中的一个或多个位线上。
19.一种电子存储器的操作方法，包括：
选择所述电子存储器的字线；
将读取电压施加到所述电子存储器中与选定用于读取的两端存储器元件耦接的位线上；
将所述位线耦接至动态地模拟所述电子存储器中的所述位线处的实际电压的电路；以及
结合所述两端存储器元件的状态的读取，利用所述实际电压来驱动与所述位线相邻的至少一个其他位线。
20.根据权利要求19所述的方法，其中，读取所述两端存储器元件的状态进一步包括：
激活与所述电子存储器中的一组位线耦接的输入/输出触点，该组位线包括与所述两端存储器元件块相连接的位线，并且包括所述位线与所述一个其他位线；
将感测放大器耦接至所述位线的输出端；以及
激活参考信号，并将RRAM元件的响应与所述参考信号进行比较，并且确定所述响应是大于还是小于所述参考信号。
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