CN106796814B - 存储电路 - Google Patents

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Abstract

一种存储电路，其特征在于，该存储电路包括如下所述的多个单元和控制单元。所述多个单元被放置在多个行和多个列中，使得形成通过划分所述多个行而形成的多个存储体。各存储体包括一个或更多个行。每个单元包括如下元件：双稳态电路，该双稳态电路存储数据；和非易失性元件，该非易失性元件以非易失性方式保持在双稳态电路中所存储的数据，并且把所述数据恢复到双稳态电路。控制单元执行如下操作：依次在每个行执行存储操作；把向作为前述存储体中的一个并包括执行前述存储操作的行的、第一存储体中的单元的电源提供的电压设置为第一电压，第一存储体包括其上执行存储操作的行；并且把作为不在前述第一存储体中的单元的电源提供的电压设置为第二电压，该第二电压小于前述第一电压，但在该第二电压下，双稳态电路中的数据被保持。

Description

存储电路
技术领域
本发明涉及一种存储电路，例如涉及一种包括各包括双稳态电路(bistablecircuit)和非易失性元件(non-volatile element)的多个单元的存储电路。
背景技术
近年来，由于信息处理设备而产生的功耗快速增加。将来，预期集中在互补金属氧化物半导体(CMOS：Complementary Metal Oxide Semiconductor)逻辑系统的信息处理设备的功耗降低比以前更重要。在最近的CMOS逻辑系统(诸如个人计算机(PC)和服务器的微处理器，以及诸如智能电话这样的移动终端的片上系统(SoC))中，已经使晶体管小型化且密集集成，由此作为由于泄露电流而产生的待机模式期间耗散的功率的静态或待机功率特别大。如上所述，待机模式期间能量的增加已经被认为是严重的问题。例如，最新微处理器的静态功率已经达到与在CMOS工作(运算)时消耗的动态功率相同的等级。即，这种微处理器即使在待机模式期间没有执行运算的情况下，也消耗与操作期间相同等级的功率。因此，静态功率的降低已经是CMOS逻辑系统中的重要议题。
功率选通(PG：Power Gating)是用于降低静态功率的方法，在该方法中，逻辑电路被划分成被称为功率域的块，并且功率域的独立功率管理(功率限制)通过切断电源来执行。对于功率管理，使用被称为电力开关或睡眠晶体管的金属氧化物半导体场效应晶体管(MOSFET)。下文中，电力开关和睡眠晶体管将总称为电力开关。PG现在是用于降低诸如微处理器和SoC这样的CMOS逻辑系统中的能量的一个必要架构。用于PG中功率节省(节能)效果的重要因素是，功率域的空间粒度(granularity)(功率域的尺寸)和PG执行的时间粒度(PG执行的时间频率)。功率域内部存储电路的信息保留限制PG的空间和时间粒度。这是因为功率域内中诸如寄存器或高速缓存这样的存储电路中所存储的重要信息由于电源的切断而丢失。
非易失性功率选通(NVPG)解决传统PG中的上述问题，并且以仅由CMOS电路无法实现的最佳空间和时间粒度实现PG。由此，NVPG是可以高效率减少能量并大幅降低待机模式期间的功耗的技术。为了实现NVPG，诸如用于微处理器或SoC中的高速缓存、寄存器或寄存器文件这样的存储电路用非易失性存储电路来替换。这些存储电路由诸如静态随机存取存储器(SRAM)或触发器(FF：flip-flop)这样的双稳态电路组成。将诸如铁磁通道结(MTJ：ferromagnetic tunnel junction)这样的非易失性存储元件添加到双稳态电路可以形成诸如非易失性SRAM(NV-SRAM)或非易失性FF(NV-FF)这样的非易失性双稳态电路。
专利文献1公开了一种使用包括双稳态电路和非易失性元件的单元的存储电路。被称为非易失性双稳态电路的是，将双稳态电路中的数据存储到非易失性元件并将非易失性元件中的数据恢复到双稳态电路的电路。专利文献2公开了一种在包括非易失性双稳态电路的单元中执行正常SRAM操作、睡眠操作、存储操作以及断电(关机)的存储电路。专利文献3公开了一种在双稳态电路中所存储的数据和非易失性元件中所存储的数据匹配时不将双稳态电路中的数据存储在非易失性元件中的存储电路。
现有技术文献
专利文献
专利文献1：国际公报第2009/028298号
专利文献2：国际公报第2013/172066号
专利文献3：国际公报第2013/172065号
发明内容
本发明要解决的问题
然而，在专利文献1至3中所公开的存储电路中，当所选单元的双稳态电路中的数据存储在非易失性元件中时，在存储操作期间的电源电压也提供给未被选择的单元。这种未被选择单元变成用于存储操作的待机状态，这引起浪费的静态功率。
另外，如专利文献2和专利文献3所公开的，电力开关用于使单元进入睡眠模式或关机模式。在存储操作期间，电流在低阻抗的非易失性元件中流动。由此，为了将施加于单元的虚拟电源电压维持为高(或将虚拟接地电压维持为低)，需要用于使得单元睡眠或使单元关机的电力开关较大。由此，电力开关的占用面积增大。
此外，专利文献3中所述的用于各单元的存储必要性的确定在尺寸上增大外围电路。
本发明已经鉴于上述问题来完成，并且其目的在于降低静态功率或减小占用面积。
解决问题的手段
本发明涉及一种存储电路，其特征在于，该存储电路包括：多个单元，所述多个单元被布置为多个行和多个列，使得所述多个行被分组以形成各包括一个或更多个行的多个存储体(bank)，所述多个单元中的每个单元包括：双稳态电路，该双稳态电路被配置为存储数据；以及非易失性元件，该非易失性元件被配置为以非易失性方式来存储在双稳态电路中所存储的数据，并且把以非易失性方式存储的数据恢复到双稳态电路；以及控制器，该控制器被配置为：依次对所述多个行中的每个行执行存储操作；把作为电源电压向多个存储体中的第一存储体中的单元提供的电压设置为第一电压，第一存储体包括在其上执行存储操作的行；并且把作为电源电压向所述多个存储体中的除了第一存储体之外的存储体中的单元提供的电压设置为第二电压，该第二电压小于第一电压，但在该第二电压下，双稳态电路中的数据被保持。
在上述配置中，控制器可以被配置为每当存储体的所有行上的存储操作结束时，把作为电源电压向存储体中的单元提供的电压设置为第二电压。
在上述配置中，控制器可以被配置为每当存储体的所有行上的存储操作结束时，关闭作为电源电压向存储体中的单元提供的电压。
在上述配置中，可以采用以下配置：非易失性元件包括：第一端，其联接到双稳态电路中的节点；和第二端，其联接到控制线；所述多个单元中的每个单元包括开关，其在节点与控制线之间串联连接到非易失性元件；以及作为电源电压提供给多个单元的电压被提供给双稳态电路。
在上述配置中，所述多个存储体中的每个存储体可以被配置为包括一行。
本发明涉及一种存储电路，其特征在于，该存储电路包括：多个单元，所述多个单元各包括：双稳态电路，该双稳态电路被配置为存储数据；和非易失性元件，该非易失性元件被配置为以非易失性方式存储在双稳态电路中所存储的数据，并且把以非易失性方式存储的数据恢复到双稳态电路；一个或更多个电力开关，所述一个或更多个电力开关被配置为改变作为电源电压向多个单元提供的电压；以及控制器，该控制器被配置为，在一区域中在不同时间对多个块中的每个块执行存储操作，由单个电力开关提供相同电压的所述区域被划分成多个块。
在上述配置中，可以采用以下配置：所述多个单元被布置为多个行和多个列；所述区域包括一个或更多个行；并且一个行被划分成所述多个块。
在上述配置中，可以采用以下配置：所述多个单元中的每个单元包括用于执行数据存储的开关；所述多个块中的每个块的单元中的开关联接到同一子开关线；同一行中的子开关线联接到单个开关线；以及存储电路还包括选择电路，该选择电路被配置为选择多个块中的一个块，并且向所选的块的子开关线输出用于导通开关的信号。
在上述配置中，可以采用以下配置：非易失性元件包括：第一端，其联接到双稳态电路中的节点；和第二端，其联接到控制线；开关在节点与控制线之间串联连接到非易失性元件；以及作为电源电压提供给多个单元的电压被提供给双稳态电路。
在上述配置中，所述多个块中的每个块可以被配置为包括同一行中的连续单元。
在上述配置中，所述多个块中的每个块可以被配置为包括周期地布置在同一行中的单元。
在上述配置中，存储电路可以被配置为还包括：确定电路，该确定电路被配置为，确定双稳态电路中的数据和非易失性元件中的数据在所述多个块中的每个块的单元中是否匹配；和选择电路，该选择电路被配置为，在数据未能匹配时执行对应块中的单元的存储操作，并且在数据匹配时不执行对应块中的单元的存储操作。
本发明涉及一种存储电路，其特征在于，该存储电路包括：多个单元，该多个单元被布置为多个行和多个列，所述多个行中的每个行联接到对应的开关线，所述多个列中的每个列联接到对应控制线，所述多个单元中的每个单元包括：双稳态电路，该双稳态电路被配置为存储数据；非易失性元件，该非易失性元件被配置为以非易失性方式存储双稳态电路中所存储的数据，并且把以非易失性方式存储的数据恢复到双稳态电路，非易失性元件的第一端联接到双稳态电路中的节点，非易失性元件的第二端联接到控制线；以及开关，该开关在节点与控制线之间串联连接到非易失性元件；确定电路，该确定电路针对同一控制线共同设置，并且被配置为基于对应控制线的信号来确定双稳态电路中的数据和非易失性元件所存储的数据在联接到对应控制线的单元中是否匹配；以及选择电路，该选择电路被配置为，在数据未能匹配时导通联接到对应控制线的单元中的开关，并且在数据匹配时关断联接到对应控制线的开关。
在上述配置中，可以采用以下配置：一行被划分成各包括多个单元的多个块；以及选择电路被配置为，在数据在对应块中的所述多个单元中的至少一个单元中未能匹配时导通对应块中的开关，并且在数据在对应块中的所有所述多个单元中匹配时关断对应块中的开关。
在上述配置中，确定电路可以被配置为由同一块中的多个控制线共享。
在上述配置中，可以采用以下配置：一对非易失性元件联接到双稳态电路的互补节点；一对控制线联接到一对非易失性元件；以及确定电路被配置为基于双稳态电路中的数据与一对控制线的信号来确定数据是否匹配。
本发明涉及一种存储电路，其特征在于，该存储电路包括：双稳态电路，电压从电源线和接地线提供给该双稳态电路，并且该双稳态电路被配置为存储数据；非易失性元件，该非易失性元件的第一端联接到双稳态电路中的节点，该非易失性元件的第二端联接到控制线，该非易失性元件被配置为通过在第一端与第二端之间流动的电流通过改变电阻值而以非易失性方式存储在双稳态电路中所存储的数据，并且被配置为把以非易失性方式存储的数据恢复到双稳态电路；FET，该FET的源极和漏极在节点与控制线之间串联连接到非易失性元件；以及控制器，该控制器被配置为，在FET为n通道FET时在第一时间段期间将施加于FET的栅极的电压设置为小于接地线的电压，并且在FET为p通道FET时在第一时间段期间将施加于FET的栅极的电压设置为大于电源线的电压，第一时间段为期间数据以易失性方式写到双稳态电路和从双稳态电路读出的时间段。
在上述配置中，控制器可以被配置为，在FET为n通道FET时在第二时间段期间将施加于FET的栅极的电压设置为小于在第一时间段期间接地线的电压，并且在FET为p通道FET时在第二时间段期间将施加于FET的栅极的电压设置为大于第一时间段期间电源线的电压，第二时间段为如下时间段，在该时间段期间双稳态电路中的数据被保持，且双稳态电路的电源线的电压与接地线的电压之间的差小于在第一时间段期间电源线的电压与接地线的电压之间的差。
在上述配置中，控制器可以被配置为：当FET是n通道FET时，把非易失性元件中所存储的数据被恢复到双稳态电路的时间段中施加于FET的栅极的电压设置为，小于双稳态电路中所存储的数据以非易失性方式存储在非易失性存储器中的时间段中施加于FET的栅极的电压；并且当FET是p通道FET时，把非易失性元件中所存储的数据被恢复到双稳态电路的时间段中施加于FET的栅极的电压设置为，大于双稳态电路中所存储的数据以非易失性方式存储在非易失性存储器中的时间段中施加于FET的栅极的电压。
本发明的效果
本发明可以降低静态功率或减小占用面积。
附图说明
图1是第一至第三实施方式中单元的电路图；
图2是第一至第三实施方式中存储电路的框图；
图3例示了第一至第三实施方式中各时间段期间的NV-SRAM和6T-SRAM的消耗电流；
图4的(a)和图4的(b)是用于描述第一实施方式中的操作的图；
图5是例示了第一实施方式中单元阵列与电力开关之间的连接的框图；
图6是例示了第一实施方式中单元阵列与电力开关之间的另一个连接的框图；
图7是例示了第一实施方式中的存储操作的第一示例的时间图；
图8是例示了第一实施方式中的存储操作的第二示例的时间图；
图9是例示了第一实施方式中的存储操作的第三示例的时间图；
图10是例示了第一实施方式中的存储操作的第四示例的时间图；
图11是例示了第一实施方式中用于模拟的存储电路的框图；
图12的(a)和图12的(b)例示了用于第一实施方式中用于模拟的顺序；
图13是Ecyc相对于nRW的图，并且图13B是Ecyc相对于tSD的图；
图14是第一实施方式中对单元阵列尺寸的BET减少率的图；
图15的(a)和图15的(b)是例示了第二实施方式中的单元和电力开关的电路图；
图16是虚拟电源电压VVDD相对于电力开关的通道宽度W的图；
图17是例示了第二实施方式中的单元阵列的一部分的框图；
图18的(a)和图18的(b)是例示了第二实施方式中的选择电路的示例的框图；
图19是第二实施方式中的开关线、子开关线以及虚拟电源电压VVDD的时间图；
图20是是根据第二实施方式的变型例的存储电路的框图；
图21的(a)是第二实施方式中MOSFET的总通道宽度相对于nSR的图，并且图21的(b)是第二实施方式中总通道宽度/单元相对于nSR的图；
图22是例示了第二实施方式的第一变型例中的单元阵列的一部分的框图；
图23是例示了第二实施方式的第二变型例中的单元阵列的一部分的框图；
图24是例示了第二实施方式的第二变型例中的各单元的存储操作、开关线、子开关线以及虚拟电源电压VVDD的时间图；
图25是例示了第二实施方式的第三变型例中的单元阵列的一部分的框图；
图26是第三实施方式中的确定电路和单元的框图；
图27是例示了第三实施方式中的确定电路和单元的另一个示例的框图；
图28是第三实施方式中的存储电路的框图；
图29是第三实施方式中的开关线、控制线以及匹配信号的时间图；
图30是第三实施方式的第一变型例中的存储电路的框图；
图31是第三实施方式的第二变型例中的存储电路的框图；
图32是第三实施方式的第三变型例中的存储电路的框图；
图33是第三实施方式的第四变型例中的存储电路的框图；
图34的(a)和图34的(b)是第一至第四实施方式及其变型例中的单元的电路图；
图35的(a)和图35的(b)是第一实施方式中BET相对于nRW的图；
图36的(a)和图36的(b)是第一实施方式中当改变存储自由比时BET相对于nRW的图；
图37的(a)是正常SRAM操作时段期间泄漏电流IL NV相对于电压VCTRL的图，并且图37的(b)是正常SRAM操作时段期间泄漏电流IL NV相对于电压VSR的图；
图38的(a)和图38的(b)是第四实施方式中BET相对于nRW的图；以及
图39的(a)和图39的(b)是第四实施方式的第一变型例中BET相对于nRW的图
具体实施方式
下文中，参照附图，将NV-SRAM用作非易失性双稳态(non-volatile bistable)电路的示例来给出实施方式的描述。根据以下实施方式的存储电路是包括在执行功率选通的功率域中所包括的存储电路，例如是高速缓存或寄存器。虽然将非易失性SRAM被描述为示例，但可以采用非易失性FF。
第一实施方式
第一实施方式是示例性存储中的睡眠架构(in-storing sleep architecture)。在第一实施方式中，在存储操作期间，联接到单元阵列中的不对其执行存储操作的行的单元进入睡眠模式或关机模式。另选地，使联接到除了包括对其执行存储操作的行的相邻若干行之外的行的单元进入睡眠模式或关机模式。在它们的存储操作之前的行不进入关机模式，而是进入睡眠模式，但在它们的存储操作之后的行可以进入睡眠模式或关机模式中的任意一个。行意指沿平行于例如字线设置的单元。该构造可以在包括非易失性双稳态电路和能够进行非易失性功率选通(NVPG)的存储电路中，提高NVPG的功率降低效率。
图1是第一至第三实施方式中的单元的电路图。如图1例示，NV-SRAM单元10包括逆变电路14和16、以及自旋转移力矩磁性通道结元件(STT-MTJ，spin-transfer torquemagnetic tunnel junction element：下文中为容易起见简称为铁磁通道结元件)MTJ1和MTJ2。
逆变电路14和16以环状方式联接，以形成双稳态电路12。逆变电路14包括n型MOSFET m2和p型MOSFET m1。逆变电路16包括n型MOSFET m4和p型MOSFET m3。
逆变电路14联接到的节点是节点Q，并且逆变电路16联接到的节点是节点QB。节点Q和节点QB是互补节点。在节点Q和节点QB分别处于高电平和低电平时，或在节点Q和节点QB分别处于低电平和高电平时，双稳态电路12进入稳定状态。处于稳定状态的双稳态电路12能够存储数据。
节点Q经由MOSFET m5联接到输入/输出线D，并且节点QB经由MOSFET m6联接到输入/输出线DB。MOSFET m5和m6的栅极联接到字线WL。MOSFET m1至m6形成6晶体管(FET)SRAM。
MOSFET m7和铁磁通道结元件MTJ1连接在节点Q与控制线CRTL之间，并且MOSFETm8和铁磁通道结元件MTJ2连接在节点QB与控制线CRTL之间。MOSFET m7的源极和漏极中的一个联接到节点Q，并且另一个联接到铁磁通道结元件MTJ1，而MOSFET m8的源极和漏极中的一个联接到节点QB，并且另一个联接到铁磁通道结元件MTJ2。MOSFET m7和m8的栅极联接到开关线SR。MOSFET m7可以连接在铁磁通道结元件MTJ1与控制线CRTL之间，而MOSFET m8可以连接在铁磁通道结元件MTJ2与控制线CRTL之间。另选地，可以不必提供MOSFET m7和m8。
铁磁通道结元件MTJ1和MOSFET m7形成伪自旋MOSFET(PS-MOSFET)PSM1。类似地，铁磁通道结元件MTJ2和MOSFET m8形成PSM2。
铁磁通道结元件MTJ1和MTJ2中的每一个包括自由层17、通道绝缘层18以及引脚层19。自由层17和引脚层19由铁磁材料形成。当自由层17和引脚层19的磁化方向彼此平行(平行状态)时，MTJ1和MTJ2的电阻值低。当自由层17和引脚层19的磁化方向彼此反平行(反平行状态)时，MTJ1和MTJ2的电阻值大于平行状态的电阻值。MTJ1和MTJ2基于MTJ1和MTJ2的电阻值而存储数据。在稍后描述的虚拟电源法中，自由层17联接到控制线CRTL，而在虚拟接地法中，引脚层19联接到控制线CRTL。在虚拟电源法中，PSM1和PSM2的MOSFET m7和m8是n型，而在虚拟接地法中，PSM1和PSM2的MOSFET m7和m8为p型。
数据以与传统SRAM中相同的方式写到双稳态电路12，和从双稳态电路12读出。即，字线WL被设置为高电平，以使MSOFET m5和m6进入导通状态，并且输入/输出线D和DB中的数据被写到双稳态电路12。输入/输出线D和DB进入等势浮动状态，并且字线WL被设置为高电平，以使MSOFET m5和m6进入导通状态，并且双稳态电路12中的数据被读到输入/输出线D和DB。双稳态电路12中的数据通过使MOSFET m5和m6进入截止状态来保持。当数据被写到双稳态电路12、从双稳态电路12读出或保持在双稳态电路12中时，开关线SR被优选地设置为低电平，并且MOSFET m7和m8优选地进入截止状态。该构造中断了在节点Q和QB与控制线CRTL之间流动的大多数电流，实现稳定操作，并且减小功耗的增大。
图2是第一至第三实施方式中的存储电路的框图。如图2例示，存储电路100包括单元阵列20、列解码器21、列驱动器22、行解码器23、行驱动器24以及控制器25。在单元阵列20中，多个单元10以矩阵样式设置在多个行和多个列中。列解码器21和行解码器23分别根据地址信号来选择列和行。列驱动器22向所选列的输入/输出线(还被称为位线)D和DB以及控制线CRTL施加电压等。行驱动器24向所选行的字线WL和开关线SR施加电压等。控制器25经由列解码器21、列驱动器22、行解码器23以及行驱动器24向输入/输出线D和DB、字线WL、开关线SR以及控制线CTRL施加电压等。
图3例示了第一至第三实施方式中各时间段期间NV-SRAM和6T-SRAM的消耗电流。实线指示包括图1中所例示的NV-SRAM的存储电路的消耗电路。由实线所指示的消耗电流包括：泄漏电流，和用于NVPG的电流，并且不含有用于在正常SRAM操作期间的写和读的电流。短划线指示使用没有MOSFET m7、MOSFET m8和MTJ1和MTJ2的6晶体管SRAM(6T-SRAM)单元的存储电路的消耗电流。点划线指示在正常SRAM操作时段期间，使用6T-SRAM单元的存储电路的消耗电流。由短划线和点划线指示的消耗电流包括：泄漏电流，但不含有用于SRAM操作中的写和读的电流。
如图3例示，NV-SRAM单元10具有以下操作时段：睡眠时段、正常SRAM操作时段、存储时段、关机(电源中断)时段、以及恢复时段。睡眠时段和正常SRAM操作时段是如下时间段：在该时间段期间，数据被保持在双稳态电路12中。正常SRAM操作时段是如下时间段：在该时间段期间，双稳态电路12中的数据被重新写为正常SRAM且，以易失性方式保持(这将被描述为“以易失性方式重写数据”)。睡眠时段是如下时间段：在该时间段期间，单元10处于睡眠模式，且仅保持而不重写双稳态电路12中的数据。在睡眠时段期间，提供给双稳态电路12的电源电压Vsupply被设置为如下电压：其低于在正常SRAM操作时段期间的电压，但足以保持数据。例如，在正常SRAM操作时段期间的Vsupply被设置为1.1V，并且睡眠时段期间的Vsupply被设置为0.9V。该配置可以降低功耗。在睡眠时段和正常SRAM操作时段期间，控制线CTRL和开关线SR处于低电平，并且MOSFET m7和m8截止。
存储时段是如下时间段，在该时间段期间执行存储操作，并且在该时间段期间双稳态电路12中所存储的数据存储在铁磁通道结元件MTJ1和MTJ2中，且以非易失性方式保持(这将被描述为“以非易失性方式存储数据”)。在存储时段的一部分中，开关线SR和控制线CRTL被设置为高电平，并且在剩余时间段中，开关线SR被设置为高电平(MOSFET m7和m8导通)，并且控制线CRTL被设置为低电平。例如，在存储时段开始时，控制线CRTL被设置为低电平，并且在存储时段剩余的时间段中，控制线CRTL被设置为高电平。当节点Q和QB分别处于高电平和低电平时，铁磁通道结元件MTJ1和MTJ2分别具有高电阻和低电阻。当节点Q和QB分别处于低电平和高电平时，铁磁通道结元件MTJ1和MTJ2分别具有低电阻和高电阻。这样，双稳态电路12中的数据被存储在铁磁通道结元件MTJ1和MTJ2中。
关机时段是如下时间段：在该时间段期间单元10进入关机模式。在关机时段期间，作为电源电压提供给单元10的电压(Vsupply-地电压)被设置为大致0V。这使单元10进入关机模式。此时，很少的电流在单元10中流动，由此可以降低功耗。
在恢复时段期间，通过在将控制线CRTL设置为低电平且将开关线SR设置为高电平的同时将电源电压Vsupply从0V开始斜升，来执行恢复操作。当铁磁通道结元件MTJ1和MTJ2分别具有高电阻和低电阻时，节点Q和QB分别处于高电平和低电平。当铁磁通道结元件MTJ1和MTJ2分别具有低电阻和高电阻时，节点Q和QB分别处于低电平和高电平。这样，以非易失性方式保持在铁磁通道结元件MTJ1和MTJ2中的数据(这将被描述为“以非易失性方式存储的数据”)被恢复到双稳态电路12。
睡眠时段的长度由τsleep来表示，6T-SRAM的泄漏电流由ILS V来表示，并且NV-SRAM的泄露电流由ILS NV来表示。正常SRAM操作时段的长度由τact来表示，6T-SRAM的泄漏电流由IL V来表示，并且NV-SRAM的泄露电流由IL NV来表示。存储时段的长度由τst来表示，并且用于将数据写到铁磁通道结元件MTJ1和MTJ2的电流(存储操作时生成的电流)由IMTJ来表示。关机时段的长度由τSD来表示，并且NV-SRAM的泄漏电流由IL SD来表示。恢复时段的长度由τret来表示，并且NV-SRAM的恢复操作时生成的电流由IRush来表示。睡眠时段和正常SRAM操作时段的总长度由τexe来表示。从睡眠时段到恢复时段的长度由τcyc来表示。
在睡眠时段和正常SRAM操作时段期间，泄漏电流在MSOFET m7和m8中流动，因此由于泄漏电流而产生的功耗大于6T-SRAM的功耗。在NV-SRAM中，用于存储的电流在存储时段期间生成，而经由铁磁通道结元件MTJ1和MTJ2生成的电流和在用于恢复电源的电路中生成的冲击电流在恢复时段期间生成。关机时段期间，非常小量的泄露电流在NV-SRAM中流动，但功耗变得足够更小。因为6T-SRAM无法关机，所以NV-SRAM中对应于存储时段的时间段、关机时段以及恢复时段的时间段形成睡眠时段。在这些时间段期间6T-SRAM的泄漏电流由ILS V来表示。
在NV-SRAM单元中，BET(收支平衡时间，Break-Even Time)由以下时间段给出，在该时间段期间，正常SRAM操作和睡眠操作期间的泄漏电流比6T-SRAM单元泄漏电流的增大，以及存储时段和恢复时段期间消耗能量比6T-SRAM消耗能量的增大等于由于关机而节省的能量。由此，当等待时间段等于或长于BET时，执行关机，而等待时间段等于或小于BET时，执行睡眠。该配置可以显著高度有效地降低功率。
图4的(a)和图4的(b)是用于描述第一实施方式中的操作的图。图4的(a)例示了虚拟电源法，并且图4的(b)例示了虚拟接地法。如图4的(a)所示，N行乘以M列的单元10布置在单元阵列20中。开关线SR0至SRN-1中的每一个联接到单元10与行0至N-1对应。电源线和地线联接到各单元10。虚拟电源法为各行提供电源线26。电源电压VDD提供给电力开关30。
电力开关30根据睡眠时段、正常SRAM操作时段、存储时段、关机时段以及恢复时段而改变电压VVDD(该电压对应于图1中的电源电压Vsupply)。例如，在关机时段期间，电力开关30把作为电源电压提供给单元10的电压(电源线的电压-接地线的电压)设置为大致0V(或切断电压(使VVDD接近0V))。在睡眠时段期间，电力开关30把作为电源电压提供给单元10的电压设置为小于在正常SRAM操作时段、存储时段以及恢复时段期间的电压。
控制器25使得电力开关30改变提供给各行的电源线26的电压VVDD。另外，控制器25向开关线SR0至SRN-1输出开关信号。开关线SR0至SRN-1中的一个由开关信号来选择。
如图4的(b)所示，虚拟接地法为各行提供接地线27。接地电压VGND被提供给电力开关30。电力开关30基于来自控制器25的指令，根据睡眠时段、正常SRAM操作时段、存储时段、关机时段以及恢复时段，来改变提供给各接地线27的电压VVGND。其它配置与图4的(a)的配置相同，由此省略其描述。
提供给单元10的电源电压等于电源线与接地线之间的电压差。例如，在图4的(a)中例示的虚拟电源法中，电源电压大致等于(电源线26的电压)-(接地电压)。在图4的(b)中例示的虚拟接地法中，电源电压大致等于(电源电压)-(接地线27的电压)。由此，相同操作可以由虚拟电源法或虚拟接地法中的任意一个来实现。以下第一至第三实施方式及其变型例作为示例将主要描述虚拟电源法，但可以使用虚拟接地法。
在诸如高速缓存等这样的SRAM电路中，通常对于单元阵列20的各构成行执行用于读写的存取。行通常对应于字线，并且在从更高架构观看时可以被称为线。每行单元10的数量例如为，作为处理器的处理单元的字的位数(例如，32位)。类似地，在NVPG的存储操作期间可以对于单元阵列20的各构成行执行存储操作。
然而，单个存储操作所需的时间在考虑MTJ1和MTJ2的自旋注入磁化反转的可能性时较长，为大致10纳秒或更大。由此，在执行存储操作的单元阵列20中，除了要执行存储操作的大多数单元10，进入不执行存储操作但提供电压的等待状态。泄漏电流在等待状态下的单元10中流动。这增大静态功率。静态功率的增大随着单元阵列20变大而变得显著。
由此，第一实施方式如图4的(a)和图4的(b)例示的，允许用于单元阵列20的每少量行中或各行的电压设置。用于存储操作的电压提供给对其执行存储操作的行，或包括对其执行存储操作的行的少量行。在剩余行中，使得作为电源电压提供给单元10的电压低，以执行睡眠模式。该操作将被称为存储中睡眠操作。该操作与提供有用于存储操作的电压的单元10中的泄露电流相比，减小在睡眠模式的单元10中流动的泄露电流。因此，降低单元10的功耗。
图5是例示了第一实施方式中单元阵列与电力开关之间的连接的框图。如图5所示，电力开关30设置在针对各行0至N-1的电源线26中。该配置允许对于各行0至N-1改变电源线26的电压。在该示例中，各行0至N-1对应于存储体。
图6是例示了第一实施方式中单元阵列与电力开关之间的另一个连接的框图。如图6所示，电力开关30行的电源线26共享。共享电力开关30的行形成存储体(bank)BK0至BK(N/2-1)。例如，存储体BK0包括行0和行1。因此，可以一次改变单个存储体BK0中所包括的行0和行1的电源线26的电压。该配置可以减小电力开关30的占用面积。
图7是例示了第一实施方式中的存储操作的第一操作的时间图。将描述单个存储体包括一行的图5的示例。纵轴表示提供给各行中单元10的提供电压(电源线的电压-接地线的电压)如图7所示，执行典型6T-SRAM的SRAM操作和睡眠操作，直到时间t0为止。在时间t0，开始包括单元阵列20的功率域的存储操作。从时间t至t1，控制器25使得电力开关30将电压V1作为提供电压提供给行0中的单元10。电压V1例如是VDD-VGND-(由于电力开关30而引起的压降)。控制器25使得电力开关30提供用于睡眠模式的电压V2，作为到剩余行1至N-1中单元10的提供电压。电压V2是小于电压V1但双稳态电路12中的数据不丢失的电压。
控制器25执行行0上的存储操作。在时间t1，当行0上的存储操作结束时，控制器25使得电力开关30将用于睡眠模式的电压V2作为提供电压提供给行0中的单元10。其后，控制器25使得电力开关30将电压V1作为提供电压依次提供给行1至N-1中的每一个中的单元10。控制器25将电压V2作为提供电压，提供给除了电压V1作为提供电压所提供给的行之外的行中的单元10。控制器25执行电压V1作为提供电压所提供给的行上的存储操作。在时间t2，当所有行上的存储操作结束时，控制器25使得电力开关30关闭到行0至行N-1中的单元10的提供电压，从而关闭单元阵列20。
图8是例示了第一实施方式中的存储操作的第二示例的时间图。如图8所示，在时间t1，当行0上的存储操作结束时，控制器25使得电力开关30关闭到行0中的单元10的提供电压。然后，每当在各行1至N-1中存储操作结束时，控制器25使得电力开关30关闭提供给行中的单元10的提供电压。其它操作与图7的操作相同，由此省略其描述。执行存储操作之前的单元10进入睡眠模式，以保持数据。在其存储操作之后的单元10将由于单元10不需要保持数据而关闭。图8的示例可以比图7的示例更多地减小静态功率。
图9是例示了第一实施方式中的存储操作的第三示例的时间图。这例示了例如单个存储体包括多个行的图6的示例。如图9示，行0至N-1被分组为存储体BK0至BK(N/4-1)。存储体BK0至BK(N/4-1)中的每一个包括多个行(在该示例中为四个行)。例如，存储体BK0、BK1以及BK(N/4-1)分别包括行0至3、行4至7以及行N-4至N-1。在时间t0，控制器25使得电力开关30将电压V1作为提供电压提供给存储体BK0中的行0至3中的单元10。控制器25执行行0上的存储操作(由粗线指示)。
在时间t3，当行0上的存储操作结束时，控制器25执行行1上的存储操作。其后，控制器25依次执行行2和行3上的存储操作。在时间t1，当行0至行3上的存储操作结束时，控制器25使得电力开关30提供电压V2，作为到行0至行3中的单元10的提供电压。控制器25以相同的方式在各存储体BK1至BK(N/4-1)中执行存储操作。其它操作与图7的操作相同，由此省略其描述。图9的示例可以比图7的示例更多地减小电力开关30的占用面积。。
图10是例示了第一实施方式中的存储操作的第四示例的时间图。在时间t1，当行0至行3上的存储操作结束时，控制器25使得电力开关30关闭到存储体BK0中的单元10的提供电压。其后，控制器25以相同的方式在各存储体BK1至BK(N/4-1)中执行存储操作。其它操作与图9的操作相同，由此省略其描述。图10的示例可以比图9的示例更多地减小静态功率。
模拟第一实施方式。图11是第一实施方式中用于模拟的存储电路的框图。如图11示，存储电路100包括单元阵列20、预充电电路31和32、选择器33、读出电路34以及写入电路35。单元阵列20包括待操作的NV-SRAM单元10的伪单元10(由短划线来指示)。在行方向上，定位字线WL、开关线SR以及电源线26。在列方向上，定位位线BL和BLB以及控制线CTRL。
电源线26经由电力开关30联接到电源电压VDD。电力开关30例如为P型MOSFET。预充电电路31和32基于预充电信号PC分别对位线BL和BLB预充电。选择器33基于选择信号SL来选择位线BL和BLB中的一个。读出电路34基于读出信号RE而读出所选单元10的双稳态电路12中的输出数据OUT。写入电路35基于写入信号WE而将输入数据IN写入到所选单元10的双稳态电路12。
图12的(a)和图12的(b)例示了第一实施方式中用于模拟的顺序。图12的(a)是假定NV-SRAM的顺序，并且图12的(b)是假定6T-SRAM的顺序。如图12示，在NV-SRAM中，执行从双稳态电路12的读出操作(步骤S10)以及向双稳态电路12的写入操作(步骤S12)。这些操作与6T-SRAM的操作相同。其后，执行用于时段tSL的短睡眠操作(步骤S14)。重复步骤S10至步骤S14nRW次。其后，执行存储操作(步骤S18)。在时间段tSD期间，使单元10进入关机模式(步骤S20)。其后，执行恢复操作(步骤S22)。该步骤恢复单元20的电力供应。重复从步骤S10至S22的操作ncyc次。在ncyc＝1的情况下每单元10的能量由Ecyc来表示。
如图12的(b)例示，在6T-SRAM中，在重复步骤S10至步骤S14nRW次之后，设置睡眠模式，而不是设置关机模式。即，执行睡眠2操作，而不是执行步骤S18至步骤S22(步骤S16)。如之前所述的，在睡眠时段期间，提供给双稳态电路12的电压被降至不丢失双稳态电路12中的数据的电压。
在模拟时，正常SRAM操作时段、存储时段以及恢复时段期间的电源电压Vsupply被设置为1.1V。睡眠时段期间的Vsupply被设置为0.9V，并且睡眠时段期间控制线CRTL的电压被设置为0.1V。在存储时段期间，在存储高电平时开关线SR的电压被设置为0.7V。在存储低电平时的控制线CRTL和开关线SR的电压分别被设置为0.4V和0.7V。
图13A是Ecyc相对于nRW的图，并且图13B是Ecyc相对于tSD的图。短划线指示6T-SRAM。点划线指示电压V1提供给在NV-SRAM中存储操作期间提供给所有行的情况(没有存储中睡眠操作的情况)。实线指示除了用于存储的行之外的行在存储操作期间进入睡眠模式(提供有电压V2)的情况(具有存储中睡眠操作的情况)。
在图13A中，假定时间段tSD＝0s(秒)。在该条件下，因为关机时段为零，所以可以检查由于存储操作和恢复操作引起的能量的增大。列M被设置为32位。假定行N＝1024(对应于单元阵列尺寸4kB(字节))和N＝4096(对应于单元阵列尺寸16kB)。假定时间段tSL＝1μs。相对于6T-SRAM的、NV-SRAM的Ecyc的增大对应于由于存储操作和恢复操作引起的能量的增大。具有存储中睡眠操作的情况，比没有存储中睡眠操作的情况更多地降低能量增大。特别是在nRW小时，存储中睡眠操作具有深刻的影响。
如图13B例示，nRW被固定为一。假定N＝4096。当关机时段tSD短时，6T-SRAM的能量小于NV-SRAM的能量。当tSD变长时，BET由NV-SRAM和6T-SRAM所交叉的tSD来给出。具有存储中睡眠操作的情况，可以将BET降至没有存储中睡眠操作的情况的一半。
图14例示了第一实施方式中BET减少率相对于单元阵列尺寸。BET减少率是具有存储中睡眠操作的情况下的BET，相对没有存储中睡眠操作的情况下的BET的减少率，并且其负地更大值指示由于存储中睡眠操作而引起的BET的更大减少。nRW在图14的箭头方向上按1、10、100以及1000的顺序。M是32位，并且tSL是1μs。如图14示，随着单元阵列尺寸增大，BET减少率增大。随着nRW减小，BET减少率增大。即使在单元阵列尺寸为诸如数千字节的实际尺寸时，存储中随眠操作的执行也允许在存储操作期间静态功率的减小，因此可以有效减少BET。
在第一实施方式中，如图7至图10例示，控制器25顺序地控制行0至N-1上的存储操作。控制器25将提供给各包括一行或更多个行的多个存储体中的、包括上面执行存储操作的行的第一存储体的提供电压，设置为电压V1(第一电压)。控制器25将提供给多个存储体中的除了第一存储体之外的存储体中的单元10的提供电压，设置为电压V2(第二电压)。如上所述，因为小于电压V1的电压V2被提供给除了包括上面执行存储操作的行的存储体之外的存储体，所以可以减小存储操作期间的静态功率，因此可以有效减少BET。
通过对多个行0至N-1进行分组而形成的各个存储体可以如图7和图8例示的仅包括单个行，或者可以如图9和图10例示的包括多个行。各存储体中所包括的多个行优选地为连续行。
如图7和图9例示，控制器25可以将提供给其行上的存储操作已经结束的存储体中的单元10的提供电压，设置为电压V2。如图8和图10例示，控制器25可以关闭提供给其行上的存储操作已经结束的存储体中的单元10的提供电压。该控制可以进一步减小静态功率。可以通过将提供电压(电源线与连接线之间的电压)设置为0V或通过切断提供电压来关闭提供电压。
第一实施方式已经将如下的NV-SRAM单元描述为单元10，在该NV-SRAM单元中，铁磁通道结元件MTJ1和MTJ2分别连接在双稳态电路12的节点Q和QB与控制线CRTL之间，且MOSFET m7和m8(开关)分别并联连接到MTJ1和MTJ2。单元10可以为包括双稳态电路12和非易失性元件的任意非易失性双稳态电路。
如图5和图6例示，用于同一行中的单元10的开关连接到同一开关线SR。该配置允许对于各行执行存储操作。
已经描述了MTJ1和MTJ2分别联接到节点Q和QB的示例性情况，但仅需要MTJ1和MTJ2中的一个联接到节点Q或QB。MTJ已经被描述为非易失性元件的示例，但非易失性元件可以为巨磁电阻(GMR)元件、用于电阻式随机存储存储器(ReRAM)的可变电阻元件、或用于相变RAM(PRAM)的相变元件。
第二实施方式
第二实施方式是由于分时存储控制而产生的示例性电力开关架构。第二实施方式可以通过将分时应用于联接到同一电力开关的单元的存储操作，来减小电力开关的尺寸。
图15的(a)和图15的(b)是第二实施方式中的单元和电力开关的电路图。图15的(a)例示了虚拟电源法的示例，并且图15的(b)例示了虚拟接地法的示例。如图15的(a)例示，在虚拟电源法中，电力开关30连接在单元10的双稳态电路12与电源之间。电力开关30为p型MOSFET。不是电源电压VDD而是作为由于电力开关30而减小的电压的虚拟电源电压VVDD(伪VDD)，被提供给双稳态电路12。如图15的(b)例示，在虚拟接地法中，电力开关30连接在单元10的双稳态电路12与地面之间。电力开关30为n型MOSFET。MOSFET m7和m8是p型MOSFET，并且作为开关线SR的互补信号的SRB输入到MOSFET m7和m8的栅极。不是接地电压VGND而是作为由于电力开关30而减小(增大)的电压的虚拟接地电压VVGND(伪VGND)，被提供给双稳态电路12。下文中，将主要描述虚拟电源法，但实施方式可应用于虚拟接地法。
在NV-SRAM单元10中，在正常SRAM操作期间，MOSFET m7和m8截止，并且MTJ1和MTJ2与双稳态电路12电分离。由此，NV-SRAM单元10可以在电力开关30具有与典型6T-SRAM单元的尺寸相同的尺寸的情况下操作。然而，当双稳态电路12中的数据在存储操作期间被存储在MTJ1和MTJ2中时，双稳态电路12的节点Q和QB经由具有低电阻的MTJ1或MTJ2联接到地面。因此，因为单元10的阻抗大大降低，所以为了保持虚拟电源电压VVDD为高(或为了保持虚拟接地电压VVGND为低)，需要使用足够大的电力开关。为了使单元10在存储操作期间稳定保持数据，优选的是确保等于或大于(提供电压VDD-接地电压VGND)的95％的提供电压(VVDD-VGND)。
图16是虚拟电源电压VVDD相对于电力开关的通道宽度W的图。通道宽度W除以通道宽度L，这由W/L比来表示。实线指示NV-SRAM中在存储操作期间的VVDD，短划线指示NV-SRAM中在正常SRAM操作期间的VVDD。在正常SRAM操作期间，VVDD不降低。在存储操作期间，因为电流在MTJ中流动，所以VVDD降低。为了使得VVDD为VDD的95％(由点划线指示)，W/L需要为四或更大。如上所述，为了减小VVDD的i降低，需要电力开关30更大。
如图2例示，当NV-SRAM单元10以矩阵样式设置时，类似于6T-SRAM的读写操作，使得连接到单个字线WL的单元10同时执行存储操作非常适合电路的配置。具有单元阵列20的同一字线WL的多个单元10被称为行。在NV-SRAM中，因为单元10的阻抗降低，所以使用每单元尺寸大的电力开关30。由此，当单个电力开关30被分配给一行时，需要使用非常大的(或许多的)电力开关30。因此，电力开关30的占用面积提出布局上的大问题。
如第一实施方式中在图5中例示，当对于各行设置电力开关30时，可以在行方向上同时执行存储操作。假定用作电力开关30的晶体管的每单元尺寸为通道宽度W0。假定在单元阵列20的行方向上的单元数为M，并且列方向上的单元数为N。在这种情况下，用于N×M单元阵列20中的电力开关30的晶体管的通道宽度为W0×M×N，相当大。总通道宽度W0×M×N例如由图5中例示的多个电力开关30来实现。
如图6示，存储体中所包括的多个行共享电力开关30，并且对于同一存储体中的行同时控制提供电压。在存储操作中，存储体中的各行由开关线SR来选择。由此，在存储操作中一次驱动的单元数仅是一行中的单元数。因此，可以减小电力开关30的尺寸(或数量)。共享电力开关30的行数(包括在单个存储体中的行数)由nbk来表示。在这种情况下，电力开关30的晶体管的通道宽度可以被降至V0×M×N/nbk。然而，当使得nbk太大时，在存储操作期间的静态功率变得太大。由此，无法使得nbk太大。通常，电力开关30的占用面积优选地为整体的10％或20％。因为W0大且无法使得nbk大，所以使得电力开关30的占用面积成为整个存储电路的10％至20％不容易。
图17是例示了第二实施方式中的单元阵列的一部分的框图。图17例示了单元阵列20中的行0至行7。如图17示，用于多个(nbk个：在图17中为八个)行0至行7的电源线26共享单个电力开关30。一个电力开关30可以由单元阵列20的所有行，或由单元阵列20的一行或一些行共享。电力开关30可以由多于一个晶体管组成。行被划分为多个(nSR个：在图17中为四个)块42。例如，行的位数为32位，并且块42的位数为8位。对于各个所划分的块42来划分开关线SR0至SR7。例如，在行0中，开关线SR0被划分成子开关线SR00至SR03。选择电路40位于开关线SR0与子开关线SR00至SR03之间。电力开关38向选择电路40提供电源电压。控制器25控制电力开关30和38。控制器25向选择电路40输出选择信号SEL00至SEL73，并且向开关线SR0至SR7输出开关信号。
图18的(a)和图18的(b)是例示了第二实施方式中的选择电路的示例的框图。如图18的(a)例示，选择电路40是执行开关线SR0和选择信号SEL00的与(AND)运算的与(AND)电路。选择电路40例如在开关线SR0处于高电平且选择信号SEL00处于高电平时，将子开关线SR00设置为高电平。在其它情况下，子开关线SR00被设置为低电平。
如图18的(b)示，选择电路40是执行开关线SR0和选择信号SEL00的或非(NOR)运算的或非(NOR)电路。选择电路40例如在开关线SR0处于低电平且选择信号SEL00处于低电平时，将子开关线SR00设置为高电平。在其它情况下，子开关线SR00被设置为低电平。
选择电路40可以根据MSOFET m7和m8的导电类型、开关线SR0至SR7的信号电平、以及选择信号SEL00至SEL73的电平来适当设计。
图19是第二实施方式中的开关线、子开关线以及虚拟电源电压VVDD的时间图。将描述使用在图18的(a)中被例示为选择电路40的与(AND)电路的示例。如图19例示，在时间t4，控制器25使得电力开关30将虚拟电源电压VVDD从电压V2变为电压V1。电压V2例如是用于睡眠模式的电压，并且电压V1是用于存储操作的电压。控制器25将开关线SR0和对应于子开关线SR00的选择信号SEL00设置为高电平，并且将分别对应于其它子开关线SR01至SR03的选择信号SEL01至SEL03设置为低电平。该控制将子开关线SR00设置为高电平，并且将子开关线SR01至SR03设置为低电平。因此，联接到子开关线SR00的单元10的MOSFET m7和m8被导通。因为联接到子开关线SR01至SR03的单元10的MOSFET m7和m8截止，所以电流不在联接到这些子开关线的MTJ1或MTJ2中流动。如上所述，电流仅在一个块42中的单元10的MTJ1和MTJ2中流动，并且电流不在其它块42中的单元10中的MTJ1或MTJ2中流动。
当联接到子开关线SR00的单元10的存储操作结束时，在时间t5，控制器25仅将子开关线SR01的选择信号SEL01设置为高电平。执行子开关线SR01的存储操作。其后，控制器25依次执行子开关线SR02至SR03中的每一个的存储操作。当用于存储体BK0的存储操作结束时，在时间t6，控制器25将开关线SR0设置为低电平，并且将开关线SR1设置为高电平。其后，控制器25依次对从行1开始的各行执行存储操作。当用于联接到电力开关30的存储体(行0至7)的存储操作结束时，在时间t7，控制器25将虚拟电源电压VVDD设置为电压V2。控制器25可以在时间t7关闭虚拟电源电压VVDD。
图20是根据第二实施方式的变型例的存储电路的框图。如图20例示，提供了用于设置用于同一列的相同选择信号的布线。例如，提供选择信号SEL0，而不是提供选择信号SEL00、SEL10、SEL20、SEL30、SEL40、SEL50、SEL60以及SEL70(参见图17)。类似地，选择信号SEL1至SEL3共同在列方向上提供。如上所述，由选择信号SEL0至SEL3来选择列，并且由开关线SR0至SR7来选择行。该配置允许选择要由选择信号和开关线启动的子开关线。其它配置与第二实施方式的图17的配置相同，由此省略描述。
如图17和图20例示，用于执行NV-SRAM的存储操作的信号的开关线SR0至SR7中的每一个被划分成多于一个线。该配置可以减少在单行中同时执行存储操作的单元的数量。因此，可以减小(降低)电力开关30的尺寸(或数量)。例如，当行的划分数量由nSR表示时，电力开关30的总通道宽度被降至W0×(w/nSR)×(N/nbk)。在实践中，该尺寸由多个晶体管来实现。然而，该方法需要用于执行开关线路SR的单独控制的选择电路40的添加。由此，需要考虑选择电路40的晶体管的添加。nbk、nSK以及选择电路40的适当选择可以大大减小电力开关30的尺寸(数量)。
图21的(a)是第二实施方式中MOSFET的总通道宽度相对于nSR的图。在图21的(a)中，总通道宽度是在选择电路40由NOR电路组成时，通过将选择电路40和电力开关30和38中的MOSFET的总通道宽度WT，除以通道宽度而计算的值。向单元10提供电压的电力开关30的通道宽度由W0来表示，选择电路40中的一个MOSFET的通道宽度由W1来表示，并且向选择电路40提供电压的电力开关38的通道宽度由W2来表示。在这种情况下，总通道宽度W0×(M/nSR)×(N/nbk)+W1×4×nSR×N+W2。宽度W0基于图16被设置为W0＝4L，使得虚拟电源电压VVDD是电源电压VDD的95％。为了实现足够的驱动能力，每单元的宽度W1被设置为L/4，即，W1＝(L/4)×(M/nSR)。然而，当W1等于或小于1L时，W1被设置为W1＝1×L。因为选择电路40不同时操作，所以假定联接到选择电路40的电力开关的数量总计为一个。电力开关38的通道宽度W2被设置为W2＝2×W1。假定W为32位，假定N为32行，并且假定nbk为1、2、4、8以及16。例如在通道宽度等于通道宽度L时，总通道宽度WT可以被认为是MOSFET的数量。
如图21的(a)例示，随着nbk增大和nSR减小，通道宽度减小。在任意nbk下，总通道宽度在nSR＝8时具有最小值。由此，在该示例中，最佳的是，将一行划分为八个块42。
图21的(b)是第二实施方式中总通道宽度/单元相对于nSR的图。在图21的(b)中，总通道宽度/单元是如下值，其表示每单元在NV-SRAM单元10、电力开关30和38、以及或非型(NOR-type)选择电路40中所包括的晶体管的总通道宽度。例如在假定一个MOSFET的通道宽度等于通道宽度L时，总通道宽度/单元可以被认为是每单元10中MOSFET的数量。图21的(b)中的总通道宽度/单元＝13处的直线指示：没有周边电路/单元的NV-SRAM单元10单独的通道宽度。
如图21的(b)例示，当nSR＝8时，总通道宽度/单元在nbk为1至16时大致为14。当分时未应用于存储操作时，周边电路的面积相对于NV-SRAM单元10的占用面积增大40％。相反，在第二实施方式中，包括周边电路的总通道宽度/单元相对于单独NV-SRAM单元10的通道宽度/单元仅增大大致8％。如上所述，可以显著减小存储电路的占用面积。
在第二实施方式及其变型例中，存储电路包括一个或更多个电力开关30。电力开关30改变作为电源电压提供给多个单元10的电压。由一个电力开关30提供相同电压的区域(例如，图17中的单元阵列20)被划分成多个块42。如图18例示，控制器25在该区域中在不同时间对于各个块42执行存储操作。该控制如图21的(a)和图21的(b)例示的可以减小电力开关30的占用面积。对于相同电压被提供给多个单元10且几乎在同时改变的区域而设置的电力开关30被称为“一个”电力开关30。一个电力开关30可以包括多于一个晶体管或开关。
如图6图9以及图10例示，块可以对应于行。为了进一步减小电力开关30的占用面积，如图17例示，一行优选地被划分为多个块42。
如图17和图20例示，各个块42中的单元10的MOSFET m7和m8(用于存储数据的开关)联接到相同子开关线SR00至SR73。相同行中的子开关线(例如，SR00至SR03)联接到一个开关线(例如，SR0)。如图19例示，选择电路40从多个块42选择一个块，并且向所选块的子开关线(例如，SR00)输出用于导通开关的信号。用于关断开关的信号被输出到其它块的子开关线(例如，SR01至SR03)。因此，各块42中的MOSFET m7和m8(开关)可以在不同的时间导通。
单元10仅需要包括双稳态电路12和非易失性元件，但MTJ1和MTJ2在存储期间特别是在NV-SRAM单元10的情况下具有低阻抗。由此，尝试同时执行多个单元10的存储操作增大了电力开关30的尺寸。因此，在NV-SRAM的情况下，可以通过使得电压从相同电力开关30所共同提供的单元10在不同时间执行存储操作，来大幅减小电力开关30的占用面积。
已经描述了MTJ1和MTJ2分别联接到节点Q和QB的示例性情况，但仅需要MTJ1和MTJ2中的一个联接到节点Q或QB。MTJ已经被描述为非易失性元件的示例，但非易失性元件可以为巨磁电阻元件、用于ReRAM的可变电阻元件、或用于PRAM的相变元件。
接着将给出作为第二实施方式的变型例的、执行交错操作的存储电路的描述。图22是例示了第二实施方式的第一变型例中的单元阵列的一部分的框图。图22例示了单元阵列20中的多个行中的行0至行3。如图22例示，在行方向上，字线Word00至Word03、开关线SR0至SR3以及电源线26延伸。在列方向上，位线(未例示)延伸。控制线CTRL(未例示)可以在行方向或列方向上延伸。单个电力开关30由行0至行3的电源线26共享。电力开关30可以由单元阵列20的所有行共享，或者可以由单元阵列20的一行或一些行共享。电力开关30可以由多于一个晶体管组成。控制器25向开关线SR0至SR3输出信号。各行的位数例如为128位，并且128个单元10布置在各行中。单元10对应于A0至A31、B0至B31、C0至C31以及D0至D31。
用于四个单元10的位线由选择器44选择，且联接到读/写(R/W)电路46。选择器44基于选择信号Select而将A至D的一个单元10联接到读/写电路46。读/写电路46在正常SRAM操作时段期间，从单元10读出数据或将数据写入到单元10。在正常SRAM操作时段期间，选择器44依次选择A至D。因此，读/写电路46依次从或向对应于A0至A31的单元10、对应于B0至B31的单元10、对应于C0至C31的单元10、以及对应于D0至D31的单元读出或写入数据。各单元10的存储操作以与第一实施方式相同的方式在每一行中执行。当控制线CTRL在行方向上延伸时，控制器25可以向对应于上面执行存储操作的行的控制线CTRL施加用于存储的电压。当控制线CTRL在列方向上延伸时，控制器25可以向对应于要执行存储操作的单元10的控制线CTRL施加用于存储的电压。要执行存储操作的单元10可以用开关线SR0至SR3来选择，由此控制器25可以向所有控制线CTRL施加用于存储的电压，而不管控制线CTRL的延伸方向如何。该配置消除施加于控制线CTRL的电压的复杂控制。其它操作与第一和第二实施方式的操作相同，由此省略其描述。在第二实施方式的第一变体中，由开关线SR0同时置于高电平的单元10的数量为128。由此，电力开关30的晶体管的通道宽度被配置为W0×128。其它配置与第一和第二实施方式的配置相同，由此省略其描述。
如在第二实施方式的第一变体中，可以在第一和第二实施方式中在正常SRAM操作时段期间执行交错操作。
图23是例示了第二实施方式的第二变型例中的单元阵列的一部分的框图。图23例示了单元阵列20中的行中的行0。各行被划分成四个块：A0至A31、B0至B31、C0至C31以及D0至D31。各块的位数为32位。开关线SR0对于各个所划分的块被划分成子开关线SR0a至SR0d。选择电路40位于开关线SR0与子开关线SR0a至SR0d之间。控制器25输出选择信号SEL0a至SEL0d，并且向开关线SR0至SR3输出信号。对应的选择信号SEL0a至SEL0d从控制器25输入到各选择电路40，并且对应的开关线SR0至SR7输入到各选择电路40。选择电路40是与(AND)电路，并且在开关线SR0处于高电平且对应的选择信号SEL0a至SEL0d处于高电平时将对应的子开关线SR0a至SR0d设置为高电平。其它配置与第二实施方式及其变型例的配置相同，由此省略其描述。
图24是第二实施方式的第二变型例中各单元的存储操作、开关线、子开关线以及虚拟电源电压VVDD的时间图。如图24例示，从时间t4至t5，控制器25将子开关线SR0a的信号设置为高电平，并且将其它子开关线SR0b至SR0d的信号设置为低电平。控制器25对于A0至A31的单元10执行存储操作。类似地，从时间t5至t11，控制器25将子开关线SR0b的信号设置为高电平，并且对于B0至B31的单元10执行存储操作。从时间t11至t12，控制器25将子开关线SR0c的信号设置为高电平，并且对于C0至C31的单元10执行存储操作。从时间t12至t16，控制器25将子开关线SR0d的信号设置为高电平，并且对于D0至D31的单元10执行存储操作。其它操作与第二实施方式的图19的操作相同，由此省略其描述。
在第二实施方式的第二变型例中，联接到子开关线SR0a至SR0d中每一个的单元10的数量为32。由此，电力开关30的晶体管的通道宽度被配置为W0×32。
图25是例示了第二实施方式的第三变型例中的单元阵列的一部分的框图。图25例示了单元阵列20中的行中的行0。如图25例示，子开关线SR0a被划分成子开关线SR0a0至SR0a7。类似地，子开关线SR0b至SR0d分别被划分成子开关线SR0b0至SR0b7、子开关线SR0c0至SR0c7以及子开关线SR0d0至SR0d7。选择电路41位于子开关线SR0a与子开关线SR0a0至SR0a7之间、子开关线SR0a与子开关线SR0b0至SR0b7之间、子开关线SR0a与子开关线SR0c0至SR0c7之间、以及子开关线SR0a与子开关线SR0d0至SR0d7之间。控制器25输出选择信号SR_dev0至SR_dev7。对应的选择信号SR_dev0至SR_dev7从控制器25输入到各选择电路41，并且对应的子开关线SR0a至SR0d从选择电路40输入到各选择电路41。选择电路41是与(AND)电路，并且在对应的子开关线SR0a至SR0d处于高电平且对应的选择信号SR_dev0至SR_dev7处于高电平时，将对应的子开关线SR0a0至SR0d7设置为高电平。其它配置与第二实施方式的第二变型例的配置相同，由此省略其描述。
在第二实施方式的第三变型例中，联接到子开关线SR0a0至SR0d7中每一个的单元10的数量为四。由此，电力开关30的晶体管的通道宽度被配置为W0×4。
第二实施方式的变型例已经被描述为交错的阶段(stage)数为四的示例性情况，但可以自由选择交错的阶段数。第二实施方式的第三变型例已经被描述为子开关线SR0a至SR0d中的每一个被划分成八个的示例性情况，但子开关线SR0a至SR0d中的每一个可以被划分成期望的数量。
当单行被划分成多个块时，与第二实施方式中相同，行可以被划分为，使得各个块42包括同一行中的连续单元10。另选地，与第二实施方式的第二和第三变型例中相同，各个块可以包括周期布置在同一行中的单元。在第二实施方式的第二和第三变型例中，由选择器44在执行交错操作时选择的单元10的组A0至A31对应于联接到同一开关线的单元10的组A0至A31。联接到同一开关线的组可以不同于用于交错操作的单元的组。另外，在不执行交错操作的存储电路中，各个块可以包括周期布置在同一行中的单元。
第三实施方式
第三实施方式是由于分时存储控制而产生的示例性存储自由关机架构。
图26是第三实施方式中的确定电路和单元的框图。如图26例示，确定电路50联接到控制线CTRL。确定电路50基于控制线CTRL的信号输出匹配信号。例如，匹配信号是如下信号，其指示双稳态电路12中的数据与MTJ1和MTJ2中的数据在单元10中是否匹配。确定电路50在不区分单元10中的MTJ1中的数据与MTJ2中的数据的情况下同时，执行确定。例如，在虚拟电源法中，确定电路50确定在处于反平行状态的一个MTJ联接到双稳态电路12中高电平的节点，且处于平行状态的另一个MTJ联接到低电平的节点时，数据匹配。在虚拟接地法中，确定电路50确定在处于平行状态的一个MTJ联接到双稳态电路12中高电平的节点且处于反平行状态的另一个MTJ联接到低电平的节点时，数据匹配。确定电路50可以基于控制线CTRL的电压或基于控制线CTRL的电流来输出匹配信号。控制器在匹配信号指示匹配时不执行单元10的存储操作且关闭单元10(存储自由关机)，而在匹配信号指示不匹配时执行单元10的存储操作。NV-SRAM单元10的细节与图1的细节相同，由此省略其描述。
图27是第三实施方式中的确定电路和单元的另一个示例的框图。如图27例示，NV-SRAM单元10的细节与第一实施方式的图1的细节相同，由此省略其描述。确定电路50包括读出电路56和检测电路58。读出电路56读出双稳态电路12中的数据。检测电路58基于读出电路56的输出以及控制线CTRL1和CTRL2的信号，来输出匹配信号和错误信号。错误信号是指示MTJ1与MTJ2中的数据是否是错误数据的信号。例如，当MTJ1和MTJ2这两者处于平行状态或处于反平行状态时，这意味着数据是错误数据。当匹配信号指示匹配，且错误信号指示数据不是错误数据时，控制器不执行单元10的存储操作，并且关闭单元10(存储自由关机)。在其它情况下，控制器执行单元10的存储操作。NV-SRAM单元10的细节与图1的细节相同，由此省略其描述。
在图26和图27中，当双稳态电路12中的数据与MTJ1和MTJ2中的数据匹配时，由于存储自由关机而不执行存储操作，因此，降低在存储操作期间的功耗。
当针对各单元10设置图26和图27中的确定电路50时，外围电路的尺寸增大。第三实施方式针对各列设置确定电路50。另外，行被划分为多个块。在存储操作期间，单元的非易失性元件中所存储的数据与针对各块存储的数据进行比较。仅当数据在块中的至少一个单元中不同时，才执行块中单元的存储操作。当所有数据匹配时，跳过存储操作。该配置可以大大降低与存储操作关联的功耗，因此大大减少BET。
图28是第三实施方式中的存储电路的框图。图28例示了使用图26的确定电路50的示例。如图28例示，在存储电路中，设置用于各列的确定电路50。设置用于各单元10的选择电路40。同一列(例如，列0)中的单元10共享控制线(例如，CTRL00)。确定电路50基于控制线CTRL00的信号而输出列0的匹配信号。匹配信号输入到列0中的各行的选择电路40。选择电路40在选择开关线SR0且匹配信号指示不匹配时，向子开关线SR00输出用于导通单元10的MOSFET m7和m8的信号。另一方面，选择电路40在未选择开关线SR0时或在匹配信号指示匹配时，向子开关线SR00输出用于截止单元10的MOSFET m7和m8的信号。或电路60向控制器25输出列0至7的匹配信号的或信号。
选择信号SEL0被输入到行0中的选择电路40。选择信号SEL00是用于不管匹配信号如何而选择子开关线SR00的信号。例如，子开关线SR00的信号＝(开关线SR0的信号)与(AND)[(选择信号SEL00)或(OR)(匹配信号)]。当第一次执行确定时，选择信号SEL0用于启动子开关线SR00至SR07。其后，用匹配信号选择子开关线SR00至SR07，以执行存储操作。在图28中，同一行中的选择电路40联接到同一选择信号SEL0，但选择电路40可以联接到不同的选择信号线。另选地，每若干个选择电路40可以联接到同一选择信号线。在图28中，例示了两个开关线和两个选择信号线，但当行数由N来表示时，设置开关线SR0至SRN-1和选择信号SEL0至SELN-1。这同样应用于图30至图33。另外，选择信号SEL0在行方向上共用于选择信号SEL00至SEL07，并且选择信号SEL1在行方向上公用于选择信号SEL10至SEL17。然而，如图20例示，一个选择信号可以在列方向上用于选择信号，并且用于选择信号的线可以在列方向上布线。这同样应用于图30至图33。
图29是第三实施方式中开关线、控制线以及匹配信号的时间图。如图29例示，当在时间t8开始存储操作时，控制器25使控制线CTRL00至CTRL07进入浮动状态，将开关线SR0设置为高电平，将另一个开关线SR1设置为低电平，将选择信号SEL0设置为高电平，并且将其它选择信号SEL1至SELN-1(图29中未例示，对于SEL1参照图28)设置为低电平。该控制启动并将子控制线SR00至SR07设置为高电平。控制线CTRL00至CTRL07根据数据分别在行0中的列0至7的单元10中是否匹配，而处于不同的电平。确定电路50基于控制线CTRL00至CTRL07的电平而输出匹配信号。控制器25将选择信号SEL0设置为低电平。因此，选择电路40将匹配信号指示不匹配的子开关线SR00至SR07设置为高电平，并且将匹配信号指示匹配的子开关线SR00至SR07设置为低电平。
在时间t9，控制器25将控制线CTRL00至CTRL07设置为低电平，其后将它们设置为高电平。该控制使得行0中的、匹配信号指示不匹配的单元10执行存储操作，并且使得剩余单元10不执行存储操作。在时间t10，当行0上的存储操作结束时，控制器25将开关线SR0设置为低电平，并且将开关线SR1设置为高电平。然后，控制器25依次对从行1开始的各行执行存储操作。
在图29中，确定电路50在选择信号SEL0变成低电平后输出匹配信号，但确定电路50可以在选择信号SEL0处于高电平时输出匹配信号。确定电路50或选择电路40可以将匹配信号保持达期望的时间段。该配置允许确定电路50在期望的时间段内输出匹配信号。
在图28中，因为可以对于各列设置确定电路50，所以与对于各单元10设置确定电路50的配置相比，可以减小确定电路50的占用面积。另外，不执行不需要执行存储的单元10的存储操作。因此，可以减小用于存储操作的功率，并且可以减少BET。
图30是第三实施方式的第一变型例中的存储电路的框图。如图30例示，与第二实施方式的图17相同，各行被划分为多个块42。从块42中的确定电路50输出的匹配信号被输入到或(OR)电路60。匹配信号的或(OR)信号被输入到选择电路40和控制器25。由此，当选择特定开关线(例如，SR0)且甚至确定电路50中的一个输出指示块42中的单元10中的数据的不匹配的匹配信号时，子开关线(例如，SR00)变成高电平。因此，块42中的所有单元10执行存储操作。当所有确定电路50输出指示块42中的单元10中的数据的匹配的匹配信号时，子开关线(例如，SR00)变成低电平。因此，块42中的单元10不执行存储操作。当第一次执行确定时，选择信号SEL0至SELN-1用于启动子开关线SR00至SR07。其它配置与图28的配置相同，由此省略描述。
在第三实施方式的第一变型例中，可以对于各块42设置选择电路40。由此，第三实施方式的第一变型例与第三实施方式相比，可以减小诸如选择电路40这样的外围电路。另外，不执行不需要存储的块42的存储操作。因此，可以减小用于存储操作的功率，并且可以减少BET。
图31是第三实施方式的第二变型例中的存储电路的框图。如图31例示，列0至3共享一个确定电路50，并且列4至7共享一个确定电路50。确定电路50确定在联接到控制线CTRL00至CTRL03(或CTRL04至CTRL07)且联接到所选子开关线SR00的所有四个单元10中，数据是否匹配。当第一次执行确定时，选择信号SEL0至SELN-1用于启动子开关线SR00至SR07。其它配置与图30的配置相同，由此省略其描述。
图32是第三实施方式的第三变型例中的存储电路的框图。如图32例示，列0至7共享一个确定电路50。确定电路50确定在联接到控制线CTRL00至CTRL07且联接到所选子开关线SR00的所有八个单元10中,数据是否匹配。其它配置与图30的配置相同，由此省略其描述。
如第三实施方式的第二和第三变型例所述的，块42中的多个列可以共享一个确定电路50。因此，第三实施方式的第二和第三变型例与第三实施方式的第一变型例相比，可以减少确定电路50的数量，并且可以减小占用面积。另外，不执行不需要存储的块42的存储操作。因此，可以减小用于存储操作的功率，并且可以减少BET。
图33是第三实施方式的第四变型例中的存储电路的框图。图33例示了将读出电路56和检测电路58用作如图27所述的确定电路50的示例。如图33例示，在列方向上，设置控制线CTRL00至CTRL07、位线BL00、BLB00至BL07以及BLB07。控制线CTRL00中的一个联接到单元10的MTJ1，而另一个联接到MTJ2。列0中的读出电路56从位线BL00和BLB00读出单元10的双稳态电路12中的数据。检测电路58基于读出电路56的输出以及对应控制线CTRL00至CTRL07的信号，而输出匹配信号和错误信号。或(OR)电路60对匹配信号执行或(OR)操作。当第一次执行确定时，选择信号SEL0至SELN-1用于启动子开关线SR00至SR07。其它配置与第三实施方式的第一变型例的配置相同，由此省略其描述。
第三实施方式及其第一至第三变型例无法检测MTJ1和MTJ2中所存储的数据是否是错误数据。第三实施方式的第四变型例可以检测MTJ1和MTJ2中所存储的数据是否是错误数据。第三实施方式的第四变型例的确定电路50可以用于第三实施方式及其第二和第三变型例的确定电路50。
在第三实施方式及其第一至第四变型例中，NV-SRAM单元10布置在行0至N-1和列0至M-1中，各行联接到对应的开关线SR0至SRN-1，并且各列联接到对应控制线CTRL00至CTRLM-1。联接到同一控制线(例如，CTRL00)的单元10共享确定电路50。确定电路50基于对应控制线CTRL00的信号来确定双稳态电路12中的数据与MTJ1和MTJ2中的数据在联接到控制线CTRL00的单元10中是否匹配。选择电路40在数据未能匹配时，导通联接到控制线CTRL00的单元10中的MOSFET m7和m8。选择电路40在数据匹配时，截止联接到控制线CTRL00的单元10中的MOSFET m7和m8。因此，可以对于各控制线设置确定电路50。因此，可以减小确定电路50的占用面积。
在第三实施方式的第一至第四变型例中，各个行被划分成各包括多个单元10的多个块42。选择电路40在数据在对应块42中的至少一个单元10中未能匹配时，导通对应块42中的MOSFET m7和m8。选择电路40在数据在对应块42中的所有单元10中匹配时，截止对应块42中的MOSFET m7和m8。因此，可以对于各块42设置选择电路40。因此，可以减小选择电路40的占用面积。另外，不执行不需要存储的块42的存储操作。因此，可以减小用于存储操作的功率，并且因此可以减少BET。
在第三实施方式的第二和第三变型例中，确定电路50由块42中的多个控制线共享。由此，可以减小确定电路50的占用面积。
在第三实施方式的第四变型例中，确定电路50基于单元10的双稳态电路12中的数据和一对控制线CTRL00的信号来确定数据是否匹配。因此，可以确定单元10中的一对MTJ1和MTJ2中所存储的数据是否是错误数据。
第二实施方式中描述的块42可以用于第三实施方式的第一至第四变型例中的块。
已经描述了MTJ1和MTJ2分别联接到节点Q和QB的示例性情况，但仅需要MTJ1或MTJ2中的一个联接到节点Q或QB。MTJ已经被描述为非易失性元件的示例，但非易失性元件可以为巨磁电阻元件、用于ReRAM的可变电阻元件、或用于PRAM的相变元件。
在第一至第三实施方式及其变型例中，各信号的高电平和低电平可以通过适当设计各电路而成为低电平和高电平。
第四实施方式
第四实施方式改变施加于开关线的电压。图34的(a)和图34的(b)是第一至第四实施方式及其变型例中的单元的电路图。图34的(a)例示了虚拟电源法的示例，并且图34的(b)例示了虚拟接地法的示例。如图34的(a)例示，电源线26和接地线27联接到双稳态电路12。在虚拟电源法中，电力开关30联接到电源线26，降低电源电压VDD，并且将电压VVDD提供给电源线26。跨电源线26的电压VVDD与跨接地线27的电压VGND之间的差，是作为电源电压提供给单元10的电压。控制器25指示电力开关30改变电压VVDD。控制器25输出跨控制线CTRL的电压VCTRL和跨开关线SR的电压VSR。单元10的其它配置与图1的配置相同，由此省略其描述。除了单元10之外的存储电路的部件的配置与第一至第三实施方式及其变型例的配置相同，由此省略其描述。
如图34的(b)例示，在虚拟接地法中，电力开关30联接到接地线27，增大接地电压VGND，并且将电压VVGND提供给接地线27。跨电源线26的电压VDD与跨接地线27的电压VVGND之间的差，是作为电源电压提供给单元10的电压。控制器25指示电力开关30改变电压VVGND。MOSFET m7和m8是p通道FET。MTJ1和MTJ2中的自由层17与引脚层19之间的连接关系相对于图34的(a)反向。其它配置与图34的(a)的配置相同，由此省略其描述。
下文中，将描述在图34的(a)中例示的虚拟电源法。在虚拟电源法中，MOSFET m7和m8是n通道FET。首先，用与图12的(a)和图12的(b)的顺序相同的顺序模拟第一实施方式。在模拟中，假定FET为20mm节点Fin-FET。时间tSL被设置为100ns。表1列出了在第一实施方式中的睡眠时段、正常SRAM操作时段(正常时段)、存储时段、关机时段以及恢复时段期间跨各电源线26的电压VVDD、跨控制线CTRL的电压VCTRL以及跨开关线SR的电压VSR。
表1
如表1中呈现的，在睡眠时段、正常SRAM操作时段、存储时段、关机时段以及恢复时段期间的电压VVDD分别是0.7V、0.9V、0.9V、0V以及0.9V。在睡眠时段、正常SRAM操作时段、存储时段、关机时段以及恢复时段期间的电压VCTRL分别是0.07V、0.07V、0.55V(0V)、0V以及0V。在存储时段期间，在0V被施加为电压VCTRL之后，施加0.55V。在睡眠时段、正常SRAM操作时段、存储时段、关机时段以及恢复时段期间的电压VSR分别是0V、0V、0.65V、0V以及0.65V。为何电压VCTRL在睡眠时段和正常SRAM操作时段期间不被设置为0V而是设置为0.07V的原因是，要减小在MOSFET m7和m8中流动的泄露电流。反转MTJ1和MTJ2的电流密度被设置为Jc＝5MA/cm2，电压VCTRL和VSR分别被设置为0.55V和0.65V，使得在存储时段期间在MTJ1和MTJ2中流动的电流比Jc多出半倍。接地电压VGND为0V。
图35的(a)和图35的(b)是第一实施方式中BET相对于nRW的图。图35的(a)例示了如图7例示的、到除了执行存储的行之外的行的电源电压被设置为在睡眠时段期间的电压的情况(下文中，称为存储前/后睡眠操作)的模拟结果。图35的(b)例示了如图8例示的、到其存储之前的行的电源电压被设置成在睡眠时段期间的电压且其存储之后的行被关闭(下文中，称为存储前睡眠和存储后关机操作)的情况的模拟结果。nRW表示读出、写入以及睡眠的重复数，并且BET表示收支平衡时间。列M被设置为32。图35的(a)和图35的(b)中的各行指示在箭头方向上按32、256、512、1024以及2048的顺序的行N。
如图35的(a)例示，随着行N增大，BET增大。在nRW是102或更小的区域A中，BET几乎不依赖nRW。该区域是BET受存储操作和恢复操作管理的区域。在nRW是102或更大的区域B中，BET随着nRW增大而增加。该区域是BET受正常SRAM操作管理的区域。
如图35的(b)例示，存储之后的关机使得区域A中的BET小于图35的(a)的BET。特别是在行N较大时，BET较小。由此，存储后的关机可以减少BET。这展示可以降低功耗。如上所述，第一实施方式可以降低功耗。
图36的(a)和图36的(b)是在第一实施方式中改变存储自由比时BET相对于nRW的图。图36的(a)例示了存储前/后睡眠操作中的模拟结果。图36的(b)例示了存储前睡眠操作和存储后关机操作中的模拟结果。所模拟的是：诸如第三实施方式及其变型例这样的存储自由关机架构应用于第一实施方式的情况。存储自由表示不执行存储操作的单元10数与单元10总数的比。当存储自由为0％时，在所有单元10中执行存储操作。当存储自由为100％时，在所有单元10中都不执行存储操作。当存储自由是50％时，在一半单元10中执行存储操作，并且在剩余的一半单元10中不执行存储操作。
如图36的(a)例示，在存储前/后睡眠操作中，随着存储自由比增大，BET减少，特别是在区域A中。如图36的(b)例示，在存储前睡眠操作和存储后关机操作中，随着存储自由比增大，BET大幅减少。如上所述，第三实施方式及其变型例应用于第一实施方式使得能够降低功耗。
为了减少区域A中的BET，减小在正常SRAM操作时段期间经由MOSFET m7和m8引起的泄漏电流是重要的。图37的(a)和图37的(b)分别是在正常SRAM操作时段期间泄漏电流IL NV相对于电压VCTRL和VSR的图。泄漏电流IL NV是图3中例示的在正常SRAM操作时段期间的每NV-SRAM单元的泄露电流。点指示模拟结果，并且实线是连接点的线。短划线是是图3中例示的在正常SRAM操作时段期间的6T-SRAM的泄露电流。在图37中，电压VVDD被设置为0.9V，并且电压VSR被设置为0V，在而图37的(b)中，电压VVDD被设置为0.9V，并且电压VCTRL被设置为0V。
如图37的(a)例示，泄漏电流IL NV在任意电压VCTRL下大于6T-SRAM的泄漏电流IL V。泄漏电流IL NV具有最小值的电压VCTRL为0.07V。这是为何在睡眠时段、正常SRAM操作时段以及恢复时段期间的电压VCTRL在表1中被设置为0.07V的原因。
如图37的(b)例示，当电压VSR被降至小于0V时，泄漏电流IL NV变得更小。当电压VSR大致为-0.14V或更小时，泄漏电流IL NV大致等于6T-SRAM的泄露电流IL V。
第四实施方式在正常SRAM操作时段与睡眠时段期间，将电压VSR设置为小于跨接地线27的电压VGND(0V)。这样，降低功耗。表2列出了第四实施方式中在睡眠时段、正常RAM操作时段(正常时段)、存储时段、关机时段以及恢复时段期间的电压VVDD、VCTRL以及VSR。
表2
如表2所呈现的，在睡眠时段、正常SRAM操作时段以及恢复时段期间的电压VCTRL被设置为0V。在睡眠时段与正常SRAM操作时段期间的电压VSR被设置为-0.2V，其小于跨接地线27的电压VGND。其它电压与表1所呈现的电压相同，由此省略其描述。
图38的(a)和图38的(b)是在第四实施方式中BET相对于nRW的图。图38的(a)例示了存储前/后睡眠操作中的模拟结果。图38的(b)例示了存储前睡眠操作和存储后关机操作中的模拟结果。图38的(a)和图38的(b)中的BET与图36的(a)和图36的(b)中的BET相比小。如上所述，在第四实施方式中，在睡眠时段与正常SRAM操作时段期间经由MOSFET m7和m8减小泄露电流。因此，可以降低功耗。
上述描述已经描述图34的(a)中的虚拟电源法的示例的第四实施方式中的各电压。第四实施方式可以采用图34的(b)例示的虚拟接地法。在虚拟接地法中，MOSFET m7和m8是p通道FET。当MOSFET m7和m8是p通道FET时，高于跨电源线26的电压VDD的电压VSR在睡眠时段与正常SRAM操作时段期间施加于MOSFET m7和m8的栅极。该配置经由MOSFET m7和m8而减小泄漏电流。
如上所述，在第四实施方式中，控制器25在正常SRAM操作时段(第一时间段，在该第一时间段期间，数据以易失性方式写到双稳态电路12或从双稳态电路12读出)期间，提供给双稳态电路12跨电源线26的电压VVDD或VDD和跨接地线27的电压VGND或VVGND。在这种情况下，施加于MOSFET m7和m8的栅极的电压VSR在MOSFET m7和m8是n通道FET时，被设置为小于跨接地线27的电压VGND，同时在MOSFET m7和m8是p通道FET时，大于跨电源线26的电压VDD。该配置可以经由MOSFET m7和m8减小泄漏电流。第一时间段可以包括如下的用于待机的时间段：在其期间，在数据以易失性方式向或从双稳态电路12写入或读出时，等于电源线26和接地线27的电压的电压分别施加于电源线26和接地线。
即使在睡眠时段期间(第二时间段，在该第二时间段期间，保持双稳态电路12中的数据，且电源线26的电压与接地线的电压之间的差被设置为小于在正常SRAM操作时段期间电源线的电压与接地线之间的电压之间的差)，控制器25也可以在MOSFET m7和m8是n通道FET时将施加于MOSFET m7和m8的栅极的电压VSR设置为小于跨接地线27的电压VGND，同时可以在MOSFET m7和m8是p通道FET时将施加于MOSFET m7和m8的栅极的电压VSR设置为大于跨电源线26的电压VDD。
第四实施方式的第一变型例使得在恢复时段期间的电压VSR低。作为示例将描述虚拟电源法。表3列出了第四实施方式的第一变型例中在睡眠时段、正常操作时段、存储时段、关机时段以及恢复时段期间的电压VDD、VCTRL以及VSR。
表3
如表3所呈现的，在恢复时段期间的电压VSR被设置为小于存储时段期间的电压VSR的0.2V。其它电压与表2所呈现的电压相同，由此省略其描述。
图39的(a)和图39的(b)是第四实施方式的第一变型例中BET相对于nRW的图。图39的(a)例示了存储前/后睡眠操作中的模拟结果。图39的(b)例示了存储前睡眠操作和存储后关机操作中的模拟结果。图39的(a)和图39的(b)中的BET在存储自由比在存储前睡眠操作和存储后关机操作的区域A中为大时，小于图38的(a)和图38的(b)中的BET。如上所述，第四实施方式的第一变型例可以降低存储时段与恢复时段期间的功耗。
第四实施方式的第一变型例可以采用虚拟接地法。即，MOSFET m7和m8是p通道FET。当MOSFET m7和m8是p通道FET时，仅需要在恢复时段期间的电压VSR被设置为大于在存储时段期间的电压VSR。
在第四实施方式的第一变型例中，控制器25在MOSFET m7和m8是n通道FET时，将在恢复时段期间施加于MOSFET m7和m8的栅极的电压VSR设置为小于在存储时段期间施加于MOSFET m7和m8的电压VSR，同时在MOSFET m7和m8是p通道FET时，将在恢复时段期间施加于MOSFET m7和m8的栅极的电压VSR设置为设置为大于在存储时段期间施加于MOSFET m7和m8的电压VSR。该配置可以降低恢复时段期间的功耗。
第四实施方式及其第一变型例是与第一实施方式中相同执行存储前/后睡眠操作或存储前睡眠操作和存储后关机操作的示例性情况。第四实施方式及其变型例可以用于除了上述操作之外的操作中。
虽然到目前为止已经描述了本发明的优选实施方式，但本发明不限于这些特定实施方式，并且可以在这里所要求保护的本发明的范围内对它们进行各种改变和修改。
参考标号的描述
10：单元
12：双稳态电路
20：单元阵列
25：控制器
26：电源线
27：接地线
30：电力开关
40：选择电路
50：确定电路
SR0-SR7：开关线
SR00-SR73：子开关线
CTRL00-CTRL07：控制线

Claims (19)

1.一种存储电路，其特征在于，所述存储电路包括：
多个单元，所述多个单元被布置为多个行和多个列，使得所述多个行被分组以形成各包括一个或更多个行的多个存储体，所述多个单元中的每个单元包括：双稳态电路，所述双稳态电路被配置为存储数据；以及非易失性元件，所述非易失性元件被配置为以非易失性方式来存储在所述双稳态电路中所存储的数据，并且把以非易失性方式存储的数据恢复到所述双稳态电路；以及
控制器，该控制器被配置为：
依次对所述多个行中的每个行执行存储操作；
把作为电源电压向所述多个存储体中的第一存储体中的单元提供的电压设置为第一电压，所述第一存储体包括在其上执行所述存储操作的行；以及
把作为电源电压向所述多个存储体中的、除了所述第一存储体之外的存储体中的单元提供的电压设置为第二电压，所述第二电压小于所述第一电压，但在所述第二电压下所述双稳态电路中的数据被保持。
2.根据权利要求1所述的存储电路，其特征在于：所述控制器被配置为顺序地把作为电源电压向所述多个存储体中的、所有行已经历所述存储操作的存储体中的所述单元提供的电压设置为所述第二电压。
3.根据权利要求1所述的存储电路，其特征在于：所述控制器被配置为顺序地关闭作为电源电压向所述多个存储体中的、所有行已经历所述存储操作的存储体中的所述单元提供的电压。
4.根据权利要求1至3中任意一项所述的存储电路，其特征在于：
所述非易失性元件包括：第一端，其联接到所述双稳态电路中的节点；以及第二端，其联接到控制线；
所述多个单元中的每个单元包括开关，其在所述节点与所述控制线之间串联连接到所述非易失性元件；以及
作为电源电压提供给所述多个单元的电压被提供给所述双稳态电路。
5.根据权利要求1至3中任意一项所述的存储电路，其特征在于：所述多个存储体中的每个存储体包括一个行。
6.一种存储电路，其特征在于，所述存储电路包括：
多个单元，所述多个单元各包括：双稳态电路，所述双稳态电路被配置为存储数据；以及非易失性元件，所述非易失性元件被配置为以非易失性方式存储在所述双稳态电路中所存储的数据，并且把以非易失性方式存储的数据恢复到所述双稳态电路；
一个或更多个电力开关，所述一个或更多个电力开关被配置为改变作为电源电压向所述多个单元提供的电压；以及
控制器，该控制器被配置为，在一区域中在不同时间对多个块中的每个块执行存储操作，由单个电力开关提供相同电压的所述区域被划分成所述多个块。
7.根据权利要求6所述的存储电路，其特征在于：
所述多个单元被布置为多个行和多个列；
所述区域包括一个或更多个行；以及
一个行被划分成所述多个块。
8.根据权利要求7所述的存储电路，其特征在于：
所述多个单元中的每个单元包括用于执行数据存储的开关；
所述多个块中的每个块的单元中的所述开关联接到同一子开关线；
同一行中的子开关线联接到单个开关线；以及
所述存储电路还包括选择电路，所述选择电路被配置为选择所述多个块中的一个块，并且向所选的块的子开关线输出用于导通所述开关的信号。
9.根据权利要求8所述的存储电路，其特征在于：
所述非易失性元件包括：第一端，其联接到所述双稳态电路中的节点；以及第二端，其联接到控制线；
所述开关在所述节点与所述控制线之间串联连接到所述非易失性元件；以及
作为电源电压提供给所述单元的电压被提供给所述双稳态电路。
10.根据权利要求7至9中任意一项所述的存储电路，其特征在于：所述多个块中的每个块包括同一行中的连续单元。
11.根据权利要求7至9中任意一项所述的存储电路，其特征在于：所述多个块中的每一个块包括周期地布置在同一行中的单元。
12.根据权利要求6至9中任意一项所述的存储电路，其特征在于，所述存储电路还包括：
确定电路，所述确定电路被配置为，确定所述双稳态电路中的数据和所述非易失性元件中的数据在所述多个块中的每个块的单元中是否匹配；以及
选择电路，所述选择电路被配置为，在所述数据未能匹配时执行对应块中的所述单元的所述存储操作，并且在所述数据匹配时不执行所述对应块中的所述单元的所述存储操作。
13.一种存储电路，其特征在于，所述存储电路包括：
多个单元，所述多个单元被布置为多个行和多个列，所述多个行中的每个行联接到对应开关线，所述多个列中的每个列联接到对应控制线，所述多个单元中的每个单元包括：双稳态电路，所述双稳态电路被配置为存储数据；非易失性元件，所述非易失性元件被配置为以非易失性方式存储在所述双稳态电路中所存储的数据，并且把以非易失性方式存储的数据恢复到所述双稳态电路，所述非易失性元件的第一端联接到所述双稳态电路中的节点，所述非易失性元件的第二端联接到控制线；以及开关，所述开关在所述节点与所述控制线之间串联连接到所述非易失性元件；
确定电路，所述确定电路由联接到同一控制线的单元共享，并且被配置为基于所述同一控制线的信号来确定所述双稳态电路中的数据和所述非易失性元件所存储的数据在联接到所述同一控制线的所述单元中是否匹配；以及
选择电路，所述选择电路被配置为，在所述数据未能匹配时导通联接到所述同一控制线的所述单元中的所述开关，并且在所述数据匹配时关断联接到所述同一控制线的所述单元中的所述开关。
14.根据权利要求13所述的存储电路，其特征在于：
一个行被划分成各包括多个单元的多个块；以及
所述选择电路被配置为，在所述数据在对应块中的所述多个单元中的至少一个单元中未能匹配时导通所述对应块中的所述开关，并且在所述数据在所述对应块中的所有所述多个单元中匹配时关断所述对应块中的所述开关。
15.根据权利要求14所述的存储电路，其特征在于：所述确定电路由同一块中的多个控制线共享。
16.根据权利要求13至15中任意一项所述的存储电路，其特征在于：
一对所述非易失性元件联接到所述双稳态电路的互补节点；
一对所述控制线联接到一对所述非易失性元件；以及
所述确定电路被配置为，基于所述双稳态电路中的数据与一对所述控制线的信号来确定所述数据是否匹配。
17.一种存储电路，其特征在于，所述存储电路包括：
双稳态电路，电源线的电压和接地线的电压之间的差作为电源电压被提供给所述双稳态电路，并且所述双稳态电路被配置为存储数据；
非易失性元件，所述非易失性元件的第一端联接到所述双稳态电路中的节点，所述非易失性元件的第二端联接到控制线，所述非易失性元件被配置为通过在所述第一端与所述第二端之间流动的电流通过改变电阻值而以非易失性方式存储在所述双稳态电路中所存储的数据，并且被配置为把以非易失性方式存储的数据恢复到所述双稳态电路；
FET，所述FET的源极和漏极在所述节点与所述控制线之间串联连接到所述非易失性元件；以及
控制器，该控制器被配置为，在所述FET为n通道FET时在第一时间段期间将施加于所述FET的栅极的电压设置为小于所述接地线的电压，并且在所述FET为p通道FET时在所述第一时间段期间将施加于所述FET的栅极的电压设置为大于所述电源线的电压，所述第一时间段为如下时间段，在该时间段期间数据以易失性方式写到所述双稳态电路和从所述双稳态电路读出。
18.根据权利要求17所述的存储电路，其特征在于：
所述控制器被配置为，在所述FET为n通道FET时在第二时间段期间将施加于所述FET的栅极的电压设置为小于在所述第一时间段期间所述接地线的电压，并且在所述FET为p通道FET时在所述第二时间段期间将施加于所述FET的栅极的电压设置为大于在所述第一时间段期间所述电源线的电压，所述第二时间段为如下时间段，在该时间段期间所述双稳态电路中的数据被保持，且所述双稳态电路的所述电源线的电压与所述接地线的电压之间的差小于在所述第一时间段期间所述电源线的电压与所述接地线的电压之间的差。
19.根据权利要求17或18所述的存储电路，其特征在于，所述控制器被配置为：
当所述FET是n通道FET时，把所述非易失性元件中所存储的数据被恢复到所述双稳态电路的时间段中施加于所述FET的所述栅极的电压设置为，小于所述双稳态电路中所存储的数据以非易失性方式存储在非易失性存储器中的时间段中施加于所述FET的所述栅极的电压；以及
当所述FET是p通道FET时，把所述非易失性元件中所存储的数据被恢复到所述双稳态电路的时间段中施加于所述FET的所述栅极的电压设置为，大于所述双稳态电路中所存储的数据以非易失性方式存储在所述非易失性存储器中的时间段中施加于所述FET的所述栅极的电压。
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