TW201618101A - 記憶電路 - Google Patents

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Abstract

本發明是一種記憶電路，其特徵為包括複數個記憶胞(cell)及控制部；各個記憶胞包含有：雙穩態電路，其記憶資料；及非揮發性元件，其非揮發地儲存記憶於前述雙穩態電路的資料，將非揮發地儲存的資料，於前述雙穩態電路復原；前述複數個記憶胞排列成在複數列及複數行，形成前述複數列被分割，各個包含1或複數列的複數個記憶庫(bank)；前述控制部依序將前述複數列進行儲存動作，將供給至前述複數個記憶庫中，包含被進行儲存動作列之第1記憶庫的記憶胞之電源的電壓，設為第1電壓，將供給至前述複數個記憶庫中，前述第1記憶庫以外的記憶胞之電源的電壓，設為比前述第1電壓低，且維持前述雙穩態電路的資料的第2電壓

Description

記憶電路 發明領域
本發明是關於一種記憶電路，關於一種備有複數個記憶胞(cell)之記憶電路，而前述記憶胞包含有例如雙穩態電路及非揮發性元件。
發明背景
近年來，資訊處理機器的消耗電力急遽增大。今後，預測以CMOS(Complementary Metal Oxide Semiconductor(互補式金屬氧化物半導體))邏輯系統為中心的資訊處理機器的節能化將變得比以往更為重要。於最近的個人電腦(PC)、伺服器的微處理器、及智慧型手機等可攜式機器之系統單晶片(SoC)等CMOS邏輯系統，隨著電晶體的微縮化及高密度積體化，因漏電流而於待機時消耗的待機(靜態或待命)電力顯著變大。如此，待機時的電力增大構成了重大問題。例如最近的微處理器的待機電力，已達到與CMOS在動作(運算)時所消耗的動態電源相同位準。亦即，這類微處理器即便不進行運算，在待機時仍消耗與運算相同位準的電力。因此，電機電力的減低遂成為CMOS 邏輯系統的重要課題。
電源閘控(PG)是將邏輯電路分割為被稱為電源域的區塊，就每一電源域，藉由電源斷路進行電源管理(電力限制)，以減低待機電力的方法。電源管理採用電源切換器或被稱為睡眠電晶體之MOSFET(Metal Oxide Semiconductor Field Effect Transistor(金屬氧化物半導體場效電晶體))切換器。再者，以下將電源切換器及睡眠電晶體概括稱為電源切換器。PG現在已成為微處理器或SoC等CMOS邏輯系統中必須的電力減低架構之一。PG之省電(節能)效果的重要因子為，電源域的空間性粒度(電源域大小)及進行PG的時間性粒度(施行PG的時間性頻率)。位於電源域內之記憶電路內資訊的保持，會對PG之空間性及時間性粒度造成限制。這是由於位於電源域內之記憶於暫存器或快閃記憶體等記憶電路之重要資訊，會由於電源斷路而喪失。
非揮發性電源閘控(NV(non-volatile)PG)是解決以上所述之以往PG的問題，實現僅以CMOS電路所無法實現的最佳空間性及時間性粒度的PG，藉此可高效率地減低能量，大幅減低待機時消耗電力的技術。為了實現NVPG，將微處理器或SoC內所使用諸如快閃記憶體或暫存器、暫存器檔等記憶電路，予以非揮發化。這些記憶電路是由所謂SRAM(Static Random Access Memory(靜態隨機存取記憶體))或正反器(FF)之雙穩態電路構成。藉由將強磁穿隧接合(MTJ)等之非揮發記憶體元件附加於雙穩態電路，可構成所 謂非揮發性SRAM(NV-SRAM)或非揮發性FF(NV-FF)之非揮發性雙穩態電路。
於專利文獻1，記載一種記憶電路，其使用具有雙穩態電路及非揮發性元件之記憶胞。將雙穩態電路的資料儲存於非揮發性元件，將非揮發性元件的資料，於雙穩態電路復原(restore)的電路，稱為非揮發性雙穩態電路。於專利文獻2，記載一種記憶電路，於具有非揮發性雙穩態電路的記憶胞，進行一般SRAM動作、睡眠(sleep)動作、儲存(store)動作及電源斷路(關機(shutdown))。於專利文獻3，記載一種記憶電路，當記憶於雙穩態電路的資料、與儲存於非揮發性元件的資料一致時，進行不將雙穩態電路的資料儲存於非揮發性元件的控制。
先行技術文獻 專利文獻
[專利文獻1]國際公開案號第2009/028298號
[專利文獻2]國際公開案號第2013/172066號
[專利文獻3]國際公開案號第2013/172065號
發明概要
然而，如專利文獻1至3之記憶電路，將選擇的記憶胞之雙穩態電路的資料儲存於非揮發性元件時，對未選擇的記憶胞，亦供給儲存動作用的電壓。如此，未選擇的記憶胞成為儲存動作用的待命狀態。因此，發生耗損的待 機電力。
又，如專利文獻2及3，使用電源切換器，以將記憶胞設為睡眠模式或關機模式。於儲存動作時，於低阻抗之非揮發性元件流入電流。因此，為了較高地維持施加於記憶胞之虛電源電壓(或較低地維持虛接地電壓)，用以使記憶胞睡眠或關機的電源切換器變大。因此，電源切換器的佔用面積變大。
進而言之，如專利文獻3，以記憶胞為單位判斷有無儲存時，周邊電路變大。
本發明有鑑於上述課題而完成，其目的在於抑制待機電力，或抑制佔用面積。
本發明為一種記憶電路，其特徵為包括：複數個記憶胞(cell)，各個記憶胞包含有：雙穩態電路，其記憶資料；及非揮發性元件，其非揮發地儲存記憶於前述雙穩態電路的資料，將非揮發地儲存的資料，於前述雙穩態電路復原；前述複數個記憶胞排列成在複數列及複數行，形成前述複數列被分割，各個包含1或複數列的複數個記憶庫(bank)；及控制部，其依序將前述複數列進行儲存動作，將供給至前述複數個記憶庫中，包含被進行儲存動作列之第1記憶庫的記憶胞之電源的電壓，設為第1電壓，將供給至前述複數個記憶庫中，前述第1記憶庫以外的記憶胞之電源的電壓，設為比前述第1電壓低，且維持前述雙穩態電路的資料的第2電壓。
於上述構成中，可構成如下：前述控制部對所含列的儲存動作結束的每一記憶庫，將供給至前述記憶胞之電源的電壓設為前述第2電壓。
於上述構成中，可構成如下：前述控制部可對所含列的儲存動作結束的每一記憶庫，關斷供給至前述記憶胞之電源的電壓而構成。
於上述構成中，可構成如下：前述非揮發性元件的一端連接於前述雙穩態電路內的節點，另一端連接於控制線；前述複數個記憶胞各個備有切換器，其於前述節點與前述控制線之間，與前述非揮發性元件串聯地連接；供給至前述複數個記憶胞之電源的電壓是供給至前述雙穩態電路。
於上述構成中，可構成如下：前述複數個記憶庫各個包含1列。
本發明為一種記憶電路，其特徵為包括：複數個記憶胞，各個記憶胞包含有：雙穩態電路，其記憶資料；及非揮發性元件，其非揮發地儲存記憶於前述雙穩態電路的資料，將非揮發地儲存的資料，於前述雙穩態電路復原；1或複數個電源切換器，變更供給至前述複數個記憶胞之電源的電壓；及控制部，藉由1個電源切換器供給共通電壓的區域被分割為複數個區塊，於前述區域中，在前述複數個區塊各不相同的期間進行儲存動作。
於上述構成中，可構成如下：前述複數個記憶胞排列於複數列及複數行；前述區域包含1或複數列；1列被 分割為前述複數個區塊。
於上述構成中，可構成如下：前述複數個記憶胞各個包含有切換器，其執行資料的儲存；前述複數個區塊的各個記憶胞內之前述切換器連接於共通的子切換器線；相同列的子切換器線連接於1個切換器線；包括選擇電路，其選擇前述複數個區塊中之1個區塊，對選擇的區塊的子切換器線，輸出開啟前述切換器的訊號。
於上述構成中，可構成如下：前述非揮發性元件的一端連接於前述雙穩態電路內的節點，另一端連接於控制線；前述切換器是於前述節點與前述控制線之間，與前述非揮發性元件串聯地連接；供給至前述記憶胞之電源的電壓是供給至前述雙穩態電路。
於上述構成中，可構成如下：前述複數個區塊各個包含相同列內連續的記憶胞。
於上述構成中，可構成如下：前述複數個區塊各個包含相同列內之週期性排列的記憶胞。
於上述構成中，可構成如包括：判定電路，判定前述複數個區塊之各個記憶胞內的前述雙穩態電路與前述非揮發性元件的資料一致或不一致；及選擇電路，前述資料不一致時，不進行相對應區塊內的記憶胞的儲存動作，前述資料一致時，不進行前述相對應區塊內的記憶胞的儲存動作。
本發明為一種記憶電路，其特徵為包括：複數個記憶胞，各個記憶胞包含有：雙穩態電路，其記憶資料； 及非揮發性元件，其一端連接於前述雙穩態電路內的節點，另一端連接於控制線，非揮發地儲存記憶於前述雙穩態電路的資料，將非揮發地儲存的資料，於前述雙穩態電路復原；及切換器，其於前述節點與前述控制線之間，與前述非揮發性元件串聯地連接；前述複數個記憶胞排列於各個連接於共通的切換器線的複數列、及各個連接於共通的控制線的複數行；判定電路，對於相同的控制線共通地設置，根據相對應控制線的訊號，判定連接於前述相對應控制線之記憶胞內的前述雙穩態電路與前述非揮發性元件的資料一致或不一致；及選擇電路，前述資料不一致時，令連接於前述相對應控制線之記憶胞內的前述切換器開啟，前述資料一致時，令連接於前述相對應控制線的切換器關閉。
於上述構成中，可構成如下：1列被分割為各個包含複數個記憶胞之複數個區塊；前述選擇電路是於相對應區塊內之複數個記憶胞的資料之至少1個不一致時，令前述相對應區塊內的前述切換器開啟，前述相對應區塊內之複數個記憶胞的資料全部一致時，令前述相對應區塊內的前述切換器關閉。
於上述構成中，可構成如下：前述判定電路是於相同區塊內的複數個控制線共通地設置。
於上述構成中，可構成如下：一對前述非揮發性元件分別連接於前述雙穩態電路之互補節點；一對前述控制線分別連接於前述一對非揮發性元件；前述判定電路根據前述雙穩態電路的資料及前述一對控制線的訊號，判定 前述資料一致或不一致。
本發明為一種記憶電路，其特徵為包括：雙穩態電路，從電源線及接地線被供給電壓，記憶資料；非揮發性元件，其一端連接於前述雙穩態電路內的節點，另一端連接於控制線，藉由電阻值因流於前述一端與前述另一端之間的電流而變更，以非揮發地儲存記憶於前述雙穩態電路的資料，將非揮發地儲存的資料，於前述雙穩態電路復原；FET，源極及汲極在前述節點與前述控制線之間，與前述非揮發性元件串聯地連接；及控制部，於前述雙穩態電路，將資料揮發地進行寫入及讀出的第1期間，當前述FET為n通道FET時，使得施加於前述FET的閘極的電壓，低於前述接地線的電壓，當前述FET為p通道FET時，使其高於前述電源線的電壓。
於上述構成中，可構成如下：前述控制部是於前述雙穩態電路的資料維持，且前述電源線的電壓與前述接地線的電壓的差距，變得小於前述第1期間中前述電源線的電壓與前述接地線的電壓的差距之第2期間，當前述FET為n通道FET時，使得施加於前述FET的閘極的電壓，低於前述第1期間中前述接地線的電壓，當前述FET為p通道FET時，使其高於前述第1期間中前述電源線的電壓。
於上述構成中，可構成如下：前述控制部是當前述FET為n通道FET時，使得將儲存於前述非揮發性元件的資料，於前述雙穩態電路復原的期間中施加於前述FET的閘極的電壓，低於將記憶於前述雙穩態電路的資料，於非揮 發性記憶體非揮發地儲存的期間中施加於前述FET的閘極的電壓；當前述FET為p通道FET時，使得前述復原期間中施加於前述FET的閘極的電壓，高於前述儲存期間中施加於前述FET的閘極的電壓。
若藉由本發明，可抑制待機電力，或可抑制佔用面積。
10‧‧‧NV-SRAM記憶胞、記憶胞
12‧‧‧雙穩態電路
14、16‧‧‧阻抗電路
17‧‧‧自由層
18‧‧‧通道絕緣膜
19‧‧‧釘札層
20‧‧‧記憶胞陣列
21‧‧‧行解碼器
22‧‧‧行驅動器
23‧‧‧列解碼器
24‧‧‧列驅動器
25‧‧‧控制部
26‧‧‧電源線
27‧‧‧接地線
30、38‧‧‧電源切換器
31、32‧‧‧預充電電路
33、44‧‧‧選擇器
34‧‧‧讀電路
35‧‧‧寫電路
40、41‧‧‧選擇電路
42‧‧‧區塊
46‧‧‧讀/寫電路
50‧‧‧判定電路
56‧‧‧讀出電路
58‧‧‧檢出電路
60‧‧‧OR電路
100‧‧‧記憶電路
BL、BL00~BL07、BLB00~BLB07‧‧‧位元線
BK0~BK(N/2-1)、BK0~BK(N/4-1)‧‧‧記憶庫
CTRL、CTRL00~CTRL07、CTRL1、CTRL2‧‧‧控制線
D、DB‧‧‧輸出入線
IL NV、IL V‧‧‧漏電流
IN‧‧‧輸入資料
L‧‧‧通道長
m1~m8‧‧‧MOSFET
MTJ1、MTJ2‧‧‧強磁穿隧接合元件
NVPG‧‧‧非揮發性電源閘控
OUT‧‧‧輸出資料
PC‧‧‧預充電訊號
PSM1、PSM2、PS-MOSFET‧‧‧擬似自旋MOSFET
Q、QB‧‧‧節點
RE‧‧‧讀訊號
S10~S22‧‧‧步驟
SEL0、SEL00~SEL73、SEL0a~SEL0d、Select、SL、SR_dev0~SR_dev7‧‧‧選擇訊號
SR、SR0~SR7、SR0~SRN-1‧‧‧切換器線
SR00~SR73、SR0a~SR0d、SR0a0~SR0a7、SR0b0~SR0b7、SR0c0~SR0c7、SR0d0~SR0d7‧‧‧子切換器線
SRB‧‧‧互補訊號
V1、V2、VCTRL、VSR、VVDD、VVGND‧‧‧電壓
VDD、Vsupply‧‧‧電源電壓
VGND‧‧‧接地電壓
VVDD‧‧‧虛電源電壓
VVGND‧‧‧虛接地電壓
W、W0~W2‧‧‧通道寬
WE‧‧‧寫訊號
WL、Word00~Word03‧‧‧字元線
WT‧‧‧總通道寬
圖1為實施例1至3之記憶胞的電路圖。
圖2是表示實施例1至3之記憶電路的方塊圖。
圖3是表示實施例1至3之NV-SRAM及6T-SRAM之各期間的消耗電流的圖。
圖4(a)及圖4(b)是說明實施例1之動作的圖。
圖5是表示實施例1之記憶胞陣列與電源切換器的連接的方塊圖。
圖6是表示實施例1之記憶胞陣列與電源切換器的其他連接的方塊圖。
圖7是表示實施例1之儲存動作之例1的時序圖。
圖8是表示實施例1之儲存動作之例2的時序圖。
圖9是表示實施例1之儲存動作之例3的時序圖。
圖10是表示實施例1之儲存動作之例4的時序圖。
圖11是表示實施例1中用於模擬的記憶電路的方塊圖。
圖12(a)及圖12(b)是表示實施例1中用於模擬的程序 圖。
圖13(a)是表示對於nRW之Ecyc的圖，圖13(b)是表示對於tSD之Ecyc的圖。
圖14是表示對於實施例1之記憶胞陣列尺寸之BET刪減率的圖。
圖15(a)及圖15(b)是表示實施例2之記憶胞及電源切換器的電路圖。
圖16是表示對於電源切換器的通道寬W之虛電源電壓VVDD的圖。
圖17是表示實施例2之記憶胞陣列的一部分的方塊圖。
圖18(a)及圖18(b)是表示實施例2之選擇電路例的方塊圖。
圖19為實施例2之切換器線、子切換器線及虛電源電壓VVDD的時序圖。
圖20是表示實施例2之變形例的記憶電路的方塊圖。
圖21(a)是表示對於實施例2之nSR之MOSFET總通道寬的圖；圖21(b)是表示對於實施例2之nSR之總通道寬/記憶胞的圖。
圖22是表示實施例2之變形例1的記憶胞陣列之一部分的方塊圖。
圖23是表示實施例2之變形例2的記憶胞陣列之一部分的方塊圖。
圖24為實施例2之變形例2之各記憶胞的儲存動作、切 換器線、子切換器線及虛電源電壓VVDD的時序圖。
圖25是表示實施例2之變形例3的記憶胞陣列之一部分的方塊圖。
圖26為實施例3之判定電路及記憶胞的方塊圖。
圖27為實施例3之判定電路及記憶胞的其他例的方塊圖。
圖28是表示實施例3之記憶電路的方塊圖。
圖29為實施例3之切換器線、控制線及匹配訊號的時序圖。
圖30是表示實施例3之變形例1的記憶電路的方塊圖。
圖31是表示實施例3之變形例2的記憶電路的方塊圖。
圖32是表示實施例3之變形例3的記憶電路的方塊圖。
圖33是表示實施例3之變形例4的記憶電路的方塊圖。
圖34(a)及圖34(b)為實施例1至4及其變形例之記憶胞的電路圖。
圖35(a)及圖35(b)是表示對於實施例1之nRW之BET的圖。
圖36(a)及圖36(b)是表示於實施例1改變免儲存比率時之對於nRW之BET的圖。
圖37(a)及圖37(b)是表示一般SRAM動作期間中分別對於電壓VCTRL及VSR之漏電流IL NV的圖。
圖38(a)及圖38(b)是表示對於實施例4之nRW之BET的圖。
圖39(a)及圖39(b)是表示對於實施例4的變形例1之nRW 之BET的圖。
用以實施發明之形態
以下參考圖式，以NV-SRAM作為非揮發性雙穩態電路例，來說明實施例。再者，以下實施例之記憶電路為例如進行電源閘控的電源域所含之記憶電路，例如快閃記憶體或暫存器。又，雖以非揮發性SRAM為例說明，但亦可為非揮發性FF。
[實施例1]
實施例1為儲存時睡眠架構的範例。於實施例1，在儲存動作時，於未執行儲存動作的記憶胞陣列的各列，將連接的記憶胞設為睡眠模式或關機模式。又，將連接於包含執行儲存動作列附近數列以外的列的記憶胞，設為睡眠模式或關機模式。關於進行儲存動作前的列，不使其成為關機模式而設為睡眠模式，關於進行儲存動作後的列，睡眠模式或關機模式均可。再者，列是例如配置於與字元線呈平行方向的記憶胞。藉此，於包含非揮發性雙穩態電路之可進行非揮發性電源閘控(NVPG)的記憶電路中，可提高NVPG的電力減低效率。
圖1為實施例1至3之記憶胞的電路圖。如圖1所示，NV-SRAM記憶胞10包含有阻抗電路14及16、自旋轉移力矩磁性穿隧接合元件(STT-MTJ：以下為了簡化而稱為強磁穿隧接合元件)MTJ1及MTJ2。
阻抗電路14及16連接為迴圈狀而構成雙穩態電 路12。阻抗電路14包含有n型MOSFETm2及p型MOSFETm1。阻抗電路16包含有n型MOSFETm4及p型MOSFETm3。
連接有阻抗電路14與16之節點分別為節點Q、QB。節點Q與節點QB互為互補節點。藉由節點Q及節點QB分別為高位準及低位準，或節點Q及節點QB分別為低位準及高位準，雙穩態電路12成為穩態狀態。雙穩態電路12藉由成為穩態狀態而可記憶資料。
節點Q及QB分別經由MOSFETm5及m6而連接於輸出入線D及DB。MOSFETm5及m6之閘極連接於字元線WL。藉由MOSFETm1至m6形成6電晶體(FET)型SRAM。
於節點Q與控制線CTRL之間，連接有MOSFETm7及強磁穿隧接合元件MTJ1，於節點QB與控制線CTRL之間，連接有MOSFETm8及強磁穿隧接合元件MTJ2。MOSFETm7及m8之源極及汲極的一方分別連接於節點Q及QB，源極及汲極的另一方分別連接於強磁穿隧接合元件MTJ1及MTJ2。MOSFETm7及m8之閘極連接於切換器線SR。再者，MOSFETm7及m8亦可分別連接於強磁穿隧接合元件MTJ1及MTJ2與控制線CTRL之間。又，不設置MOSFETm7及m8。
強磁穿隧接合元件MTJ1及MOSFETm7構成擬似自旋MOSFET(PS-MOSFET)PSM1。同樣地，強磁穿隧接合元件MTJ2及MOSFETm8構成PSM2。
強磁穿隧接合元件MTJ1及MTJ2分別包含有自由層17、通道絕緣膜18及釘札層19。自由層17及釘札層19 由強磁體組成。自由層17與釘札層19之磁化方向為平行的狀態(平行狀態)下，MTJ1及MTJ2的電阻值變低。自由層17與釘札層19之磁化方向為反平行的狀態(反平行狀態)下，MTJ1及MTJ2的電阻值比平行狀態高。MTJ1及MTJ2是依據MTJ1及MTJ2的電阻值來儲存資料。於後述的虛電源方式，自由層17連接於控制線CTRL，於虛接地方式，釘札層19連接於控制線CTRL。於虛電源方式，PSM1及PSM2之MOSFETm7及m8為n型，於虛接地方式，PSM1及PSM2之MOSFETm7及m8為p型。
對雙穩態電路12之資料寫入及讀出，與習知的SRAM同樣地進行。亦即，藉由將字元線WL設為高位準，使MOSFETm5及m6成為導通狀態，以於雙穩態電路12寫入輸出入線D及DB的資料。又，藉由使輸出入線D及DB成為等電位的浮動狀態，將字元線WL設為高位準，使MOSFETm5及m6成為導通狀態，可將雙穩態電路12的資料讀出到輸出入線D及DB。藉由使MOSFETm5及m6成為斷路狀態，以保持雙穩態電路12的資料。再者，對雙穩態電路12之資料寫入、讀出及保持時，切換器線SR宜設為低位準，MOSFETm7及m8宜為斷路狀態。藉此，可大致阻斷節點Q及QB與控制線CTRL間的電流，實現穩態動作，進而可抑制消耗電力增大。
圖2是表示實施例1至3之記憶電路的方塊圖。如圖2，記憶電路100備有記憶胞陣列20、行解碼器21、行驅動器22、列解碼器23、列驅動器24及控制部25。於記憶胞 陣列20，複數個記憶胞10是於複數列及複數行排列成矩陣狀。行解碼器21及列解碼器23從位址訊號選擇行及列。行驅動器22是於選擇行之輸出入線(亦稱位元線)D、DB及控制線CTRL，施加電壓等。列驅動器24是於選擇列之字元線WL及切換器線SR，施加電壓等。控制部25經由行解碼器21、行驅動器22、列解碼器23及列驅動器24，於記憶胞10之輸出入線D、DB、字元線WL、切換器線SR及控制線CTRL，施加電壓等。
圖3是表示實施例1至3之NV-SRAM及6T-SRAM之各期間的消耗電流的圖。實線表示包含有圖1所示NV-SRAM之記憶電路的消耗電流。實線的消耗電流包含漏電流及用於NVPG的電流，不包含一般SRAM動作之寫入及讀出的電流。虛線表示使用未設置MOSFETm7、MOSFETm8、MTJ1及MTJ2之6電晶體SRAM(6T-SRAM)記憶胞之記憶電路的消耗電流。點線表示使用6T-SRAM之記憶電路的一般SRAM動作期間的消耗電流。虛線及點線的消耗電流包含漏電流，不包含SRAM動作之寫入及讀出電流。
如圖3，NV-SRAM記憶胞10的動作期間包括睡眠期間、一般SRAM動作(正常SRAM運作)期間、儲存期間、關機期間(電流斷路)期間及復原期間。睡眠期間及一般SRAM動作期間是於雙穩態電路12保持有資料的期間。一般SRAM動作期間是作為一般的SRAM重寫雙穩態電路12的資料，揮發性地保持(此稱為「揮發地重寫資料」)的期間。睡眠期間是記憶胞10為睡眠模式的期間，僅保持雙穩態電 路12的資料，不進行資料重寫的期間。於睡眠期間，相對於一般SRAM動作期間，將供給至雙穩態電路12之電源的電壓Vsupply，降低至可保持資料的程度。例如將一般SRAM動作期間之Vsupply設為1.1V，並將睡眠期間之Vsupply設為0.9V。藉此可抑制消耗電力。於睡眠期間及一般SRAM動作期間，控制線CTRL及切換器線SR為低位準，MOSFETm7及m8關閉。
儲存期間是進行儲存動作的期間，將記憶於雙穩態電路12之資料儲存於強磁穿隧接合元件MTJ1及MTJ2，揮發性地保持(此稱為「揮發地儲存資料」)的期間。於儲存期間中一部分的期間，將切換器線SR及控制線CTRL設為高位準，於剩餘的期間，將切換器線SR設為高位準(開啟MOSFETm7及m8)，將控制線CTRL設為低位準。例如於儲存期間中初始的期間，將控制線CTRL設為低位準，於儲存期間中其後的期間，將控制線CTRL設為高位準。節點Q及QB分別為高位準及低位準時，強磁穿隧接合元件MTJ1及MTJ2分別為高電阻及低電阻。節點Q及QB分別為低位準及高位準時，強磁穿隧接合元件MTJ1及MTJ2分別為低電阻及高電阻。如此，雙穩態電路12的資料儲存於強磁穿隧接合元件MTJ1及MTJ2。
關機期間是將記憶胞10設為關機模式的期間。於關機期間，供給至記憶胞10之電源的電壓(Vsupply-接地電壓)大致設為0V。藉此，記憶胞10成為關機模式。此時，於記憶胞10幾乎未流有電流，因此可抑制消耗電力。
於復原期間，藉由於控制線CTRL設為低位準，切換器線SR設為高位準的狀態下，將電源電壓Vsupply從0V開始升高而進行。強磁穿隧接合元件MTJ1及MTJ2分別為高電阻及低電阻時，節點Q及QB分別成為高位準及低位準。強磁穿隧接合元件MTJ1及MTJ2分別為低電阻及高電阻時，節點Q及QB分別成為低位準及高位準。如此，於強磁穿隧接合元件MTJ1及MTJ2儲存且非揮發地保持的資料(此稱為「非揮發地儲存的資料」)，會於雙穩態電路12復原。
睡眠期間的長度設為τsleep，6T-SRAM之漏電流設為ILS V，NV-SRAM之漏電流設為ILS NV。一般SRAM動作期間的長度設為τact，6T-SRAM之漏電流設為IL V，NV-SRAM之漏電流設為IL NV。儲存期間的長度設為τst，強磁穿隧接合元件MTJ1及MTJ2的寫入電流(儲存動作時產生的電流)設為IMTJ。關機期間的長度設為τSD，NV-SRAM之漏電流設為IL SD。復原期間的長度設為τret，NV-SRAM之復原動作時產生的電流設為IRush。睡眠期間與一般SRAM動作期間的合計長度設為τexe。從睡眠期間到復原期間的長度設為τcyc。
由於在睡眠期間及一般SRAM動作期間，於MOSFETm7及m8亦流有漏電流，因此NV-SRAM之漏電流所造成的消耗電力大於6T-SRAM。於NV-SRAM，在儲存期間產生儲存用電流，在復原期間產生經由強磁穿隧接合元件MTJ1及MTJ2產生的電流、及於令電源重啟的電路產生的衝擊電流。於關機期間，NV-SRAM流有些微電流，但消耗 電力充分變小。於6T-SRAM，由於不能關機，因此將相當於NV-SRAM之儲存期間、關機期間及儲存期間的期間，設為睡眠期間。故，該等期間之6T-SRAM的漏電流為ILS V。
於NV-SRAM記憶胞，與6T-SRAM記憶胞相比，一般SRAM動作時及睡眠動作時之漏電流增加部分、及儲存期間及復原期間之消耗能量增加部分，等於因關機可節省的能量的期間為BET(Break-even time(兩平時間))。因此，待機期間為BET以上時，不進行關機，BET以下時設為睡眠。藉此可極為高效率地減低電力。
圖4(a)及圖4(b)是說明實施例1之動作的圖。圖4(a)表示虛電源方式，圖4(b)表示虛接地方式。如圖4(a)所示，於記憶胞陣列20，排列有N列×M行的記憶胞10。於相同列0至N-1之記憶胞10，分別連接有相同切換器線SR0至SRN-1。於各記憶胞10連接有電源線及接地線。於虛電源方式，電源線26就各列逐一設置。電源電壓VDD供給至電源切換器30。
電源切換器30將供給至各電源線26之電壓VVDD(對應於圖1之電源電壓Vsupply)，因應睡眠期間、一般SRAM動作期間、儲存期間、關機期間及復原期間而變更。例如於關機期間，電源切換器30將供給至記憶胞10之電源的電壓(電源線的電壓-接地線的電壓)大致設為0V(或阻斷(使VVDD逼近0V))。於睡眠期間，電源切換器30使供給至記憶胞10之電源的電壓，比一般SRAM動作期間、儲存期間及復原期間低。
控制部25令電源切換器30，變更供給至各列之電源線26的電壓VVDD。又，控制部25對切換器線SR0至SRN-1輸出切換器訊號。藉由切換器訊號，選擇切換器線SR0至SRN-1之任一者。
如圖4(b)所示，於虛接地方式，接地線27是於各列逐一設置。接地電壓VGND供給至電源切換器30。電源切換器30根據控制部25的指示，將供給至各接地線27之電壓VVGND，因應睡眠期間、一般SRAM動作期間、儲存期間、關機期間及復原期間而變更。其他構成與圖4(a)相同，省略說明。
供給至記憶胞10之供給電壓為電源線與接地線之間的電壓差。例如於圖4(a)所示之虛電源方式，供給電壓大致為(電源線26的電壓)-(接地電壓)。於圖4(b)所示之虛接地方式，供給電壓大致為(電源電壓)-(接地線27的電壓)。故，採用虛電源方式及虛接地方式之任一方式，均可實現相同的動作。於以下實施例1至3及其變形例，主要以虛電源方式為例來說明，但亦可採用虛接地方式。
於快閃記憶體等之SRAM電路，大多以構成記憶胞陣列20的列為單位，進行讀出及寫入的存取。列一般以字元線為單位，從高位架構來看時，列亦稱為線路(line)。每一列之記憶胞10的數目為例如處理器之處理單位，即字元的位元數(例如32位元)。NVPG之儲存動作時，同樣亦能以記憶胞陣列20的列為單位來進行儲存動作。
然而，若考慮MTJ1及MTJ2之自旋注入磁化翻轉 的機率，1次儲存動作所花費的時間為10奈秒或其以上的較長時間。因此，於進行儲存動作的記憶胞陣列20內，執行儲存動作之記憶胞10以外的大多數記憶胞10，雖未進行儲存動作，但為被供給電壓的待機狀態。於待機狀態之記憶胞10，流有漏電流。待機電力因而增大。記憶胞陣列20越大，待機電力的增大越顯著。
因此，於實施例1，如圖4(a)及圖4(b)所示，可就記憶胞陣列20的列或少數列逐一設定電壓。對儲存動作中之列或包含儲存動作中之列之少數列，供給儲存動作用電壓。對於其他列，降低供給至記憶胞10之電源的電壓，執行睡眠模式。該動作稱為儲存時睡眠動作。藉此，睡眠模式之記憶胞10與被供給儲存動作用電壓之記憶胞10相比，漏電流受到抑制。故，抑制記憶胞10的消耗電力。
圖5是表示實施例1之記憶胞陣列與電源切換器的連接的方塊圖。如圖5所示，於各列0至N-1之電源線26，逐一設有電源切換器30。藉此，可於各列0至N-1，逐一變更電源線26的電壓。於該例，各列0至N-1，相當於各個記憶庫。
圖6是表示實施例1之記憶胞陣列與電源切換器的其他連接的方塊圖。如圖6所示，於複數列之電源線26，共通設置電源切換器30。電源切換器30共通的複數列為記憶庫BK0至BK(N/2-1)。例如記憶庫BK0包含列0及1。藉此，可一併變更1個記憶庫BK0所含複數列0及1之電源線26的電壓。藉此，可抑制電源切換器30的佔用面積。
圖7是表示實施例1之儲存動作之例1的時序圖。1個記憶庫包含1個列之圖5的範例。縱軸表示供給至各列之記憶胞10的供給電壓(電源線的電壓-接地線的電壓)。如圖7所示，至時間t0，進行一般的6T-SRAM之SRAM動作及睡眠動作。於時間t0，開始包含記憶胞陣列20之電源域的儲存動作。於時間t0至t1間的期間，控制部25令電源切換器30，供給電壓V1作為列0之記憶胞10的供給電壓。電壓V1為例如VDD-VGND-(藉由電源切換器30造成的降電壓)。控制部25令電源切換器30，供給睡眠模式之電壓V2作為其他列1至N-1之記憶胞10的供給電壓。電壓V2是低於電壓V1，且雙穩態電路12的資料不消失的電壓。
控制部25進行列0的儲存動作。於時間t1，當列0的儲存動作結束時，控制部25令電源切換器30，對列0之記憶胞10，供給睡眠模式之電壓V2作為供給電壓。其後，控制部25令電源切換器30，依序對列1至N-1之記憶胞10，供給電壓V1作為供給電壓。控制部25對作為供給電壓供給電壓V1之列以外的列的記憶胞10，供給電壓V2作為供給電壓。控制部25進行作為供給電壓供給電壓V1之列的儲存動作。於時間t2，當所有列的儲存動作結束時，控制部25令電源切換器30，將所有列0至N-1之記憶胞10的供給電壓關斷。藉此，將記憶胞陣列20關機。
圖8是表示實施例1之儲存動作之例2的時序圖。如圖8所示，於時間t1，當列0的儲存動作結束時，控制部25令電源切換器30，將列0之記憶胞10的供給電壓關斷。其 後，於列1至N-1，每當儲存動作結束時，控制部25令電源切換器30，將供給至各列之記憶胞10的供給電壓關斷。其他動作與圖7相同，省略說明。進行儲存動作前之記憶胞10為了維持資料而設為睡眠模式。儲存動作後之記憶胞10不維持資料亦可，因此予以關機。於圖8的範例，可較圖7的範例更抑制待機電力。
圖9是表示實施例1之儲存動作之例3的時序圖。1個記憶庫包含複數列之例如圖6的範例。如圖9所示，複數列0至N-1被分割為複數個資料庫BK0至BK(N/4-1)。各資料庫BK0至BK(N/4-1)包含複數列(該例為4列)。例如資料庫BK0、BK1及BK(N/4-1)分別包含列0至3、列4至7、及列N-4至N-1。於時間t0，控制部25令電源切換器30，對資料庫BK0內之列0至3的記憶胞10，供給電壓V1作為供給電壓。控制部25進行列0之儲存動作(以粗線表示)。
於時間t3，當列0之儲存動作結束時，控制部25進行列1之儲存動作。其後，控制部25依序進行列2及3之儲存動作。於時間t1，當列0至3之儲存動作結束時，控制部25係令電源切換器30，供給電壓V2作為列0至3之記憶胞10的供給電壓。控制部25係於資料庫BK1至BK(N/4-1)，進行同樣的儲存動作。其他動作與圖7相同，省略說明。於圖9的範例，與圖7的範例相比，可抑制電源切換器30的佔用面積。
圖10是表示實施例1之儲存動作之例4的時序圖。於時間t1，當列0至3之儲存動作結束時，控制部25令電源 切換器30，將資料庫BK0內之記憶胞10的供給電壓關斷。其後，控制部25係於資料庫BK1至BK(N/4-1)，進行同樣的儲存動作。其他動作與圖9相同，省略說明。於圖10的範例，可較圖9的範例更抑制待機電力。
於實施例1進行模擬。圖11是表示實施例1中用於模擬的記憶電路的方塊圖。如圖11所示，記憶電路100備有記憶胞陣列20、預充電電路31及32、選擇器33、讀電路34及寫電路35。於記憶胞陣列20，配置有與令其動作之NV-SRAM記憶胞10擬似的記憶胞10(以虛線表示)。於列方向設有字元線WL、切換器線SR及電源線26。於行方向設有位元線BL及BLB、控制線CTRL。
電源線26經由電源切換器30連接於電源電壓VDD。電源切換器30為例如P型MOSFET。預充電電路31及32根據預充電訊號PC，將位元線BL及BLB預充電。選擇器33根據選擇訊號SL，選擇位元線BL及BLB。讀電路34根據讀訊號RE，讀出選擇的記憶胞10之雙穩態電路12的輸出資料OUT。寫電路35根據寫訊號WE，於選擇的記憶胞10之雙穩態電路12寫入輸入資料IN。
圖12(a)及圖12(b)是表示實施例1中用於模擬的程序圖。圖12(a)是設想NV-SRAM的程序圖，圖12(b)是設想6T-SRAM的程序圖。如圖12(a)所示，於NV-SRAM，進行從雙穩態電路12之讀出(讀)動作(步驟S10)及對雙穩態電路12之寫入(寫)動作(步驟S12)。該等動作是與一般的6T-SRAM相同的動作。其後，進行期間tSL之短暫的睡眠動 作(步驟S14)。將步驟S10至S14重複進行nRW次。其後，進行儲存動作(步驟S18)。於期間tSD之間，將記憶胞10設為關機模式(步驟S20)。其後，進行復原動作(步驟S22)。藉此令記憶胞陣列20的電源重啟。將步驟S10至S22的動作重複ncyc次。ncyc=1時之每一記憶胞10的能量設為Ecyc。
如圖12(b)所示，於6T-SRAM，將步驟S10至S14重複nRW次後，設為睡眠模式，取代設為關機模式。亦即，進行睡眠二動作，取代進行步驟S18至S22(步驟S16)。如前述，於睡眠期間，以雙穩態電路12的資料不消失的程度，減低供給至雙穩態電路12的電壓。
於模擬中，一般SRAM動作期間、儲存期間、及復原期間之電源電壓Vsupply=1.1V。睡眠期間之Vsupply=0.9V，以及控制線CTRL之電壓設為0.1V。於儲存期間，儲存高位準時之切換器線SR的電壓設為0.7V。儲存低位準時之控制線CTRL及切換器線SR的電壓分別設為0.4V及0.7V。
圖13(a)是表示對於nRW之Ecyc的圖，圖13(b)是表示對於tSD之Ecyc的圖。虛線表示6T-SRAM。點線表示於NV-SRAM，在儲存動作時對所有列供給電壓V1的情況(儲存時無睡眠動作)。實線表示於儲存動作時，將儲存列以外的列設為睡眠(供給電壓V2)的情況(儲存時有睡眠動作)。
於圖13(a)，時間tSD=0s(秒)。於該條件下，由於關機時間為0，因此可驗證儲存動作及由復原動作所造成的能量增加。行M設為32位元。行N=1024(記憶胞陣列尺寸相 當於4kB(位元組))，N=4096(記憶胞陣列尺寸相當於16kB)。期間tSL=1μs。對於6T-SRAM之NV-SRAM的Ecyc增加，相當於儲存動作及復原動作之能量增加。儲存時有睡眠動作的情況下，可比無睡眠動作的情況更減低能量增加。尤其於nRW小時，儲存時睡眠動作的效果大。
如圖13(b)所示，固定於nRW=1。N=4096。若關機期間tSD短，則6T-SRAM之能量比NV-SRAM小。tSD變長，NV-SRAM與6T-SRAM交叉之tSD為BET。儲存時有睡眠，比起無睡眠可將BET約刪減一半。
圖14是表示對於實施例1之記憶胞陣列尺寸之BET刪減率的圖。BET刪減率是對於儲存時無睡眠動作之儲存時有睡眠動作的刪減率，負值越大，表示由儲存時睡眠動作所造成的BET刪減越大。將nRW在圖14中的箭頭方向設為1、10、100及1000。M為32位元，tSL為1μs。如圖14所示，若記憶胞陣列尺寸越大，BET刪減率越大。nRW越小，則BET刪減率越大。即便記憶胞陣列尺寸為數kB的實用性尺寸，藉由進行儲存時睡眠動作，仍可減低儲存動作時的待機電力，有效刪減BET。
依據實施例1，如圖7至圖10，控制部25依序控制複數列0至N-1的儲存動作。控制部25將供給至包含1或複數列之複數個記憶庫中，包含進行儲存動作列之第1資料庫之供給電壓，設為電壓V1(第1電壓)。控制部25將供給至複數個記憶庫中第1記憶庫以外之記憶胞10的供給電壓，設為電壓V2(第2電壓)。如此，由於將包含進行儲存動作列之記憶 庫以外，設為比電壓V1低的電壓V2，因此可於儲存動作時減低待機電力，可有效減低BET。
分割複數列0至N-1之記憶庫，如圖7及圖8所示僅包含1列，或如圖9及圖10包含複數列均可。各個記憶庫所含之複數列宜為連續的列。
如圖7及圖9，控制部25亦可於所含列之儲存動作結束之每一記憶庫，將供給至記憶胞10之供給電壓設為電壓V2。如圖8及圖10，控制部25亦可於所含列之儲存動作結束之每一記憶庫，將供給至記憶胞10之供給電壓關斷。藉此，可更減低待機電力。供給電壓的關斷，將供給電壓(電源線與連接線之間的電壓)大致設為0V，或阻斷供給電壓均可。
於實施例1，作為記憶胞10，以NV-SRAM記憶胞為例說明，前述NV-SRAM是強磁穿隧接合元件MTJ1及MTJ2連接於雙穩態電路12內之節點Q及QB與控制線CTRL之間，MOSFETm7及m8(切換器)與MTJ1及MTJ2串聯連接。記憶胞10若是包含雙穩態電路12及非揮發性元件的非揮發性雙穩態電路即可。
如圖5及圖6，相同列之記憶胞10的切換器連接於共同的切換器線SR。藉此，可於每列進行儲存動作。
以MTJ1及MTJ2分別連接於節點Q及QB的範例，但於節點Q及QB連接MTJ1及MTJ2之任一方即可。以MTJ為例說明非揮發性元件，但非揮發性元件可使用巨磁阻(GMR)元件、用於ReRAM(Resistance Random Access Memory(可變電阻式隨機存取記憶體))之可變電阻元件、或用於PRAM(Phase change RAM(相變化隨機存取記憶體))之相變化元件。
[實施例2]
實施例2為藉由分時儲存控制之電源切換器架構的範例。於實施例2，對於連接於共通的電源切換器的記憶胞，將儲存動作予以分時，藉此可刪減電源切換器的大小。
圖15(a)及圖15(b)是表示實施例2之記憶胞及電源切換器的電路圖。圖15(a)為虛電源方式例，圖15(b)為虛接地方式例。如圖15(a)所示，於虛電源方式，於記憶胞10之雙穩態電路12與電源之間，連接有電源切換器30。電源切換器30為p型MOSFET。相對於電源電壓VDD，對雙穩態電路12，供給已藉由電源切換器30進行電壓下降的虛電源電壓VVDD(擬似VDD)。如圖15(b)所示，於虛接地方式，於記憶胞10之雙穩態電路12與接地之間，連接有電源切換器30。電源切換器30為n型MOSFET。MOSFETm7及m8為p型MOSFET，於MOSFETm7及m8的閘極，輸入切換器線SR之互補訊號SRB。相對於接地電壓VGND，對雙穩態電路12，供給已藉由電源切換器30進行電壓下降(上升)的虛接地電壓VVGND(擬似VGND)。以下主要以虛電源方式為例來說明，但亦可適用於虛接地方式。
於NV-SRAM記憶胞10，於一般SRAM動作時，MOSFETm7及m8關閉，MTJ1及MTJ2從雙穩態電路12電分離。因此，能以與一般的6T-SRAM記憶胞相同大小的電源 切換器30使其動作。然而，於儲存動作時將雙穩態電路12的資料儲存於MTJ1及MTJ2時，雙穩態電路12的節點Q及QB會經由低電阻的MTJ1及MTJ2連接於接地。如此，由於記憶胞10的阻抗大幅降低，因此為了較高地保持虛電源電壓VVDD(或較低地保持虛接地電壓VVGND)，使用充分大的電源切換器。為了於儲存動作時，記憶胞10繼續穩定保持資料，宜確保例如(電源電壓VDD-接地電壓VGND)之95%以上的供給電壓(VVDD-VGND)。
圖16是表示對於電源切換器的通道寬W之虛電源電壓VVDD的圖。通道寬W是以通道長L正規化而為W/L。實線表示NV-SRAM之儲存動作時之VVDD，虛線表示NV-SRAM之一般SRAM動作時之VVDD。於一般SRAM動作，VVDD不降低。儲存動作時，由於MTJ流有電流，VVDD降低。為了使VVDD成為VDD之95%(點線)，W/L成為4以上。如此，為了抑制VVDD降低而增大電源切換器30。
如圖2，將NV-SRAM記憶胞10配置為矩陣狀時，就電路構成上的便利性，與6T-SRAM的讀出動作及寫入動作相同，連接於1個字元線WL之複數個記憶胞10同時進行儲存動作較佳。記憶胞陣列20之具有共通的字元線WL之複數個記憶胞10稱為列。NV-SRAM的情況，由於記憶胞10的阻抗降低，因此使用每一記憶胞尺寸大的電源切換器30。由此，若對於1列分配共通的電源切換器30，將會使用非常大尺寸(或許多)的電源切換器30。因此，電源切換器30的佔用面積構成佈局上的重大問題。
如實施例1所示之圖5，藉由於各列配置電源切換器30，可於列方向同時進行儲存動作。作為電源切換器30使用之電晶體的每一記憶胞的尺寸，設為通道寬W0。記憶胞陣列20設為列方向的記憶胞數M，行方向的記憶胞數N。此時，用於N×M記憶胞陣列20的電源切換器30之電晶體的通道寬為W0×M×N，變得相當大。總通道寬W0×M×N以例如圖5之複數個電源切換器30來實現。
如圖6，於包含複數列的記憶庫，共有電源切換器30，針對包含於相同記憶庫的列，同時控制供給電壓。於儲存動作中，切換器線SR的選擇是於記憶庫內的各列逐一進行。藉此，於儲存動作一次驅動的記憶胞數僅為1列份。因此，可縮小電源切換器30的尺寸(或數目)。共有電源切換器30的列數(1個記憶庫所含列數)設為nbk。此時，電源切換器30之電晶體的通道寬可刪減為W0×M×N/nbk。其中，若nbk過大，儲存動作時的待機電力會變得過大。因此，不能將nbk過於增大。一般而言，電源切換器30的佔用面積宜抑制在全體的10%至20%程度。由於W0大且不能增大nbk，因此要使電源切換器30的佔用面積成為記憶電路全體的10%至20%並非易事。
圖17是表示實施例2之記憶胞陣列的一部分的方塊圖。於圖17，圖示記憶胞陣列20中列0至7。如圖17所示，於複數(nbk個：於圖17為8排)列0至7之電源線26，共通設有電源切換器30。電源切換器30可於記憶胞陣列20的所有列共通設置1個，或亦可於記憶胞陣列20的一部分列共通設置。 電源切換器30亦可由複數個電晶體構成。將列分割為複數個(nSR個：於圖17為4個)區塊42。例如列的位元數為32位元，區塊42的位元數為8位元。就分割的每一區塊42，分割切換器線SR0至SR7。例如於列0，將切換器線SR0分割為子切換器線SR00至SR03。於切換器線SR0與子切換器線SR00至SR03之間，分別設有選擇電路40。電源切換器38對選擇電路40供給電源電壓。控制部25控制電源切換器30及38。控制部25對各選擇電路40，輸出選擇訊號SEL00至SEL73，對切換器線SR0至SR7輸出切換器訊號。
圖18(a)及圖18(b)是表示實施例2之選擇電路例的方塊圖。如圖18(a)所示，選擇電路40為進行切換器線SR0及選擇訊號SEL00之AND處理的AND電路。選擇電路40是於例如切換器線SR0為高位準且選擇訊號SEL00為高位準時，將子切換器線SR00設為高位準。其他情況，將子切換器線SR00設為低位準。
如圖18(b)所示，選擇電路40是進行切換器線SR0及選擇訊號SEL00之NOR處理的NOR電路。選擇電路40是於例如切換器線SR0為低位準且選擇訊號SEL00為低位準時，將子切換器線SR00設為高位準。其他情況，將子切換器線SR00設為低位準。
選擇電路40可因應MOSFETm7及m8之導電型、切換器線SR0至SR7的訊號位準及選擇訊號SEL00至SEL73的位準來適當設計。
圖19為實施例2之切換器線、子切換器線及虛電 源電壓VVDD的時序圖。使用如圖18(a)之AND電路作為選擇電路40的範例。如圖19所示，於時間t4，控制部25令電源切換器30，將虛電源電壓VVDD從電壓V2變更為電壓V1。電壓V2為例如睡眠模式的電壓，電壓V1為儲存動作用電壓。控制部25將對應於切換器線SR0及子切換器線SR00之選擇訊號SEL00，設為高位準，將對應於其他子切換器線SR01至SR03之選擇訊號SEL01至SEL03，設為低位準。藉此，子切換器線SR00成為高位準，子切換器線SR01至SR03成為低位準。故，連接於子切換器線SR00之記憶胞10之MOSFETm7及m8開啟。由於連接於子切換器線SR01至SR03之記憶胞10之MOSFETm7及m8關閉，因此於連接於該等子切換器線之MTJ1及MTJ2不流有電流。如此，僅於1個區塊42的記憶胞10之MTJ1及MTJ2流有電流，於其他區塊42的記憶胞10之MTJ1及MTJ2未流有電流。
當連接於子切換器線SR00之記憶胞10的儲存動作結束時，於時間t5，控制部25僅將子切換器線SR01的選擇訊號SEL01設為高位準。進行子切換器線SR01之儲存動作。其後，控制部25依序進行子切換器線SR02至SR03的儲存動作。當記憶庫BK0的儲存動作結束時，於時間t6，控制部25將切換器線SR0設為低位準，將切換器線SR1設為高位準。其後，控制部25將列1以後依序進行儲存動作。當連接於電源切換器30之記憶庫(列0至7)的儲存動作結束時，於時間t7，控制部25將虛電源電壓VVDD設為電壓V2。控制部25亦可於時間t7，關斷虛電源電壓VVDD。
圖20是表示實施例2之變形例的記憶電路的方塊圖。如圖20所示，設置共用行之選擇訊號的配線。例如將選擇訊號SEL00、SEL10、SEL20、SEL30、SEL40、SEL50、SEL60及SEL70(參考圖17)共通地設為選擇訊號SEL0。同樣地，於行方向共通地供給選擇訊號SEL1至SEL3。如此，以選擇訊號SEL0至SEL3選擇行，以切換器線SR0至SR7選擇列。藉此，能以選擇訊號及切換器線選擇啟動的子切換器線。其他構成與實施例2之圖17相同，省略說明。
如圖17及圖20，將用於為了實現NV-SRAM的儲存動作的訊號之切換器線SR0至SR7，分別分割為複數個。藉此，可減少1列內同時進行儲存動作的記憶胞數。藉此，可縮小(或減少)電源切換器30的尺寸(或數目)。例如列的分割數若設為nSR，則可將電源切換器30的總通道數減少為W0×(M/nSR)×(N/nbk)。實際上以複數個電晶體實現該尺寸。但於該方法，附加切換器線SR之分割控制用的選擇電路40。因此，須考慮追加選擇電路40的電晶體。藉由適當選擇nbk、nSR及選擇電路40，可大幅刪減電源切換器30的尺寸(數目)。
圖21(a)是表示對於實施例2之nSR之MOSFET總通道寬的圖。於圖21(a)，總通道寬是於以NOR電路構成選擇電路40時，以通道長L，將選擇電路40與電源切換器30及38之MOSFET的總通道寬WT正規化後的值。對記憶胞10供給電壓之電源切換器30的通道寬設為W0，選擇電路40內之MOSFET1個之通道寬設為W1，對選擇電路40供給電壓之 電源切換器38之通道寬設為W2。總通道寬WT=W0×(M/nSR)×(N/nbk)+W1×4×nSR×N+W2。據圖16，W0設為W0=4L，以使虛電源電壓VVDD成為電源電壓VDD之95%。寬W1為了獲得充分的驅動能力，設為每一記憶胞L/4，W1=(L/4)×(M/nSR)。其中，W1為1L以下時，設為W1=1×L。選擇電路40不會複數個同時動作，因此連接於選擇電路40之電源切換器38全體採用1個。電源切換器38之通道寬W2=2×W1。M設為32位元，N設為32列，nbk設為1、2、4、8及16。總通道寬WT於例如通道寬與通道長L相同時，視為MOSFET的個數。
如圖21(a)所示，若nbk變大，且nSR變小，則通道寬減少。於任何nbk時，均於nSR=8時，總通道寬成為極小。故，於該例，每一列之區塊42的分割數以8為最佳。
圖21(b)是表示對於實施例2之nSR之總通道寬/記憶胞的圖。於圖21(b)，總通道寬/記憶胞是就每一記憶胞，表示NV-SRAM記憶胞10、電源切換器30、38及NOR型之選擇電路40所含電晶體的總通道寬的值。總通道寬/記憶胞於例如1個MOSFET的通道寬與通道長L相同時，視為每一個記憶胞10之MOSFET的個數。圖21(b)中之總通道寬/記憶胞=13的直線，表示不包含周邊電路之單純為NV-SRAM記憶胞10之通道寬/記憶胞。
如圖21(b)所示，nSR=8時，nbk為1至16，總通道寬/記憶胞為14程度。不將儲存動作進行分時的情況，對於NV-SRAM記憶胞10的佔用面積，周邊電路的面積增加40%。 相對於此，於實施例2，加入周邊電路之總通道寬/記憶胞相對於單純為NV-SRAM記憶胞10之通道寬/記憶胞，僅止於增加8%程度。如此，可大幅刪減記憶電路的佔用面積。
若依據實施例2及其變形例，於記憶電路設有1或複數個電源切換器30。電源切換器30變更供給至複數個記憶胞10之電源的電壓。由1個電源切換器30供給共通的電壓的區域(例如圖17之記憶胞陣列20)，被分割為複數個區塊42。如圖18，控制部25是於該區域內，於複數個區域42各不相同的期間進行儲存動作。藉此，如圖21(a)及圖21(b)，可刪減電源切換器30的佔有面積。再者，電源切換器30對複數個記憶胞10，供給共通的電壓，對於大致以相同時序變更的區域所設置的電源切換器，視為「1個」。於1個電源切換器30，亦可包含複數個電晶體或切換器。
如圖6、圖9及圖10，區塊以列為單位亦可。為了更加刪減電源切換器30的佔用面積，宜如圖17，1列分割為複數個區塊42。
如圖17及圖20，複數個區塊42各個內之記憶胞10之MOSFETm7及m8(用以儲存資料的切換器)，連接於共通的子切換器線SR00至SR73。相同列的子切換器線(例如SR00至SR03)連接於1個切換器線(例如SR0)。如圖19，選擇電路40選擇複數個區塊42中1個區塊，對選擇區塊的子切換器線(例如SR00)輸出開啟切換器的訊號。對其他區塊的子切換器線(例如SR01至SR03)，輸出關閉切換器的訊號。藉此，可於複數個區塊42各不相同的時間，開啟MOSFETm7 及m8(切換器)。
記憶胞10亦可包含雙穩態電路12及非揮發性元件，尤其是NV-SRAM記憶胞10的情況，於儲存時，MTJ1及MTJ2變得低阻抗。因此，若欲同時將複數個記憶胞10進行儲存動作，電源切換器30會變大。故，於NV-SRAM的情況，藉由將從相同的電源切換器30共通地被供給電壓的記憶胞10，於不同時間進行儲存動作，可大幅刪減電源切換器30的佔用面積。
以MTJ1及MTJ2分別連接於節點Q及QB為例進行了說明，但MTJ1及MTJ2之任一方連接於節點Q或QB即可。以MTJ為例說明了非揮發性元件，但非揮發性元件可使用巨磁阻元件、用於ReRAM之可變電阻元件、或用於PRAM之相變化元件。
接著，作為實施例2的變形例，說明進行交錯動作的記憶電路。圖22是表示實施例2之變形例1的記憶胞陣列之一部分的方塊圖。於圖22，圖示記憶胞陣列20內之複數列中列0至3。如圖22所示，於列方向，延伸有字元線Word00至Word03、切換器線SR0至SR3及電源線26。於行方向延伸有位元線(不圖示)。控制線CTRL(不圖示)亦可延伸於列方向或行方向之任一方向。於列0至3的電源線26，共通設有電源切換器30。電源切換器30在記憶胞陣列20的所有列，共通地設置1個，或於記憶胞陣列20的一部分列，共通地設置均可。電源切換器30亦可由複數個電晶體構成。控制部25對切換器線SR0至SR3輸出訊號。各列的位元數為 例如128位元，於各列排列有128個記憶胞10。記憶胞10相當於A0至A31、B0至B31、C0至C31及D0至D31。
位元線是每4個記憶胞10，由選擇器44選擇，連接於讀/寫(R/W)電路46。選擇器44藉由選擇訊號Select，將A至D之任一個記憶胞10連接於讀/寫電路46。讀/寫電路46是於一般SRAM動作期間，從記憶胞10讀出資料，或於記憶胞10寫入資料。於一般SRAM動作期間，選擇器44從A至D依序選擇。藉此，讀/寫電路46對於相當於A0至A31的記憶胞10、相當於B0至B31的記憶胞10、相當於C0至C31的記憶胞10、及相當於D0至D31的記憶胞，依序進行資料的讀出或寫入。各記憶胞10的儲存動作與實施例1相同，於每列進行。控制線CTRL往列方向延伸時，控制部25亦可於相當於進行儲存動作列之控制線CTRL，施加儲存用電壓。控制線CTRL延伸於行方向時，控制部25亦可於相當於進行儲存動作之記憶胞10之控制線CTRL，施加儲存用電壓。進行儲存動作之記憶胞10可藉由切換器線SR0至SR3來選擇，因此控制部25不受限於控制線CTRL的延伸方向，於所有控制線CTRL施加儲存用電壓亦可。藉此，不需要施加於控制線CTRL的電壓的複雜控制。其他動作與實施例1及2相同，省略說明。於實施例2的變形例1，切換器線SR0同時為高位準之記憶胞10的個數為128個。因此，電源切換器30之電晶體的通道寬設為W0×128。其他構成與實施例1及實施例2相同，省略說明。
如實施例2的變形例1，於實施例1及實施例2，於 一般SRAM動作期間，令其進行交錯動作亦可。
圖23是表示實施例2之變形例2的記憶胞陣列之一部分的方塊圖。於圖23，圖示記憶胞陣列20內之複數列中之列0。各列被分割為A0至A31、B0至B31、C0至C31、及D0至D31之4個區塊。各區塊之位元數為32位元。就分割之每一區塊，將切換器線SR0分割為子切換器線SR0a至SR0d。於子切換器線SR0與子切換器線SR0a至SR0d之間，各設有選擇電路40。控制部25輸出選擇訊號SEL0a至SEL0d，對切換器線SR0至SR3輸出訊號。於各選擇電路40，從控制部25輸入選擇訊號SEL0a至SEL0d，由切換器線SR0至SR7輸入。選擇電路40為AND電路，切換器線SR0為高位準且選擇訊號SEL0a至SEL0d為高位準時，將子切換器線SR0a至SR0d設為高位準。其他構成與實施例2及其變形例相同，省略說明。
圖24為實施例2之變形例2之各記憶胞的儲存動作、切換器線、子切換器線及虛電源電壓VVDD的時序圖。如圖24所示，控制部25在時間t4至t5時，將子切換器線SR0a的訊號設為高位準，將其他子切換器線SR0aSR0b至SR0d的訊號設為低位準。控制部25於A0至A31之記憶胞10，進行儲存動作。同樣地，時間t5至t11時，控制部25將子切換器線SR0b的訊號設為高位準，且於B0至B31之記憶胞10進行儲存動作。時間t11至t12時，控制部25將子切換器線SR0c的訊號設為高位準，且於C0至C31之記憶胞10進行儲存動作。時間t12至t6時，控制部25將子切換器線SR0d的訊號設 為高位準，且於D0至D31之記憶胞10進行儲存動作。其他動作與實施例2之圖19相同，省略說明。
於實施例2之變形例2，連接於各子切換器線SR0a至SR0d之記憶胞10的個數為32個。因此，電源切換器30之電晶體的通道寬設為W0×32。
圖25是表示實施例2之變形例3的記憶胞陣列之一部分的方塊圖。於圖25，圖示記憶胞陣列20內之複數列中之列0。如圖25所示，將子切換器線SR0a分割為子切換器線SR0a0至SR0a7。同樣地，將子切換器線SR0b至SR0d，分別分割為子切換器線SR0b0至SR0b7、子切換器線SR0c0至SR0c7、及子切換器線SR0d0至SR0d7。於子切換器線SR0a與子切換器線SR0a0至SR0a7、SR0b0至SR0b7、SR0c0至SR0c7及SR0d0至SR0d7之間，各設有選擇電路41。控制部25輸出選擇訊號SR_dev0至SR_dev7。於各選擇電路41，從控制部25輸入選擇訊號SR_dev0至SR_dev7，從選擇電路40，由切換器線SR0a至SR0d輸入。選擇電路41為AND電路，子切換器線SR0a至SR0d為高位準且選擇訊號SR_dev0至SR_dev7為高位準時，將子切換器線SR0a0至SR0d7設為高位準。其他構成與實施例2及其變形例2相同，省略說明。
於實施例2之變形例3，連接於各子切換器線SR0a0至SR0d7之記憶胞10的個數為4個。因此，電源切換器30之電晶體的通道寬設為W0×4。
於實施例2之變形例，以交錯層數4層的情況為例進行了說明，但交錯層數可任意設定。於實施例2之變形例 3，說明了以子切換器線SR0a至SR0d各個予以分割為8的範例，但可分割為任意數。
將1列分割為複數個區塊時，如實施例2，複數個區塊42之各區塊亦可分割為包含相同列內之連續的記憶胞10。又，如實施例2之變形例2及3，複數個區塊之各區塊亦可包含相同列內之週期性排列的記憶胞。於實施例2之變形例2及3，於交錯動作時，令選擇器44所選擇的記憶胞10之群組A0至A31等，與連接於相同切換器線之記憶胞10的群組A0至A31等相對應。進行交錯動作之記憶胞的群組、與連接於相同切換器線之群組不同亦可。又，於不進行交錯動作的記憶電路，複數個區塊之各區塊亦可包含相同列內之週期性排列的記憶胞。
[實施例3]
實施例3為分時儲存控制之免儲存關機架構例。
圖26為實施例3之判定電路及記憶胞的方塊圖。如圖26所示，於控制線CTRL連接有判定電路50。判定電路50根據控制線CTRL的訊號輸出匹配訊號。例如匹配訊號是表示記憶胞10內之雙穩態電路12的資料、與MTJ1及MTJ2的資料是否一致的訊號。判定電路50不區別記憶胞10內2個MTJ1及MTJ2的資料，同時進行判定。例如於虛電源方式，若於雙穩態電路12之高位準節點，連接有反平行狀態之MTJ，於低位準節點，連接有平行狀態之MTJ，則判定電路50判定資料一致。於虛接地方式，若於雙穩態電路12之高位準節點，連接有平行狀態之MTJ，於低位準節點，連接 有反平行狀態之MTJ，則判定電路50判定資料一致。判定電路50根據控制線CTRL的電流輸出匹配訊號，或根據控制線CTRL的電流輸出匹配訊號均可。控制部在匹配訊號顯示一致時，不進行記憶胞10的儲存動作而關機(免儲存關機)，在匹配訊號顯示不一致時，進行記憶胞10的儲存動作。NV-SRAM記憶胞10的細節與圖1相同，省略說明。
圖27為實施例3之判定電路及記憶胞的其他例的方塊圖。如圖27所示，NV-SRAM記憶胞10的細節與實施例1之圖1相同，省略說明。判定電路50備有讀出電路56及檢出電路58。讀出電路56讀出雙穩態電路12的資料。檢出電路58根據讀出電路56的輸出、控制線CTRL1及CTRL2的訊號，輸出匹配訊號及錯誤訊號。錯誤訊號是表示MTJ1及MTJ2的資料是否錯誤的資料。例如MTJ1及MTJ2均為平行狀態時或均為反平行狀態時是錯誤。匹配訊號表示一致，且錯誤訊號表示非錯誤時，控制部不進行記憶胞10的儲存動作而關機(免儲存關機)。其他情況，控制部進行記憶胞10的儲存動作。NV-SRAM記憶胞10的細節與圖1相同，省略說明。
於圖26及圖27，藉由免儲存關機，雙穩態電路12的資料與MTJ1及MTJ2的資料一致時，不進行儲存動作，藉此可抑制儲存動作時的消耗電力。
若於每一記憶胞10配置圖26及圖27的判定電路50，則周邊電路的規模變大。於實施例3，於每一行配置判定電路50。又，將列分割為複數個區塊。於儲存動作時， 就每一區塊，比較已經儲存於記憶胞的非揮發性元件的資料與將要儲存的資料。僅於區塊內至少1個記憶胞，資料不同時，進行區塊內的記憶胞的儲存動作。於所有資料一致時，省略儲存動作。藉此，可大幅刪減伴隨於儲存動作的消耗電力，大幅刪減BET。
圖28是表示實施例3之記憶電路的方塊圖。圖28是使用圖26的判定電路50的範例。如圖28所示，於記憶電路，於每一行設有判定電路50。於每一記憶胞10設有選擇電路40。同行(例如行0)之記憶胞10共有控制線(例如CTRL00)。判定電路50根據控制線CTRL00的訊號，輸出行0的匹配訊號。匹配訊號輸入於行0之各列的選擇電路40。選擇電路40在選擇切換器線SR0，且匹配訊號表示不一致時，對子切換器線SR00，輸出開啟記憶胞10之MOSFETm7及m8的訊號。另，選擇電路40在未選擇切換器線SR0時，及匹配訊號表示一致時之任一情況，對子切換器線SR00，輸出關閉記憶胞10之MOSFETm7及m8的訊號。OR電路60將行0至7的匹配訊號的OR訊號，輸出至控制部25。
選擇訊號SEL0輸入於列0的選擇電路40。選擇訊號SEL00是不受限於匹配訊號而選擇子切換器線SR00的訊號。例如子切換器線SR00的訊號=(切換器線SR0的訊號)AND[(選擇訊號SEL00)OR(匹配訊號)]。最初進行判定時，利用選擇訊號SEL0，啟動子切換器線SR00至SR07。接著，利用匹配訊號，選擇子切換器線SR00至SR07，進行儲存動作。於圖28，於同列的選擇電路40連接共同的選擇訊號SEL0 的線，但於每一選擇電路40，連接別的選擇訊號線亦可。於每數個選擇電路40連接共通的選擇訊號線亦可。於圖28，記載各2排切換器線及選擇訊號的線，但列數設為N時，設有切換器線SR0至SRN-1、及選擇訊號SEL0至SELN-1的線。圖30至圖33亦同。又，將選擇訊號SEL00至SEL07在列方向予以共通化，設為選擇訊號SEL0，將選擇訊號SEL10至SEL17在列方向予以共通化，設為選擇訊號SEL1，如圖20，將選擇訊號在行方向予以共通化，於行方向將選擇訊號的線予以配線亦可。圖30至圖33亦同。
圖29為實施例3之切換器線、控制線及匹配訊號的時序圖。如圖29，若於時間t8開始儲存動作，控制部25將控制線CTRL00至CTRL07分別設為浮動狀態，將切換器線SR0設為高位準，將其他切換器線SR1設為低位準，將選擇訊號SEL0設為高位準，將其他選擇訊號SEL1至SELN-1(於圖29不圖示，關於SEL1參考圖28)設為低位準。藉此，啟動子切換器線SR00至SR07，成為高位準。控制線CTRL00至CTRL07會依據列0內各行0至7之記憶胞10的資料一致或不一致而成為不同位準。判定電路50根據控制線CTRL00至CTRL07的位準，輸出匹配訊號。控制部25將選擇訊號SEL0設為低位準。藉此，選擇電路40將表示匹配訊號不一致的子切換器線SR00至SR07，設為高位準，將表示匹配訊號一致的子切換器線SR00至SR07，設為低位準。
於時間t9，控制部25將控制線CTRL00至CTRL07設為低位準後再設為高位準。藉此，列0中，表示匹配訊號 不一致的記憶胞10進行儲存動作，其他記憶胞10不進行儲存動作。於時間t10，當列0的儲存動作結束時，控制部25將切換器線SR0設為低位準，將切換器線SR1設為高位準。其後，控制部25將列1以後依序進行儲存動作。
再者，於圖29，判定電路50在選擇訊號SEL0成為低位準以後輸出匹配訊號，但判定電路50在選擇訊號SEL0為高位準的期間輸出匹配訊號亦可。判定電路50或選擇電路40亦可將匹配訊號保持所需期間。藉此，判定電路50可將匹配訊號輸出所需期間。
於圖28，由於在每一行配置判定電路50，因此與於每一記憶胞10配置判定電路50，可刪減判定電路50的佔用面積。又，不會進行亦可不進行儲存的記憶胞10之儲存動作。故，可刪減儲存動作的電源，刪減BET。
圖30是表示實施例3之變形例1的記憶電路的方塊圖。如圖30所示，與實施例2之圖17相同，各列被分割為複數個區塊42。從區塊42內之判定電路50輸出的匹配訊號輸入於OR電路60。匹配訊號之OR訊號輸入於選擇電路40及控制部25。因此，於選擇某切換器線(例如SR0)時，當判定電路50輸出匹配訊號，顯示區塊42內之記憶胞10中有任何一個為資料不一致時，子切換器線(例如SR00)成為高位準。據此，區塊42內之記憶胞10全都進行儲存動作。當判定電路50輸出匹配訊號，顯示區塊42內之記憶胞10全都資料一致時，子切換器線(例如SR00)成為低位準。據此，區塊42內之記憶胞10不進行儲存動作。最初進行判定時，利 用選擇訊號SEL0至SELN-1，啟動子切換器線SR00-SR07。其他構成與圖28相同，省略說明。
於實施例3之變形例1，可就每一區塊42配置選擇電路40。藉此，可較實施例3更刪減選擇電路40等之周邊電路。又，不會進行亦可不進行儲存的區塊42之儲存動作。故，可刪減儲存動作的電源，刪減BET。
圖31是表示實施例3之變形例2的記憶電路的方塊圖。如圖31所示，行0至3共有判定電路50，行4至7共有判定電路50。判定電路50連接於控制線CTRL00至CTRL03(或CTRL04至CTRL07)，且判斷連接於選擇的子切換器線SR00之4個記憶胞10所有的資料一致或不一致。最初進行判定時，利用選擇訊號SEL0至SELN-1，啟動子切換器線SR00-SR07。其他構成與圖30相同，省略說明。
圖32是表示實施例3之變形例3的記憶電路的方塊圖。如圖32所示，於行0至7共有判定電路50。判定電路50連接於控制線CTRL00至CTRL07，且判斷連接於選擇的子切換器線SR00之8個記憶胞10所有的資料一致或不一致。其他構成與圖30相同，省略說明。
若依據實施例3之變形例2及3，可於區塊42內的複數行共有判定電路50。藉此，可較實施例3之變形例1更刪減判定電路50，可刪減佔用面積。又，不會進行亦可不進行儲存的區塊42之儲存動作。故，可刪減儲存動作的電源，刪減BET。
圖33是表示實施例3之變形例4的記憶電路的方 塊圖。圖33是如圖27所說明，使用讀出電路56及檢出電路58作為判定電路50的範例。如圖33所示，於行方向設有控制線CTRL00至CTRL07、位元線BL00及BLB00至BL07及BLB07。控制線CTRL00之一方連接於記憶胞10之MTJ1，另一方連接於MTJ2。行0之讀出電路56是從位元線BL00及BLB00，讀出記憶胞10之雙穩態電路12的資料。檢出電路58根據讀出電路56的輸出，及來自控制線CTRL00至CTRL07的訊號，輸出匹配訊號及錯誤訊號。OR電路60將匹配訊號進行OR處理。最初進行判定時，利用選擇訊號SEL0至SELN-1，啟動子切換器線SR00-SR07。其他構成與實施例3之變形例1相同，省略說明。
於實施例3及其變形例1至3，無法檢測儲存於MTJ1及MTJ2的資料是否錯誤。若依據實施例3之變形例4，可檢出儲存於MTJ1及MTJ2的資料是否錯誤。亦可將實施例3及其變形例2及3的判定電路50，採用實施例3之變形例4的判定電路50。
若依據實施例3及其變形例1至4，NV-SRAM記憶胞10排列於，各個連接在共通的切換器線SR0至SRN-1之複數列0至N-1，及各個連接在共通的控制線CTRL00至CTRLM-1之複數行0至M-1。判定電路50是對於連接於相同控制線(例如CTRL00)的記憶胞10共通設置。判定電路50根據相對應的控制線CTRL00的訊號，判定連接於控制線CTRL00之記憶胞10內之雙穩態電路12與MTJ1及MTJ2的資料一致或不一致。選擇電路40在資料不一致時，令連接於 控制線CTRL00之記憶胞10內的MOSFETm7及m8開啟。選擇電路40在資料一致時，令連接於控制線CTRL00之記憶胞10內的MOSFETm7及m8關閉。藉此，可於每一控制線配置判定電路50。故，可刪減判定電路50的佔用面積。
若依據實施例3之變形例1至4，1列被分割為各個包含複數個記憶胞10的複數個區塊42。選擇電路40是於相對應的複數個區塊42內的複數個記憶胞10的資料之至少1個不一致時，令相對應的區塊42內之MOSFETm7及m8開啟。選擇電路40是於相對應的複數個區塊42內的複數個記憶胞10的資料全部一致時，令相對應的區塊42內之MOSFETm7及m8關閉。藉此，選擇電路40可於區塊42共通地配置。故，可刪減選擇電路40的佔用面積。又，不會進行亦可不進行儲存的區塊42之儲存動作。故，可刪減儲存動作的電源，刪減BET。
若依據實施例3之變形例2及3，判定電路50是於區塊42內的複數個控制線共通地設置。藉此，可更刪減判定電路50的佔用面積。
若依據實施例3之變形例4，判定電路50根據記憶胞10之雙穩態電路12的資料及一對控制線CTRL00的訊號，判定資料一致或不一致。藉此，可判定儲存於記憶胞10內之一對MTJ1及MTJ2的資料是否錯誤。
可將實施例2所說明的區塊42，採用實施例3之變形例1至4的區塊。
已說明MTJ1及MTJ2分別連接於節點Q及QB的 範例，但於節點Q或QB連接MTJ1及MTJ2之任一方即可。以MTJ為例說明了非揮發性元件，但非揮發性元件可使用巨磁阻元件、用於ReRAM之可變電阻元件、或用於PRAM之相變化元件。
於實施例1至實施例3及其變形例，藉由適當設計各電路，各訊號之高位準及低位準亦可分別設為低位準及高位準。
[實施例4]
實施例4為變更施加於切換器線的電壓的範例。圖34(a)及圖34(b)為實施例1至4及其變形例之記憶胞的電路圖。圖34(a)為虛電源方式例，圖34(b)為虛接地方式例。如圖34(a)所示，於雙穩態電路12連接有電源線26及接地線27。於虛電源方式，電源切換器30連接於電源線26，將電源電壓VDD降壓，對電源線26供給電壓VVDD。電源線26之電壓VVDD與接地線27之電壓VGND的差距，為供給至記憶胞10之電壓的電壓。控制部25對電源切換器30指示電壓VVDD的變更。控制部25輸出控制線CTRL之電壓VCTRL及切換器線SR之電壓VSR。其他記憶胞10的構成與圖1相同，省略說明。記憶胞10以外之記憶電路的構成與實施例1至3及其變形例相同，省略說明。
如圖34(b)所示，於虛接地方式，電源切換器30連接於接地線27，將接地電壓VGND升壓，對接地線27供給電壓VVGND。電源線26之電壓VDD與接地線27之電壓VVGND的差距，為供給至記憶胞10之電源的電壓。控制部 25對電源切換器30指示電壓VVGND的變更。MOSFETm7及m8為p通道FET。MTJ1及MTJ2之自由層17及釘札層19之連接關係與圖34(a)相反。其他構成與圖34(a)相同，省略說明。
以下說明有關圖34(a)所示之虛電源方式。於虛電源方式，MOSFETm7及m8為n通道FET。首先，就實施例1而言，利用與圖12(a)及圖12(b)相同的程序進行模擬。於模擬中，FET為20nm節點之Fin-FET。時間tSL設為100ns。表1是表示實施例1之睡眠期間、一般SRAM動作期間(正常期間)、儲存期間、關機期間及復原期間中各電源線26之電壓VVDD、控制線CTRL之電壓VCTRL及切換器線SR之電壓VSR的表。
如表1所示，於睡眠期間、一般SRAM動作期間、儲存期間、關機期間及復原期間中之電壓VVDD分別為0.7V、0.9V、0.9V、0V及0.9V。上述各期間之電壓VCTRL分別為0.07V、0.07V、0.55V(0V)、0V及0V。於儲存期間，作為電壓VCTRL施加0V後，施加0.55V。上述各期間之電壓VSR分別為0V、0V、0.65V、0V及0.65V。於睡眠期間及一般SRAM動作期間，電壓VCTRL不設為0V而設為0.07V， 是為了抑制MOSFETm7及m8的漏電流。MTJ1及MTJ2翻轉之電流密度設為Jc=5MA/cm2，為使儲存期間流於MTJ1及MTJ2的電流成為Jc之1.5倍，將電壓VCTRL及VSR分別設為0.55V及0.65V。接地電壓VGND為0V。
圖35(a)及圖35(b)是表示對於實施例1之nRW之BET的圖。圖35(a)是將如圖7儲存的列以外之電源電壓，設為睡眠期間的電壓時(以下稱儲存前後睡眠動作)的模擬結果。圖35(b)是將如圖8儲存前的列之電源電壓，設為睡眠期間的電壓，儲存後的列關機時(以下稱儲存前睡眠及儲存後關機動作)的模擬結果。nRW為讀、寫及睡眠的重複次數，BET為兩平時間。行M設為32。圖35(a)及圖35(b)內之各線依箭頭方向，列N設為32、256、512、1024及2048。
如圖35(a)所示，若列N增加，BET變大。於nRW為102以下的區域A，BET幾乎不與nRW相依。該區域為BET受到儲存速度及復原動作限制速度的區域。於nRW為102以上的區域B，在nRW變大時，BET變大。該區域為BET受到一般SRAM動作限制速度的區域。
如圖35(b)所示，與圖35(a)相比，藉由於儲存後關機，於區域A之BET變小。尤其當列N變大時，BET變小。如此，藉由儲存後的關機，可使BET變小。此表示可減低消耗電力。如以上，於實施例1可減低消耗電力。
圖36(a)及圖36(b)是表示於實施例1改變免儲存比率時之對於nRW之BET的圖。圖36(a)為儲存前後睡眠動作之模擬結果。圖36(b)為儲存前睡眠及儲存後關機動作之 模擬結果。模擬將如實施例3及其變形例之免儲存關機架構，適用於實施例1的情況。免儲存表示所有記憶胞10中不進行儲存之記憶胞10的比率。免儲存為0%，表示於所有記憶胞10進行儲存動作。免儲存為100%，表示於所有記憶胞10不進行儲存動作。免儲存為50%，表示於一半的記憶胞10進行儲存動作，於剩餘一半的記憶胞10不進行儲存動作。
如圖36(a)所示，於儲存前後睡眠動作，若免儲存的比率增加，則尤其於區域A，BET變小。如圖36(b)所示，於儲存前睡眠及儲存後關機動作，若免儲存的比率變大，則BET大幅減少。如此，藉由將實施例3及其變形例適用於實施例1，可減低消耗電力。
為了使區域A之BET變小，減低一般SRAM動作期間中經由MOSFETm7及m8之漏電流甚為重要。圖37(a)及圖37(b)是表示一般SRAM動作期間中分別對於電壓VCTRL及VSR之漏電流IL NV的圖。漏電流IL NV為圖3所示一般SRAM動作期間之NV-SRAM每1個的漏電流。點為模擬結果，實線為連結點的線。虛線為圖3所示一般SRAM動作期間之6T-SRAM的漏電流。於圖37(a)，電壓VVDD設為0.9V，電壓VSR設為0V，於圖37(b)，電壓VVDD設為0.9V，電壓VCTRL設為0V。
如圖37(a)所示，漏電流IL NV在任一電壓VCTRL時，均比6T-SRAM的漏電流IL V大。漏電流IL NV最小的電壓VCTRL為0.07V。據此，表1之睡眠期間、一般SRAM動作期間及復原期間之電壓VCTRL設為0.07V。
如圖37(b)所示，若使電壓VSR低於0V，則漏電流IL NV變小。電壓VSR約為-0.14V以下時，漏電流IL NV大致與6T-SRAM之漏電流IL V相同。
於實施例4，於一般SRAM動作期間及睡眠期間，使電壓VSR低於接地線27之電壓VGND(0V)。藉此減低消耗電力。表2是表示實施例4之睡眠期間、一般RAM動作期間(正常期間)、儲存期間、關機期間及復原期間中各電壓VVDD、VCTRL及VSR的表。
如表2所示，將睡眠期間、一般SRAM動作期間及復原期間之電壓VCTRL設為0V。將睡眠期間及一般SRAM動作期間之電壓VSR，設為低於接地線27之電壓VGND之-0.2V。其他電壓與表1相同，省略說明。
圖38(a)及圖38(b)是表示對於實施例4之nRW之BET的圖。圖38(a)為儲存前後睡眠動作之模擬結果。圖38(b)為儲存前睡眠及儲存後關機動作之模擬結果。將圖38(a)及圖38(b)與圖36(a)及圖36(b)比較，於區域B，BET變小。如此，於實施例4，睡眠期間及一般SRAM動作期間之經由MOSFETm7及m8之漏電流受到抑制。藉此可抑制消耗電力。
以上於圖34(a)之虛電源方式例說明了實施例4之各電壓。實施例4亦可為圖34(b)所示之虛接地方式。於虛接地方式，MOSFETm7及m8為p通道FET。MOSFETm7及m8為p通道FET時，於睡眠期間及一般SRAM動作期間，於MOSFETm7及m8的閘極，施加比電源線26的電壓VDD高的電壓VSR。藉此抑制經由MOSFETm7及m8之漏電流。
如此，若依據實施例4，控制部25是於一般SRAM動作期間(於雙穩態電路12揮發性地進行寫入或讀出資料的第1期間)，對雙穩態電路12供給電源線26之電壓VVDD或VDD及接地線27之電壓VGND或VVGND。此時，當MOSFETm7及m8為n通道FET時，使施加於MOSFETm7及m8的閘極的電壓VSR，比接地線27之電壓VGND低，p通道FET時，使其比電源線26之電壓VDD高。藉此可抑制經由MOSFETm7及m8之漏電流。再者，於第1期間，亦可包含與雙穩態電路12揮發性地進行寫入或讀出資料時之電源線26及接地線27的電壓分別相同的電壓，施加於電源線26及接地線27之待命期間。
控制部25是於睡眠期間(雙穩態電路12的資料維持，且電源線26之電壓與接地線之電壓的差距，小於一般SRAM動作期間之電源線的電壓與接地線的電壓的差距之第2期間)，當MOSFETm7及m8為n通道FET時，亦可使施加於MOSFETm7及m8的閘極的電壓VSR，比接地線27之電壓VGND低，p通道FET時，亦可使其比電源線26之電壓VDD高。
實施例4之變形例1是使復原期間之電壓VSR低的範例。以虛電源方式為例來說明。表3是表示實施例4之變形例1之睡眠期間、正常動作期間、儲存期間、關機期間及復原期間中各電壓VDD、VCTRL及VSR的表。
如表3所示，將復原期間之電壓VSR，設為低於儲存期間之電壓VSR之0.2V。其他電壓與表2相同，省略說明。
圖39(a)及圖39(b)是表示對於實施例4的變形例1之nRW之BET的圖。圖39(a)為儲存前後睡眠動作之模擬結果。圖39(b)為儲存前睡眠及儲存後關機動作之模擬結果。將圖39(a)及圖39(b)與圖38(a)及圖38(b)比較，於儲存前睡眠及儲存後關機動作之區域A，於免儲存的比率大時，BET變小。如此，於實施例4之變形例1，可抑制儲存期間及復原期間的消耗電力。
於實施例4之變形例1，亦可為虛接地方式。亦即，MOSFETm7及m8亦可為p通道FET。MOSFETm7及m8為p通道FET時，若使復原期間之電壓VSR比儲存期間之電壓VSR高即可。
若依據實施例4之變形例1，控制部25是使復原期 間施加於MOSFETm7及m8閘極的電壓VSR，於n通道FET時，比儲存期間施加於MOSFETm7及m8閘極的電壓VSR低，p通道FET時使其較高。藉此可抑制復原期間的消耗電力。
作為實施例4及其變形例1，以如實施例1進行儲存前後睡眠動作或儲存前睡眠，及儲存後關機動作的情況為例說明。於該類動作以外，亦可採用實施例4及其變形例。
以上詳述了本發明之較佳實施例，但本發明不限定於該特定實施例，可於申請專利範圍記載的本發明要旨的範圍內，施以各種變形．變更。
10‧‧‧記憶胞
20‧‧‧記憶胞陣列
21‧‧‧行解碼器
22‧‧‧行驅動器
23‧‧‧列解碼器
24‧‧‧列驅動器
25‧‧‧控制部
100‧‧‧記憶電路

Claims (19)

  1. 一種記憶電路，其特徵為包括：複數個記憶胞(cell)，各個記憶胞包含有：雙穩態電路，係記憶資料；及非揮發性元件，係非揮發地儲存記憶於前述雙穩態電路的資料，將非揮發地儲存的資料，於前述雙穩態電路復原；前述複數個記憶胞排列成在複數列及複數行，形成前述複數列被分割，各個包含1或複數列的複數個記憶庫(bank)；及控制部，其依序將前述複數列進行儲存動作，將供給至前述複數個記憶庫中，包含被進行儲存動作列之第1記憶庫的記憶胞之電源的電壓，設為第1電壓，將供給至前述複數個記憶庫中，前述第1記憶庫以外的記憶胞之電源的電壓，設為比前述第1電壓低，且維持前述雙穩態電路的資料的第2電壓。
  2. 如請求項1之記憶電路，其中前述控制部對所含列的儲存動作結束的每一記憶庫，將供給至前述記憶胞之電源的電壓設為前述第2電壓。
  3. 如請求項1之記憶電路，其中前述控制部對所含列的儲存動作結束的每一記憶庫，關斷供給至前述記憶胞之電源的電壓。
  4. 如請求項1至3中任一項之記憶電路，其中前述非揮發性元件的一端連接於前述雙穩態電路內的節點，另一端連接於控制線； 前述複數個記憶胞各個備有切換器，其於前述節點與前述控制線之間，與前述非揮發性元件串聯地連接；供給至前述複數個記憶胞之電源的電壓是供給至前述雙穩態電路。
  5. 如請求項1至4中任一項之記憶電路，其中前述複數個記憶庫各個包含1列。
  6. 一種記憶電路，其特徵為包括：複數個記憶胞，各個記憶胞包含有：雙穩態電路，其記憶資料；及非揮發性元件，其非揮發地儲存記憶於前述雙穩態電路的資料，將非揮發地儲存的資料，於前述雙穩態電路復原；1或複數個電源切換器，變更供給至前述複數個記憶胞之電源的電壓；及控制部，藉由1個電源切換器供給共通電壓的區域被分割為複數個區塊，於前述區域中，在前述複數個區塊各不相同的期間進行儲存動作。
  7. 如請求項6之記憶電路，其中前述複數個記憶胞排列於複數列及複數行；前述區域包含1或複數列；1列被分割為前述複數個區塊。
  8. 如請求項7之記憶電路，其中前述複數個記憶胞各個包含有切換器，其執行資料的儲存；前述複數個區塊的各個記憶胞內之前述切換器連接於共通的子切換器線； 相同列的子切換器線連接於1個切換器線；包括選擇電路，其選擇前述複數個區塊中之1個區塊，對選擇的區塊的子切換器線，輸出開啟前述切換器的訊號。
  9. 如請求項8之記憶電路，其中前述非揮發性元件的一端連接於前述雙穩態電路內的節點，另一端連接於控制線；前述切換器是於前述節點與前述控制線之間，與前述非揮發性元件串聯地連接；供給至前述記憶胞之電源的電壓是供給至前述雙穩態電路。
  10. 如請求項7至9中任一項之記憶電路，其中前述複數個區塊各個包含相同列內連續的記憶胞。
  11. 如請求項7至9中任一項之記憶電路，其中前述複數個區塊各個包含相同列內之週期性排列的記憶胞。
  12. 如請求項6至11中任一項之記憶電路，其包括：判定電路，判定前述複數個區塊之各個記憶胞內的前述雙穩態電路與前述非揮發性元件的資料一致或不一致；及選擇電路，前述資料不一致時，不進行相對應區塊內的記憶胞的儲存動作，前述資料一致時，不進行前述相對應區塊內的記憶胞的儲存動作。
  13. 一種記憶電路，其特徵為包括：複數個記憶胞，各個記憶胞包含有：雙穩態電路，其記憶資料；及非揮發性元件，其一端連接於前述雙穩 態電路內的節點，另一端連接於控制線，非揮發地儲存記憶於前述雙穩態電路的資料，將非揮發地儲存的資料，於前述雙穩態電路復原；及切換器，其於前述節點與前述控制線之間，與前述非揮發性元件串聯地連接；前述複數個記憶胞排列於各個連接於共通的切換器線的複數列、及各個連接於共通的控制線的複數行；判定電路，對於相同的控制線共通地設置，根據相對應控制線的訊號，判定連接於前述相對應控制線之記憶胞內的前述雙穩態電路與前述非揮發性元件的資料一致或不一致；及選擇電路，前述資料不一致時，令連接於前述相對應控制線之記憶胞內的前述切換器開啟，前述資料一致時，令連接於前述相對應控制線的切換器關閉。
  14. 如請求項13之記憶電路，其中1列被分割為各個包含複數個記憶胞之複數個區塊；前述選擇電路是於相對應區塊內之複數個記憶胞的資料之至少1個不一致時，令前述相對應區塊內的前述切換器開啟，前述相對應區塊內之複數個記憶胞的資料全部一致時，令前述相對應區塊內的前述切換器關閉。
  15. 如請求項14之記憶電路，其中前述判定電路是於相同區塊內的複數個控制線共通地設置。
  16. 如請求項13至15中任一項之記憶電路，其中一對前述非揮發性元件分別連接於前述雙穩態電路之互補節點； 一對前述控制線分別連接於前述一對非揮發性元件；前述判定電路根據前述雙穩態電路的資料及前述一對控制線的訊號，判定前述資料一致或不一致。
  17. 一種記憶電路，其特徵為包括：雙穩態電路，從電源線及接地線被供給電壓，記憶資料；非揮發性元件，其一端連接於前述雙穩態電路內的節點，另一端連接於控制線，藉由電阻值因流於前述一端與前述另一端之間的電流而變更，以非揮發地儲存記憶於前述雙穩態電路的資料，將非揮發地儲存的資料，於前述雙穩態電路復原；FET，源極及汲極在前述節點與前述控制線之間，與前述非揮發性元件串聯地連接；及控制部，於前述雙穩態電路，將資料揮發地進行寫入及讀出的第1期間，當前述FET為n通道FET時，使得施加於前述FET的閘極的電壓，低於前述接地線的電壓，當前述FET為p通道FET時，使其高於前述電源線的電壓。
  18. 如請求項17之記憶電路，其中前述控制部是於前述雙穩態電路的資料維持，且前述電源線的電壓與前述接地線的電壓的差距，變得小於前述第1期間中前述電源線的電壓與前述接地線的電壓的差距之第2期間，當前述FET為n通道FET時，使得施加於前述FET的閘極的電壓，低 於前述第1期間中前述接地線的電壓，當前述FET為p通道FET時，使其高於前述第1期間中前述電源線的電壓。
  19. 如請求項17或18之記憶電路，其中前述控制部，當前述FET為n通道FET時，使得將儲存於前述非揮發性元件的資料，於前述雙穩態電路復原的期間中施加於前述FET的閘極的電壓，低於將記憶於前述雙穩態電路的資料，於非揮發性記憶體非揮發地儲存的期間中施加於前述FET的閘極的電壓；當前述FET為p通道FET時，使得前述復原期間中施加於前述FET的閘極的電壓，高於前述儲存期間中施加於前述FET的閘極的電壓。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978150B2 (en) 2018-11-01 2021-04-13 Winbond Electronics Corp. Memory circuit and semiconductor device
TWI789973B (zh) * 2020-12-03 2023-01-11 美商格芯（美國）集成電路科技有限公司 非揮發性電晶體嵌入於靜態隨機存取記憶體單元

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6801654B2 (ja) * 2015-06-24 2020-12-16 ソニー株式会社 半導体装置
JP7007173B2 (ja) * 2016-12-16 2022-01-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US10325647B2 (en) * 2016-12-21 2019-06-18 Imec Vzw Non-volatile SRAM cell using resistive memory elements
WO2018130929A1 (ja) * 2017-01-10 2018-07-19 株式会社半導体エネルギー研究所 半導体装置及びその動作方法、電子部品、並びに電子機器
JP6993681B2 (ja) * 2017-11-30 2022-01-13 国立研究開発法人科学技術振興機構 電子回路
US10795809B2 (en) * 2018-01-10 2020-10-06 Arizona Board Of Regents On Behalf Of Arizona State University Non-volatile logic device for energy-efficient logic state restoration
WO2019152877A1 (en) * 2018-02-04 2019-08-08 Hsu Fu Chang Methods and apparatus for memory cells that combine static ram and non-volatile memory
JP2019164873A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置およびその制御方法
CN110544499B (zh) * 2018-05-28 2021-07-13 联华电子股份有限公司 静态随机存取存储器结构
US10515697B1 (en) * 2018-06-29 2019-12-24 Intel Corporation Apparatuses and methods to control operations performed on resistive memory cells
KR102577748B1 (ko) * 2018-11-29 2023-09-14 에스케이하이닉스 주식회사 전원 제어 회로 및 이를 이용하는 반도체 장치
JP7430407B2 (ja) 2019-05-30 2024-02-13 国立研究開発法人科学技術振興機構 電子回路
CN115053293A (zh) * 2020-02-10 2022-09-13 国立研究开发法人科学技术振兴机构 双稳态电路、电子电路、存储器电路和处理装置
US11269779B2 (en) * 2020-05-27 2022-03-08 Microsoft Technology Licensing, Llc Memory system with a predictable read latency from media with a long write latency

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4043142B2 (ja) 1999-05-18 2008-02-06 富士通株式会社 メモリデバイス
US6690030B2 (en) * 2000-03-06 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device with negative differential resistance characteristics
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
US6724648B2 (en) * 2002-04-05 2004-04-20 Intel Corporation SRAM array with dynamic voltage for reducing active leakage power
JP4133149B2 (ja) 2002-09-12 2008-08-13 株式会社ルネサステクノロジ 半導体記憶装置
JP3733468B2 (ja) 2002-11-01 2006-01-11 松下電器産業株式会社 抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法
US7423899B2 (en) * 2004-03-31 2008-09-09 Intel Corporation SRAM device having forward body bias control
US7164608B2 (en) 2004-07-28 2007-01-16 Aplus Flash Technology, Inc. NVRAM memory cell architecture that integrates conventional SRAM and flash cells
US7599210B2 (en) * 2005-08-19 2009-10-06 Sony Corporation Nonvolatile memory cell, storage device and nonvolatile logic circuit
FR2891652A1 (fr) * 2005-10-03 2007-04-06 St Microelectronics Sa Cellule de memoire vive sram asymetrique a six transistors.
JP5170706B2 (ja) * 2007-08-31 2013-03-27 国立大学法人東京工業大学 スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
US7859936B1 (en) * 2009-01-26 2010-12-28 Xilinx, Inc. Method and apparatus for saving and restoring the state of a power-gated memory device
TWI529738B (zh) * 2009-02-11 2016-04-11 Ｓｔｅｃ股份有限公司 具有經由組態資料匯流排可用之健康狀態及/或狀態資訊的快閃回存ｄｒａｍ模組
JP5267623B2 (ja) * 2011-07-27 2013-08-21 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
JP5733575B2 (ja) * 2011-09-12 2015-06-10 国立大学法人東北大学 半導体記憶装置
JP6201259B2 (ja) 2012-01-01 2017-09-27 国立大学法人東北大学 集積回路
EP2840575B1 (en) 2012-05-18 2016-09-28 Japan Science and Technology Agency Memory circuit
KR101666528B1 (ko) 2012-05-18 2016-10-14 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 쌍안정 회로와 불휘발성 소자를 구비하는 기억 회로
JP6107472B2 (ja) 2012-06-28 2017-04-05 凸版印刷株式会社 不揮発性メモリセル、およびこの不揮発性メモリセルを備えた不揮発性メモリ
CN103544992A (zh) * 2012-07-10 2014-01-29 珠海艾派克微电子有限公司 一种非易失性高速存储单元，其存储器及其内部数据转存的控制方法
KR102178068B1 (ko) * 2012-11-06 2020-11-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
WO2015041305A1 (ja) * 2013-09-20 2015-03-26 国立大学法人東北大学 メモリセル及び記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978150B2 (en) 2018-11-01 2021-04-13 Winbond Electronics Corp. Memory circuit and semiconductor device
TWI789973B (zh) * 2020-12-03 2023-01-11 美商格芯（美國）集成電路科技有限公司 非揮發性電晶體嵌入於靜態隨機存取記憶體單元

Also Published As

Publication number Publication date
CN106796814A (zh) 2017-05-31
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