CN115053293A - 双稳态电路、电子电路、存储器电路和处理装置 - Google Patents

双稳态电路、电子电路、存储器电路和处理装置 Download PDF

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Abstract

双稳态电路包括：第一反相器电路和第二反相器电路，各自包括：第一导电类型的沟道的第一FET，第一FET的源极连接到电源线，漏极连接到中间节点，栅极连接到输入节点；第一导电类型的沟道的第二FET，第二FET的源极联接到中间节点，漏极联接到输出节点；第三FET，其源极和漏极中的一个连接到中间节点，另一个连接到偏压节点；以及与所述第一导电类型相反的第二导电类型的沟道的第四FET，其源极和漏极中的一个连接到输出节点，另一个连接到控制线；第一存储节点，第一反相器电路的输入节点和第二反相器电路的输出节点连接到第一存储节点；以及第二存储节点，第一反相器电路的输出节点和第二反相器电路的输入节点连接到第二存储节点。第一反相器电路和第二反相器电路的第四FET的栅极连接到字线。第一反相器电路的第三FET的栅极连接到以下任一节点：第一反相器电路的输入节点和输出节点以及第二反相器电路的输入节点和输出节点。第二反相器电路的第三FET的栅极连接到以下任一节点：第二反相器电路的输入节点和输出节点以及第一反相器电路的输入节点和输出节点。

Description

双稳态电路、电子电路、存储器电路和处理装置
技术领域
本发明涉及双稳态电路(bistable circuit)、电子电路、存储器电路和处理装置。
背景技术
已知不使用非易失性存储器元件而由CMOS(互补金属氧化物半导体)构成的几乎非易失性保持SRAM(VNR-SRAM)或超低电压(ULV)保持SRAM(静态随机存取存储器)(ULVR-SRAM)(例如，专利文献1)。在VNR-SRAM中使用的是双模反相器，双模反相器能够在允许ULV保持的施密特触发器(ST)模式和可以实现与SRAM在正常电压下的电路性能等同的电路性能的升压反相器(BI)模式之间切换。该ULV保持SRAM可以用于所谓的电源门控(PG)。
此外，已知具有双稳态电路和非易失性存储器元件的使用存储器单元的存储器电路(NV-SRAM)(例如，专利文献2)。在NV-SRAM中，双稳态电路中的数据存储在非易失性存储器元件中以降低功耗，并且当需要将数据置于可用状态时，将非易失性存储器元件中的数据恢复到双稳态电路。
此外，正在研究通过将用于存储诸如神经网络的权重系数之类的系数的SRAM与用于积和(乘积之和)和评价函数的运算电路进行组合来高速执行神经网络的处理(例如，非专利文献1)。
[现有技术文献]
专利文献
专利文献1：国际公开No.2016/158691
专利文献2：国际公开No.2009/028298
非专利文献
非专利文献1：IEEE固态电路杂志，第53卷，第983-994页，2018年。
发明内容
本发明要解决的问题
在专利文献1的VNR-SRAM中，通过ULV保持，可以降低待机功率而不丢失单元的存储内容。然而，在VNR-SRAM中，在一个存储器单元中使用14或10个晶体管(在下文中，分别称为14T单元和10T单元)。因此，存在存储器单元变大或单元面积增大的第一问题。此外，当如在10T单元中那样减少晶体管的数量时，ULV保持的稳定性(噪声容限)降低。
此外，在专利文献2的NV-SRAM中，通过在存储器单元中使用非易失性存储器元件，可以在待机期间切断存储器单元的电源，因此可以减少待机功率。然而，除了非易失性存储器之外，在一个存储器单元中使用8个晶体管。因此，存在存储器单元难以小型化或单元面积增大的第二问题。
除了第一问题和第二问题之外，还存在第三问题，即，尽管非专利文献1的方法具有加速神经网络处理的高效果，但是存在进一步加速的空间。
除了第一问题至第三问题之外，还存在第四问题，即，SRAM的功耗变大，从而神经网络的处理的功耗变大，这是因为在非专利文献1的方法中，随着神经网络的处理变大，需要具有用于存储诸如网络的权重系数之类的系数的更大容量的SRAM。
本申请的第一发明是鉴于上述第一问题或第二问题而提出的，其第一目的是提供能够小型化或能够减少晶体管的数量的双稳态电路和电子电路。
本申请的第二发明的第二目的在于，鉴于上述第一问题或第二问题，提供一种能够小型化或能够减少晶体管数量的存储器电路。
此外，除了上述第一问题和第二问题之外，鉴于第三问题，本申请的第三发明的第三目的在于提供一种能够加速神经网络的处理的处理装置。
此外，除了第一问题至第三问题之外，鉴于上述第四问题，本申请的第四发明具有减少用于神经网络的处理的功耗的第四目的。
解决问题的手段
本申请的第一发明是一种双稳态电路，该双稳态电路包括：第一反相器电路和第二反相器电路，所述第一反相器电路和所述第二反相器电路各包括：具有第一导电类型的沟道的第一FET，其中，所述第一FET的源极联接到电源线，所述第一FET的漏极联接到中间节点，并且所述第一FET的栅极联接到输入节点；具有所述第一导电类型的沟道的第二FET，其中，所述第二FET的源极联接到所述中间节点，并且所述第二FET的漏极联接到输出节点；第三FET，其中，所述第三FET的源极和漏极中的一个联接到所述中间节点，并且所述第三FET的源极和漏极中的另一个联接到偏压节点；以及第四FET，该第四FET具有与所述第一导电类型相反的第二导电类型的沟道，其中，所述第四FET的源极和漏极中的一个联接到所述输出节点，并且所述第四FET的源极和漏极中的另一个联接到控制线；第一存储器节点，所述第一反相器电路的输入节点和所述第二反相器电路的输出节点联接到所述第一存储器节点；以及第二存储器节点，所述第一反相器电路的输出节点和所述第二反相器电路的输入节点联接到所述第二存储器节点，其中，所述第一反相器电路和所述第二反相器电路的所述第四FET的栅极联接到字线，其中，所述第一反相器电路的所述第三FET的栅极联接到以下节点之一：所述第一反相器电路的输入节点和输出节点以及所述第二反相器电路的输入节点和输出节点，并且其中，所述第二反相器电路的所述第三FET的栅极联接到以下节点之一：所述第二反相器电路的输入节点和输出节点以及所述第一反相器电路的输入节点和输出节点。
在上述配置中，可以采用以下配置，其中所述第三FET具有所述第二导电类型的沟道，所述第一反相器电路的所述第三FET的栅极联接到所述第一反相器电路的输入节点或所述第二反相器电路的输出节点，并且所述第二反相器电路的第三FET的栅极联接到所述第二反相器电路的输入节点或所述第一反相器电路的输出节点。
在上述配置中，可以采用以下配置，其中所述第三FET具有所述第一导电类型的沟道，所述第一反相器电路的所述第三FET的栅极联接到所述第一反相器电路的输出节点或所述第二反相器电路的输入节点，并且所述第二反相器电路的第三FET的栅极联接到所述第二反相器电路的输出节点或所述第一反相器电路的输入节点。
本申请的另一第一发明是一种电子电路，该电子电路包括：上述双稳态电路；以及控制电路，该控制电路被配置为在所述双稳态电路保持数据的第一状态下，将所述电源线和所述控制线之间的第一电压设置为低于在从所述双稳态电路读取数据或将数据写入所述双稳态电路中的第二状态下的所述第一存储器节点和所述第二存储器节点之间的第二电压。
在上述配置中，可以采用如下配置，其中，在所述第二状态下，所述控制电路将所述控制线设置为用于从所述双稳态电路读取数据或在所述双稳态电路中写入数据的位线。
在上述配置中，可以采用如下配置，其中，在所述第二状态下，所述控制电路在所述第一导电类型是N型的情况下将所述字线的电压设置为高于的电源线的电压，并且在所述第一导电类型是P型的情况下，将所述字线的电压设置为低于所述电源线的电压。
在上述配置中，可以采用如下配置，其中，在所述第一状态下，所述控制电路将所述字线和所述电源线之间的电压设置为所述第一电压或低于所述第一电压。
在上述配置中，可以采用如下配置，其中在所述电源线和所述控制线之间的电压被设置为所述第二电压的第三状态下，所述控制电路将所述字线和所述电源线之间的电压设置为小于所述第二电压。
在上述配置中，可以采用如下配置，其中，在所述第一状态和所述第二状态两者中向所述偏压节点提供固定偏压。
在上述配置中，可以采用如下配置，其中，在所述第二状态下，所述固定偏压是所述第一存储器节点的电压和所述第二存储器节点的电压之间的电压。
在上述配置中，可以采用如下配置，其中，在所述第二反相器电路中，所述第四FET的源极和漏极中的另一个联接到第一控制线，并且所述第四FET的栅极联接到第一字线；在所述第一反相器电路中，所述第四FET的源极和漏极中的另一个联接到第二控制线，并且所述第四FET的栅极联接到第二字线；所述第一反相器电路包括具有所述第二导电类型的沟道的第五FET，所述第五FET的源极和漏极中的一个联接到所述第一存储器节点，所述第五FET的源极和漏极中的另一个联接到第三控制线，并且所述第五FET的栅极联接到第三字线；并且所述控制电路使用所述第一字线使所述第二反相器电路的第四FET导通，使用所述第一控制线在双稳态电路中写入数据，使用所述第二字线使所述第一反相器电路的第四FET导通，使用所述第二控制线从所述双稳态电路读取数据，使用所述第三字线使所述第一反相器电路的第五FET导通，并且使用所述第三控制线从所述双稳态电路读取数据。
在上述配置中，可以采用如下配置，其中，在所述第一导电类型是N型的情况下，所述控制电路将当从所述双稳态电路读取数据时的所述第一字线的电压设置为高于当在所述双稳态电路中写入数据时的所述第一字线的电压，并且低于当从所述双稳态电路读取数据时的所述第二字线和所述第三字线的电压中的较高电压；以及在所述第一导电类型是P型的情况下，所述控制电路将当从所述双稳态电路读取数据时的所述第一字线的电压设置为低于当在所述双稳态电路中写入数据时所述第一字线的电压，并且高于当从所述双稳态电路读取数据时所述第二字线和所述第三字线的电压中的较低电压。
在上述配置中，可以采用如下配置，其中，在所述第一反相器电路中，所述第四FET的源极和漏极中的另一个联接到第一控制线，并且所述第四FET的栅极联接到所述第一字线；在所述第二反相器电路中，所述第四FET的源极和漏极中的另一个联接到第二控制线，并且所述第四FET的栅极联接到所述第一字线；所述第一反相器电路包括具有所述第二导电类型的沟道的第五FET，所述第五FET的源极和漏极中的一个联接到所述第一存储器节点，所述第五FET的源极和漏极中的另一个联接到第三控制线，并且所述第五FET的栅极联接到第二字线；所述第二反相器电路包括具有所述第二导电类型的沟道的第六FET，所述第六FET的源极和漏极中的一个联接到所述第二存储器节点，所述第六FET的源极和漏极中的另一个联接到第四控制线，并且所述第六FET的栅极联接到所述第二字线；并且所述控制电路使用所述第一字线使所述第一反相器电路和所述第二反相器电路的所述第四FET导通，使用所述第一控制线和所述第二控制线将数据写入所述双稳态电路以及从所述双稳态电路读取数据，使用所述第二字线使所述第五FET和所述第六FET导通，并且使用所述第三控制线和所述第四控制线在所述双稳态电路中写入数据以及从所述双稳态电路读取数据。
本申请的第二发明是一种存储器电路，该存储器电路包括：双稳态电路，该双稳态电路包括：具有第一导电类型的沟道的第一FET，其中，所述第一FET的源极联接到电源线，所述第一FET的漏极联接到第一存储器节点，并且所述第一FET的栅极联接到第二存储器节点；具有所述第一导电类型的沟道的第二FET，其中，所述第二FET的源极联接到电源线，所述第二FET的漏极联接到第二存储器节点，并且所述第二FET的栅极联接到第一存储器节点；第三FET，该第三FET具有与所述第一导电类型相反的第二导电类型的沟道，其中，所述第三FET的源极和漏极中的一个联接到所述第一存储器节点，所述第三FET的源极和漏极中的另一个联接到第一控制线，并且所述第三FET的栅极联接到字线；以及具有所述第二导电类型的沟道的第四FET，其中，所述第四FET的源极和漏极中的一个联接到所述第二存储器节点，所述第四FET的源极和漏极中的另一个联接到第二控制线，并且所述第四FET的栅极联接到所述字线；第一开关，该第一开关的一端联接到所述第一存储器节点；第二开关，该第二开关的一端联接到所述第二存储器节点；第一非易失性存储器元件，所述第一非易失性存储器元件的一端联接到所述第一开关的另一端，所述第一非易失性存储器元件的另一端联接到第三控制线；以及第二非易失性存储器元件，所述第二非易失性存储器元件的一端联接到所述第二开关的另一端，并且所述第二非易失性存储器元件的另一端联接到所述第三控制线。
在上述配置中，可以采用如下配置，其中，提供一种控制电路，该控制电路在以易失性方式将数据写入所述双稳态电路的写入操作和从所述双稳态电路读取数据的读取操作期间关断所述第一开关和所述第二开关，并且在数据以非易失性方式从所述双稳态电路存储在所述第一非易失性存储器元件和所述第二非易失性存储器元件中的存储操作和数据从所述第一非易失性存储器元件和所述第二非易失性存储器元件恢复在所述双稳态电路中的恢复操作期间接通所述第一开关和所述第二开关。
在上述配置中，可以采用如下配置，其中，当执行所述存储操作时，所述控制电路执行以下操作：第一存储操作，其中所述字线被设置为第一电压，所述第一控制线和所述第二控制线被设置为第二电压，并且所述第三控制线被设置为第三电压；以及第二存储操作，其中，所述字线被设置为第四电压，所述第一控制线和所述第二控制线被设置为第五电压，并且所述第三控制线被设置为第六电压，在所述第一导电类型是N型的情况下，所述第一电压低于所述第四电压，所述第二电压和所述第五电压高于所述电源线的电压，并且所述第三电压低于所述第六电压，并且在所述第一导电类型是P型的情况下，所述第一电压高于所述第四电压，所述第二电压和所述第五电压低于所述电源线的电压，并且所述第三电压高于所述第六电压。
在上述配置中，可以采用如下配置，其中，在所述第一导电类型是N型的情况下，所述第四电压低于所述第五电压，并且在所述第一导电类型是P型的情况下，所述第四电压高于所述第五电压。
在上述配置中，可以采用如下配置，其中，当执行所述恢复操作时，所述控制电路将所述字线的电压设置为高于在所述写入操作期间所述第一存储器节点和所述第二存储器节点的电压中的较低电压并且低于在所述写入操作期间所述第一存储器节点和所述第二存储器节点的电压中的较高电压。
在上述配置中，可以采用如下配置，其中，所述第三FET的栅极联接到第一字线，所述第四FET的栅极联接到第二字线，所述存储器电路包括具有所述第二导电类型的沟道的第五FET，所述第五FET的源极和漏极中的一个联接到所述第二存储器节点，所述第五FET的源极和漏极中的另一个联接到第四控制线，并且所述第五FET的栅极联接到第三字线；并且所述控制电路使用所述第一字线使所述第三FET导通，使用所述第一控制线在所述双稳态电路中写入数据，使用所述第二字线使所述第四FET导通，使用所述第二控制线从所述双稳态电路读取数据，使用所述第三字线使所述第五FET导通，并且使用所述第四控制线从所述双稳态电路读取数据。
在上述配置中，可以采用如下配置，其中，在所述第一导电类型是N型的情况下，所述控制电路将当从所述双稳态电路读取数据时的所述第一字线的电压设置为高于当在所述双稳态电路中写入数据时的所述第一字线的电压，并且低于当从所述双稳态电路读取数据时的所述第二字线和所述第三字线的电压中的较高电压；并且在所述第一导电类型是P型的情况下，所述控制电路将当从所述双稳态电路读取数据时的所述第一字线的电压设置为低于当在所述双稳态电路中写入数据时所述第一字线的电压，并且高于当从所述双稳态电路读取数据时所述第二字线和所述第三字线的电压中的较低电压。
在上述配置中，可以采用如下配置，其中，所述第三FET的栅极联接到第一字线，所述第四FET的栅极联接到所述第一字线，所述存储器电路包括具有所述第二导电类型的沟道的第五FET和具有所述第二导电类型的沟道的第六FET，所述第五FET的源极和漏极中的一个联接到所述第二存储器节点，所述第五FET的源极和漏极中的另一个联接到第四控制线，所述第五FET的栅极联接到第二字线，所述第六FET的源极和漏极中的一个联接到所述第一存储器节点，所述第六FET的源极和漏极中的另一个联接到第五控制线，并且所述第六FET的栅极联接到所述第二字线；并且所述控制电路使用所述第一字线使所述第三FET和所述第四FET导通，使用所述第一控制线和所述第二控制线在所述双稳态电路中写入数据并从所述双稳态电路读取数据，并且使用所述第二字线使所述第五FET和所述第六FET导通，使用所述第四控制线和所述第五控制线在所述双稳态电路中写入数据以及从所述双稳态电路读取数据。
本申请的第三发明是一种处理装置，该处理装置包括：第一处理单元，该第一处理单元针对与第二层的多个第二节点相对应的多条第二数据中的每条第二数据执行以下处理以计算所述多条第二数据：通过分别以多个第一权重对与第一层的多个第一节点相对应的多条第一数据进行加权，并且将多条加权的第一数据相加来计算多条第二数据中的一条第二数据；以及第二处理单元，该第二处理单元执行通过针对所述多条第二数据中的每条第二数据以多个第二权重对所述多条第二数据中的一条第二数据进行加权来计算与第三层的多个第三节点相对应的多条第三数据的各个部分的处理，并且通过将源自所述多条第二数据的所述第三数据的对应部分相加来计算所述多条第三数据中的每条第三数据，其中，当所述第二处理单元正在执行针对所述多条第二数据中的一条第二数据的处理时，所述第一处理单元并行地执行针对所述多条第二数据中的另一条第二数据的处理。
在上述配置中，可以采用如下配置，其中，所述多条第一数据、所述多条第二数据、所述多个第一权重和所述多个第二权重各自为1比特。
在上述配置中，可以采用如下配置，其中，设置第一存储器和第二存储器，第一存储器包括多个第一存储器单元和多条第一位线，其中，所述多个第一存储器单元分别存储所述多个第一权重，将与一条第二数据相对应的多个第一权重存储在同一行中的，并且将与另一条第二数据相对应的多个第一权重存储在另一行中，并且所述多条第一位线中的每一条联接到同一行中的多个第一存储器单元，并且在列方向上延伸；所述第二存储器包括第二存储器单元和多条第二位线，其中，所述第二存储器单元分别存储所述多个第二权重，将与一条第二数据相对应的多个第二权重存储在同一行中，并且将与另一条第二数据相对应的多个第二权重存储在另一行中，并且多条第二位线中的每一条联接到同一行中的多个第二存储器单元，并且在列方向上延伸，所述第一处理单元在执行针对所述多条第二数据中的一条第二数据的处理时经由所述多条第一位线从所述第一存储器获取所述多个第一权重，并且所述第二处理单元在执行针对所述多条第二数据中的一条第二数据的处理时经由所述多条第二位线从所述第二存储器获取所述多个第二权重。
在上述配置中，可以采用如下配置，其中，所述第一处理单元并行地执行针对所述多条第二数据中的至少两条第二数据的处理，并且所述第二处理单元并行地执行针对所述多条第二数据中的至少两条第二数据的处理。
在上述配置中，可以采用如下配置，其中，设置第一存储器，该第一存储器包括多个第一存储器单元，所述多个第一存储器单元分别存储所述多个第一权重，将与一条第二数据相对应的多个第一权重存储在同一行中，并且将与另一条第二数据相对应的多个第一权重存储在另一行中的，所述多个第一存储器单元中的每一个包括彼此互补的一对存储器节点，所述一对存储器节点中的至少一个存储器节点联接到在列方向上平行延伸的第一位线和第二位线，所述第一处理单元在执行针对所述至少两条第二数据的处理中的一个处理时经由所述第一位线从所述第一存储器获取所述多个第一权重，并且当执行所述针对所述至少两条第二数据的处理中的另一个处理时经由所述第二位线从所述第一存储器获取所述多个第一权重。
在上述配置中，可以采用如下配置，其中，设置第二存储器，该第二存储器包括第二存储器单元，所述第二存储器单元分别存储所述多个第二权重，将与一条第二数据相对应的多个第二权重存储在同一行中，并且将与另一条第二数据相对应的多个第二权重存储在另一行中，所述多个第二存储器单元中的每一个包括彼此互补的一对存储器节点，所述一对存储器节点中的至少一个存储器节点联接到在列方向上平行延伸的第三位线和第四位线，所述第二处理单元在执行针对所述至少两条第二数据的处理中的一个处理时经由所述第三位线从所述第二存储器获取所述多个第二权重，并且在执行针对所述至少两条第二数据的处理中的另一个处理时经由所述第四位线从所述第二存储器获取所述多个第二权重。
在上述配置中，可以采用如下配置，其中，设置第一存储器，该第一存储器包括多个第一存储器单元，所述多个第一存储器单元分别存储所述多个第一权重，将与一条第二数据相对应的多个第一权重存储在同一行中，并且将与另一条第二数据相对应的多个第一权重存储在另一行中，所述多个第一存储器单元中的每一个包括彼此互补的一对存储器节点，所述多个第一存储器单元的一个或一部分第一存储器单元中的所述一对存储器节点中的至少一个存储器节点联接到第一位线而不联接到第二位线，所述第一位线和所述第二位线在列方向上平行延伸，所述多个第一存储器单元中的一个或一部分其它第一存储器单元中的所述一对存储器节点中的至少一个存储器节点联接到第二位线而不联接到所述第一位线，所述第二位线和所述第一位线在列方向上平行延伸，并且所述第一处理单元在执行针对所述至少两条第二数据的处理中的一个处理时经由所述第一位线从所述第一存储器获取所述多个第一权重，并且当执行针对所述至少两条第二数据的处理中的另一个处理时经由所述第二位线从所述第一存储器获取所述多个第一权重。
在上述配置中，可以采用如下配置，其中，设置第二存储器，该第二存储器包括多个第二存储器单元，所述多个第二存储器单元分别存储所述多个第二权重，将与一条第二数据相对应的多个第二权重存储在同一行中，并且将与另一条第二数据相对应的多个第二权重存储在另一行中，所述多个第二存储器单元中的每一个包括彼此互补的一对存储器节点，所述多个第二存储器单元的一个或一部分第二存储器单元中的所述一对存储器节点中的至少一个存储器节点联接到第三位线而不联接到第四位线，所述第三位线和所述第四位线在列方向上平行延伸，所述多个第二存储器单元中的一个或一部分其它第二存储器单元中的所述一对存储器节点中的至少一个存储器节点联接到第四位线而不联接到所述第三位线，所述第四位线和所述第三位线在列方向上平行延伸，并且所述第二处理单元在执行针对所述至少两条第二数据的处理中的一个处理时经由所述第三位线从所述第二存储器获取所述多个第二权重，并且当执行针对所述至少两条第二数据的处理中的另一个处理时经由所述第四位线从所述第二存储器获取所述多个第二权重。
在上述配置中，可以采用如下配置，其中，所述第一处理单元通过在所述多条第一数据和所述多个第一权重之间执行XNOR，以所述第一权重对所述多条第一数据进行加权，并且所述第二处理单元通过在所述第二数据和所述多个第二权重之间执行XNOR，以所述第二权重对所述第二数据进行加权。
在上述配置中，可以采用如下配置，其中，提供了一种存储器，该存储器包括：分别存储所述多个第一权重的多个第一存储器单元；分别存储所述多个第二权重的多个第二存储器单元；在所述多条第一数据和所述多个第一权重之间执行XNOR以通过所述第一权重对所述多条第一数据进行加权的多个第一XNOR电路，并且所述多个第一XNOR电路被设置为对应于所述多个第一存储器单元；以及在所述一条第二数据和所述多个第二权重之间执行XNOR以通过所述第二权重对所述一条第二数据进行加权的多个第二XNOR电路，并且所述多个第二XNOR电路被设置为对应于所述多个第二存储器单元。
在上述配置中，可以采用如下配置，其中，提供一种存储器，该存储器包括：多个存储器单元，所述多个存储器单元分别存储所述多个第一权重和所述多个第二权重，其中，所述多个存储器单元中的每一个包括双稳态电路，其中CMOS反相器电路以环路形状连接；第一电源开关，该第一电源开关向虚拟电源线提供第一电源电压，一个第一电源开关联接到10个或更少存储器单元的虚拟电源线；以及第二电源开关，该第二电源开关向所述虚拟电源线提供比所述第一电源电压高的第二电源电压。
在上述配置中，可以采用如下配置，其中，提供一种存储器，该存储器包括分别存储所述多个第一权重和所述多个第二权重的多个存储器单元，并且所述多个存储器单元中的每一个包括根据权利要求1至3中任意一项所述的双稳态电路或根据权利要求13至19中的任意一项所述的存储器电路。
本申请的第四发明是一种处理装置，该处理装置包括：处理单元，该处理单元执行作为神经网络处理的n-至-1连接处理和1-至-n连接处理中的至少一个；存储器，该存储器存储在由所述处理单元执行的处理中使用的数据，并且具有多行；以及电源电路，该电源电路向存储有要由所述处理单元处理的数据的行供给使得能够读取数据的第一电源电压，并且向除了所述行以外的行提供低于所述第一电源电压并且使得能够保持数据的第二电源电压，或者关断除了所述行以外的行的电源电压。
在上述配置中，可以采用如下配置，其中，所述处理单元针对所述多条第二数据中的每一条执行如下处理作为所述n-至-1连接处理：通过分别以多个权重对与多个第一节点相对应的多条第一数据进行加权并且将多条加权的第一数据相加，来计算与第二层的多个第二节点相对应的多条第二数据中的一条第二数据，以计算所述多条第二数据；所述存储器分别存储所述多个权重，将与一条第二数据相对应的多个权重存储在同一行中，并且将与另一条第二数据相对应的多个权重存储在另一行中；所述电源电路在执行计算所述一条第二数据的处理时向所述同一行提供所述第一电源电压，并且向除了所述同一行之外的至少一行提供所述第二电源电压，或者关断除了所述同一行之外的所述至少一行的电源电压。
在上述配置中，可以采用如下配置，其中，作为所述1-至-n连接处理，所述处理单元针对所述多条第二数据中的每一条执行以下处理：通过以多个权重对与第二层的多个第二节点相对应的多条第二数据中的一条第二数据进行加权，来计算与第三层的多个第三节点相对应的多条第三数据的各个部分，并且通过将源自所述多条第二数据的所述第三数据的对应部分相加来计算所述多条第三数据中的每条第三数据，多个存储器分别存储所述多个权重，将与所述一条第二数据相对应的多个权重存储在同一行中，并且将与另一条第二数据相对应的多个权重存储在另一行中，并且当执行计算所述一条第二数据的处理时，所述电源电路向所述同一行提供所述第一电源电压，并且向除了所述同一行之外的至少一行的存储器单元提供所述第二电源电压或者关断除了所述同一行之外的至少一行的电源电压。
发明效果
本申请的第一发明能够提供能够小型化或能够减少晶体管的数量的双稳态电路和电子电路。
另外，本申请的第二发明能够提供能够小型化或者能够减少晶体管的数量的存储器电路。
此外，本申请的第三发明能够提供一种能够加速神经网络的处理的处理装置。
此外，本申请的第四发明可以减少用于神经网络的处理的功耗。
附图说明
图1是比较示例1的回路图中的存储器单元的电路图；
图2是比较示例1的交叉联接图中的存储器单元的电路图；
图3是比较示例2的回路图中的存储器单元的电路图；
图4是比较示例2的交叉联接图中的存储器单元的电路图；
图5是实施方式1的回路图中的存储器单元的电路图；
图6是实施方式1的交叉联接图中的存储器单元的电路图；
图7A是实施方式1中的存储器阵列的框图；
图7B示出了实施方式1中的电源开关和选择电路；
图7C是示出实施方式1中的存储器阵列的另一示例的框图；
图8的(a)和(b)呈现在VDD保持状态下相对于WLP和WFB的实施方式1的SNM和待机功率；
图9的(a)和(b)呈现在VDD保持状态和读取/写入状态中的读取中实施方式1和比较示例3的相对于VWL的SNM和待机功率；
图10的(a)至(c)呈现在VDD保持状态和读取/写入状态下实施方式1和比较示例2和3的SNM；
图11呈现在ULV保持状态下实施方式1的反相器电路的传输特性；
图12的(a)和(b)是实施方式1中的双稳态电路的电路图；
图13的(a)和(b)呈现在ULV保持状态下实施方式1和比较示例2和3的双稳态电路的蝶形曲线；
图14的(a)呈现在ULV保持状态下实施方式1和比较示例2和3的SNM，图14的(b)呈现在ULV保持状态下相对于VVDD的实施方式1的SNM和待机功率；
图15呈现实施方式1和比较示例3中的待机功率；
图16是实施方式1的变型1的回路图中的存储器单元的电路图；
图17是实施方式1的变型1的交叉联接图中的存储器单元的电路图；
图18是实施方式1的变型2的回路图中的存储器单元的电路图；
图19是实施方式1的变型2的交叉联接图中的存储器单元的电路图；
图20呈现在ULV保持状态下实施方式1及其变型2的的双稳态电路蝶形曲线；
图21的(a)和(b)分别示出头部PS·PDFB·类型1型和脚部PS·PUFB·类型1型的电压；
图22是实施方式2中的虚拟电源系统的存储器单元的电路图；
图23示出了实施方式2的虚拟电源系统中的电源开关和选择电路；
图24是实施方式2中的虚拟接地系统的存储器单元的电路图；
图25示出了实施方式2的虚拟接地系统中的电源开关和选择电路；
图26是实施方式2中的存储器阵列的框图；
图27的(a)至(c)示出了实施方式2中的存储器单元的操作；
图28的(a)至(c)示出了实施方式2中的存储器单元的操作；
图29示出了实施方式2中的存储器单元的操作；
图30呈现在模拟3中在保持状态下的相对于WLP的SNM和待机功率；
图31呈现在模拟3中在读取操作和保持状态下的相对于VWL的SNM；
图32的(a)和(b)分别呈现了在模拟3中在H存储操作中的相对于电压VSR的电流Im1和SNM；
图33的(a)和(b)呈现了在模拟3中在L存储操作中的相对于的电压Vc的电流Im2和SNM；
图34的(a)和(b)分别呈现了在模拟3中在恢复操作中相对于电压VSR的FF和FS的SNM；
图35的(a)呈现了实施方式2中的SNM，图35的(b)呈现了实施方式2和比较示例3中的待机功率；
图36是根据实施方式2的变型1的存储器单元的电路图；
图37示出了实施方式3中的BNN模型；
图38是实施方式3中执行n-至-1连接操作的运算电路的框；
图39的(a)是实施方式3中执行1-至-n连接操作的运算电路的框，图39的(b)是累加器的框图；
图40是实施方式3中的BNN装置的框图；
图41是在实施方式3中由处理单元52执行的n-至-1连接处理的流程图；
图42是在实施方式3中由处理单元62执行的1-至-n连接处理的流程图；
图43示出了实施方式3中相对于时间的处理；
图44是示出实施方式2中的存储器的示例的框图；
图45是实施方式3的变型1中的BNN装置的框图；
图46示出了实施方式3的变型1中的存储器的示例；
图47是示出实施方式3的变型2中的2R1W型NV-SRAM存储器单元的示例的电路图；
图48是示出实施方式3的变型2中的2R1W型ULVR-SRAM存储器单元的示例的电路图；
图49的(a)呈现在读取操作中相对于VWWL的实施方式3的变型2的2R1W型NV-SRAM存储器单元的SNM，图49的(b)呈现在读取操作中相对于VWWL的2R1W型ULVR-SRAM存储器单元的SNM；
图50是示出实施方式3的变型2中的2RW型NV-SRAM存储器单元的示例的电路图；
图51是示出实施方式3的变型2中的2RW型ULVR-SRAM存储器单元的示例的电路图；
图52示出了实施方式3的变型2中的2R1W型存储器的示例；
图53示出了实施方式3的变型2中的2RW型存储器的示例；
图54示出了实施方式3的变型中相对于时间的处理；
图55的(a)至(c)示出了相对于层数m的归一化处理时间；
图56是根据实施方式3的变型4的NV-SRAM存储器单元的电路图；
图57是实施方式3的变型4中的ULVR-SRAM存储器单元的电路图；
图58是实施方式3的变型4中的BNN装置的框图；
图59的(a)和(b)分别是比较示例4和实施方式3的变型5的电源开关附近的框图；
图60是实施方式3的变型5中的6T单元的电路图；以及
图61的(a)和(b)分别呈现了比较示例4和实施方式3的变型5中相对于VDDL的SNM和待机功率。
具体实施方式
图1至图2：比较示例1
图3至图4：比较示例2
图5至图7C：实施方式1
图8的(a)至图10的(c)：模拟1、比较示例2和3、实施方式1
图11至图15：模拟2、比较示例2和3、实施方式1
图16至图17：实施方式1的变型1
图18至图20：实施方式1的变型2
图21：实施方式1及其变型
图22至图29：实施方式2
图30至图35的(b)：模拟3、实施方式2
图36：实施方式2的变型1
图37至图44：实施方式3
图45至图46：实施方式3的变型1
图47至图53：实施方式3的变型2
图54至图55的(c)：实施方式3、其变型1至3的模拟
图56至图58：实施方式3的变型4
图59的(a)至图61的(b)：实施方式3的变型5
在描述实施方式之前，将描述比较示例。
[比较示例1]
比较示例1与专利文献1的不同之处在于反馈晶体管的导电类型和栅极的连接目的地。图1和图2是比较示例1中的存储器单元10的电路图。图1是回路图(loop view)中的电路图，图2是交叉联接图(cross-coupled view)中的电路图。尽管图1和图2中所示的电路是相同的电路，但是使用图1的回路图容易理解操作的描述，并且使用图2的交叉联接图容易理解电路面积等的描述。
如图1和图2中所示，反相器电路14和16中的每一个包括FET m1至m3和m1a至m3a。FET m1、m2和m3a是N沟道MOSFET，FET m1a、m2a和m3是P沟道MOSFET。
FET m1、m2、m1a和m2a串联连接在地线15b和电源线15a(虚拟电源线)之间。FETm1、m2、m1a和m2a的栅极联接到输入节点N1。输出节点N2位于FET m2和m2a之间。FET m1和m2是反相器电路14和16的驱动器，FET m1a和m2a是负载。
FET m3连接在位于FET m1和m2之间的中间节点N3和偏压节点N4之间，FET m3a连接在位于FET m1a和m2a之间的中间节点N3a和偏压节点N4a之间。FET m3和m3a的栅极联接到输入节点N1。FET m3和m3a是反馈晶体管FBTr。
存储器节点Q1和Q2分别经由FET m5联接到位线BL和BLB。FET m5的栅极联接到字线WL。FET m5是N沟道FET并且是传输晶体管。
驱动器26包括反相器27a和27b。反相器27a将通过将控制信号VCTRL反相而获得的信号VFN输出到偏压节点N4，反相器27b将通过将信号VFN反相而获得的信号VFP输出到偏压节点N4a。电源开关(PS)30将电源15c的电压VDD转换为虚拟电源电压VVDD并将其提供给电源线15a。电源开关30根据来自控制电路(未示出)的控制信号来切换虚拟电源电压VVDD。
在根据比较示例1的存储器单元中，反相器电路14和16的模式可以通过控制信号VCTRL在ST模式和BI模式之间切换。当控制信号VCTRL处于高电平(VVDDH，例如1.2V)时，反相器电路14和16进入BI模式。当控制信号VCTRL处于低电平(VGND，例如0V)时，反相器电路14和16进入ST模式。
ST模式是反相器电路14和16的传输特性具有滞后的模式，BI模式是反相器电路14和16的传输特性基本上没有滞后的模式。在ST模式下，当施加到反相器电路14和16的虚拟电源电压VVDD-VGND被设置为正常电压(例如，1.2V)时，泄漏电流变大。在BI模式下，即使当电压VVDD-VGND被设置为正常电压时，泄漏电流也小于ST模式下的泄漏电流。注意，基本上没有滞后是指不存在诸如ST模式下的滞后的有意滞后，并且存在非有意滞后是可接受的。
在BI模式下，存储器单元10用作正常SRAM单元。在ST模式下，即使电压(VVDD-VGND)被设置为诸如0.2V的超低电压(ULV)，双稳态电路12也保持数据。
表1是呈现比较示例1的状态的表。
[表1]
Figure BDA0003782157860000171
从存储器单元10读取和在存储器单元10中写入数据的状态是读取/写入状态。在读取/写入状态期间，控制信号VCTRL处于高电平H。这使得反相器电路14和16进入BI模式。电源开关30将虚拟电源电压VVDD设置为VVDDH(例如，1.2V)。电压(VVDD-VGND)变为VH(例如，1.2V)。通过将进行读取或写入的存储器单元10的字线WL的电压VWL设置为高电平(例如，1.2V)，FET m5导通，并且从双稳态电路12读取数据或在双稳态电路12中写入数据成为可能。
在正常操作期间，保持数据的状态是VDD保持状态。在VDD保持状态下，控制信号VCTRL处于高电平H，并且反相器电路14和16处于BI模式。虚拟电源电压VVDD是VVDDH(例如，1.2V)，并且电压(VVDD-VGND)是VH(例如，1.2V)。由于既不执行读取也不执行写入，因此字线WL的电压VWL是低电平(例如0V)并且FET m5截止。
在超低电压下保持存储器单元10中的数据的状态是ULV保持状态。在ULV保持状态下，控制信号VCTRL处于低电平L，并且反相器电路14和16处于ST模式。电源开关30将虚拟电源电压VVDD设置为VVDDL(例如，0.2V)。电压(VVDD-VGND)变为低于VH的VL(例如，0.2V)。电压VWL是低电平(例如0V)，并且FET m5截止。
[比较示例2]
图3和图4是比较示例2中的存储器单元10的电路图。图3是回路图中的电路图，图4是交叉联接图中的电路图。
如图3和图4中所示，在比较示例2中，未设置FET m2a、m3a和驱动器26。其它配置与比较示例1中的配置相同。
表2是呈现比较示例2的状态的表。
[表2]
Figure BDA0003782157860000181
如表2所示，与模式无关，偏压节点N4的电压恒定在VFN(例如，0.2V)。在读取/写入状态下，电源开关30根据来自控制电路(未示出)的控制信号将虚拟电源电压VVDD设置为VVDDH(例如，1.2V)。施加到双稳态电路12的虚拟电源电压(VVDD-VGND)变为VH(例如，1.2V)。此时，反相器电路14和16进入BI模式。字线WL的电压VWL是高电平(例如，1.2V)。在VDD保持状态下，虚拟电源电压VVDD是VVDDH(例如，1.2V)，电压(VVDD-VGND)是VH(例如，1.2V)，并且反相器电路14和16处于BI模式。字线WL的电压VWL是低电平(0V)。
在ULV保持状态下，电源开关30将虚拟电源电压VVDD设置为VVDDL(例如，0.2V)。电压(VVDD-VGND)变为VL(例如，0.2V)，其低于VH。此时，反相器电路14和16进入ST模式。电压VWL是低电平(例如0V)。如在比较示例1中，在ULV保持状态下，能够减少功耗。
在N型沟道FET m1和m2之间设置FET m3作为反馈晶体管FBTr的类型被称为下拉型反馈PDFB。在P型沟道FET m1a和m2a之间设置FET m3a作为反馈晶体管FBTr的类型被称为上拉型反馈PUFB。设置FET m3和m3a两者的类型被称为上拉下拉型反馈PUPDFB。比较示例1是PUPDFB，比较示例2是PDFB。
在FBTr的沟道的导电类型不同于FBTr所连接的FET的沟道的导电类型的情况下，FBTr被称为不同导电类型沟道FBTr。在作为PDFB的比较示例2中，作为FBTr的FET m3具有P型沟道，并且与FET m3连接的FET m1和m2具有N型沟道。因此，在FBTr在PDFB中具有P型沟道的情况下，FBTr是不同导电类型沟道FBTr。在FBTr在PUFB中具有N型沟道的情况下，FBTr是不同导电类型的沟道FBTr。在FBTr的沟道的导电类型和FBTr所连接的FET的沟道的导电类型相同的情况下，FBTr被称为相同导电类型沟道FBTr。在FBTr在PDFB中具有N型沟道的情况下，以及在FBTr在PUFB中具有P型沟道的情况下，FBTr是相同导电类型沟道FBTr。
在不同导电类型沟道FBTr中，栅极联接到同一反相器电路的输入节点或另一反相器电路的输出节点。在相同导电类型沟道FBTr中，栅极联接到同一反相器电路的输出节点或另一反相器电路的输入节点。比较示例1和2是相同导电类型沟道FBTr。专利文献1公开了相同导电类型沟道FBTr。
电源开关30设置在电源线15a和电源15c之间，电源开关30设置虚拟电源电压VVDD，并将电压VVDD-VGND设置为存储器单元10的电源电压的系统称为头部(header)PS。电源开关30设置在地线15b和地之间，电源开关30设置虚拟接地电压VVGND，并将VDD-VVGND设置为存储器单元10的电源电压的系统称为脚部(footer)PS。电源开关30既设置在电源线15a和电源15c之间又设置在地线15和地之间，电源开关30设置虚拟电源电压VVDD和虚拟接地电压VVGND，并将VVDD-VGND设置为存储器单元10的电源电压的系统称为双PS。比较示例1和2是头部PS。
设置驱动器26并且通过经由控制信号VCTRL向偏压节点N4和N4a施加高电平和低电平来切换ST模式和BI模式的系统被称为类型2。未设置驱动器26并且偏压节点N4被设置在恒定电压(固定偏压)的系统被称为类型1。比较示例1是类型2，比较示例2是类型1。
总之，比较示例1是PUPDFB、不同导电类型沟道FBTr、头部PS、类型2。比较示例2是PDFB、不同导电类型沟道FBTr、头部PS、类型1。
将描述在ULV保持状态下双稳态电路12的操作稳定性(例如，噪声容限)在不同导电类型沟道FBTr中比在相同导电类型沟道FBTr中高。
例如，在比较示例2中，在FET m3具有N型沟道(即，相同导电类型沟道)的情况下，反相器电路14和16的FET m3的栅极分别联接到反相器电路14和16的输出节点N2。在ULV保持状态下，例如，当存储器节点Q1和Q2分别处于低电平和高电平时，反相器电路14的FET m3导通，并且中间节点N3从具有电压VFN的偏压节点N4充电。然而，由于FET m3具有N型沟道并且FET m3的阈值电压Vth为正，因此来自偏压节点N4的电荷电势不足。这可能导致作为FBTr的FET m3的反馈效果劣化，并且在ULV保持状态下双稳态电路的操作稳定性可能降低。
另一方面，在FET m3具有P型沟道(即，不同导电类型沟道)的情况下(如在比较示例2中)，例如，当存储器节点Q1和Q2分别处于低电平和高电平时，反相器电路14的FET m3导通。中间节点N3从具有电压VFN的偏压节点N4充电。由于FET m3具有P型沟道，并且相对于施加到源极和漏极的电压而言足够低的电压被施加到FET m3的栅极，因此中间节点N3可以被上拉到VFN。这允许充分地产生FET m3的反馈效果。因此，可以提高ULV保持状态下双稳态电路的操作稳定性。
接下来，将描述比较示例2是类型1。在比较示例2中，VFN被设置为大约VVDDL的固定偏压。当VVDDH被施加到电源线15a时，反相器电路14和16进入BI模式，因为VFN相对于VVDDH而言足够低。当VVDDL被施加到电源线15a时，反相器电路14和16进入ST模式，因为VFN相对于VGND而言较高并且等于VVDDL或接近VVDDL。因此，在PDFB·头部PS中，不需要驱动器26。类似地，在PDFB·脚部PS中，不需要驱动器26。
在比较示例1中，存储器单元10中的晶体管的数量是14，并且设置驱动器26。这增加了电路的面积，如图2中所示。由于反馈是由反相器电路14和16的上拉侧和反相器电路14和16的下拉侧的FBTr(FET m3和m3a)两者施加的，所以ULV保持状态下的噪声容限增加。这允许将VVDDL设置为例如0.15V，这可以减少功耗。
在比较示例2中，存储器单元10中的晶体管的数量是10，并且不需要驱动器26。这减小了如图4中所示的电路的面积。然而，因为仅由下拉侧的FBTr(FET m3)施加反馈，所以ULV保持状态下的噪声容限小于比较示例1的噪声容限。结果，VVDDL变为例如0.2V。因此，功耗高于比较示例1的功耗。
实施方式1
实施方式1是PDFB、不同导电类型沟道FBTr、头部PS、类型1的示例。在实施方式1中，作为比较示例2的负载的FET m1a和作为传输晶体管的FET m5由单个FET m4实现。这进一步将存储器单元10中的晶体管的数量减少至8，这甚至比比较示例2中的晶体管数量更少。此外，可以增加ULV保持下的噪声容限。
存储器单元的描述
图5和图6是实施方式1中的存储器单元的电路图。图5是回路图中的电路图，图6是交叉联接图中的电路图。
如图5和图6中所示，存储器单元10主要包括反相器电路14和16。反相器电路14和16以回路形状连接以形成双稳态电路12。反相器电路14和16中的每一个包括FET m1至m4。FET m1和m2是N沟道MOSFET，FET m3和m4是P沟道MOSFET。FET m1至m4例如是常断型晶体管。
在FET m1中，源极联接到施加有接地电压VGND的地线15b，漏极联接到中间节点N3，栅极联接到输入节点N1。在FET m2中，源极联接到中间节点N3，漏极联接到输出节点N2，栅极联接到输入节点N1。FET m1和m2是驱动器。
在FET m3中，源极和漏极中的一个联接到中间节点N3，源极和漏极中的另一个联接到偏压节点N4，并且栅极联接到输入节点N1。FET m3是反馈晶体管FBTr。
在FET m4中，源极和漏极中的一个联接到输出节点N2，源极和漏极中的另一个联接到控制线CTRL1或CTRL2，并且栅极联接到字线WL。FET m4在读取/写入状态下用作传输晶体管，并且在VDD保持状态和ULV保持状态下用作负载。
反相器电路14的输入节点N1和反相器电路16的输出节点N2联接到存储器节点Q1，反相器电路16的输入节点N1和反相器电路14的输出节点N2联接到存储器节点Q2。存储器节点Q1和Q2是彼此互补的节点。存储器节点Q1经由反相器电路16的FET m4联接到控制线CTRL1，并且存储器节点Q2经由反相器电路14的FET m4联接到控制线CTRL2。
选择电路32将控制线CTRL1连接到位线BL或电源线15a(虚拟电源线)。选择电路32a将控制线CTRL2连接到位线BLB或电源线15a。电源开关(PS)30将电源15c的电压VDD转换为虚拟电源电压VVDD并将其提供给电源线15a。
存储器阵列的描述
图7A是实施方式1中的存储器阵列的框图。如图7A中所示，存储器阵列22被划分为多个块24，每个块具有存储器单元10。可以适当地设计块24的数量。多个存储器单元10以n列的矩阵形式布置在存储器阵列22中。在存储器阵列22内，字线WL在行方向上延伸，并且控制线CTRL1和CTRL2在列方向上延伸。字线WL以及控制线CTRL1和CTRL2联接到每个存储器单元10。在图7A中，第一列至第n列的控制线CTRL1和CTRL2分别由控制线CTRL11和CTRL21至CTRL1n和CTRL2n表示。
控制电路28、电源开关30和外围电路38被设置为对应于存储器阵列22。控制电路28控制电源开关30和外围电路38。
电源开关30根据来自控制电路28的控制信号输出例如使用分压电路从电源15c的电压VDD获得的虚拟电源电压VVDD。电压VVDD-VGND是施加到双稳态电路12的电压。外围电路38包括WL解码器31、选择电路32b、预充电电路33和读写电路34。在图7A中，图5和图6中的选择电路32和32a将被描述为选择电路32b。这同样适用于以下类似的附图。
当存储器单元10保持数据时，选择电路32b切换，使得控制线CTRL11和CTRL21至CTRL1n和CTRL2n连接到电源线15a。当从存储器单元10读取或在存储器单元10中写入数据时，选择电路32b切换，使得位线BL1和BLB1至BLn和BLBN分别连接到控制线CTRL11和CTRL21至CTRL1n和CTRL2n。WL解码器31基于行地址选择字线WL。列地址被输入到读写电路34。读写电路34从位线BL1和BLB1至BLn和BLBN中选择与基于列地址选择的列相对应的位线BL和BLB。预充电电路33对位线BL和BLB预充电。读写电路34将数据写入所选择的存储器单元10的双稳态电路12中，或者从双稳态电路12读取数据，并将所读取的数据输出到总线25。
将参照图7B和图7C描述外围电路的另一示例。图7B示出了实施方式1中的电源开关和选择电路。如图7B中所示，电源开关30包括FET PS1和PS2。FET PS1和PS2是P沟道FET。FET PS1连接在电源15cH和电源线15a之间，FET PS2连接在电源15cL和电源线15a之间。电源电压VDDH和VDDL分别被提供给电源15cH和电源15cL。
信号VPS1和VPS2分别被输入到FET PS1和FET PS2的栅极。当信号VPS1和VPS2分别处于低电平和高电平时，FET PS1和FET PS2分别导通和截止，并且虚拟电源电压VVDD变为VDDH。虚拟电源电压VVDD在读取/写入状态和VDD保持状态下变为VDDH，并且电压VVDD-VGND例如为1.2V。当信号VPS1和VPS2分别处于高电平和低电平时，FET PS1和FET PS2分别截止和导通，并且虚拟电源电压VVDD变为VDDL。虚拟电源电压VVDD在ULV保持状态下变为VDDL，并且电压VVDD-VGND例如为0.2V。当信号VPS1和VPS2都处于高电平时，FET PS1和FET PS2都截止，并且虚拟电源电压VVDD截止。虚拟电源电压VVDD在关闭状态下被切断。
预充电/选择电路33a设置在电源线15a与控制线CTRL1和CTRL2之间。预充电/选择电路33a包括FET M10至FET M12。FET M10连接在电源线15a和控制线CTRL1之间。FET M11连接在电源线15a和控制线CTRL2之间。FET M12连接在控制线CTRL1和CTRL2之间。FET M10至M12是P沟道FET。选择信号Sel被输入到FET M10至M12的栅极。选择电路32b设置在控制线CTRL1和CTRL2与联接到读写电路34的位线BL和BLB之间。选择电路32b包括传输门M13和M14。传输门M13连接在位线BL和控制线CTRL1之间。传输门M14连接在位线BLB和控制线CTRL2之间。选择信号Sel'和选择信号Sel'的互补信号SelB'被输入到传输门M13和M14。
图7C是示出实施方式1中的存储器阵列的另一示例的框图。如图7C中所示，预充电/选择电路33a设置在电源开关30和存储器阵列22之间。预充电/选择电路33a包括图7B中的FET M11至M13，选择电路32b包括图7B中的传输门M13和M14。
当选择信号Sel处于低电平时，FET M10至FET M12导通，并且虚拟电源电压VVDD被提供给控制线CTRL1和CTRL2。当选择信号Sel处于高电平时，FET M10至M12截止。当FET M10至M12截止并且选择信号Sel'处于高电平时，传输门M13和M14导通，并且控制线CTRL1和CTRL2用作位线BL和BLB。当FET M10至M12导通并且选择信号Sel'处于低电平时，传输门M13和M14截止，并且控制线CTRL1和CTRL2与位线BL和BLB断开。如上所述，预充电/选择电路33a可以连接到控制线CTRL1和CTRL2的端部，选择电路32b可以连接到控制线CTRL1和CTRL2的另一端部。
图7A和图7C中的电子电路的控制电路28控制电源开关30，并且在双稳态电路12保持数据的ULV保持状态下，将实施方式1的表3中的电压VVDD-VGND的电压VL(0.2V)设置为低于读取/写入状态(第二状态)中的电压VH(1.2V)。这可以减少ULV保持状态下的功耗。
表3是呈现实施方式1中的状态的表。
[表3]
Figure BDA0003782157860000241
偏压节点N4是恒定电压VFN(例如，0.2V)。在读取/写入状态下，选择电路32b将位线BL(图5和图6中的位线BL和BLB)连接到控制线CTRL(图5和图6中的控制线CTRL1和CTRL2)。电源开关30将虚拟电源电压VVDD设置为VVDDH(例如，1.2V)。电压VVDD-VGND变为VH(例如，1.2V)。在读取状态下，位线BL和BLB变为大约VVDDH。在写入状态下，位线BL和BLB中的一个变为大约VVDDH，而另一个变为大约VGND。存储器节点Q1和Q2的高电平变为大约VVDDH，并且低电平变为大约VGND。反相器电路14和16进入BI模式。
进行读取或写入的存储器单元10的字线WL的电压VWL被设置为电压V1(例如，0.25V)。电压V1被设置为FET m4导通的电压，而不管存储器节点Q1和Q2是处于高电平还是低电平。这使得可以从存储器单元10读取数据和在存储器单元10中写入数据。
在VDD保持状态下，选择电路32b将电源线15a连接到控制线CTRL(图5和图6中的控制线CTRL1和CTRL2)。电源开关30将虚拟电源电压VVDD设置为VVDDH(例如，1.2V)。电压VVDD-VGND变为VH(例如，1.2V)。反相器电路14和16进入BI模式。
字线WL的电压VWL被设置为电压V2(例如，1.1V)。由于电压V2稍微低于VVDDH，所以不管存储器节点Q1和Q2是处于高电平还是低电平，FET m4都稍微导通。结果，FET m4用作反相器电路14和16的负载。在VDD保持状态下，保持双稳态电路12中的数据。
在ULV保持状态下，选择电路32b将电源线15a连接到控制线CTRL(图5和图6中的控制线CTRL1和CTRL2)。电源开关30将虚拟电源电压VVDD设置为VVDDL(例如，0.2V)。电压VVDD-VGND变为VL(例如，0.2V)。反相器电路14和16进入ST模式。
字线WL的电压VWL被设置为电压V3(例如，0.2V)。当向栅极施加电压V3时，不管存储器节点Q1和Q2是处于高电平还是低电平，FET m4都截止，但是FET m4的泄漏电流使得FETm4用作反相器电路14和16的负载。在ULV保持状态下，双稳态电路12中的数据在超低电压下保持。这可以减少由于泄漏电流引起的功耗。
[模拟1]
模拟1是在VDD保持状态下以及在读取/写入状态下在读取时的SNM(静态噪声容限)和待机功率的模拟。
对于实施方式1、比较示例2和比较示例3执行模拟，比较示例3是使用6个晶体管的SRAM单元(6T)。模拟条件如下。
实施方式1中的每个FET的沟道宽度W/长度L如下。
FET m1和m2(驱动器)：100nm/60nm
FET m3(反馈晶体管)：WFB/60nm
FET m4(传输晶体管/负载)：WLP/60nm
实施方式1中的每个电压如下。
VVDDH＝1.2V
VGND＝0V
VFN＝0.2V
VWL＝1.1V或0.25V
比较示例2中的每个FET的沟道宽度W/长度L如下。
FET m1和m2(驱动器)：165nm/60nm
FET m1a(负载)：100nm/60nm
FET m3(反馈晶体管)：120nm/60nm
FET m5(传输晶体管)：100nm/60nm
比较示例2中的每个电压如下。
VVDDH＝1.2V
VGND＝0V
VFN＝0.2V
实施方式3中的每个FET的沟道宽度W/长度L如下。
驱动器：150nm/60nm
负载：100nm/60nm
传输晶体管：100nm/60nm
比较示例3中的每个电压如下。
VVDD＝1.2V
VGND＝0V
在实施方式1中，从控制线CTRL1和CTRL2向存储器单元10提供虚拟电源电压VVDD。因此，在VDD保持状态下，噪声容限和待机功率由FET m4的大小和字线WL的电压VWL确定。此外，由于VFN被设置为固定偏压，所以即使在BI模式下也由FET m3施加反馈，尽管该反馈比在ST模式下更弱。因此，可以使用FET m3的尺寸来设计噪声容限。
针对FET m4的不同尺寸(沟道宽度WLP)和FET m3的不同尺寸(沟道宽度WFB)，模拟VDD保持状态下的SNM(静态噪声容限)和待机功率。待机功率对应于在保持数据的状态下每个FET的泄漏电流的总和。另外，针对字线WL的不同电压VWL来模拟VDD保持状态下的SNM和待机功率。SNM是噪声容限，并且当SNM较小时，双稳态电路12中的数据可能由于噪声等而反相，并且当SNM较大时，双稳态电路12中的数据不太可能由于噪声等而反相。作为SNM的测量，目标是80mV或更大的SNM。
图8的(a)和(b)呈现在VDD保持状态下相对于WLP和WFB的实施方式1的SNM和待机功率。SNM的TT是当PFET和NFET的阈值电压为典型时的SNM。SNM的FF是当PFET和NFET两者的阈值电压由于工艺波动而从典型值向快速(F)侧(较低侧)偏移3σ时的SNM。SNM的SS是当PFET和NFET两者的阈值电压由于工艺波动而从典型值向慢速(S)侧(较高侧)偏移3σ时的SNM。SNM的FS和SF是当PFET和NFET的阈值电压中的一个从典型值向F侧偏移3σ而另一个从典型值向S侧偏移3σ时的SNM。如果TT、FF、SS、FS和SF的SNM得到确保，则即使PFET和NFET的阈值电压在±3σ的范围内变化，也可以确保SNM。在比较示例3中，传输晶体管的沟道宽度W是恒定的。
如图8的(a)中所示，当WFB为230nm并且VWL为1.1V时，WLP从100nm变为300nm。随着WLP增加，SNM增加。在100nm或更大的WLP下，所有SNM为80mV或更大。随着SNM增加，待机功率增加。当WLP为110nm或更小时，实施方式1的待机功率变得小于比较示例3(6T)的待机功率。因此，WLP被设置为110nm。
如图8的(b)中所示，当WLP为110nm并且VWL为1.1V时，WFB从100nm变为300nm。随着WFB增加，SNM增加。在230nm或更大的WFB下，所有SNM为80mV或更大。实施方式1的待机功率不依赖于WFB，并且在任何WFB中都小于比较示例3中的待机功率。由于上述原因，WFB被设置为230nm。
图9的(a)和(b)呈现在VDD保持状态和读取/写入状态下相对于VWL的实施方式1和比较示例3的SNM和待机功率。图9的(a)是在1.1V的VWL附近的图9的(a)的放大图。目标是80mV或更大的SNM。由虚线指示80mV的SNM。
如图9的(a)中所示，当WLP为110nm并且WFB为230nm时，VWL从0V变为1.2V。SNM在0.7V的VWL附近具有峰值，当VWL变得小于0.7V时SNM变小，并且当VWL变得大于0.7V时SNM变小。随着VWL减小，待机功率增大。
如图9的(b)中所示，在VWL为1.1V或更大时，实施方式1的待机功率小于比较示例3的待机功率。在VWL为1.15V或更小时，所有SNM为80mV或更大。因此，在VDD保持状态下VWL被设置为1.1V。
在读取/写入状态下，降低VWL以导通FET m4。然而，优选SNM较大。如图9的(a)中所示，在VWL为0.25V或更大时，所有SNM为80mV或更大。因此，VWL被设置为0.25V。
对于实施方式1和比较示例2和3，模拟在读取/写入状态和VDD保持状态下的SNM。在实施方式1中，WLP被设置为110nm，WFP被设置为230nm，VDD保持状态下的VWL被设置为1.1V，并且读取/写入状态下的VWL被设置为0.25V。
图10的(a)至(c)呈现在VDD保持状态和读取/写入状态下的实施方式1和比较示例2和3的SNM。图10的(a)呈现了在VDD保持状态下的SNM，图10的(b)呈现了在读取/写入状态下在读取时的SNM，图10的(c)呈现了在读取/写入状态下在写入时的SNM。
如图10的(a)中所示，在VDD保持状态下，实施方式1的SNM小于比较示例2和3的SNM，但是在所有SNM中大于80mV。如图10的(b)中所示，在读取中，实施方式1的SNM与比较示例2和3的SNM几乎相同，并且在所有SNM中大于80mV。如图10的(c)中所示，在写入中，实施方式1的SNM大于比较示例2和3的SNM，并且在所有SNM中大于80mV。如从上文所见，在实施方式1中，所有的SNM都大于80mV。另外，TT的SNM大于100mV。如从上文所见，在实施方式1中，在读取/写入状态和VDD保持状态下，可以确保足够的噪声容限。在VDD保持状态下以及在读取/写入状态的读取中执行图9的(a)和(b)中的VWL的优化，但是如在图10的(a)至(c)中所述，在写入中也可以增大SNM。
[模拟2]
模拟2是ULV保持状态下的反相器电路14和16的传输特性、双稳态电路12的蝶形曲线、SNM和待机功率的模拟。
没有具体描述的每个FET的沟道宽度W/长度L和每个电压与模拟1中的相同。在实施方式1中，WLP被设置为110nm并且WFP被设置为230nm。在比较示例3中，VVDD为0.2V。
对于实施方式1，针对字线WL的不同电压VWL模拟在ULV保持状态下的反相器电路14和16的传输特性。
图11呈现了在ULV保持状态下实施方式1的反相器电路的传输特性，并且呈现了相对于反相器电路14和16的输入电压Vin(输入节点N1的电压)的输出电压Vout(输出节点N2)。
如图11中所示，在Vin增大的正向扫描中，随着VWL增大，输出电压Vout从高电平向低电平转变的阈值电压向更高的Vin转变。在Vin降低的反向扫描中，随着VWL增加，输出电压Vout从低电平向高电平转变的阈值电压向更低的Vin转变。在反向扫描中，随着VWL增加，阈值电压转变为更低的Vin。
图12的(a)和(b)是实施方式1中的双稳态电路的电路图。双稳态电路12的电路是图5和图6中的ULV保持状态下的电路图，并且被显示使得可以容易地理解原理。在图12的(a)和(b)中，将描述反相器电路14的输入电压Vin和输出电压Vout。
将参照图12的(a)描述正向扫描。在初始状态下，输入电压Vin为低电平(例如0V)并且输出电压Vout为高电平(例如0.2V)。在该状态下，在反相器电路14中，FET m1和FET m2截止，并且FET m3导通。FET m4在0.2V的VWL下截止，但是泄露电流流动。当VWL低于0.2V时，FET m4导通。因此，输出节点N2如虚线箭头92所示通过FET m4的泄露电流或导通电流从控制线CTRL1的VVDDL充电，并且中间节点N3如虚线箭头93所示通过偏压节点N4的VFN充电。
为了在输入电压Vin变高时使输出电压Vout为低电平，如实线箭头90所示，执行从输出节点N2到中间节点N3的放电。然而，除非执行由实线箭头91指示的从中间节点N3到地线15b的放电，否则从输出节点N2到中间节点N3的放电是不可能的。因此，在中间节点N3放电之后，输出节点N2放电，由此，输出电压Vout变为低电平的阈值电压转变为更高的Vin。
将参照图12的(b)描述反向扫描。在初始状态下，输入电压Vin为高电平(例如0.2V)并且输出电压Vout为低电平(例如0V)。在该状态下，在反相器电路14中，FET m1和FETm2导通，并且FET m3和FET m4截止。因此，如虚线箭头95所示，中间节点N3被放电到地线15b。FET m4在0.2V的VWL下截止，但是泄露电流流动。当VWL低于0.2V时，FET m4弱导通。由于由虚线箭头94指示的经由FET m2的放电比由虚线箭头96指示的经由FET m4的充电快，所以输出节点N2被放电到中间节点N3。
当输入电压Vin变低时，FET m1截止，FET m3导通，因此，中间节点N3由偏压节点N4的VFN充电，如实线箭头97所示。当FET m2截止并且FET m4截止或者弱导通时，输出节点N2从控制线CTRL1的VVDDL充电，如虚线箭头96所示。然而，由于输出节点N2用接近FET m4的截止电流的电流充电，所以充电取决于VWL。因此，随着VWL的增大，输出电压Vout变为高电平的阈值电压向更低的Vin转变。特别地，VWL被施加到FET m4的栅极。因此，虚线箭头96的电流的大小取决于VWL。当VWL较高时，FET m4的电流较小，因此阈值电压进一步向更低的Vin转变。
模拟实施方式1、比较示例2和3的双稳态电路12中的蝶形曲线。在实施方式1中，VWL被设置为0.2V。
图13的(a)和(b)呈现在ULV保持状态下实施方式1和比较示例2和3的双稳态电路的蝶形曲线。在图13的(a)中，工作点是当Q1处于低电平而Q2处于高电平时，在图13的(b)中，工作点是当Q1处于高电平而Q2处于低电平时。
如图13的(a)和(b)中所示，在比较示例3的6T-RAM中，蝶形曲线的开口(波瓣)较窄并且噪声容限较小。在比较示例2中，工作点侧的开口较宽，噪声容限较大。在实施方式1中，工作点侧的开口比比较示例2中的开口宽，并且噪声容限比比较示例2的噪声容限的大。
模拟了ULV保持状态下的实施方式1和比较示例2和3的SNM。
图14的(a)呈现了ULV保持状态下的实施方式1和比较示例2和3的SNM。如图14的(a)中所示，在比较示例3中，每个SNM小于80mV，并且噪声容限较小。在比较示例2中，每个SNM为80mV或更大，噪声容限较大。在实施方式1中，每个SNM为130mV或更大，并且噪声容限大于比较示例2的噪声容限。当假设实际SNM为80mV时，在实施方式1中，VVDD可设置为低于0.2V。当VVDD为0.2V时，SNM为130mV或更大，并且双稳态电路12比VVDD低于0.2V时更稳定。
在实施方式1的ULV保持状态下，针对不同的VVDD模拟SNM和待机功率。
图14的(b)呈现了在ULV保持状态下相对于VVDD的实施方式1的SNM和待机功率。如图14的(b)中所示，在实施方式1中，VVDD从0.1到0.2V变化。随着VVDD变高，SNM增加并且待机功率增加。在VVDD为0.15V或更大时，所有SNM为80mV或更大。因此，在ULV保持状态下VVDD(即，VVDDL)可以被设置为0.15V。
对于实施方式1和比较示例3，模拟每个VVDD的待机功率。
图15呈现实施方式1和比较示例3中的待机功率。数字表示待机功率相对于在比较示例3中VVDD为1.2V时的待机功率的降低率。
如图15中所示，在比较示例3中，在执行读取/写入的正常状态下，VVDD是1.2V。在这种情况下，待机功率约为4.4nW。在比较示例3中，在不执行读取和写入并且保持数据的睡眠状态下，VVDD为0.8V。在这种情况下，待机功率的降低率为44％。
在实施方式1中，在VDD保持状态下，VVDD为1.2V。此时待机功率的降低率为7％。在ULV保持状态下，当VVDD被设置为0.2V时，待机功率的降低率为95％。此外，当VVDD被设置为0.15V时，待机功率的降低率为97％。
在比较示例2中，存储器单元10中的晶体管的数量是10，而在实施方式1中，存储器单元10中的晶体管的数量可以减少为8。结果，从图4和图6的比较可以清楚地看出，可以减小电路面积。此外，如图14的(a)中所示，可以使ULV保持状态下的噪声容限大于比较示例2中的噪声容限。这可以进一步降低待机功率。
[实施方式1的变型1]
实施方式1的变型1是PUFB、不同导电类型沟道FBTr、脚部PS、类型1的示例。图16和图17是实施方式1的变型1中的存储器单元10的电路图。图16是回路图中的电路图，图17是交叉联接图中的电路图。在PUFB·脚部PS中，VDD保持状态精确地是VSS保持状态，但是这里，VSS保持状态被称为VDD保持状态以与实施方式1匹配。
如图16和图17中所示，反相器电路14和16中的每一个包括FET m1a至FET m4a。FETm1a和FET m2a是P沟道MOSFET，FET m3a和FET m4a是N沟道MOSFET。
在FET m1a中，源极联接到施加有电源电压VDD的电源线15a。选择电路32将控制线CTRL1连接到位线BL或地线15b(虚拟地线)。选择电路32a将控制线CTRL2连接到位线BLB或地线15b。电源开关(PS)30将地15d的电压VGND转换为虚拟接地电压VVGND并将其提供给地线15b。固定偏压VFP被施加到偏压节点N4。其它电路配置与其中将实施方式1的图5和图6中的FET m1至FET m4分别替换为FET m1a至FET m4a的电路相同。
表4是呈现实施方式1的变型1的状态的表。
[表4]
Figure BDA0003782157860000321
偏压节点N4具有恒定电压VFN(例如，1.0V)。在读取/写入状态下，选择电路32和32a将位线BL和BLB分别连接到控制线CTRL1和CTRL2。电源开关30将虚拟接地电压VVGND设置为VVGNDL(例如0V)。施加到双稳态电路12的虚拟电源电压VDD-VVGND是VH(例如，1.2V)。在读取状态下，可以使位线BL和BLB处于大约VVGNDL。在写入状态下，可以使位线BL和BLB中的一个处于大约VVGNDL，并且可以使另一个处于大约VDD。存储器节点Q1和Q2的高电平变为大约VDD，并且低电平变为大约VVGNDL。反相器电路14和16进入BI模式。进行读取或写入的存储器单元10的字线WL的电压VWL被设置为电压V1(例如，0.9V)。
在VDD保持状态下，选择电路32和32a将地线15b连接到控制线CTRL1和CTRL2。电源开关30将虚拟接地电压VVGND设置为VVGNDL(例如0V)。电压VDD-VVGND变为VH(例如，1.2V)。反相器电路14和16进入BI模式。字线WL的电压VWL被设置为电压V2(例如，0.1V)。
在ULV保持状态下，选择电路32和32a将地线15b连接到控制线CTRL1和CTRL2。电源开关30将虚拟接地电压VVGND设置为VVGNDH(例如1.0V)。电压VDD-VVGND变为VL(例如，0.2V)。反相器电路14和16进入ST模式。字线WL的电压VWL被设置为电压V3(例如，1.0V)。在ULV保持状态下，双稳态电路12中的数据在超低电压下保持。这减少了由于泄漏电流引起的功耗。
[实施方式1的变型2]
实施方式1的变型2是PDFB、相同导电类型沟道FBTr、头部PS、类型1的示例。图18和图19是实施方式1的变型2中的存储器单元10的电路图。图18是回路图中的电路图，图19是交叉联接图中的电路图。
如图18和图19中所示，在反相器电路14和16中FET m3是N沟道FET。反相器电路14的FET m3的栅极联接到反相器电路14的输出节点N2或反相器电路16的输入节点N1，反相器电路16的FET m3的栅极联接到反相器电路16的输出节点N2或反相器电路14的输入节点N1。其它电路配置与图5和图6中所示的实施方式1中的电路配置相同。如在图7B中，选择电路32和32a的一部分可以是设置在电源开关30与控制线CTRL1和CTRL2之间的预充电/选择电路33a，选择电路32和32a的另一部分可以是设置在读写电路34与控制线CTRL1和CTRL2之间的选择电路32。
模拟了在ULV保持状态下实施方式1的变型2的蝶形曲线。模拟条件几乎与实施方式1的模拟2的模拟条件相同。VVDD设置为0.2V。在实施方式1的变型2中，当VWL为0.1V时，噪声容限最大，因此VWL被设置为0.1V。
图20呈现了在ULV保持状态下实施方式1及其变型2的双稳态电路的蝶形曲线。在图20中，工作点是当Q1处于低电平而Q2处于高电平时。实施方式1的蝶形曲线与图13的(a)中的蝶形曲线相同。
如图20中所示，在实施方式1的变型2中，工作点侧的开口小于实施方式1的工作点侧的开口。如上所述，在反馈晶体管(FET m3)具有与FET m1和FET m3相同的导电类型沟道的情况下，噪声容限小于不同导电类型沟道的情况。工作点侧的开口比图13的(a)中的比较示例3的开口宽。因此，与比较示例3相比，能够通过ULV保持来降低功耗。此外，与比较示例2相比，可以减小电路面积。
在实施方式1及其变型中，在反相器电路14(第一反相器电路)和反相器电路16(第二反相器电路)中，在FET m1(第一FET)(或FET m1a)中，源极联接到地线15b(或电源线15a)，漏极联接到中间节点N3，栅极联接到输入节点N1。在诸如实施方式1及其变型2的PDFB中，地线15b对应于电源线，在诸如实施方式1的变型1的PUFB中，电源线15a对应于电源线。
在FET m2(第二FET)(或FET m2a)中，源极联接到中间节点N3，漏极联接到输出节点N2。在FET m3(第三FET)(或FET m3a)中，源极和漏极中的一个联接到中间节点N3，源极和漏极中的另一个联接到偏压节点N4。在FET m4(第四FET)(或FET m4a)中，源极和漏极中的一个联接到输出节点N2，源极和漏极中的另一个联接到控制线CTRL1或CTRL2。FET m4(或m4a)的导电类型(第二导电类型)与FET m1和FET m2(或FET m1a和FET m2a)的导电类型(第一导电类型)相反。
在存储器节点Q1(第一存储器节点)中，连接反相器电路14的输入节点N1和反相器电路16的输出节点N2，并且在存储器节点Q2(第二存储器节点)中，连接反相器电路14的输出节点N2和反相器电路16的输入节点N1。这形成双稳态电路12。
反相器电路14和16的FET m4(或FET m4a)的栅极联接到字线WL。反相器电路14的FET m3(或FET m3a)的栅极联接到以下节点之一：反相器电路14的输入节点N1和输出节点N2以及反相器电路16的输入节点N1和输出节点N2。反相器电路16的FET m3(或FET m3a)的栅极联接到以下节点之一：反相器电路16的输入节点N1和输出节点N2以及反相器电路14的输入节点N1和输出节点N2。
上述电路配置允许FET m4(或FET m4a)用作反相器电路14和16的负载以及传输晶体管两者。因此，与比较示例2的电路面积相比，能够减小电路面积。此外，作为FBTr的FETm3(或FET m3a)使得ULV保持状态下的噪声容限比比较示例3中的噪声容限宽。因此，可以降低功耗。
在实施方式1及其变型1中，FET m3(或FET m3a)具有与FET m1和FET m2(或FETm1a和FET m2a)的沟道的第一导电类型相反的第二导电类型的沟道。即，FBTr是不同导电类型的FBTr。在这种情况下，反相器电路14的FET m3(或FET m3a)的栅极联接到反相器电路14的输入节点N1或反相器电路16的输出节点N2，反相器电路16的FET m3(或FET m3a)的栅极联接到反相器电路16的输入节点N1或反相器电路14的输出节点N2。
由此，如在实施方式1的模拟2中，能够使ULV保持状态下的噪声容限大于比较示例2中的噪声容限。此外，通过降低VVDDL，可以减少功耗。
如在实施方式1的变型2中，FET m3具有与FET m1和FET m2相同的第一导电类型的沟道。即，FBTr是相同导电类型的沟道FBTr。在这种情况下，反相器电路14的FET m3的栅极联接到反相器电路14的输出节点N2或反相器电路16的输入节点N1，反相器电路16的FET m3的栅极联接到反相器电路16的输出节点N2或反相器电路14的输入节点N1。
这可以使得ULV保持状态下的噪声容限大于比较示例3中的噪声容限。此外，通过降低VVDDL，可以减少功耗。
图7A和图7C的电子电路的控制电路28控制电源开关30(电源电路)，并且在双稳态电路12保持数据的ULV保持状态(第一状态)下，将实施方式1的表3中的电压VVDD-VGND和实施方式1的变型1的表4中的VDD-VVGND的电压VL(第一电压)设置为低于读取/写入状态(第二状态)下的电压VH(第二电压)。这可以减少ULV保持状态下的功耗。
电压VL对应于在实施方式1中在ULV保持状态下地线15b与控制线CTRL1和CTRL2之间的电压VVDD-VGND，并且对应于在实施方式1的变型1中在ULV保持状态下电源线15a的电压VDD与控制线CTRL1和CTRL2之间的电压VDD-VVGND。电压VH对应于读取/写入状态下的存储器节点Q1和Q2之间的电压。
电压VL仅需要小于电压VH，但电压VL优选等于或小于电压VH的1/2，更优选等于或小于电压VH的1/4，进一步优选等于或小于电压VH的1/5，再进一步优选等于或小于电压VH的1/6，以确保SNM并降低ULV保持状态下的功耗。特别地，电压VL优选地为电压VH的大约1/10以降低功耗。电压VL大于0V。
在读取/写入状态下，控制电路28控制选择电路32b，并将用于从双稳态电路12中读取数据或在双稳态电路12中写入数据的位线BL和BLB连接到控制线CTRL1和CTRL2。即，控制线CTRL1和CTRL2被设置为位线BL和BLB。这允许经由控制线CTRL1和CTRL2从双稳态电路12读取数据或在双稳态电路12中写入数据。
在如实施方式1及其变型2中的PDFB的情况下(即，在第一导电类型是N型的情况下)，FET m4为P型。因此，为了在读取/写入状态下导通FET m4，通常将字线WL的电压VWL设置为地线15b的电压VGND(例如，0V)。然而，如图9的(a)中所示，当VWL被设置为0V时，SNM变小。
因此，在读取/写入状态下，控制电路28将电源开关30的字线WL的电压VWL设置为高于地线15b的电压。例如，在实施方式1及其变型2中，VWL相对于0V的VGND被设置为0.25V。结果，如图9的(a)中所示，可以防止SNM变得小于作为目标的80mV。
在如实施方式1的变型1中的PUFB的情况下(即，在第一导电类型是P型的情况下)，控制电路28将字线WL的电压VWL设置为低于电源线15a的电压VDD。例如，在实施方式1的变型1中，相对于1.2V的VDD，VWL被设置为0.9V。这可以防止SNM变得更小，如在PDFB的情况下那样。
在VDD保持和读取/写入状态下，如果VWL太接近地线15b(或电源线15a)的电压，则在读取中SNM不会变大。因此，地线15b(或电源线15a)和VWL之间的电压差优选地等于或大于VH的1/10，更优选地等于或大于VH的1/5，进一步优选地约为VH的1/2，如图9的(a)中所示。
在ULV保持状态下，当VWL变高时，FET m4不导通，并且操作速度降低。因此，地线15b(或电源线15a)和VWL之间的电压差优选地等于或小于电压VH的1/2，更优选地等于或小于电压VH的1/4，并且进一步优选地等于或小于电压VH的1/5。在实施方式1中，地线15b和VWL之间的电压差被设置为电压VH的大约1/6，以优先考虑速度性能。
在ULV保持状态下，在图12的(a)和(b)中，优选的是，当输出节点N2处于低电平(例如，GND＝0V)时，FET m4截止，而当输出节点N2处于高电平(例如，VVDDL＝0.2V)时，FET m4导通。因此，优选地，VWL等于或大于VGND并且等于或小于VVDDL。即，优选为，控制电路28将字线WL和地线15b(或电源线15a)之间的电压设置为电压VL或低于电压VL。例如，在实施方式1中，VWL-VGND相对于0.2V的VL为0.2V。在实施方式1的变型1中，VDD-VWL相对于0.2V的VL为0.2V。在实施方式1的变型2中，VWL-VGND相对于0.2V的VL为0.1V。
如图11中所示，在实施方式1中，如果VWL太接近VGND，则噪声容限变小。因此，字线WL和地线15b(或电源线15a)之间的电压优选地等于或大于电压VL的1/4，更优选地等于或大于电压VL的1/2。在图11中，字线WL和地线15b(或电源线15a)之间的电压可以是电压VL，使得噪声容限在0.2V的VWL下最大化。
在如实施方式1及其变型2中的PDFB的情况下(即，在第一导电类型是N型的情况下)，FET m4为P型。因此，为了在将地线15b与控制线CTRL1和CTRL2之间的电压VVDD-VGND设置为VH(例如，1.2V)的VDD保持状态下使FET m4截止，通常将字线WL的电压VWL设置为VDD(例如，1.2V)。然而，如图9的(b)中所示，当VWL被设置为1.2V时，SNM变小。
因此，在VDD保持状态(第三状态)下，控制电路28将字线WL和地线15b之间的电压设置为小于VH。例如，在实施方式1及其变型2中，相对于1.2V的VH，VWL-VGND被设置为1.1V。这可以防止SNM如图9的(b)中所示变得更小。
在如实施方式1的变型1中的PUFB的情况下(即，在第一导电类型是P型的情况下)，控制电路28将字线WL和电源线15a之间的电压设置为小于VH。例如，在实施方式1的变型1中，相对于1.2V的VH，VDD-VWL被设置为1.1V。这可以防止SNM变小。
如果VWL太接近地线15b(或电源线15a)的电压，则SNM不会变大。因此，地线15b(或电源线15a)和VWL之间的电压差优选地等于或小于VH的49/50，更优选地等于或小于VH的19/20，进一步优选地等于或小于VH的9/10。
如图9的(b)中所示，待机功率随着VWL减小而增大。因此，地线15b(或电源线15a)和VWL之间的电压差优选地等于或大于电压VH的1/2，更优选地等于或大于电压VH的3/4，进一步优选地等于或大于电压VH的4/5。
在ULV保持状态、VDD保持状态和读取/写入状态中的任何一种状态下，向偏压节点N4提供作为固定偏压的VFN或VFP。这消除了对驱动器26的需要，并且可以减小电路面积。将讨论提供给偏压节点N4的电压VFN和VFP的优选范围。
图21的(a)和(b)分别呈现了头部PS·PDFB·类型1型和脚部PS·PUFB·类型1型的电压；在图21的(a)中，在垂直方向上呈现相对于VGND的VVDDH和VVDDL，在图21的(b)中，在垂直方向上呈现相对于VDD的VVGNDL和VVGNDH。
如图21的(a)中所示，在头部PS中，在读取/写入状态和VDD保持状态下，VVDDH被提供给电源线15a，并且VGND被提供给地线15b。在这种情况下，当VFN被设置为大约VVDDL的固定偏压时，反相器电路14和16进入BI模式，因为VFN相对于VVDDH足够低。在ULV保持状态下，VVDDL被提供给电源线15a并且VGND被提供给地线15b。在这种情况下，当VFN被设置为大约VVDDL时，反相器电路14和16进入ST模式，因为VFN高于VGND。
恒定电压VFN仅需要小于VVDDH且大于VGND。即，在读取/写入状态下，VFN仅需要处于存储器节点Q1的电压和存储器节点Q2的电压之间(图21的(a)中的范围40)。如果恒定电压VFN太接近VVDDH，则当虚拟电源电压VVDD被设置为VVDDH时，反相器电路14和16不太可能进入BI模式。如果恒定电压VFN太接近VGND，则当虚拟电源电压VVDD被设置为VVDDL时，反相器电路14和16不太可能进入ST模式。因此，为了通过虚拟电源电压VVDD自动切换双稳态电路12的模式，恒定电压VFN优选地等于或小于VVDDH和VGND之间的中点处的电压(即，(VVDDH-VGND)/2或更小)，更优选地等于或小于通过将VVDDL和VGND之间的差的1/2加到VVDDL而获得的电压(即，VVDDL+(VVDDL-VGND)/2或更小)，并且进一步优选地在(VVDDH-VGND)/2和大约VVDDL和VGND之间的中点处的电压(即，大约(VVDDL-VGND)/2)之间(图21的(a)中的范围41)，优选地在VVDDL+(VVDDL-VGND)/2和大约VVDDL-VGND)/2之间(图21的(a)中的范围42)。此外，恒定电压VFN优选地约为VVDDL。
如图21的(b)中所示，在脚部PS中，在读取/写入状态和VDD保持状态下，VVGNDL被提供给地线15b，并且VDD被提供给电源线15a。在这种情况下，当VFP被设置在大约VVGNDH的固定偏压时，反相器电路14和16进入BI模式，因为VFP相对于VVGNDL足够高。在ULV保持状态下，VVGNDH被提供给地线15b，VDD被提供给电源线15a。在这种情况下，当VFP被设置为大约VVGNDH时，反相器电路14和16进入ST模式，因为VFP低于VDD。
恒定电压VFP仅需要大于VVGNDL且小于VDD。即，在读取/写入状态下，VFP仅需要在存储器节点Q1的电压和存储器节点Q2的电压之间(图21的(b)中的范围40)。如果恒定电压VFP太接近VVGNDL，则当虚拟接地电压VVGND被设置为VVGNDL时，反相器电路14和16不太可能进入BI模式。如果恒定电压VFP太接近VDD，则当虚拟接地电压VVGND被设置为VVGNDH时，反相器电路14和16不太可能进入ST模式。因此，为了通过虚拟接地电压VVGND自动切换双稳态电路12的模式，恒定电压VFP优选地等于或大于VDD与VVGNDL之间的中点处的电压(即，(VDD-VVGNDL)/2或更大)，更优选地等于或大于通过从VVGNDH减去VDD与VVVGNDH之间的电压差的1/2而获得的电压(即，VVGNDH-(VDD-VVGNDH)/2或更大)，进一步优选地在(VDD-VVGNDL)/2和大约VDD和VVGNDH之间的中点处的电压之间(即，大约VVGNDH+(VDD-VVGNDH)/2)(图21的(b)中的范围41)，优选地在VVGNDH-(VDD-VVGNDH)/2和大约VVGNDH+(VDD-VVGNDH)/2之间(图21的(b)中的范围42)。此外，恒定电压VFP优选地约为VVGNDH。
在实施方式1及其变型中，以未设置驱动器26的类型1为例进行了说明，但也可以使用设置驱动器26的类型2。可以期望地设置PDFB和PUFB、不同导电类型沟道和相同导电类型沟道以及头部PS、脚部PS和双PS的组合。
此外，虽然作为示例描述了SRAM单元，但是实施方式1及其变型的双稳态电路可以用于诸如主从型触发器电路之类的触发器电路。在主从型触发器电路中，可以在双稳态电路12的环路中提供与时钟信号同步地接通和关断的诸如传输门的开关。
实施方式2
实施方式2是存储器单元具有非易失性存储器元件的示例。
[虚拟电源系统的存储器单元的描述]
图22是在实施方式2中使用虚拟电源电压VVDD的虚拟电源系统的存储器单元的电路图。如图22中所示，在虚拟电源系统中，电源开关30设置在电源线15a(虚拟电源线)和电源15c之间。存储器单元10主要包括反相器电路14和16、FET M5和FET M6以及自旋转移转矩磁性隧道结元件(STT-MTJ：以下简称为铁磁隧道结元件)MTJ1和MTJ2作为非易失性存储器元件。
反相器电路14和16以环路形状连接以形成双稳态电路12。反相器电路14包括FETM2和FET M4。反相器电路16包括FET M1和FET M3。FET M1、FET M2、FET M5和FET M6是N沟道MOSFET，FET M3和FET M4是P沟道MOSFET。
在FET M1(第一FET)和FET M2(第二FET)中，源极联接到施加有接地电压VGND的地线15b，漏极分别联接到存储器节点Q1(第一存储器节点)和Q2(第二存储器节点)，栅极分别联接到存储器节点Q2和Q1。存储器节点Q1和Q2是彼此互补的节点。FET M1和FET M2是驱动器。
在FET M3(第三FET)和FET M4(第四FET)中的每一个中，源极和漏极中的一个联接到存储器节点Q1和Q2中对应的一个，源极和漏极中的另一个联接到控制线CTRL1(第一控制线)和CTRL2(第二控制线)中对应的一个，并且栅极联接到字线WL。FET M3和FET M4在读取和写入操作期间用作传输晶体管，并且在保持状态、存储操作和恢复操作期间用作负载。
FET M5和铁磁隧道结元件MTJ1连接在存储器节点Q1和控制线CTRL0之间，并且FETM6和铁磁隧道结元件MTJ2连接在存储器节点Q2和控制线CTRL0之间。在FET M5(第一开关)和FET M6(第二开关)中的每一个中，源极和漏极中的一个联接到存储器节点Q1和Q2中对应的一个，源极和漏极中的另一个联接到铁磁隧道结元件MTJ1和MTJ2中对应的一个。栅极联接到开关线SR。
铁磁隧道结元件MTJ1(第一非易失性存储器元件)和MTJ2(第二非易失性存储器元件)中的每一个具有自由层17、隧道绝缘膜18和引脚层19。自由层17联接到控制线CTRL0，并且引脚层19联接到FET M5和FET M6。自由层17和引脚层19由铁磁体制成。在自由层17和引脚层19的磁化方向平行的状态下(平行状态)，MTJ1和MTJ2的电阻值较低。在自由层17和引脚层19的磁化方向反平行的状态下(反平行状态)，MTJ1和MTJ2的电阻值高于平行状态下的电阻值。MTJ1和MTJ2基于MTJ1和MTJ2的磁化状态(即，电阻值)来存储数据。MTJ将被描述为非易失性存储器元件的示例，但是非易失性存储器元件可以是巨磁阻(GMR)元件、诸如用于ReRAM(电阻随机存取存储器)的可变电阻元件或用于PRAM(相变RAM)的相变元件。
选择电路32将控制线CTRL1连接到位线BL或电源线15a。选择电路32a将控制线CTRL2连接到位线BLB或电源线15a。电源开关(PS)30将电源15c的电压VDD转换为虚拟电源电压VVDD并将其提供给电源线15a。
图23示出了实施方式2的使用虚拟电源电压的虚拟电源系统中的电源开关和选择电路。如图23中所示，存储器单元10是NV-SRAM单元。其它电路配置与图7B中的电路配置相同。在实施方式2中，虚拟电源电压VVDD在存储操作和恢复操作期间变为VDDH，并且电压VVDD-VGND例如为1.2V。虚拟电源电压VVDD在保持状态下变为VDDL，并且电压VVDD-VGND例如为1.0V。FET M10至FET M12在读取操作和写入操作期间关断。
[虚拟接地系统的存储器单元的描述]
图24是实施方式2中的虚拟接地系统的存储器单元10的电路图。如图24中所示，在虚拟接地系统中，电源开关30设置在地线15b(虚拟地线)和地15d之间。设置FET M1a至FETM6a来代替FET M1至FET M6。FET M1a、FET M2a、FET M5a和FET M6a是P沟道FET，FET M3a和FET M4a是N沟道FET。
FET M1a和FET M2a的源极联接到电源线15a。MTJ1和MTJ2的引脚层19联接到控制线CTRL0，并且自由层17联接到FET M5和FET M6。选择电路32a将控制线CTRL1连接到位线BL或地线15b。选择电路32a将控制线CTRL2连接到位线BLB或地线15b。电源开关(PS)30将地15d的电压VGND转换为虚拟接地电压VVGND并将其提供给地线15b。其它配置与虚拟电源系统的图22中的配置相同，并且将省略掉其描述。
图25示出了实施方式2的虚拟接地系统中的电源开关和选择电路。如图25中所示，选择电路32b将联接到读写电路34的位线BL和BLB或者地线15b连接到控制线CTRL1和CTRL2。电源开关30包括FET PS1a和FET PS2a。FET PS1a和FET PS2a是N沟道FET。FET PS1a连接在地15dL和地线15b之间，FET PS2a连接在地15dH和地线15b之间。接地电压VGNDL和电压VGNDH分别被提供给地15dL和15dH。
信号VPS1和VPS2分别被输入到FET PS1a和FET PS2a的栅极。当信号VPS1和VPS2分别处于高电平和低电平时，FET PS1a和FET PS2a分别导通和截止，并且虚拟接地电压VVGND变为VGNDL。虚拟接地电压VVGND在存储操作和恢复操作期间变为VGNDL，并且VDD-VVGND例如为1.2V。当信号VPS1和VPS2分别处于低电平和高电平时，FET PS1a和FET PS2a分别截止和导通，并且虚拟接地电压VVGND变为VGNDH。虚拟接地电压VVGND在保持状态下变为VGNDH，并且VDD-VVGND例如为1.0V。当信号VPS1a和VPS2a都处于低电平时，FET PS1a和FET PS2a都截止，并且虚拟接地电压VVGND被切断。虚拟接地电压VVGND在关闭状态下被切断。
预充电/选择电路33a包括FET M10至FET M12。FET M10连接在电源15c和控制线CTRL1之间。FET M11连接在电源15c和控制线CTRL2之间。FET M12连接在控制线CTRL1和CTRL2之间。选择信号Sel被输入到FET M10至FET M12的栅极。当选择信号Sel处于低电平时，FET M10至FET M12导通，并且电源电压VDD被施加到控制线CTRL1和CTRL2。FET M10至FET M12在读取操作的预充电期间导通。当选择信号Sel处于高电平时，FET M10至FET M12截止，并且选择电路32b将控制线CTRL1和CTRL2连接到位线BL和BLB或地线15b。
在下文中，将使用虚拟电源系统作为示例来描述实施方式2的存储器阵列和操作。
[存储器阵列的描述]
图26是实施方式2中的存储器阵列的框图。如图26中所示，存储器阵列22被划分为多个块24，每个块具有存储器单元10。可以适当地设计块24的数量。多个存储器单元10以矩阵形式布置在存储器阵列22中。在存储器阵列22中，字线WL和开关线SR在行方向上延伸，并且控制线CTRL0至CTRL2在列方向上延伸。字线WL、开关线SR和控制线CTRL0至CTRL2联接到每个存储器单元10。在图26中，第一列至第n列的控制线CTRL1和CTRL2分别由控制线CTRL11和CTRL21至CTRL1n和CTRL2n表示。
控制电路28、电源开关30和外围电路38被设置为对应于存储器阵列22。控制电路28控制电源开关30和外围电路38。外围电路38包括WL解码器31、选择电路32b、预充电/选择电路33a、读写电路34、SR解码器35和列解码器36。
在读取操作和写入操作中，选择电路32b将位线BL1和BLB1至BLn和BLBn分别连接到控制线CTRL11和CTRL21至CTRL1n和CTRL2n。WL解码器31基于行地址选择字线WL。读写电路34从位线BL1和BLB1至BLn和BLBN中选择与基于列地址选择的列相对应的位线BL和BLB。预充电/选择电路33a对位线BL和BLB预充电。读写电路34将数据写入所选择的存储器单元10的双稳态电路12中，或者从双稳态电路12读取数据，并将所读取的数据输出到总线25。
在存储操作和恢复操作中，选择电路32b将电源线15a连接到控制线CTRL11和CTRL21至CTRL1n和CTRL2n。在存储操作中，SR解码器35基于行地址选择开关线SR。列解码器36基于列地址选择控制线CTRL0。在由WL解码器31和列解码器36选择的存储器单元10中，双稳态电路12中的数据以非易失性方式存储在铁磁隧道结元件MTJ1和MTJ2中。
[操作的描述]
图27的(a)至图29示出了实施方式2中的存储器单元的操作。H表示高电平，L表示低电平，并且括号中的数字表示电压的示例。
将给出如图27的(a)中所示的在双稳态电路12中存储器节点Q1和Q2的电压分别被设置为H(例如，1.2V)和L(例如，0V)的情况的描述。在读取双稳态电路12中的数据的读取操作期间，控制电路28促使选择电路32b使控制线CTRL1和CTRL2用作位线BL和BLB。例如，控制电路28使图23中的FET M10至FET M12截止，并且使传输门M13和M14导通。控制电路28将字线WL设置为L(例如0V)，使FET M5和FET M6截止(例如，将开关线SR设置为L(例如0V))，并且将控制线CTRL0设置为L(例如0V)。读写电路34将控制线CTRL1和CTRL2设置为H(例如，1.2V)，并且读取双稳态电路中的数据。
如图27的(b)中所示，将以存储器节点Q1的电压从H重写为L并且存储器节点Q2的电压从L重写为H的情况为例来描述用于向双稳态电路12写入数据的写入操作。控制电路28促使选择电路32b使控制线CTRL1和CTRL2用作位线BL和BLB。控制电路28将字线WL设置为L，使FET M5和FET M6截止，并且将控制线CTRL0设置为L。读写电路34分别将位线BL和BLB设置为L(例如0V)和H(例如1.2V)。这使得L和H分别被写入存储器节点Q1和Q2。
如图27的(c)中所示，在双稳态电路12以易失性方式保持数据的保持状态下，控制电路28使电源开关30和选择电路32b将电压VDDH(例如，1.2V)作为H施加到控制线CTRL1和CTRL2。例如，控制电路28使图23中的FET M10至FET M12导通，使传输门M13和M14截止，并且使FET PS1导通并使PS2截止。控制电路28将字线WL设置为H(例如，1.2V)，使FET M5和FETM6截止，并且将控制线CTRL0设置为L。结果，存储器节点Q1和Q2分别保持在H和L。如上所述，在读取操作、写入操作和保持状态下，由于FET M5和FET M6截止，所以MTJ1和MTJ2的影响不会到达双稳态电路12。
将描述以非易失性方式将双稳态电路12中的数据存储在MTJ1和MTJ2中的操作。在存储操作中，执行将MTJ1和MTJ2中的一个设置为高电阻的H存储操作(第一存储操作)和将MTJ1和MTJ2中的另一个设置为低电阻的L存储操作(第二存储操作)。可以首先执行H存储操作或L存储操作。可以在H存储操作和L存储操作之间设置保持状态。
作为示例，将在如图28的(a)中所示的存储器节点Q1和Q2分别处于H和L的情况下给出描述。在H存储操作期间，控制电路28使电源开关30和选择电路32b将电压VDDH作为H施加到控制线CTRL1和CTRL2。控制电路28将字线WL设置为L，使FET M5和FET M6导通(例如，将电压VSR设置为0.7V)，并且将控制线CTRL0设置为L。结果，电流Im1从存储器节点Q1经由MTJ1流到控制线CTRL0。因此，MTJ1被置于反平行状态并具有高电阻。
如图28的(b)中所示，在L存储操作期间，控制电路28使电源开关30和选择电路32b将电压VDDH作为H施加到控制线CTRL1和CTRL2。控制电路28将字线WL设置为H'(例如，0.8V)，使FET M5和FET M6导通(例如，将电压VSR设置为0.7V)，并且将控制线CTRL0设置为Vc(例如，0.5V)。结果，电流Im2从控制线CTRL0经由MTJ2流到存储器节点Q2。因此，MTJ2被置于平行状态并且具有低电阻。
如图28的(a)和图28的(b)中所示，在FET M1和FET M2具有N型沟道的情况下，在H存储操作(第一存储操作)中字线WL的电压VWL(第一电压)低于L存储操作(第二存储操作)中的电压VWL(第四电压)，并且在H存储操作中控制线CTRL0的电压Vc(第三电压)低于在L存储操作中的电压Vc(第六电压)。在H存储操作和L存储操作中控制线CTRL1和CTRL2的电压(第二电压和第五电压)高于地线15b的电压VGND。这允许将双稳态电路12中的数据存储在MTJ1和MTJ2中。如图24中所示，在FET M1a和FET M2a具有P型沟道的情况下，第一电压高于第四电压，并且第三电压高于第六电压。第二电压和第五电压低于电源线15a的电压VDD。
如图28的(c)中所示，状态被置于关闭状态，其中，在存储操作之后电源被关闭(电压VVDD-VGND被设置为0V)。在关闭状态下，控制电路28使电源开关30和选择电路32b向控制线CTRL1和CTRL2施加作为L的电压VGND(例如，0V)。控制电路28将字线WL设置为L，使FET M5和FET M6截止，并且将控制线CTRL0设置为L。如上所述，控制电路28切断存储器单元10的电源。在关闭状态下，MTJ1和MTJ2被分别保持在高电阻和低电阻。控制电路28和外围电路38的电源可以关闭，也可以不关闭。
作为示例，将给出对如图29中所示MTJ1和MTJ2分别具有高电阻和低电阻的情况的描述。在将MTJ1和MTJ2中的数据恢复到双稳态电路12的恢复操作期间，控制电路28使电源开关30和选择电路32b将控制线CTRL1和CTRL2从L升高到H'(例如，1.0V)。控制电路28将字线WL设置为L'(例如，0.1V)，使FET M5和FET M6导通(例如，将电压VSR设置为0.7V)，并且将控制线CTRL0设置为L。电流Im3从控制线CTRL1经由FET M3和FET M5流到MTJ1。类似地，电流Im4从控制线CTRL2经由FET M4和FET M6流到MTJ2。由于MTJ1和MTJ2分别具有高电阻和低电阻，因此电流Im4大于Im3。这使得存储器节点Q2的电压比存储器节点Q1的电压更快地变低。因此，存储器节点Q1和Q2分别稳定为H和L。这将完成恢复操作。双稳态电路12通过在恢复操作之后将状态置于保持状态而以易失性方式保持数据。另外，执行读取操作和写入操作。
如图27的(a)和(b)中所示，控制电路28在用于以易失性方式在双稳态电路12中写入数据的写入操作和用于从双稳态电路12读取数据的读取操作期间使FET M5和FET M6截止。如图28的(a)、图28的(b)和图29中所示，在用于以非易失性方式将数据从双稳态电路12存储到MTJ1和MTJ2的存储操作以及用于将数据从MTJ1和MTJ2恢复到双稳态电路12的恢复操作期间，使FET M5和FET M6导通。由此，能够在写入操作和读取操作期间减小MTJ1和MTJ2对双稳态电路12的影响。
[模拟3]
模拟实施方式2中的适当沟道宽度和电压。在模拟3中，执行以下步骤S1至S5以确定每个沟道宽度和电压。首先，通过与比较示例3(6T-SRAM)类比，如下设定各FET的沟道宽度。各FET的沟道长度为60nm。
FET M1和FET M2：WDRV＝150nm
FET M3和FET M4：WLP＝100nm
FET M5和FET M6：WSR＝100nm
[步骤S1]
在步骤S1中，根据实施方式2的双稳态电路12的4T单元(FET M1至FET M4)的保持状态下的SNM来确定FET M3和FET M4的沟道宽度WLP。图30呈现在模拟3中在保持状态下的相对于WLP的SNM和待机功率。FET M1和FET M2的沟道宽度WDRV是150nm，字线WL的电压VWL是1.2V，并且控制线CTRL1和CTRL2的电压VDDH是1.2V。针对TT、SS、SF、FS和FF呈现SNM。对于待机功率，用实线表示实施方式2(4T单元)的模拟结果，用虚线表示比较示例3(6T单元)的模拟结果。
如图30中所示，随着WLP增加，SNM变得更大，但是待机功率也变得更大。在105nm或更大的WLP下，所有SNM为80mV或更大。在110nm或更大的WLP下，待机功率超过比较示例3的待机功率。根据这些事实，将WLP确定为105nm。
[步骤S2]
在步骤S2中，根据读取操作中的SNM和4T单元的保持状态来确定读取操作、写入操作和保持状态下的字线WL的电压VWL。图31呈现在模拟3中在读取操作和保持状态下相对于VWL的SNM。FET M1和FET M2的沟道宽度WDRV是150nm，FET M3和FET M4的沟道宽度WLP是105nm，并且控制线CTRL1和CTRL2的电压VDDH是1.2V。针对TT、SS、SF、FS和FF示出SNM。0V附近的VWL对应于其中FET M3和FET M4导通的读取操作和写入操作，并且1.2V附近的VWL对应于其中FET M3和FET M4截止的保持状态。
如图31中所示，SNM取决于VWL。当VWL变得高于0V时，SNM增加，而当VWL变得低于1.2V时，SNM增加。当VWL为0.7V至0.8V时，SNM最大。由于在0V和1.2V的VWL处SNM为80mV或更大，因此用于读取操作和写入操作的VWL被确定为0V，并且在保持状态下VWL被确定为1.2V。
[步骤S3]
在步骤S3中，设计H存储操作中的电流Im1(参见图28的(a))。目标电流Im1是MTJ1和MTJ2从平行状态切换到反平行状态的阈值电流Ic的1.2倍。在存储操作中，控制线CTRL1和CTRL2处于H(1.2V)以将数据保持在双稳态电路12中。为了使电流Im1从具有H的存储器节点Q1流到MTJ1，控制线CTRL0的电压Vc被设置为0V。FET M5和FET M6导通。FET M3导通，使得存储器节点Q1不变为L。因此，字线WL的电压VWL被设置为0V。
图32的(a)和图32的(b)分别呈现了在模拟3中用于H存储操作的相对于电压VSR的电流Im1和SNM。如图32的(a)中所示，电流Im1随着电压VSR的增大而增大。在电压VSR为0.7V或更大时，电流Im1为1.2Ic或更大。如图32的(b)中所示，随着电压VSR变高，SNM减小。当电压VSR为0.95V或更大时，SNM下降到低于80mV。电压VSR被确定为0.7V，使得SNM为80mV或更大，并且电流Im1约为1.21c。
[步骤S4]
在步骤S4中，设计L存储操作中的电流Im2(参见图28的(b))。目标电流Im2等于或大于MTJ1和MTJ2从反平行状态切换到平行状态的阈值电流Ic的1.2倍。为了将数据保持在双稳态电路12中，控制线CTRL1和CTRL2处于H(1.2V)。为了使电流Im2从控制线CTRL0经由MTJ2流到具有L的存储器节点Q2，控制线CTRL0的电压Vc被设置为高于L。为了导通FET M5和FET M6，电压VSR被设置为0.7V，这与H存储操作中的电压相同。字线WL的电压VWL和控制线CTRL0的电压Vc变化。
图33的(a)和(b)分别呈现了在模拟3中在L存储操作中相对于电压Vc的电流Im2和SNM。由于SF是最小的，所以SF被呈现为SNM。如图33的(a)中所示，电流Im2随着控制线CTRL0的电压Vc的增大而增大，并且电流Im2随着字线WL的电压VWL的增大而增大。电流Im2随着电压VWL减小而减小的原因是，当电压VWL在0V附近时，FET M4完全导通，并且存储器节点Q2的电压变高。
如图33的(b)中所示，当电压VWL增加到超过0V时，SNM变大，但是当VWL变为0.4V或更大时，SNM变小。当VWL为0.9V时，SNM小于80mV。这是因为当电压VWL变高时，FET M4截止，并且不能保持数据。当电压VWL被设置为0.5V至0.8V时，通过适当地选择电压Vc，可以实现1.2Ic的电流Im2和100mV或更大的SNM。电压VWL被确定为0.8V，电压Vc被确定为0.5V。如从上文可见，通过使用于L存储操作的电压VWL高于用于H存储操作的电压VWL，可以减少L存储操作中SNM的降低。
此外，L存储操作期间的电压VWL优选地使得FET M3和FET M4稍微导通。因此，当FET M1和FET M2具有N型沟道时，优选L存储操作中的电压VWL低于控制线CTRL1和CTRL2的电压。此外，当FET M1a和FET M2a具有P型沟道时，优选地，第二存储操作中的电压VWL高于控制线CTRL1和CTRL2的电压。这使得可以增大SNM。第二存储操作期间的电压VWL优选地等于或大于VGND+1/4(VDD-VGND)且等于或小于VDD-1/4(VDD-VGND)。
[步骤S5]
在步骤S5中，确定恢复操作中的开关线SR的电压VSR和字线WL的电压VWL。在恢复操作中，控制线CTRL0的电压Vc被设置为0V，并且控制线CTRL1和CTRL2的电压增加。数据被恢复到双稳态电路12，而不将控制线CTRL1和CTRL2的电压升高到电压VDDH(1.2V)。因此，当控制线CTRL1和CTRL2的电压升高到1.0V时，恢复操作结束。当在恢复操作之后设置保持状态时，例如，控制线CTRL1和CTRL2的电压升高到VDDH(1.2V)。结果，当控制线CTRL1和CTRL2的电压为1.0V或更大时，可以将电压VSR设置为0V，并且可以将电压VWL设置为1.0V或更大，从而可以降低功耗。
图34的(a)和(b)分别呈现了在模拟3中在恢复操作中相对于电压VSR的FF和FS的SNM。SNM是当控制线CTRL1和CTRL2的电压为1.0V时的SNM。如图34的(a)和(b)中所示，当在FET M3和FET M4截止(例如，VWL＝0.8V)的同时开关线SR的电压VSR增加时，具有H的存储器节点Q1的电压降低，并且SNM变小。通过降低字线WL的电压VWL以使FET M3和FET M4导通，电流从控制线CTRL1流到具有H的存储器节点Q1，可以保持存储器节点Q1的H，并且SNM变得更大。如果电压VWL设置得太低，则具有L的存储器节点Q2的电压增加并且SNM减小。考虑到这些事实，将电压VSR确定为0.7V，这与存储操作中的电压相同，并且将电压VWL确定为0.1V。
当执行恢复操作时，字线WL的电压VWL高于写入操作期间存储器节点Q1和Q2的电压VDD中的较低的电压(例如0V)，并且低于存储器节点Q1和Q2的电压VGND中的较高的电压(例如1.2V)。结果，如图34的(a)和(b)中所示，SNM可以增大。当FET M1和FET M2具有N型沟道时，恢复操作期间的电压VWL优选地低于VGND+1/4(VDD-VGND)，并且当FET M1a和FET M2a具有P型沟道时，电压VWL优选地高于VDD-1/4(VDD-VGND)。
表5列出了每个FET的沟道宽度和基于上述步骤S1至S5确定的电压。
[表5]
Figure BDA0003782157860000491
Figure BDA0003782157860000492
Figure BDA0003782157860000493
Figure BDA0003782157860000494
Figure BDA0003782157860000495
Figure BDA0003782157860000501
Figure BDA0003782157860000502
在表5中，在读取操作、写入操作、H存储操作和L存储操作中字线WL的电压VWL是要被访问的存储器单元10中的电压VWL。不被访问的存储器单元10的电压VWL是1.2V(高电平)，在该电压下FET M3和FET M4截止。
在表5中，在保持状态、读取操作和写入操作期间，施加低于L的-0.2V作为开关线SR的电压VSR。这是为了减小FET M5和FET M6的泄漏电流。电压VSR可以是任何电压，只要FET M5和FET M6截止。为了在保持状态、读取操作和写入操作期间减小FET M5和FET M6的泄漏电流，控制线CTRL0的电压Vc可以设置为高于L。例如，电压Vc可以被设置为0.05V。可以将电压VSR设置为低于L，并且可以将电压Vc设置为高于L。
H存储操作、L存储操作和恢复操作中的电压VSR仅需要使得FET M5和FET M6导通。保持状态下的字线WL的电压VWL仅需要是使得FET M3和FET M4截止的电压，并且读取操作、写入操作、H存储操作和恢复操作中的电压VWL仅需要使得FET M3和FET M4导通。沟道宽度和电压不限于表5中的示例，并且可以适当地设置。
使用表5中的值模拟各状态和操作中的SNM。图35的(a)呈现了实施方式2中的SNM。如图35的(a)中所示，保持状态下的FS的SNM最小。在所有状态和操作的所有角落，SNM都是80mV或更大。在TT中，SNM在所有状态和操作中都是100mV或更大。
模拟实施方式2中的待机功率，并将其与图15中描述的比较示例3(6T单元)中的待机功率进行比较。图35的(b)呈现实施方式2和比较示例3的待机功率。
如图35的(b)中所示，在比较示例3中，VVDD为0.8V的睡眠状态下相对于VVDD为1.2V的正常操作下降低率为44％。实施方式2的VVDD为1.2V时的待机功率相对于比较示例3的VVDD为1.2V时的待机功率的降低率为11％。此外，关闭状态下的待机功率相对于在实施方式2中当VVDD为1.2V时的待机功率的降低率为99.99％。
如上所述，在实施方式2中，FET M1和FET M2是具有第一导电类型沟道的FET，FETM3和FET M4是具有与第一导电类型相反的第二导电类型沟道的FET，并且FET M3和FET M4用作传输晶体管和负载。结果，可以减少待机功率，并且可以将晶体管的数量减少到6个，从而可以减小尺寸。
[实施方式2的变型1]
图36是根据实施方式2的变型1的存储器单元的电路图。如图36中所示，在实施方式2的变型1中，FET M5和MTJ1连接在实施方式1的图6中的存储器节点Q1和控制线CTRL0之间，并且FET M6和MTJ2连接在存储器节点Q2和控制线CTRL0之间。在这种情况下，双稳态电路12可以是实施方式1及其变型中的任何一个的双稳态电路。如图7B和图23中，预充电/选择电路33a可以联接到控制线CTRL1和CTRL2的端部，选择电路32b可以联接到控制线CTRL1和CTRL2的另一端部。
当对存储器单元10的访问间隔较短时，执行双稳态电路12中的数据的ULV保持，并且当访问间隔较长时，将数据存储在MTJ1和MTJ2中，并且执行关闭。这可以进一步减少功耗。
实施方式3
实施方式3是对诸如BinaryNET或XNOR-NET的二进制神经网络(BNN：二进制神经网络)的应用示例。BNN可以在不显著降低推理精度的情况下以低功耗和少量存储器实现，并且被期望应用于边缘计算。在边缘计算中，不总是执行学习和推理，但是需要将存储在BNN装置中的诸如权重之类的数据保留在存储器中。因此，降低存储器的待机功率成为问题。通过将ULVR-SRAM或NV-SRAM用于BNN装置(BNN加速器)的存储器部分，可以减少存储器的待机功率。
图37示出了实施方式3中的BNN模型。以下讨论的是使用无批量归一化技术的BNN模型(Y.Yonekawa和H.Nakahara，“On-chip Memory Based Binarized ConvolutionalDeep Neural Network Applying Batch Normalization Free Technique on an FPGA(在FPGA上应用无批量归一化技术的基于片上存储器的二值化卷积深度神经网络)”，2017年IEEE International Parallel and Distributed Processing Symposium Workshops(IEEE国际并行和分布式处理研讨会)，第98-105页，2017)。
如图37中所示，作为示例，将描述三个层：X层、Y层和Z层。层的数量可以是4或更多。X层具有节点x1至xn，Y层具有节点y1至yn，Z层具有节点z1至zn。节点x1至xn、y1至yn以及z1至zn中的每一个是1比特。X层中的节点x1至xn的输出分别乘以1比特的权重wi1至win(i是1至n的整数)，并且输入到节点yi。此外，整数偏置w0i从节点1输入到节点yi。节点yi的输出通过将评估函数应用于这些值的和而获得。通过对所有i(从1到n的整数)执行上述操作来获得所有节点yi的数据。Y层的节点yj的输出乘以1比特权重w'1j至w'nj(j是1至n的整数)，并输入到各个节点zk(k是1至n的整数)。整数偏置W'j0从节点1输入到节点zj。对所有j(从1到n的整数)执行上述操作，并且在每个节点zj中，对每个节点zj的输入相加。在操作完成之后，通过将评估函数应用于这些和来获得每个节点zk(k＝1至n)的输出。权重矩阵w11至wnn和w'11至w'nn中的每个数据是1比特，并且整数偏置列W01至w0n和W'10至W'n0中的每个数据是整数(多比特)。这同样适用于存在Z层之后的层的情况。
在实施方式3中，从X层计算Y层的操作执行与从节点x1至xn到节点y1的实线相对应的操作，然后执行与从节点x1至xn到节点y2的虚线相对应的操作，然后执行与从节点x1至xn到节点y3的虚线相对应的操作。此后，对节点y4至yn顺序地执行操作。这称为n-至-1连接。用于从Y层计算Z层的操作执行由从节点y1到节点z1至zn的实线指示的操作，然后执行由从节点y2到节点z1至zn的虚线指示的操作，然后执行由从节点y3到节点z1至zn的虚线指示的操作。这称为1-至-n连接。可以分别与n-至-1连接的虚线和点线的操作并行地执行1-至-n连接的实线和虚线的操作。
图38是实施方式3中执行n-至-1连接操作的运算电路的框。如图38中所示，运算电路50包括存储器51和处理单元52。处理单元52包括XNOR电路53、计数器54、加法器55、评估单元56和输出单元57。输入单元48是n比特锁存电路，并保持节点x1至xn的数据。XNOR电路53从输入单元48获取节点x1至xn的数据，从存储器51获取权重列w1i至wni，并且分别在节点x1至xn的数据与权重列w1i至wni之间执行XNOR运算。计数器54对XNOR电路53的输出进行比特计数并计算和。即，计算n个XNOR电路53的输出比特的“1”的数量。加法器55从存储器51获取整数偏置w0i，并将其与计数器54的输出相加。评估单元56将加法器55的输出与评估函数f进行比较，并将1比特结果作为节点yi的数据输出到输出单元57。输出单元57是1比特锁存电路并且保持节点yi的数据。
图39的(a)是实施方式3中执行1-至-n连接操作的运算电路的框。如图39的(a)中所示，运算电路60包括存储器61和处理单元62。处理单元62包括XNOR电路63、累加器64、加法器65、评估单元66和输出单元67。XNOR电路63从输出单元57获取节点yi的数据，从存储器61获取权重列w'i1至w'in，并分别在节点yi的数据和权重列w'i1至w'in之间执行XNOR运算。
图39的(b)是累加器的框图。如图39的(b)中所示，累加器64包括加法器64c和锁存电路64d。加法器64c将锁存电路64d的输出与XNOR电路63的输出相加。锁存电路64d保持加法器64c的输出。锁存电路64d被预先复位，当i从1变化到n时，每个i中的XNOR电路63的输出被顺序相加。然后，当i变为n时，运算结果的数值被输出到加法器65。这样，每个累加器64累加n个XNOR电路63中相应一个XNOR电路的针对i＝1至n的输出。
参照图39的(a)，加法器65从存储器61获取整数偏置列W'10至W'n0，并将它们分别加到累加器64的输出列。评估单元66将加法器65的输出列与评估函数f进行比较，以将1比特结果作为节点z1至zn的数据输出到输出单元67。输出单元67是n比特锁存电路，并且分别保持节点z1至zn的数据。
图40是实施方式3中的BNN装置的框图。如图40中所示，存储器51(第一存储器)和61(第二存储器)呈矩阵形式。存储器51存储整数偏置列W01至w0n和权重矩阵w11至wnn。权重w11至wnn中的每一个被存储在存储器单元10(第一存储器单元)中。在存储器51中，对应于一个节点yi的多个权重w1i至wni存储在同一行中，对应于不同节点yi的多个权重(例如，w11至Wn1和w12至Wn2)存储在不同行中。同一行中的多个存储器单元10连接到沿列方向延伸的各个位线BL(第一位线)。每个整数偏置(W01至w0n)是多比特并且存储在存储器单元10中。
存储器61存储整数偏置列W'10至W'n0和权重矩阵w'11至w'nn。权重w'11至w'nn中的每一个被存储在存储器单元10'(第二存储器单元)中。在存储器61中，对应于一个第二节点yi的多个权重w'i1至w'in被存储在同一行中，并且对应于不同第二节点yi的多个权重(例如，w'11至w'1n和w'21至w'2n)被存储在不同行中。同一行中的多个存储器单元10'连接到沿列方向延伸的各个第二位线BL'。每个整数偏置(W'10至W'n0)是多比特并且存储在存储器单元10中。
通过如上所述将权重矩阵存储在存储器51和61中，处理单元52可以在处理节点yi时经由多条位线BL从存储器51获取多个第一权重w1i至wni。此外，当处理节点yi时，处理单元62可以经由第二位线BL'从存储器61获取多个权重w'i1至w'in。结果，处理单元52和62可以高效地执行处理。存储器单元10和10'可以是6T-RAM单元，但也可以是实施方式1和2及其变型的存储器单元10。处理单元52和62的至少一部分可以实现为专用电路。处理单元52和62的至少一部分可以通过处理器和软件之间的合作来实现。在这种情况下，处理单元52和62的至少一部分是处理器。
在运算电路50中，XNOR电路53被设置为对应于权重矩阵w11至wnn的列，并且在输入单元48的节点x1至xn的输出数据与权重列w1i至wni之间执行XNOR运算。计数器54对XNOR电路53的输出比特进行计数。加法器55、评估单元56和输出单元57与图38中描述的那些相同。
在运算电路60中，提供XNOR电路63至输出单元67，以对应于权重矩阵w'11至w'nn的列。XNOR电路63分别在输出单元57的节点yi的输出数据和权重列w'i1至w'in之间执行XNOR运算。累加器64至输出单元67对每一列执行操作。其它操作与图39的(a)中所示的操作相同。在存在四个或更多个层的情况下，输出单元67的节点z1至zn形成用于下一层的n-至-1连接处理的输入数据列。
图41是示出实施方式3的处理单元52执行的n-至-1连接的处理的流程图。如图41中所示，处理单元52将i设置为1(步骤S10)。处理单元52从存储器51获取权重列w1i至wni(步骤S12)。处理单元52计算节点x1至xn的数据与权重列w1i至wni之间的XNOR(步骤S14)。处理单元52对每个XNOR的计算结果进行比特计数并计算总和(步骤S16)。处理单元52从存储器51获取权重w0i，并将其与在步骤S16中获得的和相加(步骤S18)。处理单元52通过将步骤S18的结果与评估函数f进行比较来计算并保持1比特节点yi的数据(步骤S20)。处理单元52确定i是否等于n(步骤S22)。在否的情况下，处理单元52将i设置为i+1并且进行到步骤S12(步骤S24)。在是的情况下，终止n-至-1连接处理。处理单元52可以包括控制每个电路的操作的控制电路，并且控制电路可以执行步骤S10至S24。
图42是示出实施方式3的处理单元62执行的1-至-n连接的处理的流程图。如图42中所示，处理单元62将i设置为1(步骤S30)。处理单元62从存储器61获取权重列w'i1至w'in(步骤S32)。处理单元62从图41的步骤S20获取节点yi的数据，并计算节点yi的数据与权重列w'i1至w'in之间的XNOR(步骤S34)。处理单元62累加n个XNOR的计算结果(步骤S36)。处理单元62确定i是否等于n(步骤S38)。在否的情况下，处理单元62将i设置为i+1并且返回到步骤S32(步骤S40)。在步骤S38中为是的情况下，处理单元62从存储器61获取权重W'10至W'n0，并将它们分别加到步骤S36的n个结果(步骤S42)。处理单元62通过将步骤S42的n个结果与评估函数f进行比较来计算并保持1比特节点z1至zn中的每一个的数据(步骤S44)。之后，终止1-至-n连接处理。当执行下一层的n-至-1连接时，节点z1到zn的数据变为输入数据列。处理单元62可以包括控制每个电路的操作的控制电路，并且控制电路可以执行步骤S30至S44。
图43是示出沿时间轴的实施方式3的处理操作的说明图。在图43中，实施方式3的处理操作被示出使得其可以与后文描述的情况1和情况2的处理操作相比较。处理71至74指示层之间的操作。例如，处理71是根据图37中的X层的每个节点x1至xn计算Y层的每个节点y1至yn的处理，处理72是根据Y层的每个节点y1至yn计算Z层的每个节点z1到Zn的处理。处理73是根据Z层的每个节点z1至zn计算后续层的每个节点的处理。处理74是进一步的后续处理。处理70指示对应于一个节点的处理。在n-至-1连接处理中，根据n个节点x1至xn计算一个节点yi的处理对应于处理70。在1-至-n连接处理中，根据一个节点yi计算n个节点z1至zn的处理对应于处理70。处理71至74顺序地执行n个处理70。
在情况1中，所有处理71至74是n-至-1连接处理或1-至-n连接处理。在这种情况下，处理71至74不能被并行处理。在情况2中，处理71和73是1-至-n连接处理，处理72和74是n-至-1连接处理。在这种情况下，处理71和72不能被并行处理。处理72和处理73可以并行处理。
在实施方式3中，处理71和73是n-至-1连接处理，处理72和74是1-至-n连接处理。在这种情况下，处理71的第(i+1)处理70和处理72的第i处理可以并行处理。因此，可以在n+1个处理70的时间内处理处理70和处理71。在处理72结束之后，处理73开始。处理73的第(i+1)处理70和处理74的第i处理可以并行处理。
如上所述，在情况2中，与情况1相比能够缩短处理时间，但是在实施方式3中，与情况2的处理时间相比能够进一步缩短处理时间。
实施方式1中的图7A中所示的存储器阵列22或实施方式2中的图26中所示的存储器阵列22可以用于实施方式3的存储器51和61。这可以减少功耗。
图44是示出实施方式3中的存储器的示例的框图。如图44中所示，为存储器51和61的各行提供电源开关PS1至PSn。此外，提供用于在不同状态下独立地控制电源开关PS1至PSn的电源开关控制电路58。这使得可以针对各行设置虚拟电源电压VVDD1至VVDDn。在n-至-1连接处理和1-至-n连接处理期间，电源开关控制电路58提供第一电源电压，使得其中存储要处理的数据的行进入可以读取数据的状态。电源开关控制电路58在实施方式1的存储器阵列用于存储器51和61的情况下将其它行置于ULV保持状态，并且在使用实施方式2的存储器阵列的情况下将其它行置于关闭状态。
例如，当处理单元52执行图41中的第i个处理时，或者当处理单元62执行图42中的第i个处理时，电源开关控制电路58将提供给存储器51或61的第i行的虚拟电源电压VVDDi设置为可以从存储器单元10或10'读取数据的第一电源电压，并且将提供给除了第i行以外的行的虚拟电源电压VVDD设置为第二电源电压，该第二电源电压低于第一电源电压并允许存储器单元10或10'保持数据，或关闭电源电压。在将实施方式1的存储器阵列用于存储器51或61的情况下，第二电源电压是状态变为ULV保持状态的电压。在将实施方式2的存储器阵列用于存储器51或61的情况下，关闭电源电压。电源开关控制电路58仅需要将第二电源电压提供给除第i行之外的行中的至少一行或一部分行或者关闭电源电压。
电源开关控制电路58的这种控制可以减少存储器51和61的功耗。结果，可以减少整个神经网络的功耗。电源开关PS1至PSn的控制不限于上述控制，并且考虑到从存储器51和61的ULV保持状态直到能够读取数据为止的恢复时间和在实施方式2的存储器阵列中从关闭状态直到能够读取数据为止的恢复时间，可以提供电力，使得对其执行n-至-1连接处理和1-至-n连接处理的行附近的行被置于可以读取数据的状态。每个虚拟电源电压VVDD1至VVDDn可以具有多级。在这种情况下，提供与虚拟电源电压的数量相对应的电源开关。在图44中，为每行提供电源开关，但是也可以为多个行的每个集合提供电源开关。虽然作为示例已经描述了虚拟电源系统，但是也可以使用虚拟接地系统。
在图44中，已经描述了通过在神经网络处理的n-至-1连接处理和1-至-n连接处理两者中执行上述电源开关PS1至PSn的控制来减少功耗的示例。在本申请的第四发明中，在n-至-1连接处理和1-至-n连接处理中的任何一个或两者中，可以通过执行如上所述的电源开关PS1至PSn的控制来降低功耗。此外，在具有通过深度学习而学习的推理装置的处理装置中，其中在多层中重复n-至-1连接处理和1-至-n连接处理，可以通过对n-至-1连接处理和1-至-n连接处理之一中的至少一层执行上述电源开关PS1至PSn的控制来减少功耗。所有这些都包括在本申请的第四发明的实施方式中。
对于将比较示例3的6T单元和实施方式1的ULVR-SRAM单元用于存储器51和61中的存储器单元10和10'的情况，模拟了BNN装置的功耗。在存储器单元10和10'是6T单元的情况下，当状态被置于电源电压是正常状态下的电源电压的70％的睡眠状态时，存储器的功耗可以减少50％至60％。在存储器单元10和10'是实施方式1的ULVR-SRAM单元的情况下，与6T单元的正常状态相比，存储器的功耗可以减少90％至95％。如上所述，通过将实施方式1的ULVR-SRAM单元或实施方式2的NV-SRAM单元用于存储器单元10和10'，可以降低BNN装置的功耗。此外，可以将专利文献1中描述的ULVR-SRAM单元或专利文献2中描述的NV-SRAM单元用于存储器单元10和10'。这可以降低待机功率。
在实施方式3中，通过如在图41的步骤S14中分别通过多个第一权重w1i至wni对与X层(第一层)的多个第一节点x1至xn相对应的多条第一数据进行加权，并且然后如在步骤18中对多条加权的第一数据进行加和，处理单元52(第一处理单元)如在步骤S16、S18和S20中那样计算与Y层(第二层)的第二节点y1至yn相对应的多条第二数据的一个第二节点yi的数据。处理单元52针对多个第二节点y1至yn中的每一个执行上述处理，以计算多条第二数据。如在图42的步骤S32中，处理单元62(第二处理单元)通过针对多个第二节点y1至yn中的每一个，通过多个第二权重w'i1至w'in对多个第二节点y1至yn中的一个第二节点yi的数据进行加权，处理单元62(第二处理单元)执行计算与Z层(第三层)的第三节点z1至zn相对应的多条第三数据的各个部分的处理。如在步骤S36和S44中，处理单元62通过将源自多个第二节点y1至yn的数据的对应部分相加来计算多个第三节点z1至zn中的每一个的数据，以获得多个第三节点z1至zn中的每一个的数据。然后，处理单元52与由处理单元62执行的针对多条第二数据的一个第二节点yi的处理并行地执行针对多条第二数据的另一个第二节点yi+1的处理。这可以缩短处理装置的处理时间，如在图43中所示。
节点x1至xn、y1至yn和z1至zn的数据、权重w11至wnn和权重w'11至w'nn均为1比特。因此，可以处理BNN。在BNN中，处理单元52通过在多个第一节点x1至xn的数据与多个第一权重w1i至wni之间执行XNOR运算来执行加权，处理单元62通过在第二节点yi的数据与多个第二权重w'i1至w'in之间执行XNOR运算来执行加权。因此，可以在BNN中执行加权。
[实施方式3的变型1]
图45是实施方式3的变型1中的BNN装置的框图。如图45中所示，在实施方式3的变型1中，在处理单元52中，XNOR电路53a和53b中的每一个、计数器54a和54b中的每一个、加法器55a和55b中的每一个、评价单元56a和56b中的每一个、以及输出单元57a和57b中的每一个分别与存储器51的多行对应地设置。处理单元62并行执行与存储器61的多行相对应的处理。在处理单元62中，XNOR电路63a和63b中的每一个被设置为对应于存储器61的多行。处理单元62并行执行与存储器61的多行相对应的处理。
图46示出了实施方式3的变型1中的存储器的示例。在图46中，省略除了感测放大器44a和44b之外的外围电路的图示。如图46中所示，存储器单元10a和10b以矩阵形式布置在存储器51和61中。位线BL1和BLB1以及位线BL2和BLB2在列方向上延伸。同一列中的存储器单元10a和10b中的存储器单元10a的存储器节点Q1和Q2(参见图1和图22)分别联接到位线BL1和BLB1，但不联接到位线BL2或BLB2。存储器单元10b的存储器节点Q1和Q2分别联接到位线BL2和BLB2，而不联接到位线BL1或BLB1。
在一列中设置多个感测放大器44a和44b。位线BL1和BLB1联接到感测放大器44a，位线BL2和BLB2联接到感测放大器44b。感测放大器44a和44b分别读取由字线WL选择的存储器单元10a和10b中的数据。感测放大器44a和44b将读取的数据分别输出到XNOR电路53a(或63a)和XNOR电路53b(或63b)。即，处理单元52和62在执行并行执行的处理中的一个处理时经由BL1和BLB1从存储器51和61获取权重，并且在执行并行执行的处理中的另一处理时经由位线BL2和BLB2从存储器51和61获取权重。这允许不使用后面在实施方式3的变型2中所述的多端口单元的情况下将多行的权重列从存储器51或61并行输出到XNOR电路53a和53b(或63a和63b)。存储器单元10可以是比较示例3的6T单元，或者可以是实施方式1和2及其变型的存储器单元10。
[实施方式3的变型2]
实施方式3的变型2是将多端口单元用于存储器51和61的示例。将给出具有一个写入端口和两个读取端口的2R1W型和具有两个写入端口和两个读取端口的2RW型的描述作为多端口单元。
图47是实施方式3的变型2中的2R1W型NV-SRAM存储器单元的电路图。如图47中所示，提供WWL、RWL1和RWL2作为字线。WWL是写入字线，RWL1和RWL2是读取字线。提供控制线CTRL1至CTRL3。
FET M3的栅极联接到WWL，源极和漏极中的一个联接到存储器节点Q1，源极和漏极中的另一个联接到控制线CTRL1。FET M41的栅极联接到RWL1，源极和漏极中的一个联接到存储器节点Q2，源极和漏极中的另一个联接到控制线CTRL2。FET M42的栅极联接到RWL2，源极和漏极中的一个联接到存储器节点Q2，源极和漏极中的另一个联接到控制线CTRL3。其它配置与实施方式2中的配置相同，因此省略其描述。
表6是呈现各状态和操作中的各线的电压的表。
[表6]
WWL RWL1 RWL2 CTRL1 CTRL2 CTRL3
保持状态 1.2V 1.2V 1.2V 1.2V 1.2V 1.2V
写入操作 0V 1.2V 1.2V 1.2/0V 1.2V 1.2V
读取操作1 0.7V 0V 1.2V 1.2V 1.2V->FL 1.2V
读取操作2 0.7V 1.2V 0V 1.2V 1.2V 1.2V->FL
在表6中，写入操作、读取操作1和读取操作2中的字线WWL、RWL1和RWL2的电压是要被访问的存储器单元10中的电压。不被访问的存储器单元10中的字线WWL、RWL1和RWL2的电压是1.2V。
如表6中所示，在保持状态下，WWL、RWL1、RWL2和CTRL1至CTRL3的电压为1.2V(高电平)，并且FET M3、FET M41和FET M42截止。在写入操作期间，进行写入的单元10的WWL的电压被设置为0V(低电平)。这使得进行写入的单元的FET M3导通。字线RWL1和RWL2的电压为1.2V，并且FET M41和FET M42截止。通过将控制线CTRL1的电压设置为1.2V或0V，存储器节点Q1变为H或L。这使得数据被写入单元10中。
在读取操作1期间，进行读取的单元10的RWL1的电压被设置为0V。这使得进行读取的单元10的FET M41导通。RWL2的电压是1.2V，并且FET M42截止。WWL的电压为0.7V，其使FET M3稍微导通。通过将控制线CTRL2的电压从1.2V改变为浮置(FL)，从控制线CTRL2读取存储器节点Q2中的数据。读取操作2期间的电压与读取操作1期间的电压相同。其它操作与实施方式2中的操作相同。
图48是示出实施方式3的变型2中的2R1W型ULVR-SRAM存储器单元的示例的电路图。如图48中所示，提供WWL、RWL1和RWL2作为字线。提供控制线CTRL1至CTRL3。
FET m4的栅极联接到WWL，源极和漏极中的一个联接到存储器节点Q1，源极和漏极中的另一个联接到控制线CTRL1。FET m41的栅极联接到RWL1，源极和漏极中的一个联接到存储器节点Q2，源极和漏极中的另一个联接到控制线CTRL2。FET m42的栅极联接到RWL2，源极和漏极中的一个联接到存储器节点Q2，源极和漏极中的另一个联接到控制线CTRL3。其它配置与实施方式1中的配置相同，因此省略其描述。
表7是呈现各状态和操作中的各线的电压的表。
[表7]
WWL RWL1 RWL2 CTRL1 CTRL2 CTRL3
保持状态 1.1V 1.1V 1.1V 1.2V 1.2V 1.2V
写入操作 0.3V 1.1V 1.1V 1.2/0V 1.2V 1.2V
读取操作1 0.6V 0.3V 1.1V 1.2V 1.2V->FL 1.2V
读取操作2 0.6V 1.1V 0.3V 1.2V 1.2V 1.2V->FL
如表7中所示，在保持状态下，字线WWL、RWL1和RWL2的电压为1.1V，CTRL1至CTRL3的电压为1.2V，并且FET m4、FET m41和FET m42截止。在写入操作期间，进行写入的存储器单元10的WWL的电压被设置为0.3V。这使得进行写入的存储器单元10的FET m3导通。字线RWL1和RWL2的电压为1.1V，并且FET m41和FET m42截止。通过将控制线CTRL1的电压设置为1.2V或0V，存储器节点Q1变为H或L。这使得数据被写入存储器单元10中。
在读取操作1期间，进行读取的存储器单元10的RWL1的电压被设置为0.3V。这使得进行读取的存储器单元10的FET m41导通。RWL2的电压是1.1V，并且FET m42截止。WWL的电压为0.6V，其使FET m4稍微导通。通过将控制线CTRL2的电压从1.2V改变为浮置(FL)，从控制线CTRL2读取存储器节点Q2中的数据。读取操作2与读取操作1相同。不被访问的存储器单元10的字线WWL、RWL1和RWL2的电压是1.1V。其它操作与实施方式1中的操作相同。
对于2R1W型NV-SRAM单元和2R1W型ULVR-SRAM单元，模拟了在读取操作1和2期间相对于字线WWL的电压VWWL的SNM。在2R1W型NV-SRAM存储器单元中，将WLP设置为105nm，将WDRV设置为150nm，并且将字线RWL1和RWL2的电压VRWL设置为0V。在2R1W型ULVR-SRAM存储器单元中，VVDD被设置为1.2V，设置BI模式，WLP被设置为110nm，并且WFB被设置为230nm。
图49的(a)呈现在读取操作中相对于VWWL的实施方式3的变型2的2R1W型NV-SRAM存储器单元的SNM，图49的(b)呈现在读取操作中相对于VWWL的2R1W型ULVR-SRAM存储器单元的SNM。如图49的(a)和(b)中所示，随着字线WWL的电压VWWL变高，SNM减小。在读取操作中，不选择写入字线WWL，并且FET m3和FET m4被设置为截止。然而，当FET M3和FET m4完全截止时，SNM变小。因此，读取操作1和2中的写入字线WWL的电压VWWL(例如，0.6V)被设置为高于写入操作中的电压VWWL(例如，0.3V)。此外，读取操作1中的电压VWWL(例如，0.6V)被设置为低于用于读取操作2的字线RWL1的电压(例如，1.2V)。这同样适用于读取操作2。这会增大SNM。
图50是示出实施方式3的变型2中的2RW型NV-SRAM存储器单元的电路图。如图50中所示，提供WL1和WL2作为字线。提供CTRL1、CTRL1'、CTRL2和CTRL2'作为控制线。
FET M31(第三FET)的栅极联接到WL1(第一字线)，源极和漏极中的一个联接到存储器节点Q1(第一存储器节点)，源极和漏极中的另一个联接到控制线CTRL1(第一控制线)。FET M32(第五FET)的栅极联接到WL2(第二字线)，源极和漏极中的一个联接到存储器节点Q1，源极和漏极中的另一个联接到控制线CTRL1'(第四控制线)。FET M41(第四FET)的栅极联接到WL1，源极和漏极中的一个联接到存储器节点Q2，源极和漏极中的另一个联接到控制线CTRL2(第二控制线)。FET M42(第六FET)的栅极联接到WL2，源极和漏极中的一个联接到存储器节点Q2，源极和漏极中的另一个联接到控制线CTRL2'(第五控制线)。其它配置与实施方式2的配置相同，因此省略其描述。
表8是呈现各状态和操作中的各线的电压的表。
[表8]
WL1 WL2 CTRL1,2 CTRL1’,2’
保持状态 1.2V 1.2V 1.2V 1.2V
写入操作1 0V 1.2V 1.2/0V 1.2V
写入操作2 1.2V 0V 1.2V 1.2/0V
读取操作1 0V 1.2V 1.2V->FL 1.2V
读取操作2 1.2V 0V 1.2V 1.2V->FL
如表8中所示，在保持状态下，字线WL1和WL2以及控制线CTRL1、CTRL1'、CTRL2和CTRL2'的电压为1.2V(高电平)，并且FET M31、FET M32、FET M41和FET M42截止。在写入操作1和读取操作1期间，使用WL1、CTRL1和CTRL2经由FET M31和FET M41读取和写入数据。将WL2、CTRL1'和CTRL2'设置为1.2V以使FET M31和FET M41截止。写入操作2和读取操作2与写入操作1和读取操作1的操作相同。不被访问的存储器单元10的字线WL1和WL2的电压是1.2V。其它操作与实施方式2中的操作相同。
图51是示出实施方式3的变型2中的2RW型ULVR-SRAM存储器单元的电路图。如图51中所示，提供WL1和WL2作为字线。提供CTRL1、CTRL1'、CTRL2和CTRL2'作为控制线。
FET m41(第三FET、第四FET)的栅极联接到WL1(第一字线)，每个FET m41的源极和漏极中的一个联接到存储器节点Q1和Q2中对应的一个，每个FET m41的源极和漏极中的另一个联接到控制线CTRL1(第一控制线)和CTRL2(第二控制线)中对应的一个。FET m42(第五FET、第六FET)的栅极联接到WL2(第二字线)，每个FET m42的源极和漏极中的一个联接到存储器节点Q1和Q2中对应的一个，每个FET m42的源极和漏极中的另一个联接到控制线CTRL1'(第三控制线)和CTRL2'(第四控制线)中对应的一个。其它配置与实施方式1的配置相同，因此省略其描述。
表9是呈现各状态和操作中的各线的电压的表。
[表9]
WL1 WL2 CTRL1,2 CTRL1’,2’
保持状态 1.1V 1.1V 1.2V 1.2V
写入操作1 0.25V 1.1V 1.2/0V 1.2V
写入操作2 1.1V 0.25V 1.2V 1.2/0V
读取操作1 0.25V 1.1V 1.2V->FL 1.2V
读取操作2 1.1V 0.25V 1.2V 1.2V->FL
如表9中所示，在保持状态下，WL1和WL2的电压为1.1V，CTRL1、CTRL2、CTRL1'和CTRL2'的电压为1.2V，并且FET m41和FET m42截止。在写入操作1和读取操作1期间，使用WL1、CTRL1和CTRL2经由FET m41写入和读取数据。WL2的电压被设置为1.1V，CTRL1'和CTRL2'的电压被设置为1.2V，并且FET m42截止。写入操作2和读取操作2与写入操作1和读取操作1相同。不被访问的存储器单元10的字线WL1和WL2的电压是1.1V。其它操作与实施方式2的操作相同。
图52示出了实施方式3的变型2中的2R1W型存储器的示例。在图52中，省略除了感测放大器44a和44b之外的外围电路的图示。如图52中所示，存储器单元10在存储器51和61中以矩阵布置。存储器单元10是2R1W型NV-SRAM单元或2R1W型ULVR-SRAM单元。控制线CTRL2联接到感测放大器44a，并且控制线CTRL3联接到感测放大器44b。感测放大器44a读取由字线RWL1选择的存储器单元10中的数据，并且感测放大器44b读取由字线RWL2选择的存储器单元10中的数据。感测放大器44a和44b将读取的数据分别输出到XNOR电路53a(或63a)和XNOR电路53b(或63b)。这允许将多行的权重列从存储器51或61并行输出到XNOR电路53a和53b(或63a和63b)。存储器单元10可以是6T单元。
图53示出了实施方式3的变型2中的2RW型存储器的示例。在图53中，省略除了感测放大器44a和44b之外的外围电路的图示。如图53中所示，存储器单元10是2RW型NV-SRAM单元或2RW型ULVR-SRAM单元。控制线CTRL1和CTRL2联接到感测放大器44a，控制线CTRL1'和CTRL2'联接到感测放大器44b。感测放大器44a读取由字线WL1选择的存储器单元10中的数据，并且感测放大器44b读取由字线WL2选择的存储器单元10中的数据。其它配置与图52中的配置相同。感测放大器44a和44b将读取的数据分别输出到XNOR电路53a(或63a)和XNOR电路53b(或63b)。这允许将多行的权重列从存储器51或61并行输出到XNOR电路53a和53b(或63a和63b)。
存储器单元10可以是6T单元。
图54示出了实施方式3的变型中相对于时间的处理。情况1、情况2和实施方式3与图43中的相同，因此省略其描述。在实施方式3的变型1和变型2中，可以并行地执行存储器51和61的两行的处理。这允许通过并行执行处理71a和71b来执行处理71。类似地，可以并行执行处理72a和72b，可以并行执行处理73a和73b，并且可以并行执行处理74a和74b。因此，与实施方式3相比，可以减少处理时间。
在实施方式3的变型3中，并行地执行存储器51和61的四行的处理。这允许通过并行执行处理71a至71d来处理处理71。类似地，可以并行处理处理72a至72d，可以并行处理处理73a至73d，并且可以并行处理处理74a至74d。因此，与实施方式3的变型1、2的处理时间相比，能够进一步缩短处理时间。
对于实施方式3及其变型模拟处理时间。将输入X层和其它层中的每一层的节点数量设置为n，并且将除X层之外的层数量设置为m(m是偶数)。图55的(a)至(c)呈现了相对于层数m的归一化处理时间T/t0。t0是用于归一化的值。图55的(a)至(c)分别对应于n＝256、n＝512和n＝1024。如图55的(a)至(c)中所示，与n无关，实施方式3的处理时间短于情况1和情况2中的处理时间。在实施方式3的变型1和变型2中，处理时间大约是实施方式3的处理时间的1/2。在实施方式3的变型3中，处理时间大约是实施方式3的处理时间的1/4。
在实施方式3的变型1至变型3中，处理单元52并行执行第二节点y1至yn中的至少两个第二节点的处理，处理单元62并行执行第二节点y1至yn中的至少两个第二节点的处理。这可以减少如图54所示的处理时间。
如在图47、图48、图50和图51中，每个存储器单元10具有彼此互补的一对存储器节点Q1和Q2，并且该对存储器节点Q1和Q2中的至少一个存储器节点联接到在列方向上平行延伸的控制线CTRL2(第一位线)和CTRL3或CTRL2'(第二位线)。处理单元52在对并行执行的第二数据执行处理中的一个处理时经由第一位线从存储器51获取多个第一权重，并且在执行另一处理时经由第二位线从存储器51获取多个第一权重。这允许在处理单元52中并行执行两个处理。
如在图47、图48、图50和图51中，处理单元62在对并行执行的第二数据的处理中的一个处理时经由控制线CTRL2(第三位线)从存储器61获取多个第一权重，并且在执行另一处理时经由控制线CTRL3或CTRL2'(第四位线)从存储器61获取多个第一权重。这允许在处理单元62中并行执行两个处理。
如图47中所示，在存储器单元10和10'是2R1W型NV-SRAM存储器单元的情况下，FETM3的源极和漏极中的另一个联接到第一控制线CTRL1，并且栅极联接到第一字线WWL。FETM41的源极和漏极中的另一个联接到第二控制线CTRL2，并且栅极联接到第二字线RWL1。FETm42(第五FET)的源极和漏极中的一个联接到存储器节点Q2，源极和漏极中的另一个联接到第四控制线CTRL3，并且栅极联接到第三字线RWL2。
在存储器单元10和10'是2R1W型ULVR-SRAM存储器单元的情况下，如图48中所示，在反相器电路16(第二反相器电路)中，FET m4的源极和漏极中的另一个联接到第一控制线CTRL1，并且栅极联接到第一字线WWL。在反相器电路14中，FET m41的源极和漏极中的另一个联接到第二控制线CTRL2，并且栅极联接到第二字线RWL1。FET m42的源极和漏极中的一个联接到第二存储器节点Q2，源极和漏极中的另一个联接到第三控制线CTRL3，并且栅极联接到第三字线RWL2。
控制电路28使用字线WWL来使图47中的FET M3或图48中的反相器电路16的FET m4导通，并且使用控制线CTRL1在双稳态电路12中写入数据。控制电路28使用字线RWL1来使FET M41或FET m41导通，使用控制线CTRL2来从双稳态电路12读取数据，使用字线RWL2来使FET M42或FET m42导通，并且使用控制线CTRL3来从双稳态电路12读取数据。这允许使用2R1W型NV-SRAM单元和2R1W型ULVR-SRAM单元中的一条控制线CTRL1将数据写入双稳态电路12中。另外，可以使用字线RWL1和RWL2选择控制线CTRL2和CTRL3，通过控制线CTRL2和CTRL3从双稳态电路12读取数据。
如表6和表7中所示，在FET M1和FET M2以及FET m1和m2具有N型沟道的情况下，控制电路28将当从双稳态电路12读取数据时字线WWL的电压设置为高于当在双稳态电路12中写入数据时字线WWL的电压，并且低于当从双稳态电路12读取数据时字线RWL1和RWL2的电压中的较高电压。这改进了读取时的SNM。字线WWL在读取操作期间的电压优选地比字线WWL在写入操作期间的电压高出(VDD-VGND)/10或更大，并且优选地比字线RWL1和RWL2在读取操作期间的电压中的较高电压低(VDD-VGND)/10或更大。
在FET M1a和FET M2a以及FET m1a和FET m2a具有P型沟道的情况下，控制电路28将当从双稳态电路12读取数据时字线WWL的电压设置为低于当在双稳态电路12中写入数据时字线WWL的电压，并且高于当从双稳态电路12读取数据时字线RWL1和RWL2的电压中的较低电压。这改进了读取时的SNM。字线WWL在读取操作期间的电压优选地比字线WWL在写入操作期间的电压低(VDD-VGND)/10或更大，并且优选地比字线RWL1和RWL2在读取操作期间的电压中的较高电压高出(VDD-VGND)/10或更大。
[实施方式3的变型4]
图56是根据实施方式3的变型4的NV-SRAM存储器单元的电路图。如图56中所示，单元78和78'包括实施方式2的存储器单元10和10'以及XNOR电路79。XNOR电路79包括FET M7至FET M9。在FET M7中，源极和漏极中的一个联接到控制线CTRL1，源极和漏极中的另一个联接到节点N5，栅极联接到存储器节点Q2。在FET M8中，源极和漏极中的一个联接到控制线CTRL2，源极和漏极中的另一个联接到节点N5，栅极联接到存储器节点Q1。在FET M9中，源极和漏极中的一个联接到地线15b，源极和漏极中的另一个联接到输出线SAIN，栅极联接到节点N5。
在存储器单元10的保持状态下，XNOR电路79将存储器节点Q1与控制线CTRL1之间的XNOR(对应于存储器节点Q2与控制线CTRL2之间的XNOR)输出到输出线SAIN。向控制线CTRL1输入一比特算数据(例如，H是1.2V，L是0V)，并且向控制线CTRL2输入计算数据的互补数据。计算数据和存储器节点Q1之间的XNOR被输出到输出线SAIN。
图57是根据实施方式3的变型4的ULVR-SRAM存储器单元的电路图。如图57中所示，单元78和78'包括实施方式1的存储器单元10和10'以及XNOR电路79。XNOR电路79的电路配置和功能与图56中的电路配置和功能相同。
图58是实施方式3的变型4中的BNN装置的框图。如图58中所示，存储器51和61中的存储器单元是图56或图57中的单元78和78'。处理单元52和62不包括XNOR电路。当从存储器51输出XNOR时，输入单元48的节点x1至xn的数据及其互补数据分别被输入到存储器51的控制线CTRL1和控制线CTRL2。存储器51的感测放大器从各列的输出线SAIN读取数据，并将读取的数据输出到计数器54。当从存储器61输出XNOR时，输出单元57的节点yi的数据及其互补数据被输入到存储器61的控制线CTRL1和控制线CTRL2。存储器61的感测放大器从各列的输出线SAIN读取数据，并将读取的数据输出到累加器64。
如在实施方式3的变型4中，XNOR电路79可以设置在每个单元78和78'中。在实施方式3的变型1至变型3中，也可以在每个单元78中设置XNOR电路79。
在实施方式3的变型4中，如图56和图57中所示，存储器51和61包括对应于存储器单元10和10'的XNOR电路79(第一XNOR电路和第二XNOR电路)。这允许处理单元52和62不包括XNOR电路53和63。
[实施方式3的变型5]
图59的(a)和(b)分别是比较示例4和实施方式3的变型5中的电源开关附近的框图。如图59的(a)中所示，在比较示例4中，多个6T单元10布置在存储器阵列的一行中。一行中的单元10的数量例如是512。一行的存储器单元10联接到一条电源线15a(虚拟电源线)。在电源开关30中，在具有用于睡眠状态的电压VDDL的电源15cL和电源线15a之间提供一个FET PS2。省略了具有电压VDDH的电源15cH和用于电源开关的FET PS1的图示。当FET PS2导通时，电源线15a的虚拟电源电压VVDD变为VDDL。
如图59的(b)中所示，在实施方式3的变型5中，电源开关30包括用于各个存储器单元10的FET PS2，并且每个FET PS2连接在具有用于睡眠状态的电压VDDL的电源15cL和电源线15a之间。省略了具有电压VDDH的电源15cH和用于电源开关的FET PS1的图示。当FET PS2导通时，电源线15a的虚拟电源电压VVDD变为VDDL。
图60是实施方式3的变型5中的6T单元的电路图。如图60中所示，在存储器单元10和10'中，双稳态电路12包括具有PFET M1'和NFET M1的反相器电路14，以及具有PFET M2'和NFET M2的反相器电路16。反相器电路14和16以环路形状连接。提供用于传输的NFET M3和NFET M4。电源开关30包括将提供电压VDDH的电源15cH和电源线15a连接起来的FET PS1，以及将提供电压VDDL的电源15cL和电源线15a联接起来的FET PS2。电压VDDH是在读取操作和写入操作期间的电源电压(第二电源电压)，并且例如是1.2V。电压VDDL是在双稳态电路12保持数据但不执行写入操作和读取操作的睡眠状态期间的电源电压(第一电源电压)，并且例如是VDDH的1/3至1/4。一个FET PS1(第二电源开关)和一个FET PS2(第一电源开关)联接到一个或一些(例如，10个或更少)存储器单元10的虚拟电源线15a。FET PS1可以比FETPS2被提供更多数量的单元。例如，一个FET PS1可以连接到64、128或256个存储器单元10。
针对如在比较示例4中的512个存储器单元10共用FET PS2的情况，以及如在实施方式3的变型5中的提供FET PS2以对应于每个存储器单元10的情况，来模拟SNM和待机功率。图61的(a)和(b)分别呈现了相对于VDDL的比较示例4和实施方式3的变型5的SNM和待机功率。
如图61的(a)中所示，在比较示例4中，当VDDL为1.2V时，SNM为100mV至180mV。随着VDDL减小，SNM减小。所有SNM为80mV或更大时的最小VDDL为0.8V。因此，在睡眠状态下的VDDL被设置为0.8V。当VDDL被设置为0.8V时，待机功率大约为1.6nW。
如图61的(b)中所示，在实施方式3的变型5中，当VDDL为1.2V时，SNM为300mV或更大。随着VDDL减小，SNM减小。所有SNM为80mV或更大的最小VDDL为0.35V。因此，在睡眠状态下的VDDL被设置为0.35V。当VDDL被设置为0.35V时，待机功率大约为0.5nW。如上文所见，在图59的(b)中所示的实施方式3的比较示例5中，与图59的(a)中所示的比较示例4的待机功率相比，能够降低待机功率。
在实施方式3的变型5中，即使VDDL被设定为较低，SNM也能够变大的原因在于，当仅连接一个(或数个)存储器单元10时，虚拟电源电压VVDD能够维持在VDDL，而当多个存储器单元10联接到FET PS2时，因为虚拟电源电压VVDD变得低于VDDL，所以SNM劣化。
在实施方式3的变型5中，即使当6T存储器单元用作存储器单元10和10'时，也可以使用于保持的电源电压较低。因此，可以减少存储器单元的面积，并且可以减少功耗。作为示例已经描述了虚拟电源系统，但是可以使用虚拟接地系统。实施方式3的变型5可以应用于实施方式3的BNN装置和实施方式的变型1至4。实施方式3及其变型可应用于除BNN装置之外的神经网络装置。
虽然到目前为止已经描述了本发明的优选实施方式，但是本发明不限于这些特定实施方式，并且在这里要求保护的本发明的范围内可以对它们进行各种改变和修改。
附图标记说明
10 存储器单元
12 双稳态电路
14、16 反相器电路
22 存储器阵列
28 控制电路
30 电源开关
32、32a、32b 选择电路
51、61 存储器
52、62 处理单元
79 XNOR电路

Claims (36)

1.一种双稳态电路，该双稳态电路包括：
第一反相器电路和第二反相器电路，所述第一反相器电路和所述第二反相器电路各自包括：
具有第一导电类型的沟道的第一FET，其中，所述第一FET的源极联接到电源线，所述第一FET的漏极联接到中间节点，并且所述第一FET的栅极联接到输入节点；
具有所述第一导电类型的沟道的第二FET，其中，所述第二FET的源极联接到所述中间节点，并且所述第二FET的漏极联接到输出节点，
第三FET，其中，所述第三FET的源极和漏极中的一个联接到所述中间节点，并且所述第三FET的源极和漏极中的另一个联接到偏压节点；以及
第四FET，所述第四FET具有与所述第一导电类型相反的第二导电类型的沟道，其中，所述第四FET的源极和漏极中的一个联接到所述输出节点，并且所述第四FET的源极和漏极中的另一个联接到控制线；
第一存储器节点，所述第一反相器电路的输入节点和所述第二反相器电路的输出节点联接到所述第一存储器节点；以及
第二存储器节点，所述第一反相器电路的输出节点和所述第二反相器电路的输入节点联接到所述第二存储器节点，
其中，所述第一反相器电路的所述第四FET的栅极和所述第二反相器电路的所述第四FET的栅极联接到字线，
其中，所述第一反相器电路的所述第三FET的栅极联接到以下节点之一：所述第一反相器电路的所述输入节点和所述输出节点以及所述第二反相器电路的所述输入节点和所述输出节点，并且
其中，所述第二反相器电路的所述第三FET的栅极联接到以下节点之一：所述第二反相器电路的所述输入节点和所述输出节点以及所述第一反相器电路的所述输入节点和所述输出节点。
2.根据权利要求1所述的双稳态电路，
其中，所述第三FET具有所述第二导电类型的沟道，
其中，所述第一反相器电路的所述第三FET的栅极联接到所述第一反相器电路的所述输入节点或所述第二反相器电路的所述输出节点，并且
其中，所述第二反相器电路的所述第三FET的栅极联接到所述第二反相器电路的所述输入节点或所述第一反相器电路的所述输出节点。
3.根据权利要求1所述的双稳态电路，
其中，所述第三FET具有所述第一导电类型的沟道，
其中，所述第一反相器电路的所述第三FET的栅极联接到所述第一反相器电路的所述输出节点或所述第二反相器电路的所述输入节点，并且
其中，所述第二反相器电路的所述第三FET的栅极联接到所述第二反相器电路的所述输出节点或所述第一反相器电路的所述输入节点。
4.一种电子电路，该电子电路包括：
根据权利要求1至3中任意一项所述的双稳态电路；以及
控制电路，所述控制电路被配置为在所述双稳态电路保持数据的第一状态下将所述电源线和所述控制线之间的第一电压设置为低于在从所述双稳态电路读取数据或将数据写入所述双稳态电路中的第二状态下的所述第一存储器节点和所述第二存储器节点之间的第二电压。
5.根据权利要求4所述的电子电路，其中，在所述第二状态下，所述控制电路将所述控制线设置为用于从所述双稳态电路读取数据或在所述双稳态电路中写入数据的位线。
6.根据权利要求4或5所述的电子电路，其中，在所述第二状态下，所述控制电路在所述第一导电类型是N型的情况下将所述字线的电压设置为高于所述电源线的电压，并且在所述第一导电类型是P型的情况下将所述字线的电压设置为低于所述电源线的电压。
7.根据权利要求4至6中任意一项所述的电子电路，其中，在所述第一状态下，所述控制电路将所述字线和所述电源线之间的电压设置为所述第一电压或低于所述第一电压。
8.根据权利要求4至6中任意一项所述的电子电路，其中，在所述电源线和所述控制线之间的电压被设置为所述第二电压的第三状态下，所述控制电路将所述字线和所述电源线之间的电压设置为小于所述第二电压。
9.根据权利要求4至8中任意一项所述的电子电路，其中，在所述第一状态和所述第二状态两者中向所述偏压节点提供固定偏压。
10.根据权利要求9所述的电子电路，其中，在所述第二状态下，所述固定偏压是所述第一存储器节点的电压和所述第二存储器节点的电压之间的电压。
11.根据权利要求4至10中任意一项所述的电子电路，
其中，在所述第二反相器电路中，所述第四FET的源极和漏极中的所述另一个联接到第一控制线，并且所述第四FET的栅极联接到第一字线；
其中，在所述第一反相器电路中，所述第四FET的源极和漏极中的所述另一个联接到第二控制线，并且所述第四FET的栅极联接到第二字线；
其中，所述第一反相器电路包括具有所述第二导电类型的沟道的第五FET，所述第五FET的源极和漏极中的一个联接到所述第一存储器节点，所述第五FET的源极和漏极中的另一个联接到第三控制线，并且所述第五FET的栅极联接到第三字线；并且
其中，所述控制电路使用所述第一字线使所述第二反相器电路的所述第四FET导通，使用所述第一控制线在双稳态电路中写入数据，使用所述第二字线使所述第一反相器电路的所述第四FET导通，使用所述第二控制线从所述双稳态电路读取数据，使用所述第三字线使所述第一反相器电路的所述第五FET导通，并且使用所述第三控制线从所述双稳态电路读取数据。
12.根据权利要求11所述的电子电路，
其中，在所述第一导电类型是N型的情况下，所述控制电路将当从所述双稳态电路读取数据时的所述第一字线的电压设置为高于当在所述双稳态电路中写入数据时的所述第一字线的电压，并且低于当从所述双稳态电路读取数据时的所述第二字线的电压和所述第三字线的电压中的较高电压；并且
其中，在所述第一导电类型是P型的情况下，所述控制电路将当从所述双稳态电路读取数据时的所述第一字线的电压设置为低于当在所述双稳态电路中写入数据时所述第一字线的电压，并且高于当从所述双稳态电路读取数据时所述第二字线的电压和所述第三字线的电压中的较低电压。
13.根据权利要求4至10中任意一项所述的电子电路，
其中，在所述第一反相器电路中，所述第四FET的源极和漏极中的所述另一个联接到第一控制线，并且所述第四FET的栅极联接到第一字线；
其中，在所述第二反相器电路中，所述第四FET的源极和漏极中的所述另一个联接到第二控制线，并且所述第四FET的栅极联接到所述第一字线；
其中，所述第一反相器电路包括具有所述第二导电类型的沟道的第五FET，所述第五FET的源极和漏极中的一个联接到所述第一存储器节点，所述第五FET的源极和漏极中的另一个联接到第三控制线，并且所述第五FET的栅极联接到第二字线，
其中，所述第二反相器电路包括具有所述第二导电类型的沟道的第六FET，所述第六FET的源极和漏极中的一个联接到所述第二存储器节点，所述第六FET的源极和漏极中的另一个联接到第四控制线，并且所述第六FET的栅极联接到所述第二字线；并且
其中，所述控制电路使用所述第一字线使所述第一反相器电路的所述第四FET和所述第二反相器电路的所述第四FET导通，使用所述第一控制线和所述第二控制线在所述双稳态电路中写入数据以及从所述双稳态电路读取数据，使用所述第二字线使所述第五FET和所述第六FET导通，并且使用所述第三控制线和所述第四控制线在所述双稳态电路中写入数据以及从所述双稳态电路读取数据。
14.一种存储器电路，该存储器电路包括：
双稳态电路，所述双稳态电路包括：
具有第一导电类型的沟道的第一FET，其中，所述第一FET的源极联接到电源线，所述第一FET的漏极联接到第一存储器节点，并且所述第一FET的栅极联接到第二存储器节点；
具有所述第一导电类型的沟道的第二FET，其中，所述第二FET的源极联接到所述电源线，所述第二FET的漏极联接到所述第二存储器节点，并且所述第二FET的栅极联接到所述第一存储器节点；
第三FET，所述第三FET具有与所述第一导电类型相反的第二导电类型的沟道，其中，所述第三FET的源极和漏极中的一个联接到所述第一存储器节点，所述第三FET的源极和漏极中的另一个联接到第一控制线，并且所述第三FET的栅极联接到字线；以及
具有所述第二导电类型的沟道的第四FET，其中，所述第四FET的源极和漏极中的一个联接到所述第二存储器节点，所述第四FET的源极和漏极中的另一个联接到第二控制线，并且所述第四FET的栅极联接到所述字线；
第一开关，所述第一开关的一端联接到所述第一存储器节点；
第二开关，所述第二开关的一端联接到所述第二存储器节点；
第一非易失性存储器元件，所述第一非易失性存储器元件的一端联接到所述第一开关的另一端，所述第一非易失性存储器元件的另一端联接到第三控制线；以及
第二非易失性存储器元件，所述第二非易失性存储器元件的一端联接到所述第二开关的另一端，并且所述第二非易失性存储器元件的另一端联接到所述第三控制线。
15.根据权利要求14所述的存储器电路，所述存储器电路还包括：
控制电路，所述控制电路在以易失性方式将数据写入所述双稳态电路中的写入操作和从所述双稳态电路读取数据的读取操作期间关断所述第一开关和所述第二开关，并且在数据以非易失性方式从所述双稳态电路存储在所述第一非易失性存储器元件和所述第二非易失性存储器元件中的存储操作和数据从所述第一非易失性存储器元件和所述第二非易失性存储器元件恢复在所述双稳态电路中的恢复操作期间接通所述第一开关和所述第二开关。
16.根据权利要求15所述的存储器电路，
其中，当执行所述存储操作时，所述控制电路执行以下操作：第一存储操作，其中，所述字线被设置为第一电压，所述第一控制线和所述第二控制线被设置为第二电压，并且所述第三控制线被设置为第三电压；以及第二存储操作，其中，所述字线被设置为第四电压，所述第一控制线和所述第二控制线被设置为第五电压，并且所述第三控制线被设置为第六电压，
其中，在所述第一导电类型是N型的情况下，所述第一电压低于所述第四电压，所述第二电压和所述第五电压高于所述电源线的电压，并且所述第三电压低于所述第六电压，并且
其中，在所述第一导电类型是P型的情况下，所述第一电压高于所述第四电压，所述第二电压和所述第五电压低于所述电源线的电压，并且所述第三电压高于所述第六电压。
17.根据权利要求16所述的存储器电路，
其中，在所述第一导电类型是N型的情况下，所述第四电压低于所述第五电压，并且
其中，在所述第一导电类型是P型的情况下，所述第四电压高于所述第五电压。
18.根据权利要求15至17中任意一项所述的存储器电路，其中，当执行所述恢复操作时，所述控制电路将所述字线的电压设置为高于在所述写入操作期间所述第一存储器节点的电压和所述第二存储器节点的电压中的较低电压并且低于在所述写入操作期间所述第一存储器节点的电压和所述第二存储器节点的电压中的较高电压。
19.根据权利要求15至18中任意一项所述的存储器电路，
其中，所述第三FET的栅极联接到第一字线，
其中，所述第四FET的栅极联接到第二字线，
其中，所述存储器电路包括具有所述第二导电类型的沟道的第五FET，所述第五FET的源极和漏极中的一个联接到所述第二存储器节点，所述第五FET的源极和漏极中的另一个联接到第四控制线，并且所述第五FET的栅极联接到第三字线，并且
其中，所述控制电路使用所述第一字线使所述第三FET导通，使用所述第一控制线在所述双稳态电路中写入数据，使用所述第二字线使所述第四FET导通，使用所述第二控制线从所述双稳态电路读取数据，使用所述第三字线使所述第五FET导通，并且使用所述第四控制线从所述双稳态电路读取数据。
20.根据权利要求19所述的存储器电路，
其中，在所述第一导电类型是N型的情况下，所述控制电路将当从所述双稳态电路读取数据时的所述第一字线的电压设置为高于当在所述双稳态电路中写入数据时的所述第一字线的电压，并且低于当从所述双稳态电路读取数据时的所述第二字线的电压和所述第三字线的电压中的较高电压；并且
其中，在所述第一导电类型是P型的情况下，所述控制电路将当从所述双稳态电路读取数据时的所述第一字线的电压设置为低于当在所述双稳态电路中写入数据时的所述第一字线的电压，并且高于当从所述双稳态电路读取数据时的所述第二字线的电压和所述第三字线的电压中的较低电压。
21.根据权利要求15至18中任意一项所述的存储器电路，
其中，所述第三FET的栅极联接到第一字线，
其中，所述第四FET的栅极联接到所述第一字线，
其中，所述存储器电路包括具有所述第二导电类型的沟道的第五FET和具有所述第二导电类型的沟道的第六FET，所述第五FET的源极和漏极中的一个联接到所述第二存储器节点，所述第五FET的源极和漏极中的另一个联接到第四控制线，所述第五FET的栅极联接到第二字线，所述第六FET的源极和漏极中的一个联接到所述第一存储器节点，所述第六FET的源极和漏极中的另一个联接到第五控制线，并且所述第六FET的栅极连接到所述第二字线，并且
其中，所述控制电路使用所述第一字线使所述第三FET和所述第四FET导通，使用所述第一控制线和所述第二控制线在所述双稳态电路中写入数据以及从所述双稳态电路读取数据，并且使用所述第二字线使所述第五FET和所述第六FET导通，使用所述第四控制线和所述第五控制线在所述双稳态电路中写入数据以及从所述双稳态电路读取数据。
22.一种处理装置，该处理装置包括：
第一处理单元，所述第一处理单元针对与第二层的多个第二节点相对应的多条第二数据中的每一条执行如下处理以计算所述多条第二数据：通过分别以多个第一权重对与第一层的多个第一节点相对应的多条第一数据进行加权并且将多条加权的第一数据相加来计算所述多条第二数据中的一条第二数据；以及
第二处理单元，所述第二处理单元执行通过针对所述多条第二数据中的每一条以多个第二权重对所述多条第二数据中的一条第二数据进行加权来计算与第三层的多个第三节点相对应的多条第三数据的各个部分的处理，并且通过将所述多条第三数据中的每一条的源自所述多条第二数据的对应部分相加来计算所述多条第三数据中的每一条，
其中，当所述第二处理单元正在执行针对所述多条第二数据中的一条第二数据的处理时，所述第一处理单元并行地执行针对所述多条第二数据中的另一条第二数据的处理。
23.根据权利要求22所述的处理装置，其中，所述多条第一数据、所述多条第二数据、所述多个第一权重和所述多个第二权重各自为1比特。
24.根据权利要求23所述的处理装置，所述处理装置还包括：
第一存储器，所述第一存储器包括多个第一存储器单元和多条第一位线，其中，所述多个第一存储器单元分别存储所述多个第一权重，将对应于一条第二数据的多个第一权重存储在同一行中，并且将对应于另一条第二数据的多个第一权重存储在另一行中，并且所述多条第一位线中的每一条联接到同一行中的多个第一存储器单元，并且在列方向上延伸；以及
第二存储器，所述第二存储器包括第二存储器单元和多条第二位线，其中，所述多个第二存储器单元分别存储所述多个第二权重，将对应于一条第二数据的多个第二权重存储在同一行中，并且将对应于另一条第二数据的多个第二权重存储在另一行中，并且所述多条第二位线中的每一条联接到同一行中的多个第二存储器单元，并且在列方向上延伸，
其中，所述第一处理单元在执行针对所述多条第二数据中的一条第二数据的处理时经由所述多条第一位线从所述第一存储器获取所述多个第一权重，并且
其中，所述第二处理单元在执行针对所述多条第二数据中的一条第二数据的处理时经由所述多条第二位线从所述第二存储器获取所述多个第二权重。
25.根据权利要求22至24中任意一项所述的处理装置，
其中，所述第一处理单元并行地执行针对所述多条第二数据中的至少两条第二数据的处理，并且
其中，所述第二处理单元并行地执行针对所述多条第二数据中的至少两条第二数据的处理。
26.根据权利要求25所述的处理装置，所述处理装置还包括：
第一存储器，该第一存储器包括多个第一存储器单元，所述多个第一存储器单元分别存储所述多个第一权重，将对应于一条第二数据的多个第一权重存储在同一行中，并且将对应于另一条第二数据的多个第一权重存储在另一行中，
其中，所述多个第一存储器单元中的每一个包括彼此互补的一对存储器节点，所述一对存储器节点中的至少一个存储器节点联接到在列方向上平行延伸的第一位线和第二位线，并且
其中，所述第一处理单元在执行针对所述至少两条第二数据的处理中的一个处理时经由所述第一位线从所述第一存储器获取所述多个第一权重，并且在执行所述针对所述至少两条第二数据的处理中的另一个处理时经由所述第二位线从所述第一存储器获取所述多个第一权重。
27.根据权利要求25或26所述的处理装置，所述处理装置还包括：
第二存储器，该第二存储器包括第二存储器单元，所述第二存储器单元分别存储所述多个第二权重，将对应于一条第二数据的多个第二权重存储在同一行中，并且将对应于另一条第二数据的多个第二权重存储在另一行中，
其中，所述多个第二存储器单元中的每一个包括彼此互补的一对存储器节点，并且所述一对存储器节点中的至少一个存储器节点联接到在列方向上平行延伸的第三位线和第四位线，并且
其中，所述第二处理单元在执行针对所述至少两条第二数据的处理中的一个处理时经由所述第三位线从所述第二存储器获取所述多个第二权重，并且在执行所述针对所述至少两条第二数据的处理中的另一个处理时经由所述第四位线从所述第二存储器获取所述多个第二权重。
28.根据权利要求25所述的处理装置，所述处理装置还包括：
第一存储器，所述第一存储器包括多个第一存储器单元，所述多个第一存储器单元分别存储所述多个第一权重，将对应于一条第二数据的多个第一权重存储在同一行中，并且将对应于另一条第二数据的多个第一权重存储在另一行中，
其中，所述多个第一存储器单元中的每一个包括彼此互补的一对存储器节点，
其中，所述多个第一存储器单元中的一个或一部分第一存储器单元中的所述一对存储器节点中的至少一个存储器节点联接到第一位线，而不联接到第二位线，所述第一位线和所述第二位线在列方向上平行延伸，
其中，所述多个第一存储器单元中的一个或一部分其它第一存储器单元中的所述一对存储器节点中的至少一个存储器节点联接到第二位线，而不联接到第一位线，所述第二位线和所述第一位线在列方向上平行延伸，并且
其中，所述第一处理单元在执行针对所述至少两条第二数据的处理中的一个处理时经由所述第一位线从所述第一存储器获取所述多个第一权重，并且在执行所述针对所述至少两条第二数据的处理中的另一个处理时经由所述第二位线从所述第一存储器获取所述多个第一权重。
29.根据权利要求25或28所述的处理装置，所述处理装置还包括：
第二存储器，所述第二存储器包括多个第二存储器单元，所述多个第二存储器单元分别存储所述多个第二权重，将对应于一条第二数据的多个第二权重存储在同一行中，并且将对应于另一条第二数据的多个第二权重存储在另一行中，
其中，所述多个第二存储器单元中的每一个包括彼此互补的一对存储器节点，
其中，所述多个第二存储器单元中的一个或一部分第二存储器单元中的所述一对存储器节点中的至少一个存储器节点联接到第三位线，而不联接到第四位线，所述第三位线和所述第四位线在列方向上平行延伸，
其中，所述多个第二存储器单元中的一个或一部分其它第二存储器单元的所述一对存储器节点中的至少一个存储器节点联接到第四位线，而不联接到第三位线，所述第四位线和所述第三位线在列方向上平行延伸，并且
其中，所述第二处理单元在执行针对所述至少两条第二数据的处理中的一个处理时经由所述第三位线从所述第二存储器获取所述多个第二权重，并且在执行所述针对所述至少两条第二数据的处理中的另一个处理时经由所述第四位线从所述第二存储器获取所述多个第二权重。
30.根据权利要求23所述的处理装置，
其中，所述第一处理单元通过在所述多条第一数据和所述多个第一权重之间执行XNOR，而以所述第一权重对所述多条第一数据进行加权，并且
其中，所述第二处理单元通过在所述第二数据和所述多个第二权重之间执行XNOR，而以所述第二权重对所述第二数据进行加权。
31.根据权利要求23所述的处理装置，所述处理装置还包括：
存储器，所述存储器包括：
多个第一存储器单元，所述多个第一存储器单元分别存储所述多个第一权重，
多个第二存储器单元，所述多个第二存储器单元分别存储所述多个第二权重，
多个第一XNOR电路，所述多个第一XNOR电路在所述多条第一数据和所述多个第一权重之间执行XNOR以通过所述第一权重对所述多条第一数据进行加权，并且所述多个第一XNOR电路被设置为对应于所述多个第一存储器单元，以及
多个第二XNOR电路，所述多个第二XNOR电路在所述一条第二数据和所述多个第二权重之间执行XNOR以通过所述第二权重对所述一条第二数据进行加权，并且所述多个第二XNOR电路被设置为对应于所述多个第二存储器单元。
32.根据权利要求22至31中任意一项所述的处理装置，所述处理装置还包括：
存储器，所述存储器包括：
多个存储器单元，所述多个存储器单元分别存储所述多个第一权重和所述多个第二权重，其中，所述多个存储器单元中的每一个包括其中CMOS反相器电路以环路形状连接的双稳态电路；
第一电源开关，所述第一电源开关向虚拟电源线提供第一电源电压，一个第一电源开关联接到10个或更少存储器单元的虚拟电源线；以及
第二电源开关，所述第二电源开关向所述虚拟电源线提供比所述第一电源电压高的第二电源电压。
33.根据权利要求22至32中任意一项所述的处理装置，所述处理装置还包括：
存储器，所述存储器包括多个存储器单元，所述多个存储器单元分别存储所述多个第一权重和所述多个第二权重，
其中，所述多个存储器单元中的每一个包括根据权利要求1至3中任意一项所述的双稳态电路或根据权利要求14至21中任意一项所述的存储器电路。
34.一种处理装置，该处理装置包括：
处理单元，所述处理单元执行n-至-1连接处理或1-至-n连接处理中的至少一个，所述n-至-1连接处理和所述1-至-n连接处理是神经网络处理；
存储器，所述存储器存储在由所述处理单元执行的处理中使用的数据，并且具有多个行；以及
电源电路，所述电源电路向存储有要由所述处理单元处理的数据的行提供使得能够读取数据的第一电源电压，并且向除了所述行以外的行提供低于所述第一电源电压并且使得能够保持数据的第二电源电压，或者关断除了所述行以外的行的电源电压。
35.根据权利要求34所述的处理装置，
其中，所述处理单元针对与第二层的多个第二节点相对应的多条第二数据中的每一条执行通过分别以多个权重对与多个第一节点相对应的多条第一数据进行加权并且将多条加权的第一数据相加来计算所述多条第二数据中的一条第二数据的处理作为所述n-至-1连接处理，以计算所述多条第二数据，
其中，所述存储器分别存储所述多个权重，将对应于一条第二数据的多个权重存储在同一行中，并且将对应于另一条第二数据的多个权重存储在另一行中，并且
其中，所述电源电路在执行计算所述一条第二数据的处理时向所述同一行提供所述第一电源电压，并且向除了所述同一行之外的至少一行提供所述第二电源电压，或者关断除了所述同一行之外的至少一行的电源电压。
36.根据权利要求34或35所述的处理装置，
其中，所述处理单元针对与第二层的多个第二节点相对应的多条第二数据中的每一条执行通过以多个权重对所述多条第二数据中的一条第二数据进行加权来计算与第三层的多个第三节点相对应的多条第三数据的各个部分作为所述1-至-n连接处理，并且通过将源自所述多条第二数据的所述第三数据的对应部分相加来计算所述多条第三数据中的每一条，
其中，多个存储器分别存储所述多个权重，将对应于所述一条第二数据的多个权重存储在同一行中，并且将对应于另一条第二数据的多个权重存储在另一行中，并且
其中，当执行计算所述一条第二数据的处理时，所述电源电路向所述同一行提供所述第一电源电压，并且向除了所述同一行之外的至少一行的存储器单元提供所述第二电源电压，或者关断除了所述同一行之外的至少一行的电源电压。
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