JPWO2021161808A5

JPWO2021161808A5 - 双安定回路、電子回路および記憶回路

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Publication number: JPWO2021161808A5
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Filing date: 2021-01-29
Publication date: 2022-10-19
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Description

本発明は、双安定回路、電子回路および記憶回路に関する。

図１は、比較例１におけるメモリセルのループ表示の回路図である。図２は、比較例１におけるメモリセルのクロスカップル表示の回路図である。図３は、比較例２におけるメモリセルのループ表示の回路図である。図４は、比較例２におけるメモリセルのクロスカップル表示の回路図である。図５は、実施例１におけるメモリセルのループ表示の回路図である。図６は、実施例１におけるメモリセルのクロスカップル表示の回路図である。図７Ａは、実施例１におけるメモリアレイのブロック図である。図７Ｂは、実施例１におけるパワースイッチおよび選択回路を示す図である。図７Ｃは、実施例１におけるメモリアレイの別の例を示すブロック図である。図８（ａ）および図８（ｂ）は、実施例１のＶＤＤリテンション状態におけるＷＬＰおよびＷＦＢに対するＳＮＭおよびスタンバイパワーを示す図である。図９（ａ）および図９（ｂ）は、実施例１および比較例３のＶＤＤリテンション状態およびリード／ライト状態のリードにおけるＶＷＬに対するＳＮＭおよびスタンバイパワーを示す図である。図１０（ａ）から図１０（ｃ）は、実施例１、比較例２および３のＶＤＤリテンション状態およびリード／ライト状態におけるＳＮＭを示す図である。図１１は、実施例１のＵＬＶリテンション状態におけるインバータ回路の伝達特性を示す図である。図１２（ａ）および図１２（ｂ）は、実施例１における双安定回路の回路図である。図１３（ａ）および図１３（ｂ）は、実施例１、比較例２および３のＵＬＶリテンション状態における双安定回路のバタフライカーブを示す図である。図１４（ａ）は、実施例１、比較例２および３のＵＬＶリテンション状態におけるＳＮＭを示す図、図１４（ｂ）は、実施例１のＵＬＶリテンション状態におけるＶＶＤＤに対するＳＮＭおよびスタンバイパワーを示す図である。図１５は、実施例１および比較例３におけるスタンバイパワーを示す図である。図１６は、実施例１の変形例１におけるメモリセルのループ表示の回路図である。図１７は、実施例１の変形例１におけるメモリセルのクロスカップル表示の回路図である。図１８は、実施例１の変形例２におけるメモリセルのループ表示の回路図である。図１９は、実施例１の変形例２におけるメモリセルのクロスカップル表示の回路図である。図２０は、実施例１およびその変形例２のＵＬＶリテンション状態における双安定回路のバタフライカーブを示す図である。図２１（ａ）および図２１（ｂ）は、それぞれヘッダＰＳ・ＰＤＦＢ・タイプ１型およびフッタＰＳ・ＰＵＦＢ・タイプ１型の各電圧を示す図である。図２２は、実施例２における仮想電源方式のメモリセルの回路図である。図２３は、実施例２の仮想電源方式におけるパワースイッチおよび選択回路を示す図である。図２４は、実施例２における仮想接地方式のメモリセルの回路図である。図２５は、実施例２の仮想接地方式におけるパワースイッチおよび選択回路を示す図である。図２６は、実施例２におけるメモリアレイのブロック図である。図２７（ａ）から図２７（ｃ）は、実施例２におけるメモリセルの動作を示す図である。図２８（ａ）から図２８（ｃ）は、実施例２におけるメモリセルの動作を示す図である。図２９は、実施例２におけるメモリセルの動作を示す図である。図３０は、シミュレーション３におけるホールド状態のＷＬＰに対するＳＮＭおよびスタンバイパワーを示す図である。図３１は、シミュレーション３におけるリード動作およびホールド状態のＶＷＬに対するＳＮＭを示す図である。図３２（ａ）および図３２（ｂ）は、シミュレーション３におけるＨ－ストア動作の電圧ＶＳＲに対するそれぞれ電流Ｉｍ１およびＳＮＭを示す図である。図３３（ａ）および図３３（ｂ）は、シミュレーション３におけるＬ－ストア動作の電圧Ｖｃに対するそれぞれ電流Ｉｍ２およびＳＮＭを示す図である。図３４（ａ）および図３４（ｂ）は、シミュレーション３におけるリストア動作のそれぞれＦＦおよびＦＳの電圧ＶＳＲに対するＳＮＭを示す図である。図３５（ａ）は、実施例２におけるＳＮＭを示す図であり、図３５（ｂ）は、実施例２および比較例３のスタンバイパワーを示す図である。図３６は、実施例２の変形例１に係るメモリセルの回路図である。図３７は、実施例３におけるＢＮＮモデルを示す図である。図３８は、実施例３におけるｎ－ｔｏ－１コネクションの演算を行う演算回路のブロック図である。図３９（ａ）は、実施例３における１－ｔｏ－ｎコネクションの演算を行う演算回路のブロック図であり、図３９（ｂ）は、蓄積器のブロック図である。図４０は、実施例３におけるＢＮＮ装置のブロック図である。図４１は、実施例３において処理部５２が行うｎ－ｔｏ－１コネクションの処理を示すフローチャートである。図４２は、実施例３において処理部６２が行う１－ｔｏ－ｎコネクションの処理を示すフローチャートである。図４３は、実施例３における時間に対する処理を示す図である。図４４は、実施例２におけるメモリの例を示すブロック図である。図４５は、実施例３の変形例１におけるＢＮＮ装置のブロック図である。図４６は、実施例３の変形例１におけるメモリの例を示す図である。図４７は、実施例３の変形例２における２Ｒ１Ｗ型ＮＶ－ＳＲＡＭメモリセルの例を示す回路図である。図４８は、実施例３の変形例２における２Ｒ１Ｗ型ＵＬＶＲ－ＳＲＡＭメモリセルの例を示す回路図である。図４９（ａ）は、実施例３の変形例２のリード動作における２Ｒ１Ｗ型ＮＶ－ＳＲＡＭメモリセルのＶＷＷＬに対するＳＮＭを示す図、図４９（ｂ）は、リード動作における２Ｒ１Ｗ型ＵＬＶＲ－ＳＲＡＭメモリセルのＶＷＷＬに対するＳＮＭを示す図である。図５０は、実施例３の変形例２における２ＲＷ型ＮＶ－ＳＲＡＭメモリセルの例を示す回路図である。図５１は、実施例３の変形例２における２ＲＷ型ＵＬＶＲ－ＳＲＡＭメモリセルの例を示す回路図である。図５２は、実施例３の変形例２における２Ｒ１Ｗ型メモリの例を示す図である。図５３は、実施例３の変形例２における２ＲＷ型メモリの例を示す図である。図５４は、実施例３の変形例における時間に対する処理を示す図である。図５５（ａ）から図５５（ｃ）は、層数ｍに対する規格化した処理時間を示す図である。図５６は、実施例３の変形例４に係るＮＶ－ＳＲＡＭメモリセルの回路図である。図５７は、実施例３の変形例４に係るＵＬＶＲ－ＳＲＡＭメモリセルの回路図である。図５８は、実施例３の変形例４におけるＢＮＮ装置のブロック図である。図５９（ａ）および図５９（ｂ）は、それぞれ比較例４および実施例３の変形例５のパワースイッチ付近のブロック図である。図６０は、実施例３の変形例５における６Ｔセルの回路図である。図６１（ａ）および図６１（ｂ）は、それぞれ比較例４および実施例３の変形例５におけるＶＤＤＬに対するＳＮＭおよびスタンバイパワーを示す図である。

図７Ｃは、実施例１におけるメモリアレイの別の例を示すブロック図である。図７Ｃに示すように、プリチャージ／選択回路３３ａはパワースイッチ３０とメモリアレイ２２との間に設けられている。プリチャージ／選択回路３３ａは図７ＢのＦＥＴＭ１０～Ｍ１２を備え、選択回路３２ｂは図７ＢのトランスファーゲートＭ１３およびＭ１４を備えている。

比較例２における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。
ＦＥＴｍ１、ｍ２（ドライバ）：１６５ｎｍ／６０ｎｍ
ＦＥＴｍ１ａ（ロード）：１００ｎｍ／６０ｎｍ
ＦＥＴｍ３（フィードバックトランジスタ）：１２０ｎｍ／６０ｎｍ
ＦＥＴｍ５（パストランジスタ）：１００ｎｍ／６０ｎｍ
比較例２における各電圧は以下である。
ＶＶＤＤＨ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ
ＶＦＮ＝０．２Ｖ
比較例３における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。
ドライバ：１５０ｎｍ／６０ｎｍ
ロード：１００ｎｍ／６０ｎｍ
パストランジスタ：１００ｎｍ／６０ｎｍ
比較例３における各電圧は以下である。
ＶＶＤＤ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ

図１０（ａ）に示すように、ＶＤＤリテンション状態では、実施例１のＳＮＭは比較例２および３より小さいものの、すべてのＳＮＭにおいて８０ｍＶより大きい。図１０（ｂ）に示すように、リードでは、実施例１のＳＮＭは比較例２および３とほぼ同じであり、すべてのＳＮＭにおいて８０ｍＶより大きい。図１０（ｃ）に示すように、ライトでは、実施例１のＳＮＭは比較例２および３より大きく、すべてのＳＮＭにおいて８０ｍＶより大きい。以上のように、実施例１では、すべてのＳＮＭにおいて８０ｍＶより大きい。また、ＴＴのＳＮＭは１００ｍＶより大きい。このように、実施例１では、リード／ライト状態およびＶＤＤリテンション状態において十分なノイズマージンを確保できる。図９（ａ）および図９（ｂ）でのＶＷＬの最適化は、ＶＤＤリテンション状態およびリード／ライト状態のリードで行っているが、図１０（ａ）から図１０（ｃ）のように、リード／ライト状態のライトにおいてもＳＮＭを増加させることができる。

図１８および図１９に示すようにインバータ回路１４および１６においてＦＥＴｍ３はＮチャネルＦＥＴである。インバータ回路１４のＦＥＴｍ３のゲートは、インバータ回路１４の出力ノードＮ２またはインバータ回路１６の入力ノードＮ１に接続され、インバータ回路１６のＦＥＴｍ３のゲートは、インバータ回路１６の出力ノードＮ２またはインバータ回路１４の入力ノードＮ１に接続されている。その他の回路構成は実施例１の図５および図６と同じである。なお、図７Ｂと同様に、選択回路３２および３２ａの一部はパワースイッチ３０と制御線ＣＴＲＬ１およびＣＴＲＬ２との間に設けられたプリチャージ／選択回路３３ａであり、選択回路３２および３２ａの他の一部は読出書込回路３４と制御線ＣＴＲＬ１およびＣＴＲＬ２との間に設けられた選択回路３２ｂでもよい。

なお、電圧ＶＬは、実施例１ではＵＬＶリテンション状態におけるグランド線１５ｂと制御線ＣＴＲＬ１およびＣＴＲＬ２との間の電圧ＶＶＤＤ－ＶＧＮＤに相当し、実施例１の変形例１ではＵＬＶリテンション状態における電圧ＶＤＤの電源線１５ａと制御線ＣＴＲＬ１およびＣＴＲＬ２との間の電圧ＶＤＤ－ＶＶＧＮＤに相当する。電圧ＶＨは、リード／ライト状態における記憶ノードＱ１とＱ２との間の電圧に相当する。

定電圧ＶＦＮはＶＶＤＤＨより小さくＶＧＮＤより大きければよい。すなわち、ＶＦＮは、リード／ライト状態における記憶ノードＱ１の電圧と記憶ノードＱ２の電圧の間（図２１（ａ）の範囲４０）であればよい。定電圧ＶＦＮがＶＶＤＤＨに近すぎると、仮想電源電圧ＶＶＤＤをＶＶＤＤＨとしたときに、インバータ回路１４および１６はＢＩモードとなり難い。定電圧ＶＦＮがＶＧＮＤに近すぎると、仮想電源電圧ＶＶＤＤをＶＶＤＤＬとしたときに、インバータ回路１４および１６はＳＴモードとなり難い。よって、仮想電源電圧ＶＶＤＤによって双安定回路１２のモードを自動的に切り替えるには、定電圧ＶＦＮは、ＶＶＤＤＨとＶＧＮＤとの中点の電圧以下（すなわち（ＶＶＤＤＨ－ＶＧＮＤ）／２以下）が好ましく、ＶＶＤＤＬにＶＶＤＤＬとＶＧＮＤの差の電圧の１／２を加えた電圧以下（すなわちＶＶＤＤＬ＋（ＶＶＤＤＬ－ＶＧＮＤ）／２以下）がより好ましく、さらには、（ＶＶＤＤＨ－ＶＧＮＤ）／２と、ＶＶＤＤＬとＶＧＮＤとの中点の電圧程度（すなわち（ＶＶＤＤＬ－ＶＧＮＤ）／２程度）と、の間（図２１（ａ）の範囲４１）が好ましく、ＶＶＤＤＬ＋（ＶＶＤＤＬ－ＶＧＮＤ）／２と、（ＶＶＤＤＬ－ＶＧＮＤ）／２程度と、の間（図２１（ａ）の範囲４２）が好ましい。さらには、ＶＶＤＤＬ程度が好ましい。

図２８（ｂ）に示すように、Ｌ－ストア動作のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２にＨとして電圧ＶＤＤＨを印加させる。制御回路２８は、ワード線ＷＬをＨ´（例えば０．８Ｖ）とし、ＦＥＴＭ５およびＭ６をオン（例えば電圧ＶＳＲを０．７Ｖとする）させ、制御線ＣＴＲＬ０をＶｃ（例えば０．５Ｖ）とする。これにより、制御線ＣＴＲＬ０から記憶ノードＱ２へＭＴＪ２を介し電流Ｉｍ２が流れる。よって、ＭＴＪ２は平行状態となり低抵抗となる。

図３７に示すように、Ｘ層、Ｙ層およびＺ層の３層を例に説明する。層の数は４層以上でもよい。Ｘ層はノードｘ１～ｘｎを有し、Ｙ層はノードｙ１～ｙｎを有し、Ｚ層はノードｚ１～ｚｎを有する。ノードｘ１～ｘｎ、ｙ１～ｙｎおよびｚ１～ｚｎは各々１ビットである。Ｘ層の各ノードｘ１～ｘｎの出力はそれぞれ１ビットの重みｗ１ｉ～ｗｎｉ（ｉは１～ｎの整数）が積算されノードｙｉに入力する。さらに、ノードｙｉにはノードｌから整数バイアスＷ０ｉが入力する。これらの総和に対して評価関数を通すことでノードｙｉの出力を得る。すべてのｉ（１からｎまでの整数）について上記演算を行うことで、すべてのノードｙｉのデータが求まる。Ｙ層のノードｙｊの出力には１ビットの重みｗ´ｊ１～ｗ´ｊｎ（ｊは１～ｎの整数）が積算され各ノードｚｋ（ｋは１からｎの整数）に入力する。ノードｚｊにはノードｌから整数バイアスＷ´ｊ０が入力する。すべてのｊ（1からｎのまでの整数）について上記演算を行い、各ノードｚｊではそれぞれの入力を加算していく。この演算終了後、これらの総和に対して評価関数を通すことで各ノードｚｋ（ｋ＝１～ｎ）の出力を得る。重み行列ｗ１１～ｗｎｎおよびｗ´１１～ｗ´ｎｎの各データは１ビットであり、整数バイアス列Ｗ０１～Ｗ０ｎおよびＷ´１０～Ｗ´ｎ０の各データは整数（多ビット）である。Ｚ層以降に層が存在する場合も同様である。

図３８は、実施例３におけるｎ－ｔｏ－１コネクションの演算を行う演算回路のブロック図である。図３８に示すように、演算回路５０は、メモリ５１および処理部５２を備えている。処理部５２は、ＸＮＯＲ回路５３、カウンタ５４、加算器５５、評価部５６および出力部５７を備えている。入力部４８はｎビットのラッチ回路であり、ノードｘ1～ｘｎのデータを保持する。ＸＮＯＲ回路５３は、入力部４８からノードｘ１～ｘｎのデータを取得し、メモリ５１から重み列ｗ１ｉ～ｗｎｉを取得し、ノードｘ１～ｘｎのデータと重み列ｗ１ｉ～ｗｎｉとをＸＮＯＲ演算する。カウンタ５４は、ＸＮＯＲ回路５３の出力をビットカウントし総和を演算する。すなわち、ｎ個のＸＮＯＲ回路５３の出力のビットが１の個数を演算する。加算器５５は、メモリ５１から整数バイアスＷ０ｉを取得し、カウンタ５４の出力に加算する。評価部５６は、加算器５５の出力を評価関数ｆと比較することで１ビットの結果を出力部５７にノードｙｉのデータとして出力する。出力部５７は１ビットのラッチ回路であり、ノードｙｉのデータを保持する。

図３９（ａ）は、実施例３における１－ｔｏ－ｎコネクションの演算を行う演算回路のブロック図である。図３９（ａ）に示すように、演算回路６０は、メモリ６１および処理部６２を備えている。処理部６２は、ＸＮＯＲ回路６３、蓄積器６４、加算器６５、評価部６６および出力部６７を備えている。ＸＮＯＲ回路６３は、出力部５７からノードｙｉのデータを取得し、メモリ６１から重み列ｗ´ｉ１～ｗ´ｉｎを取得し、ノードｙｉのデータと重み列ｗ´ｉ１～ｗ´ｉｎとをＸＮＯＲ演算する。

［実施例３の変形例１］
図４５は、実施例３の変形例１におけるＢＮＮ装置のブロック図である。図４５に示すように、実施例３の変形例１では、処理部５２においてＸＮＯＲ回路５３ａおよび５３ｂ、カウンタ５４ａおよび５４ｂ、加算器５５ａおよび５５ｂ、評価部５６ａおよび５６ｂ並びに出力部５７ａおよび５７ｂが各々メモリ５１の複数行分設けられている。処理部５２は、メモリ５１の複数の行に対応する処理を並列に処理する。処理部６２においてＸＮＯＲ回路６３ａおよび６３ｂが各々メモリ６１の複数行分設けられている。処理部６２は、メモリ６１の複数の行に対応する処理を並列に処理する。

表８に示すように、ホールド状態では、ワード線ＷＬ１、ＷＬ２、制御線ＣＴＲＬ１、ＣＴＲＬ１´、ＣＴＲＬ２およびＣＴＲＬ２´の電圧は１．２Ｖ（ハイレベル）であリ、ＦＥＴＭ３１、Ｍ３２、Ｍ４１およびＭ４２はオフである。ライト動作１およびリード動作１のとき、ＷＬ１、ＣＴＲＬ１およびＣＴＲＬ２を用い、ＦＥＴＭ３１およびＭ４１を介しデータのライトおよびリードを行う。ＷＬ２、ＣＴＲＬ１´およびＣＴＲＬ２´を１．２Ｖとし、ＦＥＴＭ３２およびＭ４２をオフさせる。ライト動作２およびリード動作２はライト動作１およびリード動作１と同様である。アクセスしないメモリセル１０のワード線ＷＬ１およびＷＬ２の電圧は１．２Ｖである。その他の動作は実施例２と同じである。

図６０は、実施例３の変形例５における６Ｔセルの回路図である。図６０に示すように、メモリセル１０および１０´では、双安定回路１２は、ＰＦＥＴＭ１´とＮＦＥＴＭ１を有するインバータ回路１４とＰＦＥＴＭ２´とＮＦＥＴＭ２を有するインバータ回路１６を備えている。インバータ回路１４と１６とはループ状に接続されている。パストランジスタ用のＮＦＥＴＭ３およびＭ４が設けられている。パワースイッチ３０は、電圧ＶＤＤＨを供給する電源１５ｃＨと電源線１５ａとを接続するＦＥＴＰＳ１と、電圧ＶＤＤＬを供給する電源１５ｃＬと電源線１５ａとを接続するＦＥＴＰＳ２と、を備えている。電圧ＶＤＤＨは、リードまたはライト動作のときの電源電圧（第２電源電圧）であり、例えば１．２Ｖである。電圧ＶＤＤＬは、双安定回路１２がデータを保持するがライトおよびリード動作は行わないスリープ状態のときの電源電圧（第１電源電圧）であり、例えばＶＤＤＨの１／３～１／４である。ＦＥＴＰＳ１（第２パワースイッチ）およびＦＥＴＰＳ２（第１パワースイッチ）は、１個につき１個または数個（例えば１０個以下）のメモリセル１０の仮想電源線１５ａに接続されている。なお、ＦＥＴＰＳ１は、ＦＥＴＰＳ２より多くのセルにより接続されていてもよい。例えば１個のＦＥＴＰＳ１は、６４個、１２８個または２５６個のメモリセル１０に接続されていてもよい。

図６１（ｂ）に示すように、実施例３の変形例５では、ＶＤＤＬが１．２ＶのときＳＮＭは３００ｍＶ以上である。ＶＤＤＬを低くするとＳＮＭは小さくなる。全てのＳＮＭが８０ｍＶ以上となる最小のＶＤＤＬは０．３５Ｖである。このため、スリープ状態のＶＤＤＬを０．３５Ｖと設定する。ＶＤＤＬを０．３５Ｖとしたときのスタンバイパワーは約０．５ｎＷである。このように、図５９（ｂ）の実施例３の変形例５では、図５９（ａ）の比較例４に比べ、待機時電力を削減できる。

Claims

ソースが電源線に接続され、ドレインが中間ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、
ソースが前記中間ノードに接続され、ドレインが出力ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型のチャネルの第２ＦＥＴと、
ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方がバイアスノードに接続された第３ＦＥＴと、
ソースおよびドレインの一方が前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が制御線に接続された前記第１導電型と反対の第２導電型のチャネルの第４ＦＥＴと、
を各々備える第１インバータ回路および第２インバータ回路と、
前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第１記憶ノードと、
前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第２記憶ノードと、を備え、
前記第１インバータ回路および前記第２インバータ回路の第４ＦＥＴのゲートはワード線に接続され、
前記第１インバータ回路の第３ＦＥＴのゲートは、前記第１インバータ回路の入力ノード、出力ノード、前記第２インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、
前記第２インバータ回路の第３ＦＥＴのゲートは、前記第２インバータ回路の入力ノード、出力ノード、前記第１インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続された双安定回路。
前記第３ＦＥＴは、前記第２導電型のチャネルを有し、
前記第１インバータ回路の第３ＦＥＴのゲートは、前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続され、
前記第２インバータ回路の第３ＦＥＴのゲートは、前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続された請求項１に記載の双安定回路。
前記第３ＦＥＴは、前記第１導電型のチャネルを有し、
前記第１インバータ回路の第３ＦＥＴのゲートは、前記第１インバータ回路の出力ノードまたは前記第２インバータ回路の入力ノードに接続され、
前記第２インバータ回路の第３ＦＥＴのゲートは、前記第２インバータ回路の出力ノードまたは前記第１インバータ回路の入力ノードに接続された請求項１に記載の双安定回路。
請求項１から３のいずれか一項に記載の双安定回路と、
前記双安定回路がデータを保持する第１状態において、前記電源線と前記制御線との間の第１電圧を、前記双安定回路からデータをリードまたは前記双安定回路へデータをライトする第２状態における前記第１記憶ノードと前記第２記憶ノードとの間の第２電圧より低くする制御回路と、
を備える電子回路。
前記制御回路は、前記第２状態において、前記制御線を前記双安定回路からデータをリードまたは前記双安定回路へデータをライトするためのビット線に設定する請求項４に記載の電子回路。
前記制御回路は、前記第２状態において、前記第１導電型がＮ型のとき前記ワード線の電圧を前記電源線の電圧より高くし、前記第１導電型がＰ型のとき前記ワード線の電圧を前記電源線の電圧より低くする請求項４または５に記載の電子回路。
前記制御回路は、前記第１状態において、前記ワード線と前記電源線との間の電圧を前記第１電圧または前記第１電圧より低くする請求項４から６のいずれか一項に記載の電子回路。
前記制御回路は、前記電源線と前記制御線との間の電圧を前記第２電圧とする第３状態において、前記ワード線と前記電源線との間の電圧を前記第２電圧より低くする請求項４から６のいずれか一項に記載の電子回路。
前記第１状態および前記第２状態のいずれにおいても、前記バイアスノードには一定のバイアスが供給される請求項４から８のいずれか一項に記載の電子回路。
前記一定のバイアスは、前記第２状態における前記第１記憶ノードの電圧と前記第２記憶ノードの電圧の間である請求項９に記載の電子回路。
前記第２インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第１制御線に接続され、第４ＦＥＴのゲートは第１ワード線に接続され、
前記第１インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第２制御線に接続され、第４ＦＥＴのゲートは第２ワード線に接続され、
前記第１インバータ回路は、ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第３制御線に接続され、ゲートが第３ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴを備え、
前記制御回路は、前記第１ワード線を用い前記第２インバータ回路の第４ＦＥＴをオンし、前記第１制御線を用い前記双安定回路にデータをライトし、前記第２ワード線を用い前記第１インバータ回路の第４ＦＥＴをオンし、前記第２制御線を用い前記双安定回路からデータをリードし、前記第３ワード線を用い前記第１インバータ回路の第５ＦＥＴをオンし、前記第３制御線を用い前記双安定回路からデータをリードする請求項４から１０のいずれか一項に記載の電子回路。
前記制御回路は、前記第１導電型がＮ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より高くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち高い方の電圧より低くし、
前記第１導電型がＰ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より低くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち低い方の電圧より高くする請求項１１に記載の電子回路。
前記第１インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第１制御線に接続され、第４ＦＥＴのゲートは第１ワード線に接続され、
前記第２インバータ回路において、第４ＦＥＴのソースおよびドレインの他方は第２制御線に接続され、第４ＦＥＴのゲートは前記第１ワード線に接続され、
前記第１インバータ回路は、ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第３制御線に接続され、ゲートが第２ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴを備え、
前記第２インバータ回路は、ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第４制御線に接続され、ゲートが前記第２ワード線に接続された前記第２導電型のチャネルの第６ＦＥＴを備え、
前記制御回路は、前記第１ワード線を用い前記第１インバータ回路および前記第２インバータ回路の第４ＦＥＴをオンし、前記第１制御線および第２制御線を用い前記双安定回路にデータをライトしおよび前記双安定回路からデータをリードし、前記第２ワード線を用い前記第５ＦＥＴおよび前記第６ＦＥＴをオンし、前記第３制御線および前記第４制御線を用い前記双安定回路にデータをライトしおよび前記双安定回路からデータをリードする請求項４から１０のいずれか一項に記載の電子回路。
ソースが電源線に接続され、ドレインが第１記憶ノードに接続され、ゲートが第２記憶ノードに接続された第１導電型のチャネルの第１ＦＥＴと、
ソースが前記電源線に接続され、ドレインが前記第２記憶ノードに接続され、ゲートが前記第１記憶ノードに接続された前記第１導電型のチャネルの第２ＦＥＴと、
ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第１制御線に接続され、ゲートがワード線に接続された前記第１導電型と反対の第２導電型のチャネルの第３ＦＥＴと、
ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第２制御線に接続され、ゲートが前記ワード線に接続された前記第２導電型のチャネルの第４ＦＥＴと、
を備える双安定回路と、
一端が前記第１記憶ノードに接続された第１スイッチと、
一端が前記第２記憶ノードに接続された第２スイッチと、
一端が前記第１スイッチの他端に接続され、他端が第３制御線に接続された第１不揮発性記憶素子と、
一端が前記第２スイッチの他端に接続され、他端が前記第３制御線に接続された第２不揮発性記憶素子と、
前記双安定回路にデータを揮発的にライトするライト動作並びに前記双安定回路からリードするリード動作のとき前記第１スイッチおよび前記第２スイッチをオフし、前記双安定回路から前記第１不揮発性記憶素子および前記第２不揮発性記憶素子にデータを不揮発的にストアするストア動作のとき並びに前記第１不揮発性記憶素子および前記第２不揮発性記憶素子から前記双安定回路にデータをリストアするリストア動作のとき前記第１スイッチおよび前記第２スイッチをオンする制御回路と、
を備え、
前記制御回路は、前記ストア動作を実行するとき、前記ワード線を第１電圧とし、前記第１制御線および前記第２制御線を第２電圧とし、前記第３制御線を第３電圧とする第１ストア動作と、前記ワード線を第４電圧とし、前記第１制御線および前記第２制御線を第５電圧とし、前記第３制御線を第６電圧とする第２ストア動作と、を実行し、
前記第１導電型がＮ型のとき、前記第１電圧は前記第４電圧より低く、前記第２電圧および前記第５電圧は前記電源線の電圧より高く、前記第３電圧は前記第６電圧より低く、
前記第１導電型がＰ型のとき、前記第１電圧は前記第４電圧より高く、前記第２電圧および前記第５電圧は前記電源線の電圧より低く、前記第３電圧は前記第６電圧より高い記憶回路。
前記第１導電型がＮ型のとき、前記第４電圧は前記第５電圧より低く、
前記第１導電型がＰ型のとき、前記第４電圧は前記第５電圧より高い請求項１４に記載の記憶回路。
前記制御回路は、前記リストア動作を実行するとき、前記ワード線の電圧を、前記ライト動作のときの前記第１記憶ノードおよび前記第２記憶ノードのうち低い方の電圧より高く、前記第１記憶ノードおよび前記第２記憶ノードのうち高い方の電圧より低くする請求項１４または１５に記載の記憶回路。
ソースが電源線に接続され、ドレインが第１記憶ノードに接続され、ゲートが第２記憶ノードに接続された第１導電型のチャネルの第１ＦＥＴと、
ソースが前記電源線に接続され、ドレインが前記第２記憶ノードに接続され、ゲートが前記第１記憶ノードに接続された前記第１導電型のチャネルの第２ＦＥＴと、
ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第１制御線に接続され、ゲートが第１ワード線に接続された前記第１導電型と反対の第２導電型のチャネルの第３ＦＥＴと、
ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第２制御線に接続され、ゲートが第２ワード線に接続された前記第２導電型のチャネルの第４ＦＥＴと、
ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第４制御線に接続され、ゲートが第３ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴと、
を備える双安定回路と、
一端が前記第１記憶ノードに接続された第１スイッチと、
一端が前記第２記憶ノードに接続された第２スイッチと、
一端が前記第１スイッチの他端に接続され、他端が第３制御線に接続された第１不揮発性記憶素子と、
一端が前記第２スイッチの他端に接続され、他端が前記第３制御線に接続された第２不揮発性記憶素子と、
前記双安定回路にデータを揮発的にライトするライト動作並びに前記双安定回路からリードするリード動作のとき前記第１スイッチおよび前記第２スイッチをオフし、前記双安定回路から前記第１不揮発性記憶素子および前記第２不揮発性記憶素子にデータを不揮発的にストアするストア動作のとき並びに前記第１不揮発性記憶素子および前記第２不揮発性記憶素子から前記双安定回路にデータをリストアするリストア動作のとき前記第１スイッチおよび前記第２スイッチをオンする制御回路と、
を備え、
前記制御回路は、前記第１ワード線を用い前記第３ＦＥＴをオンし、前記第１制御線を用い前記双安定回路にデータをライトし、前記第２ワード線を用い前記第４ＦＥＴをオンし、前記第２制御線を用い前記双安定回路からデータをリードし、前記第３ワード線を用い前記第５ＦＥＴをオンし、前記第４制御線を用い前記双安定回路からデータをリードする記憶回路。
前記制御回路は、前記第１導電型がＮ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より高くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち高い方の電圧より低くし、
前記第１導電型がＰ型のとき、前記双安定回路からデータをリードするときの前記第１ワード線の電圧を、前記双安定回路にデータをライトするときの前記第１ワード線の電圧より低くし、かつ前記双安定回路からデータをリードするときの前記第２ワード線の電圧および前記第３ワード線の電圧のうち低い方の電圧より高くする請求項１７に記載の記憶回路。
ソースが電源線に接続され、ドレインが第１記憶ノードに接続され、ゲートが第２記憶ノードに接続された第１導電型のチャネルの第１ＦＥＴと、
ソースが前記電源線に接続され、ドレインが前記第２記憶ノードに接続され、ゲートが前記第１記憶ノードに接続された前記第１導電型のチャネルの第２ＦＥＴと、
ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第１制御線に接続され、ゲートが第１ワード線に接続された前記第１導電型と反対の第２導電型のチャネルの第３ＦＥＴと、
ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第２制御線に接続され、ゲートが前記第１ワード線に接続された前記第２導電型のチャネルの第４ＦＥＴと、
ソースおよびドレインの一方が前記第２記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第４制御線に接続され、ゲートが第２ワード線に接続された前記第２導電型のチャネルの第５ＦＥＴと、
ソースおよびドレインの一方が前記第１記憶ノードに接続され、前記ソースおよび前記ドレインの他方が第５制御線に接続され、ゲートが前記第２ワード線に接続された前記第２導電型のチャネルの第６ＦＥＴと、
を備える双安定回路と、
一端が前記第１記憶ノードに接続された第１スイッチと、
一端が前記第２記憶ノードに接続された第２スイッチと、
一端が前記第１スイッチの他端に接続され、他端が第３制御線に接続された第１不揮発性記憶素子と、
一端が前記第２スイッチの他端に接続され、他端が前記第３制御線に接続された第２不揮発性記憶素子と、
前記双安定回路にデータを揮発的にライトするライト動作並びに前記双安定回路からリードするリード動作のとき前記第１スイッチおよび前記第２スイッチをオフし、前記双安定回路から前記第１不揮発性記憶素子および前記第２不揮発性記憶素子にデータを不揮発的にストアするストア動作のとき並びに前記第１不揮発性記憶素子および前記第２不揮発性記憶素子から前記双安定回路にデータをリストアするリストア動作のとき前記第１スイッチおよび前記第２スイッチをオンする制御回路と、
を備え、
前記制御回路は、前記第１ワード線を用い前記第３ＦＥＴおよび前記第４ＦＥＴをオンし、前記第１制御線および前記第２制御線を用い前記双安定回路にデータをライトし前記双安定回路からデータをリードし、前記第２ワード線を用い前記第５ＦＥＴおよび第６ＦＥＴをオンし、前記第４制御線および前記第５制御線を用い前記双安定回路にデータをライトし前記双安定回路からデータをリードする記憶回路。