JP2019164873A - 半導体記憶装置およびその制御方法 - Google Patents

半導体記憶装置およびその制御方法 Download PDF

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Abstract

【課題】メモリセルからデータを好適に読み出すことが可能な半導体記憶装置を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、記憶データとして第１値または第２値を記憶するメモリセルと、記憶データを読み出す制御回路とを備える。メモリセルは、メモリセル間の電圧の増加に伴いセル電流が増加する第１動作領域と、第１動作領域よりセル電流が大きく、セル電流が増加している間、該電圧が減少する第２動作領域と、第２動作領域よりセル電流が大きく、該電圧の増加に伴いセル電流が増加する第３動作領域とを有する。制御回路は、記憶データが第１値の場合と第２値の場合のセル電流が第１動作領域の値をとるように記憶データを読み出す第１読出処理を実行する。制御回路は、記憶データが第１値の場合と第２値の場合のセル電流の少なくともいずれかが第２または第３動作領域の値をとるように記憶データを読み出す第２読出処理を実行する。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置およびその制御方法に関する。
近年、ＰＣＭ（相変化メモリ）、ＲｅＲＡＭ（抵抗変化型メモリ）、ＭＲＡＭ（磁気抵抗メモリ）などの様々な半導体記憶装置の研究開発が進んでいる。半導体記憶装置のメモリセルからのデータの読み出しに関しては、データを高速で読み出したい、データを安全に読み出したいなどの様々な要求がある。そこで、これらの要求に応じた好適なデータ読み出しをどのように実現するかが問題となる。
米国特許第８６０５５３１号公報 米国特許第７９８６５４９号公報
メモリセルからデータを好適に読み出すことが可能な半導体記憶装置およびその制御方法を提供する。
一の実施形態によれば、半導体記憶装置は、記憶データとして第１値または第２値を記憶するメモリセルと、前記メモリセルから前記記憶データとして前記第１値または前記第２値を読み出す制御回路とを備える。前記メモリセルは、前記メモリセル間の電圧の増加に伴い、前記メモリセル間に流れるセル電流が増加する第１動作領域と、前記第１動作領域より前記セル電流が大きく、前記セル電流が増加している間、前記メモリセル間の電圧が減少する第２動作領域と、前記第２動作領域より前記セル電流が大きく、前記メモリセル間の電圧の増加に伴い前記セル電流が増加する第３動作領域とを有する。前記制御回路は、前記記憶データが前記第１値の場合の前記セル電流と、前記記憶データが前記第２値の場合の前記セル電流が、前記第１動作領域の値をとるように、前記メモリセルから前記記憶データを読み出す第１読出処理を実行する。前記制御回路は、前記記憶データが前記第１値の場合の前記セル電流と、前記記憶データが前記第２値の場合の前記セル電流の少なくともいずれかが、前記第２動作領域または前記第３動作領域の値をとるように、前記メモリセルから前記記憶データを読み出す第２読出処理を実行する。
第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態の変形例の半導体記憶装置の構成を示すブロック図である。 第１実施形態の半導体記憶装置の動作を説明するためのグラフ(1/2)である。 第１実施形態の半導体記憶装置の動作を説明するためのグラフ(2/2)である。 図３および図４の詳細を説明するためのグラフである。 第１実施形態の半導体記憶装置の構成の例を示すブロック図である。 第１実施形態の半導体記憶装置の動作の例を示す図である。 第１実施形態の半導体記憶装置の構成の例を示す模式図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図８では、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体記憶装置１の構成を示すブロック図である。
図１は、半導体記憶装置１と、半導体記憶装置１との間での信号の送受信が可能な外部デバイス２とを示している。半導体記憶装置１は、本実施形態ではＰＣＭであるが、その他の半導体記憶装置（例えばＲｅＲＡＭやＭＲＡＭ）でもよい。外部デバイス２は、半導体記憶装置１の動作を制御するＩＣ（Integrated Circuit）でもよいし、半導体記憶装置１が内蔵または装着されたＰＣ（Personal Computer）でもよい。
半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイ１ａと、メモリセルアレイ１ａの制御などの処理を実行する周辺回路部１ｂとを備えている。メモリセルアレイ１ａは例えば、複数のワード線と複数のビット線とが交差する地点に個々のメモリセルを有するクロスポイント型構造を有する。周辺回路部１ｂは例えば、メモリセルへのデータの書き込み、メモリセルからのデータの読み出し、外部デバイス２からの信号の受信、外部デバイス２への信号の送信などの処理を行う。
メモリセルアレイ１ａは、ファームウェアデータ／トリムデータ（ＦＤ／ＴＤ）記憶領域１１と、ユーザデータ（ＵＤ）記憶領域１２と、第１センスアンプ（ＳＡ）１３と、第２センスアンプ（ＳＡ）１４とを備えている。
ＦＤ／ＴＤ記憶領域１１は、外部デバイス２の基本的な動作用のデータ（ファームウェアデータ）が記憶されたメモリセルや、周辺回路部１ｂの基本的な動作用のデータ（トリムデータ）が記憶されたメモリセルを有する記憶領域である。ＵＤ記憶領域１２は、半導体記憶装置１のユーザがデータ（ユーザデータ）を記憶するためのメモリセルを有する記憶領域である。
第１ＳＡ１３および第２ＳＡ１４は、メモリセルから受け取った読み出しデータを周辺回路部１ｂを介して外部デバイス２に転送したり、外部デバイス２から周辺回路部１ｂを介して受け取った書き込みデータをメモリセルに転送したりする。ただし、第１ＳＡ１３は、ファールウェアデータやトリムデータを取り扱うために設けられており、第２ＳＡ１４は、ユーザデータを取り扱うために設けられている。第１ＳＡ１３、第２ＳＡ１４、および周辺回路部１ｂは、制御回路の例である。
図２は、第１実施形態の変形例の半導体記憶装置１の構成を示すブロック図である。
本変形例の半導体記憶装置１は、ＦＤ／ＴＤ記憶領域１１およびＵＤ記憶領域１２の代わりに、ファームウェアデータ／トリムデータ／ユーザデータ（ＦＤ／ＴＤ／ＵＤ）記憶領域１５を備えている。本変形例では、ファールウェアデータやトリムデータ用の記憶領域と、ユーザデータ用の記憶領域とが分離されておらず、ファールウェアデータ、トリムデータ、ユーザデータがいずれもＦＤ／ＴＤ／ＵＤ記憶領域１５内に記憶される。
以下、図１の半導体記憶装置１の詳細を説明するが、以下の説明は、図２の半導体記憶装置１にも適用可能である。
図３および図４は、第１実施形態の半導体記憶装置１の動作を説明するためのグラフである。
図３(ａ)から図４(ｂ)において、横軸は、半導体記憶装置１の各メモリセルに印加される印加電圧を示し、縦軸は、半導体記憶装置１の各メモリセルを流れるセル電流を示す。あるメモリセルの端子間に横軸の電圧が印加されると、このメモリセルの一方の端子から他方の端子に縦軸のセル電流が流れる。また、あるメモリセルの端子間に流れるセル電流が上記グラフのように変化すると、このメモリセルの端子間の電圧は上記グラフのように変化する。
図３(ａ)から図４(ｂ)は、メモリセルから記憶データとして０または１を読み出す４つの方式を示している。記憶データ「０」は第１値の例であり、例えばメモリセルが高抵抗状態にあることを示す。記憶データ「１」は第２値の例であり、例えばメモリセルが低抵抗状態にあることを示す。
図３(ａ)と図３(ｂ)では、電圧読出方式が採用されている。具体的には、メモリセルに印加電圧として読出電圧Ｖreadが印加され、読出電圧Ｖreadに応じて発生するセル電流の大きさに基づいて記憶データが０であるか１であるかが判定される。ただし、図３(ａ)では、記憶データが０の場合にメモリセルのスナップバックが発生せず、記憶データが１の場合にメモリセルのスナップバックが発生するように、読出電圧Ｖreadが印加される。一方、図３(ｂ)では、記憶データが０の場合にも１の場合にもメモリセルのスナップバックが発生しないように、読出電圧Ｖreadが印加される。
図４(ａ)と図４(ｂ)では、電流読出方式が採用されている。具体的には、メモリセルにセル電流として読出電流Ｉreadが流れるように印加電圧が印加され、この印加電圧の大きさに基づいて記憶データが０であるか１であるかが判定される。ただし、図４(ａ)では、記憶データが０の場合にも１の場合にもメモリセルのスナップバックが発生するように、読出電流Ｉreadを流す。一方、図４(ｂ)では、記憶データが０の場合にも１の場合にもメモリセルのスナップバックが発生しないように、読出電流Ｉreadを流す。
以下、メモリセルの動作特性やスナップバックについて、主に図３(ａ)を参照しながら説明する。この説明の中で、図３(ｂ)から図４(ｂ)も適宜参照する。
図３(ａ)に示すように、本実施形態のメモリセルは、記憶データが０の場合、動作領域Ｃ１と、動作領域Ｃ１よりセル電流が大きい動作領域Ｃ２と、動作領域Ｃ２よりセル電流が大きい動作領域Ｃ５とを有する。さらに、本実施形態のメモリセルは、記憶データが１の場合、動作領域Ｃ３と、動作領域Ｃ３よりセル電流が大きい動作領域Ｃ４と、動作領域Ｃ４よりセル電流が大きい動作領域Ｃ５とを有する。動作領域Ｃ１、Ｃ３は第１動作領域の例であり、動作領域Ｃ２、Ｃ４は第２動作領域の例であり、動作領域Ｃ５は第３動作領域の例である。
動作領域Ｃ１、Ｃ３では、印加電圧の増加に伴いセル電流が増加する。ただし、動作領域Ｃ３のセル電流は、印加電圧の増加に応じて、動作領域Ｃ１のセル電流より急峻に増加する。動作領域Ｃ２、Ｃ４では、セル電流が増加している間、印加電圧が減少する。ただし、動作領域Ｃ４の印加電圧は、セル電流の増加に応じて、動作領域Ｃ２の印加電圧より緩やかに減少する。動作領域Ｃ５では、印加電圧の増加に伴いセル電流が増加する。動作領域Ｃ５では、記憶データが０の場合も１の場合もメモリセルが同じ特性を示す。
符号Ｐ０は、動作領域Ｃ１を示す曲線と、動作領域Ｃ２を示す曲線との間の変曲点を示し、符号Ｖth0は、変曲点Ｐ０の印加電圧を示す。印加電圧Ｖth0は、記憶データが０の場合の閾値電圧（スナップバック電圧）と呼ばれる。
符号Ｐ１は、動作領域Ｃ３を示す曲線と、動作領域Ｃ４を示す曲線との間の変曲点を示し、符号Ｖth1は、変曲点Ｐ１の印加電圧を示す。印加電圧Ｖth1は、記憶データが１の場合の閾値電圧（スナップバック電圧）と呼ばれる。
本実施形態では、印加電圧Ｖth0に対応するセル電流と、印加電圧Ｖth1に対応するセル電流は、同じ大きさである。以下、これらのセル電流を、スナップバック電流と呼ぶ。
本実施形態の半導体記憶装置は、ＰＣＭである。この場合、メモリセルの特性が、変曲点Ｐ０で動作領域Ｃ１の特性から動作領域Ｃ２の特性に変化し、変曲点Ｐ１で動作領域Ｃ３の特性から動作領域Ｃ４の特性に変化する現象が生じる。この現象を、スナップバックと呼ぶ。ＰＣＭのスナップバックは例えば、メモリセルの特性が温度により変化することで発生する。なお、ＰＣＭ以外の半導体記憶装置では、別の原因によりスナップバックが発生し得る。
メモリセルから記憶データを読み出す場合、セル電流が大きいほど、記憶データを高速で読み出すことができる。よって、記憶データを高速で読み出すためには、セル電流はスナップバック電流よりも大きいことが望ましい。すなわち、記憶データを高速で読み出すためには、動作領域Ｃ２、Ｃ４、Ｃ５を利用することが望ましい。
一方、スナップバック電流より大きいセル電流がメモリセルに繰り返し流れると、メモリセルの記憶データが失われる可能性がある。さらに、セル電流が図３(ａ)に示すＩmeltより大きくなると、メモリセルの少なくとも一部が融解して記憶データが失われる可能性がある。この場合、メモリセルに記憶データを再度書き込まないと、記憶データを再度読み出すことができなくなるというリスクがある。よって、記憶データを安全に読み出すためには、セル電流はスナップバック電流よりも小さいことが望ましい。すなわち、記憶データを安全に読み出すためには、動作領域Ｃ１、Ｃ３を利用することが望ましい。
よって、図３(ａ)では、記憶データを高速で読み出すために、記憶データが０の場合にメモリセルのスナップバックが発生せず、記憶データが１の場合にメモリセルのスナップバックが発生するように、読出電圧Ｖreadが印加される。記憶データが０の場合には、スナップバック電流より小さい動作領域Ｃ１のセル電流しか流れないが、記憶データが１の場合には、スナップバック電流より大きい動作領域Ｃ５のセル電流が流れる。この読出は、第２読出処理の一例である。
一方、図３(ｂ)では、記憶データを安全に読み出すために、記憶データが０の場合にも１の場合にもメモリセルのスナップバックが発生しないように、読出電圧Ｖreadが印加される。記憶データが０の場合には、スナップバック電流より小さい動作領域Ｃ１のセル電流が流れ、記憶データが１の場合には、スナップバック電流より小さい動作領域Ｃ３のセル電流が流れる。この読出は、第１読出処理の一例である。
なお、１個のメモリセルからの記憶データの読み出しに関し、図３(ａ)の記憶データの読み出しに要する時間は、図３(ｂ)の記憶データの読み出しに要する時間より短くなる。すなわち、図３(ａ)の手法によれば、高速な読み出しが可能となる。一方、図３(ｂ)の手法によれば、安全な読み出しが可能となる。
同様に、図４(ａ)では、記憶データを高速で読み出すために、記憶データが０の場合にも１の場合にもメモリセルのスナップバックが発生するように、読出電流Ｉreadを流す。記憶データが０の場合には、スナップバック電流より大きい動作領域Ｃ２のセル電流が流れ、記憶データが１の場合には、スナップバック電流より大きい動作領域Ｃ４のセル電流が流れる。この読出は、第２読出処理の一例である。
一方、図４(ｂ)では、記憶データを安全に読み出すために、記憶データが０の場合にも１の場合にもメモリセルのスナップバックが発生しないように、読出電流Ｉreadを流す。記憶データが０の場合には、スナップバック電流より小さい動作領域Ｃ１のセル電流が流れ、記憶データが１の場合には、スナップバック電流より小さい動作領域Ｃ３のセル電流が流れる。この読出は、第１読出処理の一例である。
なお、１個のメモリセルからの記憶データの読み出しに関し、図４(ａ)の記憶データの読み出しに要する時間は、図４(ｂ)の記憶データの読み出しに要する時間より短くなる。すなわち、図４(ａ)の手法によれば、高速な読み出しが可能となる。一方、図４(ｂ)の手法によれば、安全な読み出しが可能となる。
本実施形態の第１ＳＡ１３、第２ＳＡ１４、および周辺回路部１ｂは、第１読出処理と第２読出処理の両方を実行できるように構成されている。例えば、記憶データを高速で読み出す必要がある場合には第２読出処理を実行し、記憶データを安全に読み出す必要がある場合には第１読出処理を実行する。よって、本実施形態によれば、記憶データを高速で読み出すことも安全に読み出すことも可能となり、各メモリセルから記憶データを好適に読み出すことが可能となる。
本実施形態では、第１読出処理として図３(ｂ)と図４(ｂ)のいずれの処理を採用してもよいし、第２読出処理として図３(ａ)と図４(ａ)のいずれの処理を採用してもよい。例えば、ファームウェアデータとトリムデータを図４(ｂ)の第１読出処理（電流読出方式）により安全に読み出し、ユーザデータを図３(ａ)の第２読出処理（電圧読出方式）により高速で読み出すことが考えられる。理由は、ファームウェアデータやトリムデータが失われることは好ましくない一方で、ユーザデータは高速で読み出すことが望ましいことが一般的だからである。第１および第２読出処理のファームウェアデータ、トリムデータ、およびユーザデータへの適用については、より詳細に後述する。
以上のように、図３(ｂ)や図４(ｂ)の第１読出処理では、記憶データが０の場合にも１の場合にもセル電流が動作領域Ｃ１、Ｃ３の値をとるように、メモリセルから記憶データを読み出す。一方、図３(ａ)や図４(ａ)の第２読出処理では、記憶データが０の場合および／または１の場合のセル電流が動作領域Ｃ２、Ｃ４、Ｃ５の値をとるように、メモリセルから記憶データを読み出す。これにより、高速性と安全性とを考慮して、各メモリセルから記憶データを好適に読み出すことが可能となる。
図５は、図３および図４の詳細を説明するためのグラフである。
図５(ａ)は、電圧読出方式により記憶データ「０」を読み出す際に、印加電圧を徐々に増加させた場合のセル電流の変化を太線にて示している。印加電圧がスナップバック電圧Ｖth0よりも高くなると、メモリセルの特性が動作領域Ｃ１から動作領域Ｃ５に変化することに留意されたい。これは、電圧読出方式により記憶データ「１」を読み出す際にも同様である。
図５(ｂ)は、電流読出方式により記憶データ「０」を読み出す際に、セル電流を徐々に増加させた場合の印加電圧の変化を太線にて示している。メモリセルの特性が、動作領域Ｃ１から動作領域Ｃ２を介して動作領域Ｃ５に変化することに留意されたい。これは、電流読出方式により記憶データ「１」を読み出す際にも同様である。
図６は、第１実施形態の半導体記憶装置１の構成の例を示すブロック図である。
図６(ａ)は、メモリセルアレイ１ａ内のメモリセル１６と、電流ＳＡ１７と、電圧ＳＡ１８とを示している。図６(ａ)の例では、第１ＳＡ１３と第２ＳＡ１４の各々が、電流ＳＡ１７と電圧ＳＡ１８とを備えている。
電流ＳＡ１７は、図４(ａ)または図４(ｂ)の電流読出方式用のセンスアンプであり、メモリセル１６に読出電流Ｉreadが流れるように印加電圧を印加する。周辺回路部１ｂは、この印加電圧に基づいて、メモリセル１６の記憶データを読み取ることができる。読出電流Ｉreadは、所定の値のセル電流の例である。
電圧ＳＡ１８は、図３(ａ)または図３(ｂ)の電圧読出方式用のセンスアンプであり、メモリセル１６に読出電圧Ｖreadを印加する。周辺回路部１ｂは、読出電圧Ｖreadに応じて発生するセル電流に基づいて、メモリセル１６の記憶データを読み取ることができる。読出電圧Ｖreadは、所定の値の印加電圧の例である。
電流ＳＡ１７と電圧ＳＡ１８は、周辺回路部１ｂからＳＡ選択信号を受信する。ＳＡ選択信号が電流ＳＡ１７を選択する指示を含む場合には、電流ＳＡ１７が動作して、電流読出方式の読み出しを実行する。ＳＡ選択信号が電圧ＳＡ１８を選択する指示を含む場合には、電圧ＳＡ１８が動作して、電圧読出方式の読み出しを実行する。
ここで、ファームウェアデータとトリムデータを図４(ｂ)の電流読出方式により読み出し、ユーザデータを図３(ａ)の電圧読出方式により読み出す場合を想定する。この場合、第１ＳＡ１３は電流ＳＡ１７のみを備えていてもよいし、第２ＳＡ１４は電圧ＳＡ１８のみを備えていてもよい。前者の電流ＳＡ１７は、図４(ｂ)の電流読出方式を実行し、後者の電圧ＳＡ１８は、図３(ａ)の電圧読出方式を実行する。
図６(ｂ)は、メモリセルアレイ１ａ内のメモリセル１６と、ＳＡ１９とを示している。図６(ｂ)の例では、第１ＳＡ１３と第２ＳＡ１４の各々が、ＳＡ１９を備えている。
ＳＡ１９は、図４(ａ)または図４(ｂ)の電流読出方式と、図３(ａ)または図３(ｂ)の電圧読出方式の両方を実行可能なセンスアンプである。ＳＡ１９がメモリセル１６に読出電圧Ｖreadを印加する場合には、周辺回路部１ｂは、読出電圧Ｖreadに応じて発生するセル電流に基づいて、メモリセル１６の記憶データを読み取ることができる。ＳＡ１９がメモリセル１６に読出電圧Ｖreadを印加する場合には、周辺回路部１ｂは、読出電圧Ｖreadに応じて発生するセル電流に基づいて、メモリセル１６の記憶データを読み取ることができる。
ＳＡ１９は、周辺回路部１ｂから読み出し電流設定信号、読み出し電圧設定信号、電流電圧切り替え信号を受信する。読み出し電流設定信号は、読出電流Ｉreadの値を設定するための信号である。読み出し電圧設定信号は、読出電圧Ｖreadの値を設定するための信号である。電流電圧切り替え信号は、電流読出方式と電圧読出方式のいずれを実行するかを指示するための信号である。ＳＡ１９は、電流読出方式の実行を指示する電流電圧切り替え信号を受信した場合には、電流読出方式の読み出しを実行し、電圧読出方式の実行を指示する電流電圧切り替え信号を受信した場合には、電圧読出方式の読み出しを実行する。
図７は、第１実施形態の半導体記憶装置１の動作の例を示す図である。
図７(ａ)の例では、ファームウェアデータが、図３(ｂ)または図４(ｂ)の第１読出処理により、０および１の読出時にスナップバックが発生しないように読み出される。一方、ユーザデータは、図３(ａ)または図４(ａ)の第２読出処理により、０および／または１の読出時にスナップバックが発生するように読み出される。
ファームウェアデータは例えば、外部デバイス２を起動する際に必要となるデータである。この場合、メモリセルからファームウェアデータが正しく読み出せないことや、メモリセル内のファームウェアデータが失われるなどの、リスクのある読み出しは望ましくない。そこで、この例では、ファームウェアデータを安全な第１読出処理により読み出している。
図７(ｂ)の例では、トリムデータが、図３(ｂ)または図４(ｂ)の第１読出処理により、０および１の読出時にスナップバックが発生しないように読み出される。一方、ユーザデータは、図３(ａ)または図４(ａ)の第２読出処理により、０および／または１の読出時にスナップバックが発生するように読み出される。
トリムデータの例は、メモリセルアレイ１ａ内の冗長セルに関するデータである。この場合、メモリセルからトリムデータが正しく読み出せないことや、メモリセル内のトリムデータが失われるなどの、リスクのある読み出しは望ましくない。そこで、この例では、トリムデータを安全な第１読出処理により読み出している。
図７(ｃ)の例では、ファームウェアデータおよびトリムデータが、図３(ｂ)または図４(ｂ)の第１読出処理により、０および１の読出時にスナップバックが発生しないように読み出される。一方、ユーザデータは、図３(ａ)または図４(ａ)の第２読出処理により、０および／または１の読出時にスナップバックが発生するように読み出される。
図７(ｄ)の例では、ＵＤ記憶領域１２のあるアドレス領域内のメモリセルからユーザデータを読み出す場合には、このユーザデータが、図３(ｂ)または図４(ｂ)の第１読出処理により、０および１の読出時にスナップバックが発生しないように読み出される。一方、ＵＤ記憶領域１２の別のアドレス領域内のメモリセルからユーザデータを読み出す場合には、このユーザデータが、図３(ａ)または図４(ａ)の第２読出処理により、０および／または１の読出時にスナップバックが発生するように読み出される。前者のアドレス領域は、第１アドレス領域の例であり、後者のアドレス領域は、第１アドレス領域と異なる第２アドレス領域の例である。
この例は例えば、ＵＤ記憶領域１２内のメモリセルごとに、要求される読出速度、エラーレート、信頼性が異なる場合に採用可能である。なお、この例は、ＦＤ／ＴＤ記憶領域１１とＵＤ記憶領域１２の両方に適用してもよい。この場合、ＦＤ／ＴＤ記憶領域１１内の全アドレス領域を第１アドレス領域とすることが考えられる。
図８は、第１実施形態の半導体記憶装置１の構成の例を示す模式図である。図８(ａ)から図８(ｄ)は、本実施形態の１個のメモリセルの様々な例を示している。
図８(ａ)のメモリセルは、記憶素子２１のみにより構成されている。記憶素子２１は、記憶データとして０または１を記憶する機能を有する。記憶素子２１の閾値電圧は、上述のＶth0およびＶth1のように、記憶データに応じて変化する。図８(ａ)の例では、記憶データが０の場合と記憶データが１の場合とで異なるスナップバックが、記憶素子２１により実現される。具体的には、記憶素子２１は、記憶データが０の場合に動作領域Ｃ１、Ｃ２、Ｃ５を有し、記憶データが１の場合に動作領域Ｃ３、Ｃ４、Ｃ５を有する。
図８(ｂ)のメモリセルは、互いに直列に接続された記憶素子２２および非線形素子２３により構成されている。記憶素子２２は、記憶データとして０または１を記憶する機能を有する。記憶素子２２の例は、記憶データに応じて抵抗が変化する素子である。非線形素子２３は、非線形なＩ−Ｖ特性（電流−電圧特性）を有する。非線形素子２３の例は、非線形素子２３に印加される電圧に応じて、非線形素子２３を流れる電流が大きく変わる素子である。図８(ｂ)の例では、記憶データが０の場合と記憶データが１と場合とで異なるスナップバックが、記憶素子２２および非線形素子２３により実現される。
なお、図８(ｂ)の例において、非線形素子２３はダイオードに置き換えてもよいし、記憶素子２２の閾値電圧は記憶データに応じて変化してもよい。
図８(ｃ)のメモリセルは、互いに直列に接続された記憶素子２２およびスナップバック素子２４により構成されている。記憶素子２２は、記憶データとして０または１を記憶する機能を有する。記憶素子２２の例は、記憶データに応じて抵抗が変化する素子である。スナップバック素子２４は、スナップバックを含むＩ−Ｖ特性を有する。ただし、スナップバック素子２４のＩ−Ｖ特性は、記憶素子２２の記憶データが０の場合にも１の場合にも同じである。図８(ｃ)の例では、記憶データが０の場合と記憶データが１と場合とで異なるスナップバックが、記憶素子２２およびスナップバック素子２４により実現される。
なお、図８(ｃ)の例において、スナップバック素子２４は、メモリセルを選択するための選択素子に置き換えてもよいし、記憶素子２２の閾値電圧は、記憶データに応じて変化してもよい。
図８(ｄ)のメモリセルは、互いに直列に接続された記憶素子２５およびスナップバック素子２４により構成されている。記憶素子２５は、記憶データとして０または１を記憶する機能を有する。記憶素子２５は、スナップバックを含むＩ−Ｖ特性を有し、記憶素子２５のＩ−Ｖ特性は、記憶素子２２の記憶データが０の場合と１の場合とで異なる。一方、スナップバック素子２４は、スナップバックを含むＩ−Ｖ特性を有するが、スナップバック素子２４のＩ−Ｖ特性は、記憶素子２２の記憶データが０の場合にも１の場合にも同じである。図８(ｄ)の例では、記憶データが０の場合と記憶データが１と場合とで異なるスナップバックが、記憶素子２５のみにより実現されるが、スナップバック素子２４は、このスナップバックを変化させる作用を有する。
なお、図８(ｄ)の例において、スナップバック素子２４は、メモリセルを選択するための選択素子に置き換えてもよい。
本実施形態の各メモリセルは例えば、１本のワード線と１本のビット線とが交差する地点に配置されている。この場合、図８(ｂ)の記憶素子２２と非線形素子２３は、ワード線とビット線との間に直列に接続され、印加電圧は、記憶素子２２に印加される電圧と、非線形素子２３に印加される電圧との和となる。これは、図８(ｃ)や図８(ｄ)の場合にも同様である。
以上のように、本実施形態の半導体記憶装置１は、第１および第２読出処理によりメモリセルから記憶データを読み出す。第１読出処理では、記憶データが０の場合にも１の場合にもセル電流が動作領域Ｃ１、Ｃ３の値をとるように、メモリセルから記憶データを読み出す。第２読出処理では、記憶データが０の場合および／または１の場合のセル電流が動作領域Ｃ２、Ｃ４、Ｃ５の値をとるように、メモリセルから記憶データを読み出す。
よって、本実施形態によれば、第１読出処理と第２読出処理とを例えば読み出しの高速性と安全性とを考慮して使い分けることで、各メモリセルから記憶データを好適に読み出すことが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：半導体記憶装置、１ａ：メモリセルアレイ、１ｂ：周辺回路部、
２：外部デバイス、１１：ファームウェアデータ／トリムデータ記憶領域、
１２：ユーザデータ記憶領域、１３：第１ＳＡ、１４：第２ＳＡ、
１５：ファームウェアデータ／トリムデータ／ユーザデータ記憶領域、
１６：メモリセル、１７：電流ＳＡ、１８：電圧ＳＡ、１９：ＳＡ、
２１：記憶素子、２２：記憶素子、２３：非線形素子、
２４：スナップバック素子、２５：記憶素子

Claims (10)

  1. 記憶データとして第１値または第２値を記憶するメモリセルと、
    前記メモリセルから前記記憶データとして前記第１値または前記第２値を読み出す制御回路とを備え、
    前記メモリセルは、
    前記メモリセル間の電圧の増加に伴い、前記メモリセル間に流れるセル電流が増加する第１動作領域と、
    前記第１動作領域より前記セル電流が大きく、前記セル電流が増加している間、前記メモリセル間の電圧が減少する第２動作領域と、
    前記第２動作領域より前記セル電流が大きく、前記メモリセル間の電圧の増加に伴い前記セル電流が増加する第３動作領域とを有し、
    前記制御回路は、
    前記記憶データが前記第１値の場合の前記セル電流と、前記記憶データが前記第２値の場合の前記セル電流が、前記第１動作領域の値をとるように、前記メモリセルから前記記憶データを読み出す第１読出処理と、
    前記記憶データが前記第１値の場合の前記セル電流と、前記記憶データが前記第２値の場合の前記セル電流の少なくともいずれかが、前記第２動作領域または前記第３動作領域の値をとるように、前記メモリセルから前記記憶データを読み出す第２読出処理と、
    を実行する半導体記憶装置。
  2. 前記第１動作領域では、前記記憶データが前記第２値の場合の前記セル電流が、前記記憶データが前記第１値の場合の前記セル電流よりも急峻に増加し、
    前記第２動作領域では、前記記憶データが前記第２値の場合の前記セル電流が、前記記憶データが前記第１値の場合の前記セル電流よりも急峻に減少する、
    請求項１に記載の半導体記憶装置。
  3. 前記第２読出処理による前記記憶データの読み出しに要する時間は、前記第１読出処理による前記記憶データの読み出しに要する時間と異なる、請求項１または２に記載の半導体記憶装置。
  4. 前記制御回路は、前記メモリセルに所定の値の前記電圧を印加する、または、前記メモリセルに所定の値の前記セル電流を流すことで、前記記憶データを読み出す、請求項１から３のいずれか１項に記載の半導体記憶装置。
  5. 前記制御回路は、前記メモリセルに前記所定の値の前記電圧を印加する電圧センスアンプと、前記メモリセルに前記所定の値の前記セル電流を流す電流センスアンプとを備える、請求項４に記載の半導体記憶装置。
  6. 前記制御回路は、前記所定の値の前記電圧を印加することを指示する信号を受信した場合には、前記メモリセルに前記所定の値の前記電圧を印加し、前記所定の値の前記セル電流を流すことを指示する信号を受信した場合には、前記メモリセルに前記所定の値の前記セル電流を流すセンスアンプを備える、請求項４に記載の半導体記憶装置。
  7. 前記制御回路は、前記第１読出処理により前記メモリセルからファームウェアデータまたはトリムデータを読み出す、請求項１から６のいずれか１項に記載の半導体記憶装置。
  8. 前記制御回路は、第１アドレス領域内の前記メモリセルから前記記憶データを読み出す場合には前記第１読出処理を実行し、前記第１アドレス領域と異なる第２アドレス領域内の前記メモリセルから前記記憶データを読み出す場合には前記第２読出処理を実行する、請求項１から７のいずれか１項に記載の半導体記憶装置。
  9. 前記メモリセルは、前記記憶データを記憶する第１素子と、前記第１素子と直列に接続された第２素子とを含み、前記第１、第２、および第３動作領域は、前記第１および／または第２素子の特性に起因して発生する、請求項１から８のいずれか１項に記載の半導体記憶装置。
  10. メモリセル間の電圧の増加に伴い、前記メモリセル間に流れるセル電流が増加する第１動作領域と、前記第１動作領域より前記セル電流が大きく、前記セル電流が増加している間、前記メモリセル間の電圧が減少する第２動作領域と、前記第２動作領域より前記セル電流が大きく、前記メモリセル間の電圧の増加に伴い前記セル電流が増加する第３動作領域とを有する前記メモリセル内に、記憶データとして第１値または第２値を記憶し、
    前記記憶データが前記第１値の場合の前記セル電流と、前記記憶データが前記第２値の場合の前記セル電流が、前記第１動作領域の値をとるように、前記メモリセルから前記記憶データを読み出す第１読出処理を実行し、
    前記記憶データが前記第１値の場合の前記セル電流と、前記記憶データが前記第２値の場合の前記セル電流の少なくともいずれかが、前記第２動作領域または前記第３動作領域の値をとるように、前記メモリセルから前記記憶データを読み出す第２読出処理を実行する、
    ことを含む半導体記憶装置の制御方法。
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