JP7430407B2 - 電子回路 - Google Patents
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Description
[メモリセルの説明]
図1は、実施例1におけるメモリセルの回路図である。図1に示すように、メモリセル10は、インバータ回路14および16、スピントランスファートルク磁気トンネル接合素子(STT-MTJ:以下では単に強磁性トンネル接合素子と呼ぶ)MTJ1およびMTJ2を主に備えている。
図2(a)および図2(b)は、実施例1における各状態に印加される電圧を示す図である。図2(a)のように、リード/ライト状態ではVPG1およびVPG2はローレベルLである。パワースイッチPS1およびPS2はそれぞれオンおよびオフとなる。これにより、電源線15aとグランド線15bとの間に供給される電源電圧VVDD-VGNDは電圧V2となる。電圧V2は例えば1.2Vである。
図4は、実施例1における電子回路を示すブロック図である。図4に示すように、電子回路100は、セルアレイ20、制御回路28を備えている。セルアレイ20は、複数のサブアレイ22に分割されている。サブアレイ22の記憶容量は例えば8kバイトである。サブアレイ22には複数のメモリセル10がマトリックス状に設けられている。サブアレイ22はバス25に接続されている。サブアレイ22の個数は適宜設計可能である。
図5は、実施例1におけるサブアレイのブロック図である。図5に示すように、サブアレイ22は、メモリセル10を有する複数のブロック24(例えば8個)に分割されている。ブロック24の記憶容量は例えば1kバイトである。ブロック24の個数は適宜設計可能である。サブアレイ22内には複数のメモリセル10がマトリックス状に配置されている。サブアレイ22内には、行方向にワード線WLおよびスイッチ線SRが延伸し、列方向にビット線BL(図1のビット線BLおよびBLBに相当する)および制御線CTRLが延伸している。各メモリセル10には、ワード線WL、スイッチ線SR、ビット線BL、制御線CTRL、電源線15aおよびグランド線15bが接続されている。
図6は、実施例1における動作を示すフローチャートである。図6に示すように、制御回路28は、外部回路からの指令によりセルアレイ20の電源を投入する(ステップS10)。例えば、制御回路28は全てのブロック24において、制御信号VSRをハイレベルとすることでFETm7およびm8をオンし、かつパワースイッチPS1をオンしPS2をオフする。これにより、セルアレイ20内の各メモリセル10において、強磁性トンネル接合素子MTJ1およびMTJ2内のデータが双安定回路12にリストアされる。
図6のステップS12における動作について説明する。図7(a)は、実施例1におけるリード/ライト動作を示すフローチャートである。図7(a)に示すように、制御回路28はレジスタ41の全てのブロック24に対応するSFBFをリセットする(ステップS20)。例えば制御回路28は全てのブロック24に対応するSFBFをハイレベルHとする。制御回路28にライトアドレスが入力される(ステップS22)。制御回路28は、ライトを行うブロック24(すなわち書き込みを行うメモリセル10を含むブロック24)を選択する(ステップS24)。制御回路28は、WLデコーダ31および列デコーダ32を用い選択されたブロック24に対応するレジスタ41にSFBFをセットする(ステップS26)。例えば制御回路28は対応するSFBFをローレベルLとする。制御回路28は、読出書込回路34を用い選択されたブロック24内のメモリセル10にデータを書き込む(ステップS28)。制御回路28は、動作を終了するか判定する(ステップS30)。NoのときステップS22に戻る。Yesのとき終了する。
UDFを設定する動作について説明する。UDFは、ブロック24のデータがストアしなくてもよいデータ(すなわち、シャットダウン後にリストアされなくてもよいデータ)であることを示す情報である。図7(b)は、実施例1におけるUDFの設定を示すフローチャートである。図7(b)に示すように、制御回路28はレジスタ40の全てのブロック24に対応するUDFをリセットする(ステップS32)。例えば制御回路28は全てのブロックに対応するUDFをローレベルLとする。制御回路28に外部回路からUDFが入力される(ステップS34)。UDFは、例えばブロック24にデータをライトするときに入力される。または、データのリードまたはライトに関係なく、定期的または不定期に入力される。制御回路28はUDFが指定するブロック24に対応するレジスタ40にUDFをセットする(ステップS36)。例えば制御回路28は対応するUDFをハイレベルHとする。制御回路28は、動作を終了するか判定する(ステップS38)。NoのときステップS34に戻る。Yesのとき終了する。
図6のステップS16の動作について説明する。図8は、実施例1におけるストア動作を示すフローチャートである。
図11(a)および図11(b)は、実施例1におけるそれぞれセルアレイのサイズおよびワードアドレスの例を示す図である。図11(a)に示すように、セルアレイ20のサイズとして、例えば32kバイト、256kバイトおよび2Mバイトとする。1個のブロック24のサイズを1kバイトとし、1個のサブアレイ22内のブロック24の個数Nblockを8とすると、サブアレイ22の個数NSAはそれぞれ4個、32個、256個となる。サブアレイ22のアドレスのビット数Xはそれぞれ2ビット、5ビットおよび8ビットとなる。ブロック24のアドレスのビット数Yは3ビットである。
実施例1に係る電子回路についてBETおよびストア動作のレイテンシをシミュレーションした。比較例1-1および比較例1-2についてもシミュレーションした。比較例1-1では、サブアレイ22およびブロック24の一括遮断を行なわず、SFBFがセットされているブロック24のストア動作を順次スキップする。比較例1-2では、UDFによる一括遮断を行わずSFBFによる一括遮断のみを行なう。
[メモリセルの説明]
図17は、実施例2におけるメモリセルの回路図である。図17に示すように、メモリセル10は、インバータ回路14および16を主に備えている。
図18(a)および図18(b)は、実施例2における各状態に印加される電圧を示す図である。図18(a)のように、スタンバイ状態ではVPG1、VPG2およびVPG3はそれぞれローレベルL、ローレベルLおよびハイレベルHである。パワースイッチPS1、PS2およびPS3はそれぞれオン、オフおよびオフとなる。これにより、電源電圧VVDD-VGNDは電圧V3となる。電圧V3は例えば1.2Vである。
図22は、実施例2における電子回路を示すブロック図である。図22に示すように、電子回路102は、セルアレイ20、制御回路28を備えている。セルアレイ20は、複数のサブアレイ22に分割されている。サブアレイ22の記憶容量は例えば8kバイトである。サブアレイ22には複数のメモリセル10がマトリックス状に設けられている。サブアレイ22はバス25に接続されている。サブアレイ22の個数は適宜設計可能である。
図23は、実施例2におけるサブアレイのブロック図である。図23に示すように、サブアレイ22は、メモリセル10を有する複数のブロック24(例えば8個)に分割されている。ブロック24の記憶容量は例えば1kバイトである。ブロック24の個数は適宜設計可能である。サブアレイ22内には複数のメモリセル10がマトリックス状に配置されている。サブアレイ22内には、行方向にワード線WLおよび制御線CTRLが延伸し、列方向にビット線BLが延伸している。各メモリセル10には、ワード線WL、ビット線BL、制御線CTRL、電源線15aおよびグランド線15bが接続されている。
図24は、実施例2における動作を示すフローチャートである。図24に示すように、制御回路28は、外部回路からの指令によりセルアレイ20の電源を投入する(ステップS10)。例えば、制御回路28は、全てのブロック24のメモリセル10をBIモードとし、パワースイッチPS1をオンし、パワースイッチPS2およびPS3をオフする。これにより、全てのブロック24がスタンバイ状態となる。
UDFを設定する動作は実施例1の図7(b)と同じであり説明を省略する。
図24のステップS17の動作としてリテンション動作のタイプAについて説明する。図25は、実施例2におけるリテンション動作のタイプAを示すフローチャートである。図26(a)から図26(e)は、実施例2におけるリテンション動作のタイプAにおけるセルアレイを示す模式図である。図27(a)から図27(e)は、実施例2におけるリテンション動作のタイプAにおけるセルアレイおよびブロックを示す模式図である。図26(a)から図26(e)はサブアレイ22毎にリテンション動作を行う例であり、図27(a)から図27(e)はブロック24毎にリテンション動作を行う例である。サブアレイ22毎にリテンション動作を行う場合もブロック24毎にリテンション動作を行う場合も基本的な動作は同じである。リテンション動作のタイプBおよびCでも同様である。
リテンション動作のタイプBについて説明する。図28は、実施例2におけるリテンション動作のタイプBを示すフローチャートである。図29(a)から図29(e)は、実施例2におけるリテンション動作のタイプBにおけるセルアレイを示す模式図である。図30(a)から図30(e)は、実施例2におけるリテンション動作のタイプBにおけるセルアレイおよびブロックを示す模式図である。
リテンション動作のタイプCについて説明する。図31は、実施例2におけるリテンション動作のタイプCを示すフローチャートである。図32(a)から図32(e)は、リテンション動作のタイプCにおけるセルアレイを示す模式図である。図33(a)から図33(e)は、リテンション動作のタイプCにおけるセルアレイおよびブロックを示す模式図である。
図34は、リテンション動作のタイプBにおける制御回路の例を示すブロック図である。制御回路28Bは、レジスタ40、モード制御回路45およびPS制御回路44を備えている。レジスタ40のビット数は各々ブロック24の個数のNSA×Nblock以上である。NSA×Nblock個のブロック24のうちブロック24Aから24Bについて説明する。
図37は、リテンション動作のタイプCにおける制御回路の例を示すブロック図である。制御回路28Cは、図34の制御回路28Bに対し、OR回路63、NAND回路64およびAND回路65がNAND回路74に置き換わり、OR回路68、69およびAND回路70がOR回路75に置き換わっている。モード制御回路45はブロック24Aから24B毎に制御信号ENRBを出力する。
実施例2に係る電子回路についてBETおよびリテンションのスタンバイ(BI)状態とスタンバイ(ST)状態とのモード切り替えのレイテンシをシミュレーションした。比較例2についてもシミュレーションした。比較例2では、UDFによるサブアレイ22およびブロック24の一括遮断を行なわず、全てのブロックをスタンバイ(BI)状態とし、ブロックごとに順次モード切り替えを行う。最後に全てのブロック24を一括してリテンション状態とする。
スタンバイ状態(BIモード):VVDD=VVDDH、CTRLの電圧VFNL
リテンション状態(STモード):VVDD=VVDDL、CTRLの電圧VFNH
VFNL<VFNH=VVDDL<VVDDH
VFNL<VVDDL<VFNH<VVDDH、または
VFNL<VFNH<VVDDL<VVDDH
VVDDL、VVDDH、VGND、VFNLおよびVFNHは例えばそれぞれ0.2V、1.2V、0.0V、0.0Vおよび0.2Vである。
実施例2におけるメモリセルの上記課題を解決する実施例3について説明する。図41は、実施例3におけるヘッダPS・PDFB・タイプ1のメモリセルの回路図、図42は、実施例3におけるヘッダPS・PDFB・タイプ2のメモリセルの回路図である。タイプ1はドライバ26を設けないタイプであり、タイプ2はドライバ26を設けるタイプである。図41および図42に示すように、FBTrであるFETm9およびm10はPチャネルFETである。FETm9およびm10のゲートはそれぞれノードQBおよびQに接続されている。パワースイッチ30は電源線15aに仮想電源電圧VVDDを印加する。
スタンバイ状態(BIモード):VVDD=VVDDH、CTRLの電圧VFN
リテンション状態(STモード):VVDD=VVDDL、CTRLの電圧VFN
VFN=VVDDL<VVDDH
VVDDL<VFN<VVDDH、または
VFN<VVDDL<VVDDH(この関係ではノードN3およびN4が制御線CTRLから充電しにくいため好ましくない)
VVDDL、VVDDH、VGNDおよびVFNは例えばそれぞれ0.2V、1.2V、0.0Vおよび0.2Vである。
6T-SRAMのメモリセル(比較例3)、図17に示す実施例2のメモリセル、図41に示す実施例3のヘッダPS・PDFB・タイプ1のメモリセルおよび図42に示す実施例3のヘッダPS・PDFB・タイプ2のメモリセルについてシミュレーションを行った。
FETm1、m3:100nm/60nm
FETm2a、m2b、m4a、m4b:150nm/60nm
FETm5、m6:100nm/120nm
FETm9、m10:150nm/60nm
PS1:300nm/60nm
PS3:150nm/60nm
インバータ26aのFET:100nm/60nm
各電圧は以下である。
VVDDH=1.2V
VVDDL=0.2V
VGND=0V
VFNH=0.2V
VFNL=0V
VFN=0.2V
[フッタPS・PDFB]
図45は、実施例3におけるフッタPS・PDFB・タイプ2のメモリセルの回路図である。図45に示すように、電源線15aにはVDDが供給され、グランド線15bとグランドとの間にパワースイッチ30が設けられている。グランド線15bは仮想グランド電圧VVGNDである。
スタンバイ状態(BIモード):VVGND=VVGNDL、CTRLの電圧VFNL
リテンション状態(STモード):VVGND=VVGNDH、CTRLの電圧VFNH
各電圧は例えば以下の関係である。
VVGNDL<VVGNDH
VFNL~VVGNDL、および
VFNH~VVGNDH
なお、~は近傍を示す。
VVGNDL、VVGNDH、VDD、VFNLおよびVFNHは例えばそれぞれ0.0V、1.0V、1.2V、0.0Vおよび1.2Vである。
PDFBでは、図41のように、ヘッダPSとする場合、VVDDH-VGNDが大きいとき、例えば0.5V以上であり、例えばVFN-VGND<(VVDDH-VGND)/2のとき、タイプ1とすることができる。VVDDH-VGNDが小さいとき、例えば0.5V以下のとき、タイプ1では、BIモードへの遷移が不十分な場合がある。よって、タイプ2とすることで、十分なBIモードに遷移することができる。フッタPS・PDFBでは、図45のようにタイプ2となる。
図46は、実施例3におけるフッタPS・PUFB・タイプ1のメモリセルの回路図である。FETm9aおよびm10aはNチャネルFETである。FETm9aおよびm10aのゲートは、それぞれノードQBおよびQに接続されている。電源線15aにはVDDが供給され、グランド線15bとグランド15dとの間にパワースイッチ30が設けられている。グランド線15bは仮想グランド電圧VVGNDである。制御線CTRLには定電圧VFPが印加される。その他の構成は、実施例2の図21(a)と同じであり、説明を省略する。
スタンバイ状態(BIモード):VVGND=VVGNDL、CTRLの電圧VFP
リテンション状態(STモード):VVGND=VVGNDH、CTRLの電圧VFP
各電圧は例えば以下の関係である。
VVGNDL<VFP=VVGNDH
VVGNDL<VFP<VVGNDH、または
VVGNDL<VVGNDH<VFP(この関係ではノードN2aおよびN4aが制御線CTRLから放電しにくいため好ましくない)
VVGNDL、VVGNDH、VDD、VFPは例えばそれぞれ0.0V、1.0V、1.2Vおよび1.0Vである。
図47は、実施例3におけるヘッダPS・PUFB・タイプ2のメモリセルの回路図である。図46に対し、ドライバ26が設けられている。ドライバ26は、インバータ26aであり、制御回路28が出力する制御信号VCTRLがローレベルのとき制御線CTRLに電圧VFPHを出力し、VCTRLがハイレベルのとき制御線CTRLに電圧VFPLを出力する。
スタンバイ状態(BIモード):VVDD=VVDDH、CTRLの電圧VFPH
リテンション状態(STモード):VVDD=VVDDL、CTRLの電圧VFPL
各電圧は例えば以下の関係である。
VVDDL<VVDDH
VFPL~VGND、および
VFPH~VVDDH
なお、~は近傍を示す。
VVDDL、VVDDH、VGND、VFNLおよびVFNHは例えばそれぞれ0.2V、1.2V、0.0V、0.0Vおよび1.2Vである。
PUFBでは、図46のように、フッタPSとする場合、VDD-VVGNDLが大きいとき、例えば0.5V以上であり、例えばVDD-VFP<(VDD-VVGNDL)/2のとき、タイプ1とすることができる。VDD-VVGNDLが小さいとき、例えば0.5V以下のとき、タイプ1では、BIモードへの遷移が不十分な場合がある。よって、タイプ2とすることで、十分なBIモードに遷移することができる。ヘッダPS・PUFBでは、図47のようにタイプ2となる。
図48は、実施例3におけるヘッダPS・PUPDFBのメモリセルの回路図である。FETm9およびm10はPチャネルFETであり、FETm9aおよびm10aはNチャネルFETである。FETm9およびm9aのゲートは、ノードQBに接続され、FETm10およびm10aのゲートは、ノードQに接続されている。電源線15aと電源15cとの間にパワースイッチ30が設けられ、グランド線15bにグランド電圧VGNDが供給される。FETm9およびm10の制御線CTRLNには定電圧VFNが供給される。FETm9aおよびm10aの制御線CTRLPにはドライバ26から電圧印加される。ドライバ26は、インバータ26aであり、制御回路28が出力する制御信号VCTRLがローレベルのとき制御線CTRLPに電圧VFPHを出力し、VCTRLがハイレベルのとき制御線CTRLPに電圧VFPLを出力する。その他の構成は、実施例2の図21(b)と同じであり、説明を省略する。
図49は、実施例3におけるフッタPS・PUPDFBのメモリセルの回路図である。電源線15aに電源電圧VDDが供給され、グランド線15bとグランド15dとの間にパワースイッチ30が設けられている。FETm9aおよびm10aの制御線CTRLPには定電圧VFPが供給される。FETm9およびm10の制御線CTRLNにはドライバ26から電圧印加される。ドライバ26は、インバータ26aであり、制御回路28が出力する制御信号VCTRLがローレベルのとき制御線CTRLNに電圧VFNHを出力し、VCTRLがハイレベルのとき制御線CTRLNに電圧VFNLを出力する。その他の構成は、図48と同じであり、説明を省略する。
まず各名称についてまとめる。図50(a)から図50(f)は、セルに接続されるパワースイッチの配置を示す図である。図50(a)に示すように、電源15cの電圧はVDDであり、グランド15dの電圧はVGNDである。ヘッダPSでは、メモリセル10の電源線15aと電源15cとの間にパワースイッチ30が接続されている。パワースイッチ30は、電源線15aの仮想電源電圧VVDDをVVDDHおよびVVDDLに切り替える。仮想電源電圧VVDDがVVDDHおよびVVDDLに切り替わってもグランド線15bの電圧VVGNDはグランド電圧VGNDで一定である。スタンバイ状態(BIモード)のときの電源電圧はVVDDH-VGNDとなり、低電圧(ULV)リテンション状態(STモード)のときの電源電圧はVVDDL-VGNDとなる。
PDFB(プルダウン型フィードバック)は、図41のように、インバータ回路14のNチャネルFETm2aとm2bとの間にFETm9がフィードバックされ、インバータ回路16のNチャネルFETm4aとm4bとの間にFETm10がフィードバックされるタイプである。
図51(a)から図52(c)は、セルに接続されるドライバの配置を示す図である。図51(a)に示すように、PUFBのタイプ2型では、ドライバ26が設けられている。ドライバ26は制御回路28が出力する制御信号VCTRLに基づき、電圧VFPを電圧VFPHと電圧VFPLに切り替える。電圧VFPがVFPH(ハイレベル)のとき、インバータ回路14および16はBIモードとなり、VFPL(ローレベル)のときSTモードとなる。
実施例4の変形例1は、マスタスレーブ型フリップフロップ回路の例である。図58は、実施例4の変形例1に係る電子回路の回路図である。図58に示すように、ラッチ回路(Dラッチ回路)76および77を備えている。ラッチ回路76および77は、それぞれマスタ側およびスレーブ側ラッチ回路である。ラッチ回路76はインバータ80aおよび80bを有する双安定回路80とインバータ78aとを備えている。インバータ78aはクロック信号Cがハイレベルのとき動作し、インバータ80bはクロック信号Cがローレベルとなると動作する。ラッチ回路77は双安定回路12とパスゲート79aを備えている。双安定回路12のループ内にパスゲート79bが設けられている。パスゲート79aはクロック信号Cがローレベルのとき動作し、パスゲート79bはクロック信号Cがハイレベルとなると動作する。双安定回路12のループのうちノードQBのレベルはインバータ78bを介しQ信号として出力される。
マスタスレーブ型フリップフロップ回路のSNMおよびスタンバイパワーをシミュレーションした。シミュレーションした回路は以下の回路A~Cである。
回路A:通常のディレイフリップフロップ回路
回路B:ヘッダPS・PDFB・タイプ2型・実施例2型
回路C:ヘッダPS・PDFB・タイプ1型・実施例3型(図58に示した回路)
回路A:
構成する各トランジスタのチャネル幅W/長さLはスタンダードセルを参考に決定した。
回路B:
ラッチ回路77における各FETのチャネル幅W/長さLは以下である。
FETm1およびm1a:180nm/60nm
FETm2a、m2b、m4aおよびm4b:385nm/60nm
FETm9およびm10:150nm/60nm
回路Bには実施例2の図17と同様にインバータ26aを設けており、チャネル幅W/長さLは以下である。
インバータ26aのFET:150nm/60nm
回路C:
ラッチ回路77における各FETのチャネル幅W/長さLは以下である。
FETm1およびm1a:130nm/60nm
FETm2a、m2b、m4aおよびm4b:385nm/60nm
FETm9およびm10:150nm/60nm
各電圧は以下である。
VVDDH=1.2V
VVDDL=0.2V
VGND=0V
VFNH=0.2V
システムA:6T-SRAMを用いたキャッシュおよびフリップフロップ
システムC:実施例3のヘッダPS・PDFB・タイプ1型を用いたキャッシュおよび図58に示したフリップフロップ回路
12 双安定回路
14、16 インバータ回路
20 セルアレイ
22、22a-22d サブアレイ
24、24a、24b、24A-24C、241-24n ブロック
28 制御回路
30 パワースイッチ
40、41 レジスタ
Claims (14)
- 各々のメモリセルが、伝達特性にヒステリシスを実質的に有さない第1モードと伝達特性にヒステリシスを有する第2モードとが切り替わる第1インバータ回路および第2インバータ回路を各々備え、前記第1インバータ回路の出力ノードおよび入力ノードは前記第2インバータ回路のそれぞれ入力ノードおよび出力ノードに接続された双安定回路を備える複数のメモリセルを有するセルアレイと、
前記複数のメモリセルのうち保持しなくてもよいデータを記憶する1または複数の第1メモリセルを電源遮断した後、前記複数のメモリセルのうち残りの1または複数の第2メモリセル内の双安定回路を前記第2モードとし、前記第2モードを維持した状態で前記1または複数の第2メモリセル内の双安定回路に、データをリードおよび/またはライトするときに双安定回路に供給される第1電源電圧より低く前記第2モードの双安定回路がデータを保持できる第2電源電圧を供給する制御回路と、
を備える電子回路。 - 前記セルアレイは、各々のブロックが少なくとも2つのメモリセルを含む複数のブロックに分割され、
前記制御回路は、前記複数のブロックから保持しなくてもよいデータを記憶する1または複数の第1ブロックを抽出し、前記1または複数の第1ブロックを電源遮断した後、前記複数のブロックのうち残りの1または複数の第2ブロック内の双安定回路を前記第2モードとし、前記第2モードを維持した状態で前記1または複数の第2ブロック内の双安定回路に前記第2電源電圧を供給する請求項1に記載の電子回路。 - 前記制御回路は、前記1または複数の第2ブロック内の双安定回路を前記第2モードとする前に、前記1または複数の第2ブロックに、前記第1電源電圧より低くかつ前記第2電源電圧より高く前記第1モードの双安定回路がデータを保持できる第3電源電圧を供給する請求項2に記載の電子回路。
- 前記制御回路は、前記1または複数の第2ブロック内の双安定回路に前記第3電源電圧を供給した状態で前記1または複数の第2ブロック内の双安定回路を前記第2モードとする請求項3に記載の電子回路。
- 前記1または複数の第2ブロックは複数の第2ブロックであり、
前記制御回路は、前記複数の第2ブロックのうち1または複数の第3ブロックの双安定回路に前記第3電源電圧を供給した状態で前記1または複数の第3ブロック内の双安定回路を前記第2モードとし、前記1または複数の第3ブロック内の双安定回路を前記第2モードとした状態で前記第2電源電圧を供給し、その後、前記複数の第2ブロックのうち前記1または複数の第3ブロックとは別の1または複数の第4ブロックの双安定回路に前記第3電源電圧を供給した状態で前記1または複数の第4ブロック内の双安定回路を前記第2モードとし、前記1または複数の第4ブロック内の双安定回路を前記第2モードとした状態で前記第2電源電圧を供給する請求項3に記載の電子回路。 - 前記1または複数の第2ブロックは複数の第2ブロックであり、
前記制御回路は、前記複数の第2ブロック内の双安定回路に前記第3電源電圧を供給した状態で前記複数の第2ブロック内の双安定回路を前記第2モードとした後、前記複数の第2ブロック内の双安定回路を前記第2モードとした状態で前記第2電源電圧を供給する請求項3に記載の電子回路。 - 前記セルアレイの外に設けられ、外部回路から受信した前記保持しなくてもよいデータを記憶するブロックを示す情報を記憶する記憶回路を備え、前記制御回路は、前記情報に基づき、前記保持しなくてもよいデータを記憶する前記1または複数の第1ブロックを抽出する請求項2から6のいずれか一項に記載の電子回路。
- 前記第1インバータ回路および前記第2インバータ回路は、
ソースが第1電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第1導電型のチャネルの第1FETと、
ソースが前記第1電源線との間に電源電圧が供給される第2電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第1導電型と反対の第2導電型のチャネルの第2FETと、
ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された前記第2導電型のチャネルの第3FETと、
ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第4FETと、
を各々備え、
前記第1インバータ回路の第4FETのゲートは、前記第1インバータ回路の入力ノード、出力ノード、前記第2インバータ回路の入力ノードおよび出力ノードのいずれか1つのノードに接続され、
前記第2インバータ回路の第4FETのゲートは、前記第2インバータ回路の入力ノード、出力ノード、前記第1インバータ回路の入力ノードおよび出力ノードのいずれか1つのノードに接続され、
前記第1インバータ回路の第4FETは、ゲートが前記第1インバータ回路の出力ノードまたは前記第2インバータ回路の入力ノードに接続されているとき前記第2導電型のチャネルのFETであり、ゲートが前記第1インバータ回路の入力ノードまたは前記第2インバータ回路の出力ノードに接続されているとき前記第1導電型のチャネルのFETであり、
前記第2インバータ回路の第4FETは、ゲートが前記第2インバータ回路の出力ノードまたは前記第1インバータ回路の入力ノードに接続されているとき前記第2導電型のチャネルのFETであり、ゲートが前記第2インバータ回路の入力ノードまたは前記第1インバータ回路の出力ノードに接続されているとき前記第1導電型のチャネルのFETである請求項1から7のいずれか一項に記載の電子回路。 - 前記第1インバータ回路および前記第2インバータ回路の制御ノードには定バイアスが印加され、前記第1インバータ回路および前記第2インバータ回路は、前記第1電源電圧が供給されるとき前記第1モードとなり、前記第2電源電圧が供給されるとき前記第2モードとなる請求項8に記載の電子回路。
- 各々のメモリセルが、データを揮発的に記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を備える複数のメモリセルを有するセルアレイと、
前記セルアレイを電源遮断するときに、前記複数のメモリセルのうち揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよいデータを揮発的に記憶する1または複数の第1メモリセルを電源遮断し、前記1または複数の第1メモリセルを電源遮断した後前記複数のメモリセルのうち残りの1または複数の第2メモリセルにおいて双安定回路に揮発的に記憶されたデータを前記不揮発性素子にストアするストア動作を行い、その後前記1または複数の第2メモリセルを電源遮断する制御回路と、
を備える電子回路。 - 前記セルアレイは、各々のブロックが少なくとも2つのメモリセルを含む複数のブロックに分割され、
前記制御回路は、前記セルアレイを電源遮断するときに、前記複数のブロックからブロック内のメモリセルが揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよいデータを揮発的に記憶する1または複数の第1ブロックを抽出し、前記1または複数の第1ブロックを電源遮断し、前記1または複数の第1ブロックを電源遮断した後前記複数のブロックのうち残りの1または複数の第2ブロック内のメモリセルにおいてストア動作を行い、ストア動作の終了した第2ブロックを電源遮断する請求項10に記載の電子回路。 - 前記制御回路は、前記1または複数の第1ブロックを全て電源遮断した後、前記1または複数の第2ブロック内のメモリセルにおいてストア動作を行う請求項11に記載の電子回路。
- 前記セルアレイの外に設けられ、外部回路から受信した前記1または複数の第1ブロックを示す情報を記憶する記憶回路を備え、
前記制御回路は、前記情報に基づき、前記1または複数の第1ブロックを抽出する請求項11または12に記載の電子回路。 - 前記制御回路は、前記複数のブロックから、ブロック内のメモリセルが揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよいデータを揮発的に記憶するブロックと、ブロック内のいずれのメモリセルも揮発的に書き換えられていないブロックと、を前記1または複数の第1ブロックとして抽出し、前記1または複数の第1ブロックを電源遮断し、前記1または複数の第1ブロックを電源遮断した後前記複数のブロックのうち残りの1または複数の第2ブロック内のメモリセルにおいてストア動作を行い、ストア動作の終了した第2ブロックを電源遮断する請求項11から13のいずれか一項に記載の電子回路。
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