CN109196587B - 半导体电路、驱动方法和电子设备 - Google Patents

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Abstract

一种半导体电路包括第一电路(IV1、IV3)和第二电路(IV2、IV4)、第一晶体管(31)和第二晶体管(32)、第一存储元件(35)、以及驱动器(22、23、52、53)。所述第一电路(IV1、IV3)和所述第二电路(IV2、IV4)分别将第一节点(N1)和第二节点(N2)处的电压的反相电压施加至所述第二节点(N2)和所述第一节点(N1)。所述第一晶体管(31)被接通以将所述第一节点(N1)和第三节点耦合。所述第二晶体管(32)包括耦合至所述第一节点(N1)的栅极、漏极和源极。所述漏极和所述源极中的一个耦合至所述第三节点，并且另一个被供应第一控制电压(SCL1)。所述第一存储元件(35)包括耦合至所述第三节点的第一端和被供应第二控制电压(SCTRL)的第二端。所述第一存储元件(35)能够采取第一或第二电阻状态。所述驱动器(22、23、52、53)控制所述第一晶体管(31)的操作并且生成所述第一控制电压(SCL1)和所述第二控制电压(SCTRL)。

Description

半导体电路、驱动方法和电子设备
相关申请的交叉引用
本申请要求于2016年5月16日提交的日本优先权专利申请JP 2016-097645的权益，其全部内容以引用方式并入本文。
技术领域
本公开涉及一种半导体电路、一种半导体电路的驱动方法、以及一种包括半导体电路的电子设备。
背景技术
已经从经济角度对电子设备的低功率消耗进行了研究。在半导体电路中，例如，通常使用所谓的功率门控技术。功率门控可包括选择性地中止供应给一些电路的电力，以便减少功率消耗。在供电重新开始后，希望供电被中止的电路立即回到供电中止之前的操作状态。在短时间段内实现这种恢复操作的一种方法是在电路中结合非易失性存储器。例如，PTL 1公开了一种具有静态随机存取存储器(SRAM)和自旋转移力矩的存储元件的组合的电路。SRAM为易失性存储器。
[引用列表]
[专利文献]
[PTL 1]国际公布WO 2009/028298 A1
发明内容
技术问题
在存储电路中，希望减少干扰发生的可能性，并且期望进一步改善。
希望提供使得可以减少干扰发生的可能性的一种半导体电路、一种驱动方法以及一种电子设备。
问题的解决方案
根据本公开的一个实施例的半导体电路包括第一电路、第二电路、第一晶体管、第二晶体管、以及第一存储元件。第一电路被配置成基于第一节点处的电压生成第一节点处的电压的第一反相电压，并且将第一反相电压施加至第二节点。第二电路是被配置成基于第二节点处的电压生成第二节点处的电压的第二反相电压，并且将第二反相电压施加至第一节点的电路。第一晶体管将第一节点或第二节点耦合至第三节点。第二晶体管耦合至第一节点或第二节点、第三节点，并且被供应第一控制电压。第一存储元件包括耦合至第三节点的第一端和被供应第二控制电压的第二端。
根据本公开的一个实施例的驱动方法包括在包括第一电路、第二电路、第一晶体管、第二晶体管、以及第一存储元件的半导体电路上执行第一驱动。第一电路被配置成基于第一节点处的电压生成第一节点处的电压的第一反相电压，并且将第一反相电压施加至第二节点。第二电路被配置成基于第二节点处的电压生成第二节点处的电压的第二反相电压，并且将第二反相电压施加至第一节点。第一晶体管将第一节点或第二节点耦合至第三节点。第二晶体管耦合至第一节点或第二节点、第三节点，并且被供应第一控制电压。第一存储元件包括耦合至第三节点的第一端和被供应第二控制电压的第二端。第一驱动包括关断第一晶体管，使得第一控制电压和第二控制电压彼此不同，并且将第一控制电压与第二控制电压之间的电压差的极性设置为第一极性以根据第一节点处的电压配置第一存储元件的电阻状态。
根据本公开的一个实施例的电子设备包括：半导体电路和向半导体电路提供电源电压的电池。半导体电路包括第一电路、第二电路、第一晶体管、第二晶体管、以及第一存储元件。第一电路被配置成基于第一节点处的电压生成第一节点处的电压的第一反相电压，并且将该反相电压施加至第二节点。第二电路被配置成基于第二节点处的电压生成第二节点处的电压的第二反相电压，并且将第二反相电压施加至第一节点。第一晶体管将第一节点或第二节点耦合至第三节点。第二晶体管耦合至第一节点或第二节点、第三节点，并且被供应第一控制电压。第一存储元件包括耦合至第三节点的第一端和被供应第二控制电压的第二端。第一存储元件包括耦合至第三节点的第一端和被供应第二控制电压的第二端。
在本公开的实施例中的半导体电路、驱动方法和电子设备中，利用第一电路和第二电路，彼此反相的电压出现在第一节点和第二节点处。通过第一晶体管的接通将第一节点耦合至第三节点。第三节点耦合至第一存储元件的第一端。第二晶体管的栅极耦合至第一节点或第二节点。第二晶体管的漏极和源极中的一个耦合至第三节点。第二晶体管的漏极和源极中的另一个被供应第一控制电压。第一存储元件的第二端被供应第二控制电压。此外，基于第一控制电压和第二控制电压，电流选择性地从第一存储元件的第一端流动至第二端，或从第一存储元件的第二端流动至第一端。
本发明的有益效果如下：
根据本公开的实施例中的半导体电路、驱动方法、电子设备，提供了第二晶体管。因此，可以减少发生干扰的可能性。
应当指出，此处所述的一些效果不必须是限制性的，并且可实现本文所述的任何其他效果。
附图说明
[图1]图1是根据本公开的第一实施例的半导体电路的配置的一个实例的框图。
[图2]图2是根据第一实施例的存储器单元的配置的一个实例的电路图。
[图3]图3是包括图2所示的存储器单元的存储器单元阵列的配置的一个实例的电路图。
[图4]图4示出图2所示的存储元件的配置的一个实例。
[图5]图5示出图2所示的存储器单元的操作的一个实例。
[图6A]图6A是图2所示的存储器单元的操作的一个实例的电路图。
[图6B]图6B是图2所示的存储器单元的操作的一个实例的另一个电路图。
[图6C]图6C是图2所示的存储器单元的操作的一个实例的另一个电路图。
[图6D]图6D是图2所示的存储器单元的操作的一个实例的另一个电路图。
[图6E]图6E是图2所示的存储器单元的操作的一个实例的另一个电路图。
[图6F]图6F是图2所示的存储器单元的操作的一个实例的另一个电路图。
[图6G]图6G是图2所示的存储器单元的操作的一个实例的另一个电路图。
[图7]图7示出图2所示的存储器单元的操作的一个实例。
[图8]图8是根据比较例的存储器单元的配置的一个实例的电路图。
[图9]图9示出图8所示的存储器单元的配置的一个实例。
[图10]图10示出图8所示的存储器单元的操作的一个实例。
[图11A]图11A是图8所示的存储器单元的操作的一个实例的电路图。
[图11B]图11B是图8所示的存储器单元的操作的一个实例的另一个电路图。
[图12]图12示出根据第一实施例的修改实例的存储器单元的操作的一个实例。
[图13A]图13A是根据第一实施例的修改实例的存储器单元的操作的一个实例的电路图。
[图13B]图13B是根据第一实施例的修改实例的存储器单元的操作的一个实例的另一个电路图。
[图13C]图13C是根据第一实施例的修改实例的存储器单元的操作的一个实例的另一个电路图。
[图13D]图13D是根据第一实施例的修改实例的存储器单元的操作的一个实例的另一个电路图。
[图14]图14是根据第一实施例的另一个修改实例的存储器单元的配置的一个实例的电路图。
[图15]图15是根据第一实施例的另一个修改实例的存储器单元的配置的一个实例的电路图。
[图16]图16是根据第一实施例的另一个修改实例的存储器单元的配置的一个实例的电路图。
[图17]图17是包括图16所示的存储器单元的存储器单元阵列的配置的一个实例的电路图。
[图18]图18是根据第一实施例的另一个修改实例的半导体电路的配置的一个实例的框图。
[图19]图19是根据第一实施例的另一个修改实例的半导体电路的配置的一个实例的框图。
[图20]图20是根据第二实施例的存储器单元的配置的一个实例的电路图。
[图21]图21是包括图20所示的存储器单元的存储器单元阵列的配置的一个实例的电路图。
[图22]图22示出图20所示的存储器单元的操作的一个实例。
[图23A]图23A是图20所示的存储器单元的操作的一个实例的电路图。
[图23B]图23B是图20所示的存储器单元的操作的一个实例的另一个电路图。
[图24A]图24A是图20所示的存储器单元的操作的一个实例的另一个电路图。
[图24B]图24B是图20所示的存储器单元的操作的一个实例的另一个电路图。
[图24C]图24C是图20所示的存储器单元的操作的一个实例的另一个电路图。
[图24D]图24D是图20所示的存储器单元的操作的一个实例的另一个电路图。
[图25A]图25A是图20所示的存储器单元的操作的一个实例的另一个电路图。
[图25B]图25B是图20所示的存储器单元的操作的一个实例的另一个电路图。
[图25C]图25C是图20所示的存储器单元的操作的一个实例的另一个电路图。
[图26A]图26A是触发器电路的配置的一个实例的电路图。
[图26B]图26B是触发器电路的配置的另一个实例的电路图。
[图26C]图26C是触发器电路的配置的另一个实例的电路图。
[图26D]图26D是触发器电路的配置的另一个实例的电路图。
[图27]图27是应用示例性实施例的触发器电路的配置的一个实例的电路图。
[图28]图28是应用示例性实施例的智能电话的外观和配置的透视图。
具体实施方式
在下文，参考附图详细描述了本公开的一些实施例。应当指出，按以下顺序进行描述。
1.第一实施例
2.第二实施例
3.应用实例和应用例
1.第一实施例
配置的实例
图1示出根据第一实施例的半导体电路(例如，半导体电路1)的配置的一个实例。半导体电路1可以是存储信息的电路。应当指出，由于根据本公开的实施例的驱动方法通过此实施例实施，因此一起进行其描述。半导体电路1可包括控制器11、电源晶体管12、以及存储器电路20。
控制器11可控制存储器电路20的操作。在一个具体但非限制性实例中，控制器11可基于从控制器11外部提供的写入命令和写入数据而在存储器电路20中写入信息。控制器11可基于从控制器11外部提供的读取命令而从存储器电路20中读取信息。此外，控制器11可具有控制供应给存储器电路20的电力的功能，这通过向电源晶体管12提供电源控制信号SPG以接通或关断电源晶体管12来实现。
在此实例中，电源晶体管12可以非限制性地为P-型金属氧化物半导体(MOS)晶体管。电源晶体管12可包括被供应电源控制信号SPG的栅极、被供应电源电压VDD1的源极、以及耦合至存储器电路20的漏极。
利用此配置，在半导体电路1中，在存储器电路20的使用中，电源晶体管12可被接通，以向存储器电路20供应作为电源电压VDD的电源电压VDD1。此外，在半导体电路1中，在存储器电路20不使用时，电源晶体管12可被关断。因此，在半导体电路1中，可执行所谓的功率门控，从而使得可以减少功率消耗。
存储器电路20可存储数据。存储器电路20可包括存储器单元阵列21以及驱动器22和23。
存储器单元阵列21可包括设置在矩阵阵列中的存储器单元30。
图2示出存储器单元30的配置的一个实例。图3示出存储器单元阵列21的配置的一个实例。存储器单元阵列21可包括多个字线AWL、多个控制线CTRL、多个位线BLT、多个位线BLB、多个控制线CL、多个控制线CL1、以及多个控制线CL2。字线AWL在图2和图3中可沿横向延伸。字线AWL可各自包括耦合至驱动器22的一端，从而允许驱动器22向字线AWL施加信号SAWL。控制线CTRL在图2和图3中可沿横向延伸。控制线CTRL可各自包括耦合至驱动器22的一端，从而允许驱动器22向控制线CTRL施加信号SCTRL。位线BLT在图2和图3中可沿竖直方向延伸。位线BLT可各自包括耦合至驱动器23的一端。位线BLB在图2和图3中可沿竖直方向延伸。位线BLB可各自包括耦合至驱动器23的一端。控制线CL在图2和图3中可沿横向延伸。控制线CL可各自包括耦合至驱动器22的一端，从而允许驱动器22向控制线CL施加信号SCL。控制线CL1在图2和图3中可沿竖直方向延伸。控制线CL1可各自包括耦合至驱动器23的一端，从而允许驱动器23向控制线CL1施加信号SCL1。控制线CL2在图2和图3中可沿竖直方向延伸。控制线CL2可各自包括耦合至驱动器23的一端，从而允许驱动器23向控制线CL2施加信号SCL2。
存储器单元30可包括静态随机存取存储器(SRAM)电路40、晶体管31至34、以及存储元件35和36。
SRAM电路40可通过正反馈存储一位的信息。SRAM电路40可包括晶体管41至46。晶体管41和43可以非限制性地为P-型MOS晶体管。晶体管42、44、45和46可以非限制性地为N-型MOS晶体管。
晶体管41可包括耦合至节点N1的栅极、被供应电源电压VDD的源极、以及耦合至节点N2的漏极。晶体管42可包括耦合至节点N1的栅极、接地的源极、以及耦合至节点N2的漏极。晶体管41和42可构成反相器IV1。反相器IV1可以将节点N1处的电压VN1反转，并且将反转结果输出至节点N2。晶体管43可包括耦合至节点N2的栅极、被供应电源电压VDD的源极、以及耦合至节点N2的漏极。晶体管44可包括耦合至节点N2的栅极、接地的源极、以及耦合至节点N1的漏极。晶体管43和44可构成反相器IV2。反相器IV2可以将节点N2处的电压VN2反转，并且将反转结果输出至节点N1。晶体管45可包括耦合至字线AWL的栅极、耦合至位线BLT的源极、以及耦合至节点N1的漏极。晶体管46可包括耦合至字线AWL的栅极、耦合至位线BLB的源极、以及耦合至节点N2的漏极。
利用此配置，反相器IV1的输入端和反相器IV2的输出端可互相耦合。反相器IV2的输入端和反相器IV1的输出端可互相耦合。这允许SRAM电路40通过正反馈存储一位的信息。此外，在SRAM电路40中，晶体管45和46可被接通，从而使信息被写入，或使信息被读取(通过位线BLT和BLB)。
晶体管31和34可以非限制性地为N-型MOS晶体管。晶体管31可包括耦合至控制线CL的栅极、耦合至节点N1的漏极、以及耦合至晶体管32的源极和存储元件35的第一端的源极。晶体管32可包括耦合至节点N1的栅极、耦合至控制线CL1的漏极、以及耦合至晶体管31的源极和存储元件35的第一端的源极。晶体管33可包括耦合至控制线CL的栅极、耦合至节点N2的漏极、以及耦合至晶体管34的源极和存储元件36的第一端的源极。晶体管34可包括耦合至节点N2的栅极、耦合至控制线CL2的漏极、以及耦合至晶体管33的源极和存储元件36的第一端的源极。
存储元件35和36可以是非易失性存储元件。在此实例中，存储元件35和36可以非限制性地是自旋转移力矩(STT)的磁隧道结(MTJ)元件，其通过利用自旋注入改变自由层F的磁化方向来执行信息存储。自由层F稍后进行描述。存储元件35可包括耦合至晶体管31和32的源极的第一端和耦合至控制线CTRL的第二端。存储元件36可包括耦合至晶体管33和34的源极的第一端和耦合至控制线CTRL的第二端。
图4示出存储元件35的配置的一个实例。应当指出，这同样可适用于存储元件36。存储元件35可包括钉扎层P、隧道阻挡层I、以及自由层F。在此实例中，自由层F可耦合至设置在半导体电路1的芯片中的下层侧上的晶体管31和32。应当指出，图4仅示出晶体管31。此外，钉扎层P可耦合至设置在半导体电路1的芯片中的上层侧上的控制线CTRL。换句话讲，存储元件35可具有所谓的顶部管脚结构(top pin structure)，钉扎层P、隧道阻挡层I和自由层F从上层侧以此顺序堆叠在其中。
钉扎层P可由铁磁物质制成，其中磁化方向PJ固定在例如但不限于垂直于膜表面的方向上。自由层F可由铁磁物质制成，其中磁化方向FJ随着例如在垂直于膜表面的方向上在其中流动的自旋极化电流而变化。隧道阻挡层I可以断开钉扎层P与自由层F的磁耦合，并且允许隧道电流流动通过其中。
利用此配置，在存储元件35中，例如，使电流从自由层F流动至钉扎层P导致具有力矩或自旋的极化电子在与钉扎层P的磁化方向PJ相同的方向上从钉扎层P注入自由层F。这导致自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。在平行状态中，存储元件35在两端之间可具有低电阻值。在下文，这种状态被称为低电阻状态RL。
此外，例如，使电流从钉扎层P流动至自由层F导致电子从自由层注入钉扎层P。在这种情况下，在所注入的电子中，具有在与钉扎层P的磁化方向PJ相同的方向上的力矩的极化电子穿过钉扎层P。在所注入电子中，具有在与钉扎层P的磁化方向PJ相反的方向上的力矩的极化电子在钉扎层P处被反射，并且注入自由层F中。这导致自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相反的方向，即，反向平行状态。在反向平行状态中，存储元件35在两端之间可具有高电阻值。在下文，这种状态被称为高电阻状态RH。
如本文所述，在存储元件35中，自由层F的磁化方向FJ随电流流动的方向变化，从而导致电阻状态在高电阻状态RH与低电阻状态LH之间变化。在存储元件35中，电阻状态的这种设置允许信息存储。
如本文所述，除SRAM电路40之外，存储器单元30还可包括晶体管31和34以及存储元件35和36。因此，例如，在通过关断电源晶体管12执行待机操作时，可刚好在待机操作之前执行存储操作。这使得可以使存储元件35和36(即非易失性存储器)存储存储在SRAM电路40(即易失性存储器)中的信息。此外，半导体电路1可在待机操作之后立即执行再存储操作。这使得可以使SRAM电路40存储存储在存储元件35和36中的信息。因此，在半导体电路1中，可以使存储器单元30在供电重新开始后的短时间段内回到供电中止之前的状态。
驱动器22可基于从控制器11提供的控制信号将信号SAWL施加至字线AWL，将信号SCTRL施加至控制线CTRL，并且将信号SCL施加至控制线CL。
如图3所示，驱动器22可包括晶体管24和25。晶体管24可以非限制性地为P-型MOS晶体管，并且包括被提供信号SRST的栅极、被供应电源电压VDD的源极、以及耦合至控制线CTRL的漏极。晶体管25可以非限制性地为N-型MOS晶体管，并且包括被提供信号SRST的栅极、耦合至控制线CTRL的漏极、以及接地的源极。晶体管24和25可构成反相器。利用反相器，驱动器22可驱动控制线CTRL。
驱动器23可基于从控制器11提供的控制信号将信号SCL1施加至控制线CL1并且将信号SCL2施加至控制线CL2。此外，驱动器23可以基于从控制器11提供的控制信号和数据通过位线BLT和BLB在存储器单元阵列21中写入信息。此外，驱动器23可以基于从控制器11提供的控制信号通过位线BLT和BLB从存储器单元阵列21中读取信息。驱动器23可向控制器11提供因此读取的信息。
如图3所示，驱动器23可包括晶体管26至29。晶体管26和28可以非限制性地为P-型MOS晶体管。晶体管27和29可以非限制性地为N-型MOS晶体管。晶体管26可包括被提供信号SBWL的栅极、被供应电源电压VDD的源极、以及耦合至控制线CL1的漏极。晶体管27可包括被提供信号SBWL的栅极、耦合至控制线CL1的漏极、以及接地的源极。晶体管26和27可构成反相器。利用反相器，驱动器23可驱动控制线CL1。晶体管28可包括被提供信号SBWL的栅极、被供应电源电压VDD的源极、以及耦合至控制线CL2的漏极。晶体管29可包括被提供信号SBWL的栅极、耦合至控制线CL2的漏极、以及接地的源极。晶体管28和29可构成反相器。利用反相器，驱动器23可驱动控制线CL2。
此处，反相器IV1对应于本公开中的“第一电路”的具体实例。反相器IV2对应于本公开中的“第二电路”的具体实例。晶体管31对应于本公开中的“第一晶体管”的具体实例。晶体管32对应于本公开中的“第二晶体管”的具体实例。晶体管33对应于本公开中的“第九晶体管”的具体实例。晶体管34对应于本公开中的“第十晶体管”的具体实例。存储元件35对应于本公开中的“第一存储元件”的具体实例。存储元件36对应于本公开中的“第三存储元件”的具体实例。电源晶体管12对应于本公开中的“第十一晶体管”的具体实例。
操作和工作方式
接下来给出根据此实施例的半导体电路1的操作和工作方式的描述。
总体操作的概括
首先，参考图1至3描述半导体电路1的总体操作的概括。控制器11可控制存储器电路20的操作。在一个具体但非限制性实例中，控制器11可基于从外部提供的写入命令和写入数据而在存储器电路20中写入信息。控制器11还可基于从外部提供的读取命令而从存储器电路20中读取信息。此外，控制器11可控制存储器电路20的供电，这通过向电源晶体管12提供电源控制信号SPG以接通或关断电源晶体管12来实现。电源晶体管12可基于从控制器11提供的控制信号执行接通和关断操作。电源晶体管12可被接通，以允许存储器电路20被供应作为电源电压VDD的电源电压VDD1。存储器电路20的驱动器22可基于从控制器11提供的控制信号将信号SAWL施加至字线AWL，将信号SCTRL施加至控制线CTRL，并且将信号SCL施加至控制线CL。驱动器23可基于从控制器11提供的控制信号将信号SCL1施加至控制线CL1并且将信号SCL2施加至控制线CL2。此外，驱动器23可以基于从控制器11提供的控制信号和数据通过位线BLT和BLB在存储器单元阵列21中写入信息。驱动器23还可以基于从控制器11提供的控制信号通过位线BLT和BLB从存储器单元阵列21中读取信息。驱动器23可向控制器11提供因此读取的信息。
详细操作
半导体电路1可执行初始化操作M1，以将存储元件35和36的电阻状态重置为预先确定的电阻状态。在此实例中，预先确定的电阻状态可以是低电阻状态RL。在正常操作M2中，SRAM电路(即易失性存储器)可被允许存储信息。例如，在通过关断电源晶体管12执行待机操作M4时，半导体电路1可刚好在待机操作M4之前执行存储操作M3。这允许存储元件35和36(即非易失性存储器)存储存储在SRAM电路40(即易失性存储器)中的信息。半导体电路1可在待机操作M4之后立即执行再存储操作M5，以允许SRAM电路40存储存储于存储元件35和36中的信息。紧接其后，半导体电路1可执行重置操作M6，以将存储元件35和36的电阻状态重置为预先确定的电阻状态。在此实例中，预先确定的电阻状态可以是低电阻状态RL。在下文，给出该操作的详细描述。
图5示出半导体电路1中感兴趣的存储器单元30的操作的一个实例。图6A至6G示出存储器单元30的状态。图6A和6B示出处于初始化操作M1的状态。图6C示出处于正常操作M2的状态。图6D示出处于存储操作M3的状态。图6E示出处于待机操作M4的状态。图6F示出处于再存储操作M5的状态。图6G示出处于重置操作M6的状态。图6A至6G还示出驱动器22中的晶体管24和25，以及驱动器23中的晶体管26至29。图6A至6G还使用符号示出反相器IV1和IV2，并且使用对应于相应晶体管的操作状态的开关示出晶体管24至29，以及31至33。
初始化操作M1
半导体电路1可首先执行初始化操作M1，以将存储元件35和36的电阻状态提前重置为预先确定的电阻状态。在此实例中，预先确定的电阻状态可以是低电阻状态RL。在一个具体但非限制性的实例中，半导体电路1可在结合了半导体电路1的系统通电时执行初始化操作M1。
在初始化操作M1中，如图5所示，控制器11可首先使电源控制信号SPG的电压为低电平。这导致电源晶体管12(图1)被接通，从而导致存储器单元30被供应电源电压VDD。此外，驱动器22可使信号SCL的电压为低电平。这导致晶体管31和33被关断，如图6A和6B所示。换句话讲，SRAM电路40可以与存储元件35和36断开电连接。驱动器22还可使信号SRST的电压为高电平，如图5所示。这导致晶体管24被关断，并且导致晶体管25被接通，从而使SCTRL的电压为低电平电压VL，即接地电平，如图6A和6B所示。此外，驱动器23可使信号SBWL的电压为低电平，如图5所示。这导致晶体管26和28被接通，并且导致晶体管27和29被关断，从而使信号SCL1和SCL2的电压均为高电平电压VH，即电源电压电平，如图6A和6B所示。
在初始化操作M1中，存储器单元30中的每一个可利用两个循环将存储元件35和36的电阻状态重置为低电阻状态RL。在一个具体但非限制性的实例中，首先，在第一循环中，驱动器23可向位线BLT施加高电平的电压，并且向位线BLB施加低电平的电压。驱动器22可使信号SAWL的电压为高电平，以接通SRAM电路40的晶体管45和46。这导致节点N1处的电压VN1为高电平电压VH，并且导致节点N2处的电压VN2为低电平电压VL，如图6A所示。因此，初始化电流Iinit1可以指定顺序在驱动器23的晶体管26、存储器单元30的晶体管32、存储器单元30的存储元件35、以及驱动器22的晶体管25中流动。在这种情况下，在存储元件35中，初始化电流Iinit1可从自由层F流动至钉扎层P。这导致自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。因此，存储元件35的电阻状态可变成低电阻状态RL。
此后，在第二循环中，驱动器23可向位线BLT施加低电平的电压，并且向位线BLB施加高电平的电压。驱动器22可使信号SAWL的电压为高电平，以接通SRAM电路40的晶体管45和46。这导致节点N1处的电压VN1为低电平电压VL，并且导致节点N2处的电压VN2为高电平电压VH，如图6B所示。因此，初始化电流Iinit2可以指定顺序在驱动器23的晶体管28、存储器单元30的晶体管34、存储器单元30的存储元件36、以及驱动器22的晶体管25中流动。在这种情况下，在存储元件36中，初始化电流Iinit2可从自由层F流动至钉扎层P。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。因此，存储元件36的电阻状态可变成低电阻状态RL。
以此方式，利用初始化操作M1，存储元件35和36的电阻状态可以重置，并且变成低电阻状态RL。
应当指出，可通过多个存储器单元30同时执行初始化操作M1，或另选地，可由存储器单元30中的每一个以时间划分方式执行初始化操作M1。例如，两个存储器单元30，例如存储器单元301和302可耦合至单个控制线CTRL。存储器单元301可执行初始化操作M1，同时存储器单元302可不执行初始化操作M1。换句话讲，驱动器23可使与存储器单元301相关的信号SCL1和SCL2的电压为高电平电压VH，如图5所示。驱动器23可使与存储器单元302相关的信号SCL1和SCL2的电压为低电平电压VL，如图7所示。这使存储器单元301执行初始化操作M1，并且使存储器单元302不执行初始化操作M1。
正常操作M2
半导体电路1可在初始化操作M1之后执行正常操作M2，以在SRAM电路40(即易失性存储器)中写入信息，或从SRAM电路40中读取信息。
在正常操作M2中，如图5所示，驱动器22可使信号SRST的电压为高电平。这导致晶体管24被关断，并且导致晶体管25被接通，从而使信号SCTRL的电压为低电平电压VL，即接地电平，如图6C所示。此外，驱动器23可使信号SBWL的电压为高电平，如图5所示。这导致晶体管26和28被关断，并且导致晶体管27和29被接通，从而使信号SCL1和SCL2的电压均为低电平电压VL，即接地电平，如图6C所示。
正常操作M2可包括在存储器单元30的SRAM电路40中写入信息，或从SRAM电路40中读取信息。在一个具体但非限制性的实例中，在SRAM电路40中写入信息时，首先，驱动器23可向位线BLT和BLB施加信号。信号可具有彼此反相的电压电平并且对应于待写入的信息。驱动器22可使信号SAWL的电压为高电平，从而导致SRAM电路40的晶体管45和46被接通。这导致与位线BLT和BLB的电压相对应的信息被写入SRAM电路40中。在从SRAM电路40中读取信息时，驱动器23可将位线BLT和BLB预充电至例如高电平的电压。之后，驱动器22可使信号SAWL的电压为高电平，从而导致晶体管45和46被接通。这导致位线BLT和BLB中的一个的电压根据存储在SRAM电路40中的信息变化。驱动器23可检测位线BLT和BLB中的电压的差异，以读取存储在SRAM电路40中的信息。
在这种情况下，信号SCTRL和SCL1的电压可均为低电平电压VL。因此，在存储元件35中没有电流流动，这使存储元件35的电阻状态保持处于低电阻状态RL。类似地，信号SCTRL和SCL2的电压可均为低电平电压VL，从而使存储元件35的电阻状态保持处于低电阻状态RL。
存储操作M3
接下来给出包括通过关断电源晶体管12来执行待机操作M4的情况的描述。在这种情况下，半导体电路1可在执行待机操作M4之前执行存储操作M3，以使存储元件35和36存储存储在SRAM电路40中的信息。
在存储操作M3中，驱动器22可使信号SRST的电压为低电平，如图5所示。这导致晶体管24被接通，并且导致晶体管25被关断，从而使信号SCTRL的电压为高电平电压VH，即电源电压电平，如图6D所示。此外，驱动器23可使信号SBWL的电压为高电平，如图5所示。这导致晶体管26和28被关断，并且导致晶体管27和29被接通，从而使信号SCL1和SCL2的电压均为低电平电压VL，即接地电平，如图6D所示。这允许存储元件35和36的电阻状态根据存储在SRAM电路40中的信息进行设置。
在此实例中，节点N1处的电压VN1可以是高电平电压VH，而节点N2处的电压VN2可以是低电平电压VL。这导致存储电流Istore以指定顺序在驱动器22的晶体管24、存储器单元30的存储元件35、存储器单元30的晶体管32、以及驱动器23的晶体管27中流动。在这种情况下，在存储元件35中，存储电流Istore可从钉扎层P流动至自由层F。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相反的方向，即反向平行状态。因此，存储元件35的电阻状态可变成高电阻状态RH。以此方式，利用存储操作M3，存储元件35和36中的一个的电阻状态可以变成高电阻状态RH。
应当指出，可通过多个存储器单元30同时执行存储操作M3，或另选地，可由存储器单元30中的每一个以时间划分方式执行存储操作M3。例如，两个存储器单元30可耦合至单个控制线CTRL。第一存储器单元可执行存储操作M3，同时第二存储器单元可不执行存储操作M3。换句话讲，驱动器23可使与第一存储器单元相关的信号SCL1和SCL2的电压为低电平电压VL，如图5所示。驱动器23可使与第二存储器单元相关的信号SCL1和SCL2的电压为高电平电压VH，如图7所示。这使第一存储器单元执行存储操作M3，并且使第二存储器单元不执行存储操作M3。
待机操作M4
半导体电路1可以在存储操作M3之后通过关断电源晶体管12来执行待机操作M4。
在待机操作M4中，如图5所示，控制器11可使电源控制信号SPG的电压为高电平。这导致电源晶体管12(图1)被关断，从而导致存储器单元30的供电中止。在这种情况下，如图6E所示，可以维持存储元件35和36的电阻状态。
再存储操作M5
接下来给出包括在待机操作M4之后通过接通电源晶体管12来执行正常操作M2的情况的描述。在这种情况下，半导体电路1可以首先接通电源晶体管12，并且然后，执行再存储操作M5，以使SRAM电路40存储存储在存储元件35和36中的信息。
在再存储操作M5中，如图5所示，控制器11可使电源控制信号SPG的电压为低电平。这导致电源晶体管12(图1)被接通，从而导致存储器单元30被供应电源电压VDD。此外，驱动器22可使信号SCL的电压为高电平。这导致晶体管31和33被接通，如图6F所示。换句话讲，SRAM电路40可以电耦合至存储元件35和36。此外，驱动器22可使信号SRST的电压为高电平，如图5所示。这导致晶体管24被关断，并且导致晶体管25被接通，从而使信号SCTRL的电压为低电平电压VL，即接地电平，如图6F所示。此外，驱动器23可使信号SBWL的电压为高电平，如图5所示。这导致晶体管26和28被关断，并且导致晶体管27和29被接通，从而使信号SCL1和SCL2的电压均为低电平电压VL，即接地电平，如图6F所示。因此，节点N1可以通过存储元件35接地，而节点N2可以通过存储元件36接地。在这种情况下，由于存储元件35和36的电阻状态可以彼此不同，因此可以根据存储元件35和36的电阻状态确定SRAM电路40中的电压状态。
在此实例中，存储元件35的电阻状态可以是高电阻状态RH，而存储元件36的电阻状态可以是低电阻状态RL。因此，可用高电阻值下拉节点N1，而节点N2可用低电阻值下拉。这导致节点N1处的电压VN1为高电平电压VH，并且导致节点N2处的电压VN2为低电平电压VL。以此方式，在存储器单元30中，SRAM电路40可以根据存储在存储元件35和36中的信息存储信息。
重置操作M6
半导体电路1可在再存储操作M5之后立即执行重置操作M6，以将存储元件35和36的电阻状态重置为预先确定的电阻状态。在此实例中，预先确定的电阻状态可以是低电阻状态RL。
在重置操作M6中，如图5所示，驱动器22可使信号SCL的电压为低电平。这导致晶体管31和33被关断，如图6G所示。驱动器22还可使信号SRST的电压为高电平，如图5所示。这导致晶体管24被关断，并且导致晶体管25被接通，从而使信号SCTRL的电压为低电平电压VL，即接地电平，如图6G所示。此外，驱动器23可使信号SBWL的电压为低电平，如图5所示。这导致晶体管26和28被接通，并且导致晶体管27和29被关断，从而使信号SCL1和SCL2的电压均为高电平电压VH，即电源电压电平，如图6G所示。因此，存储元件35或36，无论哪个具有高电阻状态RH的电阻状态，可具有低电阻状态RL的电阻状态。
在此实例中，节点N1处的电压VN1可以是高电平电压VH，而节点N2处的电压VN2可以是低电平电压VL。这导致重置电流Ireset以指定顺序在驱动器23的晶体管26、存储器单元30的晶体管32、存储器单元30的存储元件35、以及驱动器22的晶体管25中流动。在这种情况下，在存储元件35中，重置电流Ireset可从自由层F流动至钉扎层P。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。因此，存储元件35的电阻状态可变成低电阻状态RL。
换句话讲，在半导体电路1中，重置操作M6可以在SRAM电路40的信息重新写入之前、在再存储操作M5之后立即执行。因此，紧接着再存储操作M5之后，如图6F所示，节点N1处的电压VN1可以是高电平电压VH，而节点N2处的电压VN2可以是低电平电压VL。节点N1处的电压VN1可对应于具有高电阻状态RH的电阻状态的存储元件35。节点N2处的电压VN2可对应于具有低电阻状态RL的电阻状态的存储元件36。因此，执行重置操作M6使得可以选择性地使具有高电阻状态RH的电阻状态的存储元件35的电阻状态变成低电阻状态RL。
因此，利用重置操作M6，存储元件35和36的电阻状态可均为低电阻状态RL。
应当指出，可通过多个存储器单元30同时执行重置操作M6，或另选地，可由存储器单元30中的每一个以时间划分方式执行重置操作M6。例如，两个存储器单元30，例如存储器单元301和302可耦合至单个控制线CTRL。存储器单元301可执行重置操作M6，同时存储器单元302可不执行重置操作M6。换句话讲，驱动器23可使与存储器单元301相关的信号SCL1和SCL2的电压为高电平电压VH，如图5所示。驱动器23可使与存储器单元302相关的信号SCL1和SCL2的电压为低电平电压VL，如图7所示。这使存储器单元301执行重置操作M6，并且使存储器单元302不执行重置操作M6。
接着，半导体电路1可执行正常操作M2(图6C)。然后，半导体电路1可以指定顺序重复正常操作M2、存储操作M3、待机操作M4、再存储操作M5、以及重置操作M6。
如本文所述，半导体电路1可刚好在待机操作M4之前执行存储操作M3，以使存储元件35和36(即非易失性存储器)存储存储在SRAM电路40(即易失性存储器)中的信息。半导体电路1可在待机操作M4之后立即执行再存储操作M5，以使SRAM电路40存储存储于存储元件35和36中的信息。因此，在半导体电路1中，可以使存储器单元30中的每一个在供电重新开始后的短时间段内回到供电中止之前的状态。
在这种情况下，在半导体电路1中，重置操作M6可以于在SRAM电路40中重新写入信息之前、在再存储操作M5之后立即执行。因此，在半导体电路1中，可以选择性地使存储元件35或36(无论哪个具有高电阻状态RH的电阻状态)具有低电阻状态RL的电阻状态。这允许为接下来的存储操作M3做好准备。
此外，半导体电路1可包括晶体管32和34。在执行存储操作M3时，如图6D所示，可使存储电流Istore通过晶体管32和34在存储元件35和36中流动。因此，在半导体电路1中，与下文所述的比较例的情况相比，可以减少所谓的干扰发生的可能性。
此外，半导体电路1可包括晶体管32和34，并且在初始化操作M1(图6A和6B)、存储操作M3(图6D)、以及重置操作M6(图6G)中利用晶体管32和34。因此，可以减小半导体电路1的面积。换句话讲，例如，单独提供用于初始化操作M1的晶体管、用于存储操作M3的晶体管、以及用于重置操作M6的晶体管导致晶体管数量的增加。这可能引起半导体电路的面积增大的可能性。相比之下，在半导体电路1中，晶体管32和34可用于初始化操作M1、存储操作M3、以及重置操作M6。这允许晶体管数量的减少。因此，在半导体电路1中，可以减小半导体电路1的面积。
比较例
接下来参考与根据比较例的半导体电路1R的比较，给出此实施例的工作方式的描述。比较例可包括从此实施例的存储器单元30中消除晶体管32和34。半导体电路1R可包括存储器电路，如根据此实施例的半导体电路1(图1)一样。存储器电路可包括存储器单元阵列、驱动器、以及驱动器。
图8示出存储器单元阵列21中的存储器单元30R的配置的一个实例。存储器单元30R可包括SRAM电路40、晶体管31和33、以及存储元件37和38。换句话讲，存储器单元30R可等同于根据此实施例的存储器单元30，只是用存储元件37和38代替了存储元件35和36，并且消除了晶体管32和34。
图9示出存储元件37的配置的一个实例。应当指出，这同样可适用于存储元件38。在此实例中，钉扎层P可耦合至设置在半导体电路1的芯片中的下层侧上的晶体管31。自由层F可耦合至设置在半导体电路1的芯片中的上层侧上的控制线CTRL。换句话讲，存储元件37可具有所谓的底部管脚结构(bottom pin structure)，自由层F、隧道阻挡层I和钉扎层P从上层侧以指定顺序堆叠在其中。
在正常操作M2中，半导体电路1R可允许SRAM电路40(即，易失性存储器)存储信息。半导体电路1R可刚好在待机操作M4之前执行存储操作M3，以使存储元件37和38(即非易失性存储器)存储存储在SRAM电路40(即易失性存储器)中的信息。半导体电路1R可在待机操作M4之后立即执行再存储操作M5，以使SRAM电路40存储存储于存储元件37和38中的信息。
图10示出半导体电路1R中感兴趣的存储器单元30R的操作的一个实例。图11A和11B示出处于存储操作M3的状态。在根据比较例的半导体电路1R中，存储操作M3可在两个分开的操作M31和M32中执行。首先，如图10所示，在存储操作M3，即操作M31和M32中，驱动器22R可使信号SCL的电压为高电平。这导致晶体管31和33被接通，如图11A和11B所示。此外，在存储操作M3中的第一操作M31中，驱动器22R可使信号SCTRL的电压为高电平电压VH。这导致，在存储器单元30R中，如图11A所示，电流根据存储在SRAM电路40中的信息而在存储元件37和38中的一个中流动。在此实例中，节点N1处的电压VN1可以是高电平电压VH，而节点N2处的电压VN2可以是低电平电压VL。因此，存储电流Istore1可以指定顺序在存储元件38、晶体管33、以及反相器IV1的晶体管42中流动。在这种情况下，在存储元件38中，存储电流Istore1可从自由层F流动至钉扎层P。这使得自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。因此，存储元件38的电阻状态可变成低电阻状态RL。之后，在下一个操作M32中，驱动器22R可使信号SCTRL的电压为低电平电压VL，即接地电平。这导致，在存储器单元30R中，如图11B所示，电流根据存储在SRAM电路40中的信息而在存储元件37和38中的另一个中流动。在此实例中，存储电流Istore2可以指定顺序在反相器IV2的晶体管43、晶体管31、以及存储元件37中流动。在这种情况下，在存储元件37中，存储电流Istore2可从钉扎层P流动至自由层F。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相反的方向。因此，存储元件37的电阻状态可变成高电阻状态RH。
在根据比较例的半导体电路1R中，在存储操作M3中的第一操作M31中，存储电流Istore1可流动至反相器IV1的晶体管42。在存储操作M3中的下一个操作M32中，存储电流Istore2可从反相器IV2的晶体管32流动。因此，当存储电流Istore1和Istore2的电流值大时，存储在SRAM电路40中的信息可能丢失，从而导致发生所谓的干扰的可能性。然而，增大SRAM电路40的晶体管的尺寸以便避免这一点导致半导体电路1的面积的增大。
此外，在根据比较例的半导体电路1R中，存储操作M3可包括利用两个操作M31和M32使存储元件37和38中的每一个存储一件信息。这导致分配给两个操作M31和M32中的每一个的时间段减少。因此，信息写入可能变得不够，从而导致发生写入错误的可能性。
相比之下，根据此实施例的半导体电路1可包括晶体管32和34。在执行存储操作M3时，如图6D所示，可使存储电流Istore通过晶体管32和34在存储元件35和36中流动。因此，在半导体电路1中，存储电流Istore可以不在SRAM电路40中流动。这使得可以减少发生干扰的可能性。此外，可以减小SRAM电路40的晶体管的尺寸，从而导致半导体电路1的面积的减小。
此外，在根据此实施例的半导体电路1中，初始化操作M1或重置操作M6可以在存储操作M3之前预先执行。这使得可以在单个操作中执行存储操作M3，这与根据比较例的半导体电路1R不同。因此，可以将足够的写入时间花给存储元件35和36。这使得发生写入错误的可能性更低。
效果
如本文所述，此实施例可包括提供晶体管32和34，并且使存储电流通过晶体管32和34在存储元件35和36中流动。因此，可以减少发生干扰的可能性。
此实施例可包括在初始化操作、存储操作和重置操作中利用晶体管32和34。因此，可以减小半导体电路的面积。
修改实例1-1
在以上实施例中，存储器单元30可利用顶部管脚结构的存储元件35和36构成(图4)，但这是非限制性的。存储器单元30A可利用底部管脚结构的存储元件37和38构成(图9)。现在给出此修改实例的详细描述。
图12示出半导体电路1中感兴趣的存储器单元30A的操作的一个实例。图13A至13D示出存储器单元30A的状态。图13A和13B示出处于初始化操作M1的状态。图13C示出处于存储操作M3的状态。图13D示出处于重置操作M6的状态。
在初始化操作M1中，驱动器22可使信号SRST的电压为低电平，如图12所示。这导致晶体管24被接通，并且导致晶体管25被关断，从而使信号SCTRL的电压为高电平电压VH，即电源电压电平，如图13A和13B所示。此外，驱动器23可使信号SBWL的电压为高电平，如图12所示。这导致晶体管26和28被关断，并且导致晶体管27和29被接通，从而使信号SCL1和SCL2的电压均为低电平电压VL，即接地电平，如图13A和13B所示。
在初始化操作M1的第一循环中，驱动器23可向位线BLT施加高电平的电压，并且向位线BLB施加低电平的电压。驱动器22可使信号SAWL的电压为高电平，从而导致SRAM电路40的晶体管45和46被接通。这导致节点N1处的电压VN1为高电平电压VH，并且导致节点N2处的电压VN2为低电平电压VL，如图13A所示。因此，初始化电流Iinit1可以指定顺序在驱动器22的晶体管24、存储器单元30A的存储元件37、存储器单元30A的晶体管32、以及驱动器23的晶体管27中流动。在这种情况下，在存储元件37中，初始化电流Iinit1可从自由层F流动至钉扎层P。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。因此，存储元件37的电阻状态可变成低电阻状态RL。
此后，在第二循环中，驱动器23可向位线BLT施加低电平的电压，并且向位线BLB施加高电平的电压。驱动器22可使信号SAWL的电压为高电平，从而导致SRAM电路40的晶体管45和46被接通。这导致节点N1处的电压VN1为低电平电压VL，并且导致节点N2处的电压VN2为高电平电压VH，如图13B所示。因此，初始化电流Iinit2可以指定顺序在驱动器22的晶体管24、存储器单元30A的存储元件38、存储器单元30A的晶体管34、以及驱动器23的晶体管29中流动。在这种情况下，在存储元件38中，初始化电流Iinit2可从自由层F流动至钉扎层P。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。因此，存储元件38的电阻状态可变成低电阻状态RL。
在正常操作M2中，操作可类似于以上实施例的操作(图6C)。
在存储操作M3中，驱动器22可使信号SRST的电压为高电平，如图12所示。这导致晶体管24被关断，并且导致晶体管25被接通，从而使信号SCTRL的电压为低电平电压VL，即接地电平，如图13C所示。此外，驱动器23可使信号SBWL的电压为低电平，如图12所示。这导致晶体管26和28被接通，并且导致晶体管27和29被关断，从而使信号SCL1和SCL2的电压均为高电平电压VH，即电源电压，如图13C所示。这允许存储元件37和38的电阻状态根据存储在SRAM电路40中的信息进行设置。
在此实例中，节点N1处的电压VN1可以是高电平电压VH，而节点N2处的电压VN2可以是低电平电压VL。这导致存储电流Istore以指定顺序在驱动器23的晶体管26、存储器单元30A的晶体管32、存储器单元30A的存储元件37、以及驱动器22的晶体管25中流动。在这种情况下，在存储元件37中，存储电流Istore可从钉扎层P流动至自由层F。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相反的方向，即反向平行状态。因此，存储元件37的电阻状态可变成高电阻状态RH。
在待机操作M4中，操作可类似于以上实施例的操作(图6E)。
在再存储操作M5中，操作可类似于以上实施例的操作(图6F)。
在重置操作M6中，驱动器22可使信号SRST的电压为低电平，如图12所示。这导致晶体管24被接通，并且导致晶体管25被关断，从而使信号SCTRL的电压为高电平电压VH，即电源电压电平，如图13D所示。此外，驱动器23可使信号SBWL的电压为高电平，如图12所示。这导致晶体管26和28被关断，并且导致晶体管27和29被接通，从而使信号SCL1和SCL2的电压均为低电平电压VL，即接地电平，如图13D所示。因此，存储元件37或38，无论哪个具有高电阻状态RH的电阻状态，可具有低电阻状态RL的电阻状态。
在此实例中，节点N1处的电压VN1可以是高电平电压VH，而节点N2处的电压VN2可以是低电平电压VL。这导致重置电流Ireset以指定顺序在驱动器22的晶体管24、存储器单元30A的存储元件37、存储器单元30A的晶体管32、以及驱动器23的晶体管27中流动。在这种情况下，在存储元件37中，重置电流Ireset可从自由层F流动至钉扎层P。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。因此，存储元件37的电阻状态可以是低电阻状态RL。
修改实例1-2
在以上实施例中，晶体管32和24可利用N-型MOS晶体管构成，但这是非限制性的。在一个另选实例中，可利用P-型MOS晶体管，如在图14所示的存储器单元30B中。存储器单元30B可包括晶体管32B和34B。晶体管32B和34B可以各自为P-型MOS晶体管。晶体管32B可包括耦合至节点N2的栅极、耦合至控制线CL1的源极、以及耦合至晶体管31的源极和存储元件35的第一端的漏极。晶体管34B可包括耦合至节点N1的栅极、耦合至控制线CL2的源极、以及耦合至晶体管33的源极和存储元件36的第一端的漏极。换句话讲，此修改实例可包括利用P-型MOS晶体管构成晶体管32B和34B，并且考虑到节点N1处的电压VN1和节点N2处的电压VN2彼此反相，还可包括将晶体管32B的栅极耦合至节点N2，并且将晶体管34B的栅极耦合至节点N1。
修改实例1-3
在以上实施例的配置实例中，字线AWL以及控制线CTRL和CL在图2和图3中可沿横向延伸，而位线BLT和BLB以及控制线CL1和CL2在图2和图3中可沿竖直方向延伸。然而，这是非限制性的。另选的配置实例可以是可能的，例如，如在图15所示的存储器单元30C中。存储器单元阵列可包括根据此修改实例的存储器单元30C。存储器单元阵列21C可包括字线AWL、控制线CTRL、控制线CL、CL1和CL2，以及位线BLT和BLB。在此实例中，控制线CL在图15中可沿竖直方向延伸。根据此修改实例，控制线CL可各自包括耦合至驱动器的一端。
修改实例1-4
在以上实施例中，晶体管32的漏极可耦合至控制线CL1，而晶体管34的漏极可耦合至控制线CL2。然而，这是非限制性的。在一个另选实例中，晶体管32和34的漏极可均耦合至控制线CL1，如在图16和图17所示的存储器单元阵列中。存储器单元阵列21D可包括多个字线AWL、多个控制线CTRL、多个位线BLT、多个位线BLB、多个控制线CL、以及多个控制线CL1。根据此修改实例的存储器单元30D可包括SRAM电路40、晶体管31至34、以及存储元件35和36。晶体管32和34的漏极可耦合至控制线CL1。根据此修改实例的驱动器23D可包括晶体管26和27。晶体管26和27可构成反相器。利用反相器，驱动器23D可驱动控制线CL1。
修改实例1-5
在以上实施例中，电源晶体管12可利用P-型MOS晶体管构成，但这是非限制性的。在一个另选实例中，电源晶体管可利用N-型MOS晶体管构成，如在图18所示的半导体电路1E中。半导体电路1E可包括电源晶体管12E和存储器电路20E。在此实例中，电源晶体管12E可以是N-型MOS晶体管。电源晶体管12E可包括被提供电源控制信号SPG的栅极、耦合至存储器电路20E的漏极、以及被供应接地电压VSS1的源极。利用此配置，在半导体电路1E中，在存储器电路20E的使用中，电源晶体管12E可被接通，以向存储器电路20E供应作为接地电压VSS的接地电压VSS1。此外，在半导体电路1E中，在存储器电路20E不使用时，电源晶体管12E可被关断。
修改实例1-6
在以上实施例中，电源晶体管12可单一提供，但这是非限制性的。在一个另选方案中，可提供多个电源晶体管，例如，如在图19所示的半导体电路1F中。半导体电路1F可包括控制器11F、多个电源晶体管121、122、…，以及存储器电路20F。控制器11F可为电源晶体管121、122等提供相应的电源控制信号SPG1、SPG2等，以接通或关断电源晶体管121、122等。因此，控制器11F可控制存储器电路20F的供电。可以提供多个电源晶体管121、122等，例如，以便与存储器电路20F中的多个相应的库相对应。因此，在半导体电路1F中，可以以存储器电路20F的库为单位控制供电。
修改实例1-7
在以上实施例中，存储元件35和36可利用自旋转移力矩的磁隧道结元件构成，但这是非限制性的。可利用任何元件，只要该元件可以根据其中流动的电流的方向对电阻状态作出可逆改变即可。具体但非限制性的实例可包括铁电性存储元件，以及原子随机存取存储器(ARAM)中使用的存储元件。ARAM中使用的存储元件可具有离子源层和电阻可变层的叠堆的构型。
其他修改实例
此外，可以将修改实例中的两个或更多个组合起来。
2.第二实施例
接下来给出根据第二实施例的半导体电路2的描述。此实施例可包括在每个存储器单元中提供单个存储元件。应当指出，与根据以上第一实施例的半导体电路1的那些基本上相同的部件通过相同的参考符号指代，并且在适当时可省略其描述。
如图1所示，半导体电路2可包括存储器电路50。存储器电路50可包括存储器单元阵列51以及驱动器52和53。
图20示出存储器单元阵列51中的存储器单元60的配置的一个实例。图21示出存储器单元阵列51的配置的一个实例。存储器单元阵列51可包括多个字线AWL、多个控制线CTRL、多个位线BLT、多个位线BLB、多个控制线CL、以及多个控制线CL1。字线AWL在图20和图21中可沿横向延伸。字线AWL可各自包括耦合至驱动器52的一端，从而允许驱动器52向字线AWL施加信号SAWL。控制线CTRL在图20和图21中可沿横向延伸。控制线CTRL可各自包括耦合至驱动器52的一端，从而允许驱动器52向控制线CTRL施加信号SCTRL。位线BLT在图20和图21中可沿竖直方向延伸。位线BLT可各自包括耦合至驱动器53的一端。位线BLB在图20和图21中可沿竖直方向延伸。位线BLB可各自包括耦合至驱动器53的一端。控制线CL在图20和图21中可沿横向延伸。控制线CL可各自包括耦合至驱动器52的一端，从而允许驱动器52向控制线CL施加信号SCL。控制线CL1在图20和图21中可沿竖直方向延伸。控制线CL1可各自包括耦合至驱动器53的一端，从而允许驱动器53向控制线CL1施加信号SCL1。
存储器单元60可包括SRAM电路70、晶体管31和32、以及存储元件35。
SRAM电路70可包括晶体管71至74、45和46。晶体管71至74可分别对应于以上第一实施例中的晶体管41至44。晶体管71和72可构成反相器IV3，而晶体管73和74可构成反相器IV4。在此实例中，晶体管73的栅极长度L73可等于晶体管71的栅极长度L71。晶体管73的栅极宽度W73可大于晶体管71的栅极宽度W71(W73>W71)。此外，晶体管72的栅极长度L72可等于晶体管74的栅极长度L74。晶体管72的栅极宽度W72可大于晶体管74的栅极宽度W74(W72>W74)。这使得反相器IV4更容易在通电之后立即输出高电平并且反相器IV3更容易立即输出低电平。因此，SRAM电路70可具有使刚通电之后节点N1处的电压VN1为高电平的配置。
晶体管31可包括耦合至控制线CL的栅极、耦合至节点N1的漏极、以及耦合至晶体管32的源极和存储元件35的第一端的源极。晶体管32可包括耦合至节点N1的栅极、耦合至控制线CL的漏极、以及耦合至晶体管31的源极和存储元件35的第一端的源极。存储元件35可包括耦合至晶体管31和32的源极的第一端和耦合至控制线CTRL的第二端。
驱动器52可基于从控制器11提供的控制信号将信号SAWL施加至字线AWL，将信号SCTRL施加至控制线CTRL，并且将信号SCL施加至控制线CL。如图21所示，驱动器52可包括晶体管24和25。晶体管24和25可构成反相器。利用反相器，驱动器52可驱动控制线CTRL。
驱动器53可基于从控制器11提供的控制信号将信号SCL1施加至控制线CL1。此外，驱动器53可以基于从控制器11提供的控制信号和数据通过位线BLT和BLB在存储器单元阵列51中写入信息。此外，驱动器53可以基于从控制器11提供的控制信号通过位线BLT和BLB从存储器单元阵列51中读取信息。驱动器53可向控制器11提供因此读取的信息。如图21所示，驱动器53可包括晶体管26和27。晶体管26和27可构成反相器。利用反相器，驱动器53可驱动控制线CL1。
此处，反相器IV3对应于本公开中的“第一电路”的一个具体实例。反相器IV4对应于本公开中的“第二电路”的一个具体实例。晶体管31对应于本公开中的“第一晶体管”的一个具体实例。晶体管32对应于本公开中的“第二晶体管”的一个具体实例。存储元件35对应于本公开中的“第一存储元件”的一个具体实例。晶体管71对应于本公开中的“第三晶体管”的一个具体实例。晶体管72对应于本公开中的“第六晶体管”的一个具体实例。晶体管73对应于本公开中的“第四晶体管”的一个具体实例。晶体管74对应于本公开中的“第五晶体管”的一个具体实例。
图22示出半导体电路2中感兴趣的存储器单元60的操作的一个实例。图23A、23B、24A至24D、以及25A至25C示出存储器单元60的状态。图23A示出处于初始化操作M1的状态。图23B示出处于正常操作M2的状态。图24A至24D示出节点N1处的电压VN1为高电平电压VH(VN1＝VH)的情况下的状态。图24A示出处于存储操作M3的状态。图24B示出处于待机操作M4的状态。图24C示出处于再存储操作M5的状态。图24D示出处于重置操作M6的状态。图25A至25C示出节点N1处的电压VN1为低电平电压VL(VN1＝VL)的情况下的状态。图25A示出处于存储操作M3的状态。图25B示出处于待机操作M4的状态。图25C示出处于再存储操作M5的状态。
初始化操作M1
在初始化操作M1中，如图22所示，控制器11可首先使电源控制信号SPG的电压为低电平。这导致电源晶体管12(图1)被接通，从而导致存储器单元60被供应电源电压VDD。此外，驱动器52可使信号SCL的电压为低电平。这导致晶体管31被关断，如图23A所示。驱动器52还可使信号SRST的电压为高电平，如图22所示。这导致晶体管24被关断，并且导致晶体管25被接通，从而使信号SCTRL的电压为低电平电压VL，即接地电平，如图23A所示。此外，驱动器53可使信号SBWL的电压为低电平，如图22所示。这导致晶体管26被接通，并且导致晶体管27被关断，从而使信号SCL1的电压为高电平电压VH，即电源电压电平，如图23A所示。
在初始化操作M1中，首先，驱动器53可向位线BLT施加高电平的电压，并且向位线BLB施加低电平的电压。驱动器52可使信号SAWL的电压为高电平，从而导致SRAM电路70的晶体管45和46被接通。这使得节点N1处的电压VN1为高电平电压VH，并且使得节点N2处的电压VN2为低电平电压VL，如图23A所示。因此，初始化电流Iinit可以指定顺序在驱动器53的晶体管26、存储器单元60的晶体管32、存储器单元60的存储元件35、以及驱动器52的晶体管25中流动。在这种情况下，在存储元件35中，初始化电流Iinit可从自由层F流动至钉扎层P。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。因此，存储元件35的电阻状态可变成低电阻状态RL。
正常操作M2
在正常操作M2中，驱动器52可使信号SRST的电压为高电平，如图22所示。这导致晶体管24被关断，并且导致晶体管25被接通，从而使信号SCTRL的电压为低电平电压VL，即接地电平，如图23B所示。此外，驱动器53可使信号SBWL的电压为高电平，如图22所示。这导致晶体管26被关断，并且导致晶体管27被接通，从而使信号SCL1的电压为低电平电压VL，即接地电平，如图23B所示。
正常操作M2可包括在存储器单元60的SRAM电路70中写入信息，或另选地，包括从SRAM电路70中读取信息。在这种情况下，信号SCTRL和SCL1的电压可均为低电平电压VL。因此，在存储元件35中没有电流流动，这使存储元件35的电阻状态保持处于低电阻状态RL。
存储操作M3
在存储操作M3中，驱动器52可使信号SRST的电压为低电平，如图22所示。这导致晶体管24被接通，并且导致晶体管25被关断，从而使信号SCTRL的电压为高电平电压VH，即电源电压电平，如图24A和25A所示。此外，驱动器53可使信号SBWL的电压为高电平，如图22所示。这导致晶体管26被关断，并且导致晶体管27被接通，从而使信号SCL1的电压为低电平电压VL，即接地电平，如图24A和25A所示。这允许存储元件35的电阻状态根据存储在SRAM电路70中的信息进行设置。
在一个具体但非限制性的实例中，如图24A所示，在节点N1处的电压VN1为高电平电压VH(VN1＝VH)的情况下，存储电流Istore可以指定顺序在驱动器52的晶体管34、存储器单元60的存储元件35、存储器单元60的晶体管32、以及驱动器53的晶体管27中流动。在这种情况下，在存储元件35中，存储电流Istore可从钉扎层P流动至自由层F。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相反的方向，即反向平行状态。因此，存储元件35的电阻状态可以是高电平状态RH。
此外，例如，如图25A所示，在节点N1处的电压VN1为低电平电压VL(VN1＝VL)的情况下，在存储元件35中没有电流流动。因此，存储元件35的电阻状态可以保持处于低电阻状态RL。
待机操作M4
在待机操作M4中，如图22所示，控制器11可使电源控制信号SPG的电压为高电平。这导致电源晶体管12(图1)被关断，从而导致存储器单元60的供电中止。在这种情况下，如图24B和25B所示，可以维持存储元件35的电阻状态。
再存储操作M5
首先，如图22所示，控制器11可使电源控制信号SPG的电压为低电平。这导致电源晶体管12(图1)被接通，从而使存储器单元60被供应电源电压VDD。此外，在SRAM电路70中，节点N1处的电压VN1可变成高电平电压VH，而节点N2处的电压VN2可变成低电平电压VL。具体而言，在SRAM电路70中，反相器IV4中晶体管73的栅极宽度W73可大于反相器IV3中晶体管71的栅极宽度W71(W73>W71)。反相器IV3中晶体管72的栅极宽度W72可大于反相器IV4中晶体管74的栅极宽度W74(W72>W74)。这使得反相器IV4更容易在通电之后立即输出高电平并且反相器IV3更容易输出低电平。因此，节点N1处的电压VN1可尽力变成高电平电压VH，而节点N2处的电压VN2可尽力变成低电平电压VL。
在再存储操作M5中，驱动器52可使信号SCL的电压为高电平，如图22所示。这导致晶体管31被接通，如图24C和25C所示。驱动器52还可使信号SRST的电压为高电平，如图22所示。这导致晶体管24被关断，并且导致晶体管25被接通，从而使信号SCTRL的电压为低电平电压VL，即接地电平，如图24C和25C所示。此外，驱动器53可使信号SBWL的电压为高电平，如图22所示。这导致晶体管26被关断，并且导致晶体管27被接通，从而使信号SCL1的电压为低电平电压VL，即接地电平，如图24C和25C所示。因此，节点N1可以通过存储元件35接地。在这种情况下，SRAM电路70中的电压状态可根据存储元件35的电阻状态进行确定。
在一个具体但非限制性的实例中，如图24C所示，在存储元件35的电阻状态为高电阻状态RH的情况下，可利用低电阻值下拉节点N1。在这种情况下，通过反相器IV4的晶体管73流向节点N1的电流可大于通过晶体管31和存储元件35从节点N1流动至控制线CTRL的电流。因此，节点N1处的电压VN1可保持处于高电平电压VH。紧接其后，存储器单元60可执行重置操作M6。
同时，如图25C所示，在存储元件35的电阻状态为低电阻状态RL的情况下，可利用低电阻值下拉节点N1。在这种情况下，通过反相器IV4的晶体管73流向节点N1的电流可小于通过晶体管31和存储元件35从节点N1流动至控制线CTRL的电流。因此，节点N1处的电压VN1可变成低电平电压VL。之后，存储器单元60可执行正常操作M2。具体而言，因为存储元件35的电阻状态已经变成低电阻状态RL，因此存储器单元60可在不执行重置操作M6的情况下执行正常操作M2。
重置操作M6
在重置操作M6中，如图22所示，驱动器52可使信号SCL的电压为低电平。这导致晶体管31被关断，如图24D所示。驱动器52还可使信号SRST的电压为高电平，如图22所示。这导致晶体管24被关断，并且导致晶体管25被接通，从而使信号SCTRL的电压为低电平电压VL，即接地电平，如图24D所示。此外，驱动器53可使信号SBWL的电压为低电平，如图22所示。这导致晶体管26被接通，并且导致晶体管27被关断，从而使信号SCL1的电压为高电平电压VH，即电源电压电平，如图24D所示。
在重置操作M6中，节点N1处的电压VN1可以是高电平电压VH。因此，重置电流Ireset可以指定顺序在驱动器53的晶体管26、存储器单元60的晶体管32、存储器单元60的存储元件35、以及驱动器52的晶体管25中流动。在这种情况下，在存储元件35中，重置电流Ireset可从自由层F流动至钉扎层P。这使自由层F的磁化方向FJ成为与钉扎层P的磁化方向PJ相同的方向，即平行状态。因此，存储元件35的电阻状态可变成低电阻状态RL。之后，存储器单元60可执行正常操作M2。
如本文所述，在半导体电路2中，存储器单元60中的每一个可包括单个存储元件35和两个晶体管31和32。此处，在半导体电路2中，相比于根据第一实施例的半导体电路1，可以减少元件的数量。这使得可以减小存储器单元60的面积，从而导致半导体电路2的面积的减小。
此外，在半导体电路2中，SRAM电路70可具有允许节点N1处的电压VN1在通电之后立即变成高电平电压VH的配置。因此，可以利用单个存储元件35实现再存储操作M5。
具体而言，在根据第一实施例的半导体电路1中，在再存储操作M5中，如图6F所示，在例如存储元件35的电阻状态为高电阻状态RH，而存储元件36的电阻状态为低电阻状态RL的情况下，可利用低电阻值下拉节点N2。因此，节点N2处的电压VN2可变成低电平电压VL。这使得可以使节点N1处的电压VN1是高电平电压VH。然而，在只是将晶体管33和34以及存储元件36从半导体电路1的存储器单元30中消除的配置中，在尝试执行再存储操作M5时，难以使节点N1处的电压VN1变成高电平电压VH。
相比之下，在半导体电路2中，SRAM电路70可具有允许节点N1处的电压VN1在通电之后立即变成高电平电压VH的配置。因此，在存储元件35的电阻状态为高电阻状态RH的情况下，在再存储操作M5中，电压VN1可保持处于高电平电压VH，如图24C所示。在存储元件35的电阻状态为低电阻状态RL的情况下，在再存储操作M5中，电压VN1可从高电平电压VH变成低电平电压VL，如图25C所示。因此，在半导体电路2中，可以利用单个存储元件35实现再存储操作M5。
如本文所述，在此实施例中，存储器单元中的每一个可包括单个存储元件35和两个晶体管31和32。因此，可以减小半导体电路的面积。
在此实施例中，SRAM电路可具有允许节点N1处的电压VN1在通电之后立即变成高电平电压的配置。因此，可以利用单个存储元件实现再存储操作。
修改实例2-1
在以上实施例中，可在反相器IV3和IV4中提供晶体管71至74的栅极宽度W的设置。然而，这是非限制性的。在一个另选实例中，可在反相器IV3和IV4中提供晶体管71至74的栅极长度L的设置。在一个具体但非限制性实例中，反相器IV4中晶体管73的栅极长度L73可小于反相器IV3中晶体管71的栅极长度L71(L73<L71)。反相器IV3中晶体管72的栅极长度L72可小于反相器IV4中晶体管74的栅极长度L74(L72<L74)。同样在这种情况下，可以允许节点N1处的电压VN1在通电之后立即变成高电平电压VH。
修改实例2-2
在以上实施例中，反相器IV4中晶体管73的栅极宽度W73可大于反相器IV3中晶体管71的栅极宽度W71(W73>W71)。反相器IV3中晶体管72的栅极宽度W72可大于反相器IV4中晶体管74的栅极宽度W74(W72>W74)。然而，这是非限制性的。在一个另选方案中，晶体管72和74的栅极宽度W72和W74可彼此相等，而反相器IV4中晶体管73的栅极宽度W73可大于反相器IV3中晶体管71的栅极宽度W71(W73>W71)。在另一个另选实例中，晶体管71和73的栅极宽度W71和W73可彼此相等，而反相器IV3中晶体管72的栅极宽度W72可大于反相器IV4中晶体管74的栅极宽度W74(W72>W74)。同样在这种情况下，可以允许节点N1处的电压VN1在通电之后立即变成高电平电压VH。
修改实例2-3
以上第一实施例的一个或多个修改实例可适用于根据此实施例的半导体电路2。
3.应用实例和应用例
接下来给出如上文提及的实施例和修改实例中所述技术的应用实例、以及电子设备的应用例的描述。
应用实例
在以上实施例中，该技术应用于SRAM电路40和70，但这是非限制性的。在一个另选实例中，该技术可应用于例如图26A至26D中所示的触发器电路101至104。触发器电路101可以是所谓的主-从D-型触发器电路，其包括主锁存电路101M和从锁存电路101S。这同样可适用于触发器电路102至104。
图27示出根据此应用例的触发器电路201的配置的一个实例。触发器电路201可以是其中将根据以上实施例的技术应用于图26A所示的触发器电路101的实例。触发器电路201可包括主锁存电路101M和从锁存电路201S。可以将根据以上第一实施例的技术应用于从锁存电路201S。从锁存电路201S可包括反相器IV5和IV6、传输门TG、开关99、晶体管31至34、以及存储元件35和36。反相器IV5可包括耦合至节点N1的输入端和耦合至节点N2的输出端。反相器IV6可包括耦合至节点N2的输入端和耦合至传输门TG的第一端和开关99的第一端的输出端。传输门TG可包括耦合至反相器IV6的输出端和开关99的第一端的第一端，以及耦合至节点N1的第二端。开关99可包括耦合至反相器IV6的输出端和传输门TG的第一端的第一端，以及耦合至节点N1的第二端。开关99可以在执行正常操作M2时断开并且在执行初始化操作M1、存储操作M3、再存储操作M5、以及重置操作M6时接通。
应当指出，在此实例中，将根据以上实施例的技术应用于从锁存电路，但这是非限制性的。在一个另选实例中，可将根据以上实施例的技术应用于主锁存电路。
电子设备的应用例
图28示出可应用根据以上示例性实施例的半导体电路的智能电话的外观。智能电话可包括，例如，主体310、显示单元320、以及电池330。
除了如上所述的智能电话之外，根据以上示例性实施例的半导体电路可适用于各种领域的电子设备。电子设备的非限制性实例可包括数字相机、笔记本个人计算机、便携式游戏机、以及摄像机。具体地，该技术可有效地应用于包括电池的移动电子设备。
尽管已经给出如上所述的实施例和修改实例、以及它们的具体应用实例和电子设备的应用例的描述，但是本技术的内容不限于上文所述的示例性实施例并且可以各种方式进行修改。
作为一个例子，在以上示例性实施例中，执行初始化操作M1可导致存储元件35和36的电阻状态为低电阻状态RL。然而，这是非限制性的。在一个另选方案中，存储元件35和36的电阻状态可以是高电阻状态RH。
此外，作为另一个例子，在以上应用实例中，该技术应用于D-型触发器电路，但这是非限制性的。该技术可应用于，例如，其他触发器电路，或另选地，该技术可应用于锁存电路。
应当指出，本文所述的效果仅仅是示例性而不是限制性的，并且本公开的效果可以是其他效果或还可包括其他效果。
应当指出，本技术可具有以下配置。
(1)一种半导体电路，包括：
第一电路，其能够基于第一节点处的电压生成所述第一节点处的所述电压的反相电压，并且将所述反相电压施加至第二节点；
第二电路，其能够基于所述第二节点处的电压生成所述第二节点处的所述电压的反相电压，并且将所述反相电压施加至所述第一节点；
第一晶体管，其被接通以将所述第一节点耦合至第三节点；
第二晶体管，其包括漏极、源极、以及耦合至所述第一节点或所述第二节点的栅极，所述漏极和所述源极中的一个耦合至所述第三节点，并且所述漏极和所述源极中的另一个被供应第一控制电压；
第一存储元件，其包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端，所述第一存储元件能够采取第一电阻状态或第二电阻状态；以及
驱动器，其控制所述第一晶体管的操作并且生成所述第一控制电压和所述第二控制电压。
(2)根据(1)所述的半导体电路，其中
在第一时段，所述驱动器
关断所述第一晶体管，
使所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的电压差的极性设置为第一极性，以使所述第一存储元件的所述电阻状态为根据所述第一节点处的所述电压的电阻状态。
(3)根据(2)所述的半导体电路，其中
在所述第一时段之后的第二时段，所述驱动器接通所述第一晶体管，以将所述第一节点处的所述电压设置为根据所述第一存储元件的所述电阻状态的电压。
(4)根据(3)所述的半导体电路，其中
在所述第一时段与所述第二时段之间的第三时段，中止所述第一电路和所述第二电路的供电。
(5)根据(3)或(4)所述的半导体电路，其中
在所述第二时段之后的第四时段，所述驱动器
关断所述第一晶体管，
使所述第一控制电压和所述第二控制电压彼此不同，并且
将所述电压差的所述极性设置为不同于所述第一极性的第二极性，以使所述第一存储元件的所述电阻状态为所述第一电阻状态。
(6)根据(5)所述的半导体电路，其中
在所述第二时段中的所述第一节点处的所述电压的所述设置之后，并且在所述第一节点处的所述电压改变之前，在所述第四时段，所述驱动器使所述第一存储元件的所述电阻状态为所述第一电阻状态。
(7)根据(2)至(6)中任一项所述的半导体器件，其中
在所述第一时段之后的第五时段，所述驱动器
关断所述第一晶体管，
将所述第一节点处的所述电压设置为预先确定的电压，
使所述第一控制电压和所述第二控制电压彼此不同，并且
将所述电压差的所述极性设置为不同于所述第一极性的第二极性，以使所述第一存储元件的所述电阻状态为所述第一电阻状态。
(8)根据(1)至(7)中任一项所述的半导体器件，其中
所述第一电路和所述第二电路能够使通电后所述第一节点处的所述电压为预先确定的初始电压。
(9)根据(8)所述的半导体器件，其中
所述第一电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第二节点，所述第一电源对应于所述初始电压，并且
所述第二电路包括第四晶体管，所述第四晶体管被接通，以将所述第一电源耦合至所述第一节点，所述第四晶体管具有大于所述第三晶体管的栅极宽度的栅极宽度。
(10)根据(8)或(9)所述的半导体电路，其中
所述第二电路包括第五晶体管，所述第五晶体管被接通以将第二电源耦合至所述第一节点，所述第二电源对应于不同于所述初始电压的电压，并且
所述第一电路包括第六晶体管，所述第六晶体管被接通，以将所述第二电源耦合至所述第二节点，所述第六晶体管具有大于所述第五晶体管的栅极宽度的栅极宽度。
(11)根据(8)至(10)中任一项所述的半导体电路，其中
所述第一电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第二节点，所述第一电源对应于所述初始电压，并且
所述第二电路包括第四晶体管，所述第四晶体管被接通，以将所述第一电源耦合至所述第一节点，所述第四晶体管具有小于所述第三晶体管的栅极长度的栅极长度。
(12)根据(8)至(11)中任一项所述的半导体电路，其中
所述第二电路包括第五晶体管，所述第五晶体管被接通以将第二电源耦合至所述第一节点，所述第二电源对应于不同于所述初始电压的电压，并且
所述第一电路包括第六晶体管，所述第六晶体管被接通，以将所述第二电源耦合至所述第二节点，所述第六晶体管具有小于所述第五晶体管的栅极长度的栅极长度。
(13)根据(8)至(12)中任一项所述的半导体电路，其中
所述第二电路包括第四晶体管，所述第四晶体管被接通以将第一电源耦合至所述第一节点，所述第一电源对应于所述初始电压，并且
在所述第四晶体管被接通的情况下从所述第一电源流动至所述第一节点的电流的电流值介于第一电流值与第二电流值之间，所述第一电流值是在所述第一晶体管被接通且所述第一存储元件的所述电阻状态是所述第一电阻状态的情况下通过所述第一晶体管从所述第一节点流动至所述第一存储元件的电流的电流值，并且所述第二电流值是在所述第一晶体管被接通且所述第一存储元件的所述电阻状态是所述第二电阻状态的情况下通过所述第一晶体管从所述第一节点流动至所述第一存储元件的电流的电流值。
(14)根据(1)至(13)中任一项所述的半导体电路，还包括：
第三电路，其能够基于第四节点处的电压生成所述第四节点处的所述电压的反相电压，并且将所述反相电压施加至第五节点；
第四电路，其能够基于所述第五节点处的电压生成所述第五节点处的所述电压的反相电压，并且将所述反相电压施加至所述第四节点；
第七晶体管，其被接通以将所述第四节点耦合至第六节点；
第八晶体管，其包括漏极、源极、以及耦合至所述第四节点或所述第五节点的栅极，所述漏极和所述源极中的一个耦合至所述第六节点，并且所述漏极和所述源极中的另一个被供应所述第一控制电压；以及
第二存储元件，其包括耦合至所述第六节点的第一端和被供应第三控制电压的第二端，所述第二存储元件能够采取所述第一电阻状态或所述第二电阻状态。
(15)根据(1)至(14)中任一项所述的半导体电路，还包括：
第九晶体管，其被接通以将所述第二节点耦合至第七节点；
第十晶体管，其包括漏极、源极、以及耦合至所述第一节点或所述第二节点的栅极，所述漏极和所述源极中的一个耦合至所述第七节点，并且所述漏极和所述源极中的另一个被供应第四控制电压；以及
第三存储元件，其包括耦合至所述第七节点的第一端和被供应所述第二控制电压的第二端，所述第三存储元件能够采取所述第一电阻状态或所述第二电阻状态。
(16)根据(1)至(15)中任一项所述的半导体器件，还包括第十一晶体管，其被接通以执行对所述第一电路和所述第二电路的供电。
(17)根据(1)至(16)中任一项所述的半导体电路，其中
所述第一电阻状态是就电阻值而言低于所述第二电阻状态的状态。
(18)根据(1)至(16)中任一项所述的半导体电路，其中
所述第一电阻状态是就电阻值而言高于所述第二电阻状态的状态。
(19)根据(1)至(18)中任一项所述的半导体电路，其中
所述第一存储元件包括第一末端和第二末端，并且根据在所述第一末端与所述第二末端之间流动的电流的方向利用电阻状态的可逆变化存储信息。
(20)根据(19)所述的半导体电路，其中
所述第一存储元件是自旋转移力矩的存储元件。
(21)根据(1)至(20)中任一项所述的半导体电路，其中
所述第一电路和所述第二电路构成SRAM电路。
(22)根据(1)至(20)中任一项所述的半导体电路，其中
所述第一电路和所述第二电路构成锁存电路。
(23)根据(22)所述的半导体电路，其中
所述锁存电路是包括主锁存电路和从锁存电路的触发器电路的所述从锁存电路。
(24)一种驱动方法，包括
在包括第一电路、第二电路、第一晶体管、第二晶体管、以及第一存储元件的半导体电路上执行第一驱动，所述第一电路能够基于第一节点处的电压生成所述第一节点处的所述电压的反相电压，并且将所述反相电压施加至第二节点，所述第二电路能够基于所述第二节点处的电压生成所述第二节点处的所述电压的反相电压，并且将所述反相电压施加至所述第一节点，所述第一晶体管被接通，以将所述第一节点耦合至第三节点，所述第二晶体管包括漏极、源极、以及耦合至所述第一节点或所述第二节点的栅极，所述漏极和所述源极中的一个耦合至所述第三节点，并且所述漏极和所述源极中的另一个被供应第一控制电压，并且所述第一存储元件包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端，所述第一存储元件能够采取第一电阻状态或第二电阻状态，
所述第一驱动包括，在第一时段，
关断所述第一晶体管，
使所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的电压差的极性设置为第一极性，以使所述第一存储元件的电阻状态为根据所述第一节点处的所述电压的电阻状态。
(25)根据(24)所述的驱动方法，还包括
执行第二驱动，其包括在所述第一时段之后的第二时段，接通所述第一晶体管，以将所述第一节点处的所述电压设置为根据所述第一存储元件的所述电阻状态的电压。
(26)一种电子设备，包括：
半导体电路；以及
向所述半导体电路供应电源电压的电池，
所述半导体电路包括
第一电路，其能够基于第一节点处的电压生成所述第一节点处的所述电压的反相电压，并且将所述反相电压施加至第二节点，
第二电路，其能够基于所述第二节点处的电压生成所述第二节点处的所述电压的反相电压，并且将所述反相电压施加至所述第一节点，
第一晶体管，其被接通以将所述第一节点耦合至第三节点，
第二晶体管，其包括漏极、源极、以及耦合至所述第一节点或所述第二节点的栅极，所述漏极和所述源极中的一个耦合至所述第三节点，并且所述漏极和所述源极中的另一个被供应第一控制电压，
第一存储元件，其包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端，所述第一存储元件能够采取第一电阻状态或第二电阻状态，以及
驱动器，其控制所述第一晶体管的操作并且生成所述第一控制电压和所述第二控制电压。
(27)一种半导体电路，包括：
第一电路，其被配置成基于第一节点处的电压生成所述第一节点处的所述电压的第一反相电压，并且将所述第一反相电压施加至第二节点；
第二电路，其被配置成基于所述第二节点处的电压生成所述第二节点处的所述电压的第二反相电压，并且将所述第二反相电压施加至所述第一节点；
第一晶体管，其将所述第一节点或所述第二节点耦合至第三节点；
第二晶体管，其耦合至所述第一节点或所述第二节点、所述第三节点，并且被供应第一控制电压；以及
第一存储元件，其包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端。
(28)根据(27)所述的半导体电路，其中所述第一存储元件被配置成从第一电阻状态变化成第二电阻状态。
(29)根据(28)所述的半导体电路，其中所述第一电阻状态的电阻小于所述第二电阻状态的电阻。
(30)根据(28)所述的半导体电路，其中所述第一电阻状态的电阻大于所述第二电阻状态的电阻。
(31)根据(27)至(30)中任一项所述的半导体电路，其中所述第二晶体管的栅极耦合至所述第一节点或所述第二节点，所述第二晶体管的所述漏极和所述源极中的一个耦合至所述第三节点，并且所述第二晶体管的所述漏极和所述源极中的另一个被供应所述第一控制电压。
(32)根据(27)至(31)中任一项所述的半导体电路，还包括：
驱动器，其被配置成提供所述第一控制电压、所述第二控制电压，并且控制所述第一晶体管的操作。
(33)根据(27)至(32)中任一项所述的半导体电路，其中在第一时段，所述驱动器被配置成：
关断所述第一晶体管，
使得所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的电压差的极性设置为第一极性，以根据所述第一节点处的所述电压配置所述第一存储元件的电阻状态。
(34)根据(33)所述的半导体电路，其中在发生在所述第一时段之后的第二时段，所述驱动器被配置成接通所述第一晶体管并且根据所述第一存储元件的所述电阻状态设置所述第一节点处的所述电压。
(35)根据(34)所述的半导体电路，其中在发生在所述第一时段与所述第二时段之间的第三时段，供应给所述第一电路和所述第二电路的电力被中止。
(36)根据(34)所述的半导体电路，其中在发生在所述第二时段之后的第四时段，所述驱动器被配置成：
关断所述第一晶体管，
使得所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的所述电压差的所述极性设置为不同于所述第一极性的第二极性，以将所述第一存储元件的所述电阻状态配置为所述第一电阻状态。
(37)根据(36)所述的半导体电路，其中在所述第二时段中设置所述第一节点处的所述电压之后并且在所述第一节点处的所述电压改变之前，在所述第四时段，所述驱动器被配置成将所述第一存储元件的所述电阻状态配置为所述第一电阻状态。
(38)根据权利要求(33)所述的半导体器件，其中在发生在所述第一时段之前的第五时段，所述驱动器被配置成：
关断所述第一晶体管，
将所述第一节点处的所述电压设置为预先确定的电压，
使得所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的所述电压差的所述极性设置为不同于所述第一极性的第二极性，以将所述第一存储元件的所述电阻状态配置为所述第一电阻状态。
(39)根据(27)至(38)中任一项所述的半导体器件，其中所述第一电路和所述第二电路将通电后所述第一节点处的所述电压配置为预先确定的初始电压。
(40)根据权利要求(39)所述的半导体器件，其中
所述第一电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第二节点，所述第一电源对应于所述初始电压，并且
所述第二电路包括第四晶体管，所述第四晶体管被接通，以将所述第一电源耦合至所述第一节点，所述第四晶体管具有大于所述第三晶体管的栅极宽度的栅极宽度。
(41)根据(40)所述的半导体电路，其中
所述第二电路包括第五晶体管，所述第五晶体管被接通以将第二电源耦合至所述第一节点，所述第二电源对应于不同于所述初始电压的电压，并且
所述第一电路包括第六晶体管，所述第六晶体管被接通，以将所述第二电源耦合至所述第二节点，所述第六晶体管具有大于所述第五晶体管的栅极宽度的栅极宽度。
(42)根据(39)所述的半导体电路，其中
所述第一电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第二节点，所述第一电源对应于所述初始电压，并且
所述第二电路包括第四晶体管，所述第四晶体管被接通，以将所述第一电源耦合至所述第一节点，所述第四晶体管具有小于所述第三晶体管的栅极长度的栅极长度。
(43)根据(42)所述的半导体电路，其中
所述第二电路包括第五晶体管，所述第五晶体管被接通以将第二电源耦合至所述第一节点，所述第二电源对应于不同于所述初始电压的电压，并且
所述第一电路包括第六晶体管，所述第六晶体管被接通，以将所述第二电源耦合至所述第二节点，所述第六晶体管具有小于所述第五晶体管的栅极长度的栅极长度。
(44)根据(39)所述的半导体电路，其中
所述第二电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第一节点，所述第一电源对应于所述初始电压，并且
在所述第三晶体管被接通的情况下从所述第一电源流动至所述第一节点的电流量介于第一电流量与第二电流量之间，所述第一电流量是在所述第一晶体管被接通且所述第一存储元件的所述电阻状态是所述第一电阻状态的情况下通过所述第一晶体管从所述第一节点流动至所述第一存储元件的电流量，并且所述第二电流量是在所述第一晶体管被接通且所述第一存储元件的所述电阻状态是所述第二电阻状态的情况下通过所述第一晶体管从所述第一节点流动至所述第一存储元件的电流量。
(45)根据(27)至(44)中任一项所述的半导体电路，还包括：
第三电路，其被配置成基于第四节点处的电压生成所述第四节点处的所述电压的第三反相电压，并且将所述第四反相电压施加至第五节点；
第四电路，其被配置成基于所述第五节点处的电压生成所述第五节点处的所述电压的第四反相电压，并且将所述第四反相电压施加至所述第四节点；
第三晶体管，其将所述第四节点或第五节点耦合至第六节点；
第四晶体管，其耦合至所述第四节点或所述第五节点、所述第六节点，并且被供应所述第一控制电压；以及
第二存储元件，其包括耦合至所述第六节点的第一端和被供应第三控制电压的第二端。
(46)根据(27)至(45)中任一项所述的半导体电路，还包括：
第三晶体管，其被接通以将所述第二节点耦合至第四节点；
第四晶体管，其耦合至所述第一节点或所述第二节点、所述第四节点，并且被供应第三控制电压；以及
第三存储元件，其包括耦合至所述第四节点的第一端和被供应所述第二控制电压的第二端。
(47)根据(27)至(47)中任一项所述的半导体器件，还包括：
第三晶体管，其被配置成向所述第一电路和所述第二电路供电。
(48)根据(27)至(47)中任一项所述的半导体电路，其中所述第一存储元件包括第一末端和第二末端并且被配置成根据在所述第一末端与所述第二末端之间流动的电流的方向存储信息。
(49)根据(48)所述的半导体电路，其中所述第一存储元件被配置成存储自旋转移力矩。
(50)根据(27)至49)中任一项所述的半导体电路，其中所述第一电路和所述第二电路是SRAM电路的一部分。
(51)根据(27)至(50)中任一项所述的半导体电路，其中所述第一电路和所述第二电路是锁存电路的一部分。
(52)根据(51)所述的半导体电路，其中所述锁存电路是包括主锁存电路和从锁存电路的触发器电路的所述从锁存电路。
(53)一种驱动方法，包括：
在包括第一电路、第二电路、第一晶体管、第二晶体管、以及第一存储元件的半导体电路上执行第一驱动操作，所述第一电路被配置成基于第一节点处的电压生成所述第一节点处的所述电压的第一反相电压，并且将所述第一反相电压施加至第二节点，所述第二电路被配置成基于所述第二节点处的电压生成所述第二节点处的所述电压的第二反相电压，并且将所述第二反相电压施加至所述第一节点，所述第一晶体管将所述第一节点或第二节点耦合至第三节点，所述第二晶体管耦合至所述第一节点或第二节点、所述第三节点，并且被供应第一控制电压，并且所述第一存储元件包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端，所述第一驱动操作包括：
关断所述第一晶体管，
使得所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的电压差的极性设置为第一极性，以根据所述第一节点处的所述电压配置所述第一存储元件的电阻状态。
(54)根据权利要求53所述的驱动方法，还包括：
执行第二驱动操作，所述第二驱动操作包括接通所述第一晶体管，以根据所述第一存储元件的所述电阻状态设置所述第一节点处的所述电压。
(55)一种电子设备，包括：
半导体电路；以及
向所述半导体电路供应电源电压的电池，所述半导体电路包括：
第一电路，其被配置成基于第一节点处的电压生成所述第一节点处的所述电压的第一反相电压，并且将所述反相电压施加至第二节点，
第二电路，其被配置成基于所述第二节点处的电压生成所述第二节点处的所述电压的第二反相电压，并且将所述第二反相电压施加至所述第一节点，
第一晶体管，其将所述第一节点或第二节点耦合至第三节点，
第二晶体管，其耦合至所述第一节点或所述第二节点、所述第三节点，并且被供应第一控制电压，以及
第一存储元件，其包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端。
本领域技术人员应当理解，可以根据设计需求和其他因素发生各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内即可。
附图标记列表
1、1E、1F和2 半导体电路
11 控制器
12和12E 电源晶体管
20、20E、20F和50 存储器电路
21和51 存储器单元阵列
22、22D、23、23D、52和53 驱动器
24至29 晶体管
30、30A、30B、30C、30D和60 存储器单元
31至34、32B和24B 晶体管
35至38 存储元件
40和70 SRAM电路
41至46和71至74 晶体管
AWL 字线
BLB和BLT 位线
CL、CL1、CL2和CTRL 控制线
F 自由层
I 隧道阻挡层
Iinit1和Iinit2 初始化电流
Ireset 重置电流
Istore 存储电流
IV1至IV6 反相器
M1 初始化操作
M2 正常操作
M3 存储操作
M4 待机操作
M5 再存储操作
M6 重置操作
N1和N2 节点
P 钉扎层
RH 高电阻状态
RL 低电阻状态
SAWL、SBWL、SCL、SCL1、SCL2、SCTRL和SRST 信号
SPG 电源控制信号
VDD和VDD1 电源电压
VH 高电平电压
VL 低电平电压
VSS和VSS1 接地电压。

Claims (24)

1.一种半导体电路，包括：
第一电路，其被配置成基于第一节点处的电压生成所述第一节点处的所述电压的第一反相电压，并且将所述第一反相电压施加至第二节点；
第二电路，其被配置成基于所述第二节点处的电压生成所述第二节点处的所述电压的第二反相电压，并且将所述第二反相电压施加至所述第一节点；
第一晶体管，其将所述第一节点或所述第二节点耦合至第三节点；
第二晶体管，其耦合至所述第一节点或所述第二节点、所述第三节点，并且被供应第一控制电压；
第一存储元件，其包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端；以及
驱动器，其中在第一时段，所述驱动器被配置成：
关断所述第一晶体管，
使得所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的电压差的极性设置为第一极性，以根据所述第一节点处的所述电压配置所述第一存储元件的电阻状态，
其中所述第一电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第二节点，所述第一电源对应于预先确定的初始电压，并且
所述第二电路包括第四晶体管，所述第四晶体管被接通，以将所述第一电源耦合至所述第一节点，所述第四晶体管具有大于所述第三晶体管的栅极宽度的栅极宽度。
2.根据权利要求1所述的半导体电路，其中所述第一存储元件被配置成从第一电阻状态变化成第二电阻状态。
3.根据权利要求2所述的半导体电路，其中所述第一电阻状态的电阻小于所述第二电阻状态的电阻。
4.根据权利要求2所述的半导体电路，其中所述第一电阻状态的电阻大于所述第二电阻状态的电阻。
5.根据权利要求1所述的半导体电路，其中所述第二晶体管的栅极耦合至所述第一节点或所述第二节点，所述第二晶体管的漏极和源极中的一个耦合至所述第三节点，并且所述第二晶体管的所述漏极和所述源极中的另一个被供应所述第一控制电压。
6.根据权利要求1所述的半导体电路，其中所述驱动器还被配置成提供所述第一控制电压、所述第二控制电压，并且控制所述第一晶体管的操作。
7.根据权利要求1所述的半导体电路，其中在发生在所述第一时段之后的第二时段，所述驱动器被配置成接通所述第一晶体管并且根据所述第一存储元件的所述电阻状态设置所述第一节点处的所述电压。
8.根据权利要求7所述的半导体电路，其中在发生在所述第一时段与所述第二时段之间的第三时段，供应给所述第一电路和所述第二电路的电力被中止。
9.根据权利要求8所述的半导体电路，其中在发生在所述第二时段之后的第四时段，所述驱动器被配置成：
关断所述第一晶体管，
使得所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的所述电压差的所述极性设置为不同于所述第一极性的第二极性，以将所述第一存储元件的所述电阻状态配置为第一电阻状态。
10.根据权利要求9所述的半导体电路，其中在所述第二时段中设置所述第一节点处的所述电压之后并且在所述第一节点处的所述电压改变之前，在所述第四时段，所述驱动器被配置成将所述第一存储元件的所述电阻状态配置为所述第一电阻状态。
11.根据权利要求1所述的半导体电路，其中在发生在所述第一时段之前的第五时段，所述驱动器被配置成：
关断所述第一晶体管，
将所述第一节点处的所述电压设置为预先确定的电压，
使得所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的所述电压差的所述极性设置为不同于所述第一极性的第二极性，以将所述第一存储元件的所述电阻状态配置为第一电阻状态。
12.根据权利要求1所述的半导体电路，其中所述第一电路和所述第二电路将通电后所述第一节点处的所述电压配置为所述初始电压。
13.根据权利要求1所述的半导体电路，其中
所述第二电路包括第五晶体管，所述第五晶体管被接通以将第二电源耦合至所述第一节点，所述第二电源对应于不同于所述初始电压的电压，并且
所述第一电路包括第六晶体管，所述第六晶体管被接通，以将所述第二电源耦合至所述第二节点，所述第六晶体管具有大于所述第五晶体管的栅极宽度的栅极宽度。
14.根据权利要求1所述的半导体电路，还包括：
第三电路，其被配置成基于第四节点处的电压生成所述第四节点处的所述电压的第三反相电压，并且将所述第三反相电压施加至第五节点；
第四电路，其被配置成基于所述第五节点处的电压生成所述第五节点处的所述电压的第四反相电压，并且将所述第四反相电压施加至所述第四节点；
第五晶体管，其将所述第四节点或第五节点耦合至第六节点；
第六晶体管，其耦合至所述第四节点或所述第五节点、所述第六节点，并且被供应所述第一控制电压；以及
第二存储元件，其包括耦合至所述第六节点的第一端和被供应第三控制电压的第二端。
15.根据权利要求1所述的半导体电路，还包括：
第五晶体管，其被接通以将所述第二节点耦合至第四节点；
第六晶体管，其耦合至所述第一节点或所述第二节点、所述第四节点，并且被供应第三控制电压；以及
第三存储元件，其包括耦合至所述第四节点的第一端和被供应所述第二控制电压的第二端。
16.根据权利要求1所述的半导体电路，还包括：
第五晶体管，其被配置成向所述第一电路和所述第二电路供电。
17.根据权利要求1所述的半导体电路，其中所述第一存储元件包括第一末端和第二末端并且被配置成根据在所述第一末端与所述第二末端之间流动的电流的方向存储信息。
18.根据权利要求17所述的半导体电路，其中所述第一存储元件被配置成存储自旋转移力矩。
19.根据权利要求1所述的半导体电路，其中所述第一电路和所述第二电路是SRAM电路的一部分。
20.根据权利要求1所述的半导体电路，其中所述第一电路和所述第二电路是锁存电路的一部分。
21.根据权利要求20所述的半导体电路，其中所述锁存电路是包括主锁存电路和从锁存电路的触发器电路的所述从锁存电路。
22.一种驱动方法，包括：
在包括第一电路、第二电路、第一晶体管、第二晶体管、以及第一存储元件的半导体电路上执行第一驱动操作，所述第一电路被配置成基于第一节点处的电压生成所述第一节点处的所述电压的第一反相电压，并且将所述第一反相电压施加至第二节点，所述第二电路被配置成基于所述第二节点处的电压生成所述第二节点处的所述电压的第二反相电压，并且将所述第二反相电压施加至所述第一节点，所述第一晶体管将所述第一节点或第二节点耦合至第三节点，所述第二晶体管耦合至所述第一节点或第二节点、所述第三节点，并且被供应第一控制电压，并且所述第一存储元件包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端，所述第一驱动操作包括：
关断所述第一晶体管，
使得所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的电压差的极性设置为第一极性，以根据所述第一节点处的所述电压配置所述第一存储元件的电阻状态，
其中所述第一电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第二节点，所述第一电源对应于预先确定的初始电压，并且
所述第二电路包括第四晶体管，所述第四晶体管被接通，以将所述第一电源耦合至所述第一节点，所述第四晶体管具有大于所述第三晶体管的栅极宽度的栅极宽度。
23.根据权利要求22所述的驱动方法，还包括：
执行第二驱动操作，所述第二驱动操作包括接通所述第一晶体管，以根据所述第一存储元件的所述电阻状态设置所述第一节点处的所述电压。
24.一种电子设备，包括
半导体电路；以及
向所述半导体电路供应电源电压的电池，所述半导体电路包括：
第一电路，其被配置成基于第一节点处的电压生成所述第一节点处的所述电压的第一反相电压，并且将所述反相电压施加至第二节点，
第二电路，其被配置成基于所述第二节点处的电压生成所述第二节点处的所述电压的第二反相电压，并且将所述第二反相电压施加至所述第一节点，
第一晶体管，其将所述第一节点或第二节点耦合至第三节点，
第二晶体管，其耦合至所述第一节点或所述第二节点、所述第三节点，并且被供应第一控制电压，
第一存储元件，其包括耦合至所述第三节点的第一端和被供应第二控制电压的第二端，以及
驱动器，其中在第一时段，所述驱动器被配置成：
关断所述第一晶体管，
使得所述第一控制电压和所述第二控制电压彼此不同，并且
将所述第一控制电压与所述第二控制电压之间的电压差的极性设置为第一极性，以根据所述第一节点处的所述电压配置所述第一存储元件的电阻状态，
其中所述第一电路包括第三晶体管，所述第三晶体管被接通以将第一电源耦合至所述第二节点，所述第一电源对应于预先确定的初始电压，并且
所述第二电路包括第四晶体管，所述第四晶体管被接通，以将所述第一电源耦合至所述第一节点，所述第四晶体管具有大于所述第三晶体管的栅极宽度的栅极宽度。
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