WO2020241000A1 - 電子回路および双安定回路 - Google Patents

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WO2020241000A1
WO2020241000A1 PCT/JP2020/012099 JP2020012099W WO2020241000A1 WO 2020241000 A1 WO2020241000 A1 WO 2020241000A1 JP 2020012099 W JP2020012099 W JP 2020012099W WO 2020241000 A1 WO2020241000 A1 WO 2020241000A1
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voltage
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power supply
fet
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菅原聡
北形大樹
山本修一郎
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国立研究開発法人科学技術振興機構
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Definitions

  • the present invention relates to an electronic circuit and a bistable circuit, for example, a bistable circuit and an electronic circuit including a plurality of memory cells having the bistable circuit.
  • VNR-SRAM pseudo-nonvolatile SRAM
  • CMOS Complementary Metal Oxide Semiconductor
  • Patent Document 1 a dual mode inverter that can switch between Schmitt trigger (ST) mode that enables ultra-low voltage (ULV) retention and boosted inverter (BI) mode that can achieve circuit performance equivalent to SRAM at normal voltage. Is used. This ULV retention can be used for power gating (PG).
  • ST Schmitt trigger
  • BI boosted inverter
  • a storage circuit using a memory cell (NV-SRAM) having a bistable circuit and a non-volatile element is known (for example, Patent Document 2).
  • NV-SRAM a memory cell having a bistable circuit and a non-volatile element
  • NV-SRAM Static Random Access Memory
  • SRAM Static Random Access Memory
  • PG power gating
  • a storage circuit that controls to skip the store (store-free operation) when the data stored in the bistable circuit and the data stored in the non-volatile element match (for example, Patent Document 4) is known. .. It is known that the cell array is divided into a plurality of blocks and the power supply of the block whose store operation is completed is cut off (for example, Patent Document 5).
  • the standby power can be reduced without losing the stored contents of the cell by retaining the ULV. As a result, power consumption can be suppressed.
  • VNR-SRAM since unnecessary data is also ULV retained after PG, the reduction rate of energy consumption due to the leakage current during PG is restricted. Also, during PG, the ST mode and BI mode are switched for all cells. For this reason, time (latency) and energy overhead for mode switching occur. These leak currents and energy consumption for mode switching lead to an increase in break-even time (BET).
  • the present invention has been made in view of the above problems, and an object of the present invention is to suppress power consumption and energy consumption.
  • the present invention comprises a first inverter circuit and a second inverter circuit in which each memory cell switches between a first mode having substantially no hysteresis in transmission characteristics and a second mode having hysteresis in transmission characteristics.
  • the output node and the input node of the first inverter circuit are a cell array having a plurality of memory cells having a bistable circuit connected to the input node and the output node of the second inverter circuit, respectively, and data among the plurality of memory cells. After powering off one or more first memory cells that do not need to hold the above, the bistable circuit in the remaining one or more second memory cells among the plurality of memory cells is set to the second mode.
  • the second is lower than the first power supply voltage supplied to the bistable circuit when reading and / or writing data to the bistable circuit in the one or more second memory cells while maintaining the second mode. It is an electronic circuit including a control circuit for supplying a second power supply voltage capable of holding data in a two-mode bistable circuit.
  • the cell array is divided into a plurality of blocks, each block containing at least two memory cells, and the control circuit does not have to hold data from the plurality of blocks.
  • the bistable circuit in the remaining one or more second blocks of the plurality of blocks is set as the second mode, and the second mode is set.
  • the second power supply voltage can be supplied to the bistable circuit in the one or more second blocks while maintaining the above.
  • control circuit is placed in the one or more second blocks at a lower voltage than the first power supply voltage before the bistable circuit in the one or more second blocks is put into the second mode.
  • the bistable circuit of the first mode may be configured to supply a third power supply voltage higher than the second power supply voltage and capable of holding data.
  • control circuit connects the bistable circuit in the one or more second blocks to the bistable circuit in the one or more second blocks while supplying the third power supply voltage to the bistable circuit in the one or more second blocks. It can be configured as a mode.
  • the one or more second blocks are a plurality of second blocks
  • the control circuit is connected to the bistable circuit of one or more third blocks of the plurality of second blocks with the third power supply.
  • the bistable circuit in the one or more third blocks is set to the second mode
  • the bistable circuit in the one or more third blocks is set to the second mode.
  • a state in which the second power supply voltage is supplied, and then the third power supply voltage is supplied to the bistable circuit of one or more fourth blocks different from the one or more third blocks of the plurality of second blocks.
  • the second power supply voltage is supplied in a state where the bistable circuit in the one or more fourth blocks is set to the second mode and the bistable circuit in the one or more fourth blocks is set to the second mode. It can be configured to be.
  • the one or more second blocks are a plurality of second blocks
  • the control circuit is a plurality of the control circuits in a state where the third power supply voltage is supplied to the bistable circuits in the plurality of second blocks.
  • the bistable circuit in the second block is set to the second mode
  • the bistable circuit in the plurality of second blocks is set to the second mode and the second power supply voltage is supplied. Can be done.
  • control circuit includes a storage circuit provided outside the cell array and storing information indicating a block that does not need to hold the data received from the external circuit, and the control circuit is based on the information. Can be configured to extract the one or more first blocks that do not have to hold.
  • the first inverter circuit and the second inverter circuit are of the first conductive type channel in which the source is connected to the first power supply line, the drain is connected to the output node, and the gate is connected to the input node.
  • a third FET and a fourth FET in which one of the source and the drain is connected to the intermediate node and the other of the source and the drain is connected to the control node are provided, respectively, and the gate of the fourth FET of the first inverter circuit is
  • the gate of the fourth FET of the second inverter circuit is connected to any one of the input node and the output node of the first inverter circuit and the input node and the output node of the second inverter circuit, and the gate of the fourth FET of the second inverter circuit is the second inverter circuit.
  • the fourth FET of the first inverter circuit has a gate at the output node of the first inverter circuit or the output node.
  • the FET of the second conductive type channel When connected to the input node of the second inverter circuit, it is the FET of the second conductive type channel, and when the gate is connected to the input node of the first inverter circuit or the output node of the second inverter circuit, the second It is a 1 conductive type channel FET, and the 4th FET of the 2nd inverter circuit is of the 2nd conductive type when the gate is connected to the output node of the 2nd inverter circuit or the input node of the 1st inverter circuit. It is a channel FET, and can be configured to be a first conductive channel FET when the gate is connected to the input node of the second inverter circuit or the output node of the first inverter circuit.
  • a constant bias is applied to the control nodes of the first inverter circuit and the second inverter circuit, and the first inverter circuit and the second inverter circuit are said to be described when the first power supply voltage is supplied.
  • the first mode can be set, and the second mode can be set when the second power supply voltage is supplied.
  • the source is connected to the first power supply line, the drain is connected to the output node, and the gate is connected to the input node.
  • the first FET of the first conductive type channel and the source are the first power supply line.
  • the source is connected to the intermediate node, the drain is connected to the output node, the gate is connected to the input node, and the third FET of the second conductive type channel, and one of the source and drain is connected to the intermediate node.
  • a first inverter circuit and a second inverter circuit each including a fourth FET of a first conductive type channel connected and the other of the source and the drain are connected to a control node, and an output node of the first inverter circuit.
  • a first storage node to which the input node of the second inverter circuit is connected, and a second storage node to which the input node of the first inverter circuit and the output node of the second inverter circuit are connected are provided.
  • the gate of the 4th FET of the 1st inverter circuit is connected to the input node of the 1st inverter circuit or the output node of the 2nd inverter circuit, and the gate of the 4th FET of the 2nd inverter circuit is the input of the 2nd inverter circuit. It is a bistable circuit connected to a node or an output node of the first inverter circuit.
  • the bistable circuit the power supply voltage, the first voltage at which the bistable circuit can write and read data, and the second voltage at which the bistable circuit can hold data lower than the first voltage. It is an electronic circuit including a voltage and a power supply circuit that switches to and supplies a voltage.
  • the constant bias can be a bias between the voltage of the first power supply line and the voltage of the second power supply line when the first voltage is supplied.
  • the constant bias has a configuration closer to the voltage of the second power supply line than between the voltage of the first power supply line and the voltage of the second power supply line when the first voltage is supplied. be able to.
  • the fourth FET when the fourth FET is a P-channel FET, when the power supply circuit supplies the first voltage and the second voltage, the control node is supplied with a low level and a high level higher than the low level, respectively.
  • the fourth FET is an N-channel FET, the power supply circuit is provided with a control circuit that supplies a high level and a low level lower than the high level to the control node when supplying the first voltage and the second voltage, respectively. be able to.
  • the source is connected to the first power supply line, the drain is connected to the output node, and the gate is connected to the input node.
  • the first FET of the first conductive type channel and the source are the first power supply line.
  • the source is connected to the intermediate node, the drain is connected to the output node, the gate is connected to the input node, and the third FET of the second conductive type channel, and one of the source and drain is connected to the intermediate node.
  • a first inverter circuit and a second inverter circuit each comprising a fourth FET connected to which the source and the other of the drain are connected to a control node, and an output node of the first inverter circuit and the second inverter circuit.
  • a first storage node to which an input node is connected, a second storage node to which an input node of the first inverter circuit and an output node of the second inverter circuit are connected, and a fourth FET of the first inverter circuit are provided.
  • the gate is connected to any one of the input node and the output node of the first inverter circuit, and the input node and the output node of the second inverter circuit, and the gate of the fourth FET of the second inverter circuit is the gate.
  • the bistable circuit connected to any one of the input node and the output node of the second inverter circuit, the input node and the output node of the first inverter circuit, the power supply voltage, and the bistable circuit write data.
  • the power supply circuit comprises a first voltage that can be read and a second voltage that is lower than the first voltage and the bistable circuit can hold data, and the power supply circuit supplies the bistable circuit.
  • This is an electronic circuit in which a constant bias is supplied to the control node when either the first voltage or the second voltage is supplied to the control node.
  • the power supply circuit when the power supply circuit switches the power supply voltage between the first voltage and the second voltage, the power supply circuit supplies a constant third voltage to the second power supply line and supplies the first power supply line to the first power supply line.
  • the voltage to be supplied can be switched between the fourth voltage and the fifth voltage, respectively.
  • the constant bias can be a bias between the third voltage and the fourth voltage.
  • the fourth FET of the first inverter circuit is an FET of the second conductive type channel when the gate is connected to the output node of the first inverter circuit or the input node of the second inverter circuit.
  • the gate When the gate is connected to the input node of the first inverter circuit or the output node of the second inverter circuit, it is the FET of the first conductive type channel, and in the fourth FET of the second inverter circuit, the gate is the first. 2
  • the gate When connected to the output node of the inverter circuit or the input node of the first inverter circuit, it is the FET of the second conductive type channel, and the gate is the input node of the second inverter circuit or the output of the first inverter circuit.
  • it When connected to a node, it can be configured to be a first conductive channel FET.
  • each memory cell non-volatilely stores a bistable circuit that volatilely stores data and the data stored in the bistable circuit, and the non-volatile stored data is stored in the bistable circuit.
  • a cell array having a plurality of memory cells including a non-volatile element to be restored to, and a non-volatile store of the plurality of memory cells regardless of whether or not they are volatilely rewritten when the power is cut off. After powering off one or more first memory cells and powering off the first memory cell, the remaining one or more second memory cells among the plurality of memory cells become a bistable circuit.
  • It is an electronic circuit including a control circuit that performs a store operation of storing volatilely stored data in the non-volatile element and then shuts off the power supply of the second memory cell.
  • the cell array is divided into a plurality of blocks, each block containing at least two memory cells, and the control circuit is used to control the memory cells in the blocks from the plurality of blocks when the power supply is cut off. Extracts one or more first blocks that do not need to be stored non-volatilely whether or not they are volatilely rewritten, power off the one or more first blocks, and power off the one or more first blocks. After the power is cut off from the first block, a store operation is performed in the memory cells in the remaining one or a plurality of the second blocks among the plurality of blocks, and the power is cut off from the second block after the store operation is completed. it can.
  • control circuit may be configured to perform a store operation in the memory cells in the one or a plurality of second blocks after the power is cut off from all the one or a plurality of first blocks.
  • control circuit includes a storage circuit provided outside the cell array and storing information indicating the one or more first blocks received from an external circuit, and the control circuit is based on the information.
  • the first block of the above can be extracted.
  • control circuit is a block that does not need to be stored non-volatilely from the plurality of blocks regardless of whether the memory cells in the block are volatilely rewritten or not, or a memory in the block.
  • Blocks in which the cells were not volatilely rewritten were extracted as the one or more first blocks, the one or more first blocks were powered off, and the one or more first blocks were powered off.
  • the store operation may be performed in the memory cells in the remaining one or a plurality of the second blocks among the plurality of blocks, and the power supply of the second block after the store operation is completed may be cut off.
  • FIG. 1 is a circuit diagram of a memory cell according to the first embodiment.
  • 2 (a) and 2 (b) are diagrams showing the voltage applied to each state in the first embodiment.
  • FIG. 3 is a diagram showing power consumption in each period in the first embodiment.
  • FIG. 4 is a block diagram showing an electronic circuit according to the first embodiment.
  • FIG. 5 is a block diagram of the sub-array according to the first embodiment.
  • FIG. 6 is a flowchart showing the operation in the first embodiment.
  • FIG. 7A is a flowchart showing the read / write operation in the first embodiment
  • FIG. 7B is a flowchart showing the UDF setting in the first embodiment.
  • FIG. 8 is a flowchart showing the store operation in the first embodiment.
  • FIG. 9 (a) to 9 (d) are schematic views showing the cell array and the block in the first embodiment.
  • 10 (a) to 10 (c) are schematic views showing blocks in the first embodiment.
  • 11 (a) and 11 (b) are diagrams showing examples of the size and word address of the cell array in Example 1, respectively.
  • FIG. 12 is a block diagram showing an example of the control circuit according to the first embodiment.
  • 13 (a) to 13 (e) are diagrams showing the operation of each signal and the power switch in the first embodiment.
  • FIG. 14 is a timing chart of the control signal in the first embodiment.
  • FIG. 15 is a block diagram of another example of the control circuit 28 in the first embodiment.
  • FIG. 16 (a) to 16 (c) show the BET with respect to the SFBF store-free ratio in Example 1, Comparative Examples 1-1 and 1-2, and FIGS. 16 (d) to 16 (f) are shown. It is a figure which shows the stray latency with respect to the SFBF store-free ratio.
  • FIG. 17 is a circuit diagram of a memory cell according to the second embodiment. 18 (a) and 18 (b) are diagrams showing the voltage applied to each state in the second embodiment. 19 (a) and 19 (b) are diagrams showing the voltages applied to the retention and shutdown in the second embodiment.
  • FIG. 20 is a diagram showing power consumption in each period in the second embodiment. 21 (a) and 21 (b) are another example of the memory cell in the second embodiment.
  • FIG. 22 is a block diagram showing an electronic circuit according to the second embodiment.
  • FIG. 23 is a block diagram of the subarray in the second embodiment.
  • FIG. 24 is a flowchart showing the operation in the second embodiment.
  • FIG. 25 is a flowchart showing the type A of the retention operation in the second embodiment.
  • 26 (a) to 26 (e) are schematic views showing a cell array of type A retention operation in the second embodiment.
  • 27 (a) to 27 (e) are schematic views showing a cell array and a block in type A of retention operation in the second embodiment.
  • FIG. 28 is a flowchart showing the type B of the retention operation in the second embodiment.
  • 29 (a) to 29 (e) are schematic views showing a cell array of type B retention operation in the second embodiment.
  • FIG. 30 (a) to 30 (e) are schematic views showing a cell array and a block in type B of retention operation in the second embodiment.
  • FIG. 31 is a flowchart showing the type C of the retention operation in the second embodiment.
  • 32 (a) to 32 (e) are schematic views showing a cell array of type C retention operation.
  • 33 (a) to 33 (e) are schematic views showing cell arrays and blocks of type C retention operation.
  • FIG. 34 is a block diagram showing an example of a control circuit in type B retention operation.
  • 35 (a) to 35 (e) are diagrams showing the operation of each signal and the power switch in the retention operation type B.
  • FIG. 36 is a timing chart of the control signal in the retention operation type B.
  • FIG. 37 is a block diagram showing an example of a control circuit in type C retention operation.
  • FIG. 38 is a timing chart of the control signal in the retention operation type C.
  • 39 (a) to 39 (c) show the BET for the UD ratio in types A to C and Comparative Example 2, and
  • FIGS. 39 (d) to 39 (f) show the latency for the UD ratio.
  • Is. 40 (a) to 40 (c) are diagrams showing standby power with respect to the UD ratio in Type C, Comparative Examples 2-1 and 2-2.
  • FIG. 41 is a circuit diagram of a header PS / PDFB / type 1 memory cell according to the third embodiment.
  • FIG. 42 is a circuit diagram of a header PS / PDFB / type 2 memory cell according to the third embodiment.
  • FIG. 43 (a) is a diagram showing the transmission characteristics of the inverter circuit in the retention state
  • FIG. 43 (b) is a diagram showing the SNM in the BI mode
  • 44 (a) is a diagram showing the SNM in the retention state
  • FIG. 44 (b) is a diagram showing the leak power in the BI mode
  • FIGS. 44 (c) and 44 (d) are the leak power in the ST mode. It is a figure which shows.
  • FIG. 45 is a circuit diagram of a footer PS / PDFB / type 2 memory cell according to the third embodiment
  • FIG. 46 is a circuit diagram of a footer PS / PUFB / type 1 memory cell according to the third embodiment.
  • FIG. 45 is a circuit diagram of a footer PS / PDFB / type 2 memory cell according to the third embodiment
  • FIG. 46 is a circuit diagram of a footer PS / PUFB / type 1 memory cell according to the third embodiment.
  • FIG. 47 is a circuit diagram of a header PS / PUFB / type 2 memory cell according to the third embodiment.
  • FIG. 48 is a circuit diagram of the memory cells of the header PS / PUPDFB in the third embodiment.
  • FIG. 49 is a circuit diagram of the memory cell of the footer PS / PUPDFB in the third embodiment.
  • 50 (a) to 50 (f) are diagrams showing the arrangement of power switches connected to cells.
  • 51 (a) to 51 (d) are diagrams showing the arrangement of drivers connected to cells.
  • 52 (a) to 52 (c) are diagrams showing the arrangement of drivers connected to cells.
  • 53 (a) and 53 (b) are diagrams showing the respective voltages of the header PS / PDFB / type 1 and the footer PS / PUFB / type 1 respectively.
  • FIG. 54 is a circuit diagram of a header PS / PDFB / type 1 type memory cell according to the fourth embodiment.
  • FIG. 55 is a circuit diagram of a footer PS / PUFB / type 1 type memory cell according to the fourth embodiment.
  • FIG. 56 is a circuit diagram of the header PS / PUPDFB / PD side type 1 type in the fourth embodiment.
  • FIG. 57 is a circuit diagram of the footer PS / PUPDFB / PU side type 1 type in the fourth embodiment.
  • FIG. 58 is a circuit diagram of an electronic circuit according to a first modification of the fourth embodiment.
  • 59 (a) and 59 (b) are diagrams showing the butterfly curve of the flip-flop circuit.
  • FIG. 60 (a) is a diagram showing SNM
  • FIG. 60 (b) is a diagram showing standby power.
  • FIG. 61 (a) is a conceptual diagram of the simulated logic system
  • FIG. 61 (b) is a diagram showing the standardized
  • the store operation is performed only on the memory cell rewritten during the normal SRAM operation (that is, read / write operation).
  • the power consumption due to the leakage current in the memory cell waiting for the store operation increases. Therefore, it is conceivable to shut down the unrewritten memory cells first, and then perform the store operation on the rewritten memory cells. However, even if the rewritten memory cell data is unnecessary data after restoration, the store operation is performed. This increases power consumption and latency.
  • Example 1 aims to reduce power consumption and energy consumption. Specifically, the purpose is to reduce power consumption and energy consumption during PG (power gating) (when power is cut off), transition to PG and return from PG, and reduction of BET related to PG.
  • PG power gating
  • BET BET related to PG
  • the memory cells of data that do not need to be stored regardless of whether they are rewritten or not are shut down first, and then the storage operation is performed on the remaining memory cells. As a result, power consumption and latency can be suppressed.
  • the cell array is divided into multiple blocks.
  • Judge store-free for each block in the hierarchy above the storage hierarchy. At this time, if the data is unnecessary even if it is rewritten in the normal SRAM operation, it is set as a store-free block.
  • the upper hierarchy generates a UDF (Useless Data Flag) that specifies a block in which unnecessary data exists after restoration.
  • UDF Unknown Data Flag
  • shutdown and store operations are performed for each block based on UDF. As a result, power consumption can be efficiently suppressed.
  • FIG. 1 is a circuit diagram of a memory cell according to the first embodiment.
  • the memory cell 10 mainly includes inverter circuits 14 and 16, spin transfer torque magnetic tunnel junction elements (STT-MTJ: hereinafter simply referred to as ferromagnetic tunnel junction elements) MTJ1 and MTJ2. ..
  • STT-MTJ spin transfer torque magnetic tunnel junction elements
  • Inverter circuits 14 and 16 are connected in a loop to form a bistable circuit 12.
  • the inverter circuit 14 includes FETs (Field Effect Transistors) m1 and m2.
  • the inverter circuit 16 includes FETs m3 and m4.
  • FETs m1 and m3 are P-channel MOSFETs
  • FETs m2 and m4 are N-channel MOSFETs.
  • the sources of the FETs m1 and m3 are connected to the power supply line 15a to which the virtual power supply voltage V VDD is applied
  • the sources of the FETs m2 and m4 are connected to the ground line 15b to which the ground voltage VGND is applied.
  • the power supply voltage V VDD-VGND
  • the nodes to which the inverter circuits 14 and 16 are connected are the nodes Q and QB, respectively.
  • Node Q and node QB are complementary nodes to each other.
  • the bistable circuit 12 is put into a stable state when node Q and node QB are at high level and low level, respectively, or node Q and node QB are at low level and high level, respectively.
  • the bistable circuit 12 can store data when it is in a stable state.
  • Nodes Q and QB are connected to bit lines BL and BLB via N-channel FETs m5 and m6, respectively.
  • the gates of FETs m5 and m6 are connected to the word line WL.
  • a 6-transistor (FET) type SRAM is formed by FETs m1 to m6.
  • the FET m7 and the ferromagnetic tunnel junction element MTJ1 are connected between the node Q and the control line CTRL, and the FET m8 and the ferromagnetic tunnel junction element MTJ2 are connected between the node QB and the control line CTRL.
  • One of the source and drain of the FETs m7 and m8 is connected to the nodes Q and QB, and the other of the source and drain is connected to the ferromagnetic tunnel junction elements MTJ1 and MTJ2, respectively.
  • the gates of FETs m7 and m8 are connected to the switch line SR.
  • the FETs m7 and m8 may be connected between the ferromagnetic tunnel junction elements MTJ1 and MTJ2 and the control line CTRL, respectively. Further, the FETs m7 and m8 may not be provided.
  • the ferromagnetic tunnel junction elements MTJ1 and MTJ2 have a free layer 17, a tunnel insulating film 18, and a pin layer 19, respectively.
  • the free layer 17 and the pin layer 19 are made of a ferromagnet.
  • the resistance values of MTJ1 and MTJ2 are low.
  • the resistance values of MTJ1 and MTJ2 are higher than in the parallel state.
  • MTJ1 and MTJ2 store data according to the resistance values of MTJ1 and MTJ2.
  • the free layer 17 is connected to the control line CTRL, and in the virtual grounding method, the pin layer 19 is connected to the control line CTRL.
  • the FETs m7 and m8 are N-channel FETs, and in the virtual ground system, the FETs m7 and m8 are P-channel FETs.
  • the power switch 30 is connected between the power supply line 15a and the power supply 15c.
  • the power switch 30 includes power switches PS1 and PS2 connected in parallel between the power supply line 15a and the power supply 15c.
  • the power switches PS1 and PS2 are, for example, P-channel FETs and N-channel FETs, respectively.
  • PS control signals VPG1 and VPG2 are applied to the gates of the power switches PS1 and PS2, respectively.
  • the power switch 30 may be provided between the ground wire 15b and the ground 15d. In this case, the voltage VDD of the power supply is applied to the power supply line 15a, and the virtual ground voltage VVGND equal to or higher than the ground voltage VGND is applied to the ground line 15b. This is called the virtual grounding method.
  • the power switch 30 may be provided both between the power supply line 15a and the power supply 15c and between the ground line 15b and the ground 15d.
  • FIG. 2A and 2 (b) are diagrams showing the voltage applied to each state in the first embodiment.
  • VPG1 and VPG2 have a low level L in the read / write state.
  • the power switches PS1 and PS2 are turned on and off, respectively.
  • the power supply voltage V VDD-VGND supplied between the power supply line 15a and the ground line 15b becomes the voltage V2.
  • the voltage V2 is, for example, 1.2V.
  • VPG1 and VPG2 are at high level H.
  • the power switches PS1 and PS2 are turned off and on, respectively.
  • the power supply voltage V VDD-VGND becomes a voltage V1 lower than the voltage V2.
  • the voltage V1 is, for example, 0.8V.
  • VPG1 and VPG2 are high level H and low level L, respectively.
  • the power switches PS1 and PS2 are turned off. No power supply voltage is applied to the power supply line 15a.
  • the power supply voltage V VDD-VGND becomes a voltage V0 lower than the voltage V1.
  • the voltage V0 is, for example, approximately 0V.
  • the read / write state period is a period in which the data of the bistable circuit 12 is rewritten as a normal SRAM and the data is volatilely retained (this is referred to as "volatile rewriting of the data").
  • Writing and reading of data to the bistable circuit 12 is performed in the same manner as in SRAM. That is, the data of the bit lines BL and BLB are written in the bistable circuit 12 by setting the word line WL to a high level and making the FETs m5 and m6 conductive.
  • the data of the bistable circuit 12 can be read out to the bit lines BL and BLB by setting the bit lines BL and BLB in an equipotential floating state, setting the word line WL at a high level, and making the FETs m5 and m6 in a conductive state.
  • the power supply voltage V VDD-VGND is a voltage V2 at which the bi-stable circuit 12 can rewrite the data and can hold the data.
  • the sleep state period is the period in which the memory cell 10 is in the sleep mode. In the sleep state, the bistable circuit 12 only holds the data and does not rewrite the data.
  • the power supply voltage V VDD-VGND is a voltage V1 in which the bistable circuit 12 cannot rewrite the data but can hold the data. Since the voltage V1 is lower than the voltage V2, power consumption can be suppressed.
  • the control signals VCTRL and VSR in the control line CTRL and the switch line SR are at low level, and the FETs m7 and m8 are off.
  • the switch line SR is set to a low level and the FETs m7 and m8 are turned off.
  • the store period is the period during which the store operation is performed, and the data stored in the bistable circuit 12 is stored in the ferromagnetic tunnel junction elements MTJ1 and MTJ2, which is non-volatile.
  • the period of retention (this is referred to as "nonvolatile storage").
  • the power supply voltage V VDD-VGND is the same voltage V2 as in the read / store state.
  • the control signal VSR is set to a high level.
  • the control signal VCTRL is set to a low level.
  • the MTJ corresponding to the high-level node among the nodes Q and QB has a high resistance.
  • the control signal VCTRL is set to a high level.
  • MTJ1 and MTJ2 corresponding to the low-level node among the nodes Q and QB have low resistance.
  • the order of the H store period and the L store period may be reversed. In this way, the data of the bistable circuit 12 is stored in the ferromagnetic tunnel junction elements MTJ1 and MTJ2.
  • the shutdown state period is the period during which the memory cell 10 is shut down.
  • the power supply voltage V VDD-VGND is set to a voltage V0 which is approximately 0V. At this time, since almost no current flows through the memory cell 10, power consumption can be suppressed.
  • the restoration period is performed by raising the power supply voltage V VDD-VGND from voltage V0 to voltage V2 with the control signal VCTRL at the low level and the control signal VSR at the high level.
  • the nodes Q and QB corresponding to the high resistance ferromagnetic tunnel junction elements MTJ1 and MTJ2 are at a high level.
  • the nodes Q and QB corresponding to the low resistance MTJ1 and MTJ2 are at low level. In this way, the data stored in the ferromagnetic tunnel junction elements MTJ1 and MTJ2 and held non-volatilely (this is referred to as "nonvolatileally stored data" is restored to the bistable circuit 12.
  • the high level of the control signals VCTRL and VSR is, for example, VDD or V VDD, and the low level is, for example, VGND.
  • the high level in the control signal VCTRL may be higher than the low level, and the high level in the control signal VSR may be a voltage higher than the low level.
  • FIG. 3 is a diagram showing the power consumption in each period in the first embodiment.
  • the solid line shows the power consumption (power) of the storage circuit having the memory cell 10 (NV-SRAM) shown in FIG.
  • the solid line power consumption includes the leakage current and the power used for store and restore, and does not include the read and write power during the read / write period.
  • the dotted line shows the power consumption of the storage circuit using the 6-transistor SRAM (6T-SRAM) cell without the FET m7, FET m8, MTJ1 and MTJ2.
  • the broken line indicates the power consumption during the read / write period of the storage circuit using the 6T-RAM cell.
  • Dashed and dotted line power consumption includes leak current and does not include read and write power during the read / write period.
  • the operating period of the memory cell 10 includes a sleep period (sleep state period), a read / write period (read / write state period), a store period, a shutdown period (shutdown state period), and There is a restore period.
  • ⁇ NL be the length of the sleep period and the read / write period.
  • the lengths of the store period, shutdown period, and restore period be ⁇ Store , ⁇ Shutdown, and ⁇ Restore , respectively.
  • the power consumption of the NV-RAM during the sleep period and the read / write period is P Sleep and P NL , respectively.
  • the P Sleep and P NL of the NV- RAM are ⁇ P NL larger than the power consumption of the sleep period and the read / write period of the 6T-RAM. This is because the leakage current flows through the FETs m7 and m8 in the NV-SRAM.
  • power ⁇ P Store for the store is generated during the store period.
  • Power consumption P Shutdown occurs during the shutdown period.
  • the power consumption P Shutdown is due to the leakage current.
  • Power ⁇ P Restore for restore occurs in the restoration period.
  • the period corresponding to the store period, the shutdown period, and the restore period in the NV-RAM is set as the sleep period. Therefore, the power consumption of the 6T-SRAM during these periods is P Sleep- ⁇ P NL .
  • the difference in power consumption between NV-SRAM and 6T-SRAM during the shutdown period is ⁇ P Shutdown .
  • FIG. 4 is a block diagram showing an electronic circuit according to the first embodiment.
  • the electronic circuit 100 includes a cell array 20 and a control circuit 28.
  • the cell array 20 is divided into a plurality of subarrays 22.
  • the storage capacity of the subarray 22 is, for example, 8 kbytes.
  • a plurality of memory cells 10 are provided in a matrix in the sub-array 22.
  • the sub-array 22 is connected to the bus 25. The number of sub-arrays 22 can be appropriately designed.
  • the sub-array 22 is provided with a power switch 30 and a peripheral circuit 38.
  • the power switch 30 sets the power supply voltage for each sub-array 22.
  • the peripheral circuit 38 performs store-free control for each sub-array 22.
  • the control circuit 28 includes an SFBF (Store Free Block Flag) register 41 and a UDF (Useless Data Flag) register 40.
  • the control circuit 28 generates SFBF for each block based on the address and stores it in the register 41.
  • the UDF for each block received from the external circuit by the control circuit 28 is stored in the register 40.
  • the control circuit 28 controls the power of each sub-array 22 by controlling the power switch 30 of each sub-array 22 using the PS control signal. In this way, the control circuit 28 functions as a power management unit.
  • the control circuit 28 controls the store-free operation for each sub-array 22 by controlling the peripheral circuits 38 of each sub-array 22 using the store control signal. In this way, the control circuit 28 functions as a store-free management unit.
  • control circuit 28 inputs / outputs data to / from the sub-array 22 via the bus 25. At least a part of the functions of the control circuit 28 may be performed by an external processor circuit such as a CPU (Central Processing Unit) in cooperation with software.
  • an external processor circuit such as a CPU (Central Processing Unit) in cooperation with software.
  • FIG. 5 is a block diagram of the sub-array according to the first embodiment.
  • the sub-array 22 is divided into a plurality of blocks 24 (for example, eight) having memory cells 10.
  • the storage capacity of the block 24 is, for example, 1 kbyte.
  • the number of blocks 24 can be appropriately designed.
  • a plurality of memory cells 10 are arranged in a matrix in the sub-array 22.
  • the word line WL and the switch line SR are extended in the row direction
  • the bit line BL (corresponding to the bit line BL and BLB in FIG. 1) and the control line CTRL are extended in the column direction.
  • a word line WL, a switch line SR, a bit line BL, a control line CTRL, a power supply line 15a, and a ground line 15b are connected to each memory cell 10.
  • a power switch 30 and peripheral circuits 38 are provided corresponding to each sub-array 22.
  • the control circuit 28 controls the power switch 30 and the peripheral circuit 38.
  • the power switch 30 can set the power supply voltage V VDD-VGND to the voltages V2, V1 and V0 for each block 24.
  • the peripheral circuit 38 includes a WL decoder 31, column decoders 32 and 36, a precharge circuit 33, a read / write circuit 34, and an SR decoder 35.
  • the WL decoder 31 selects the word line WL based on the row address.
  • the column decoder 32 selects the bit line BL based on the column address.
  • the precharge circuit 33 precharges the bit line BL.
  • the read / write circuit 34 writes data to the bistable circuit 12 of the memory cell 10 selected by the WL decoder 31 and the column decoder 32, or reads data from the bistable circuit 12 and outputs the data to the bus 25.
  • the SR decoder 35 selects the switch line SR based on the row address.
  • the column decoder 36 selects the control line CTRL based on the column address.
  • the data of the bistable circuit 12 is non-volatilely stored in the ferromagnetic tunnel junction elements MTJ1 and MTJ2.
  • FIG. 6 is a flowchart showing the operation in the first embodiment.
  • the control circuit 28 turns on the power of the cell array 20 by a command from the external circuit (step S10).
  • the control circuit 28 turns on the FETs m7 and m8 and turns on the power switch PS1 and turns off PS2 by setting the control signal VSR to a high level in all the blocks 24.
  • the control signal VSR to a high level in all the blocks 24.
  • the control circuit 28 performs read and write operations (step S12). The control circuit 28 determines whether or not an instruction to shut down the cell array 20 has been received from the external circuit (step S14). If No, the process returns to step S12. When Yes, the control circuit 28 performs store operation and shutdown (step S16). After that, the process ends and the process returns to step S10.
  • FIG. 7A is a flowchart showing the read / write operation in the first embodiment.
  • the control circuit 28 resets the SFBFs corresponding to all the blocks 24 of the register 41 (step S20). For example, the control circuit 28 sets the SFBF corresponding to all the blocks 24 to the high level H.
  • a write address is input to the control circuit 28 (step S22).
  • the control circuit 28 selects the block 24 to write (that is, the block 24 including the memory cell 10 to write) (step S24).
  • the control circuit 28 sets the SFBF in the register 41 corresponding to the selected block 24 using the WL decoder 31 and the column decoder 32 (step S26). For example, the control circuit 28 sets the corresponding SFBF to low level L.
  • the control circuit 28 writes data to the memory cell 10 in the selected block 24 using the read / write circuit 34 (step S28).
  • the control circuit 28 determines whether to end the operation (step S30). If No, the process returns to step S22. If Yes, it ends.
  • FIG. 7B is a flowchart showing the UDF setting in the first embodiment.
  • the control circuit 28 resets the UDFs corresponding to all the blocks 24 of the register 40 (step S32).
  • the control circuit 28 sets the UDF corresponding to all blocks to low level L.
  • the UDF is input to the control circuit 28 from an external circuit (step S34).
  • the UDF is input, for example, when writing data to block 24. Alternatively, it is entered regularly or irregularly, regardless of whether the data is read or written.
  • the control circuit 28 sets the UDF in the register 40 corresponding to the block 24 designated by the UDF (step S36). For example, the control circuit 28 sets the corresponding UDF to high level H.
  • the control circuit 28 determines whether to end the operation (step S38). If No, the process returns to step S34. If Yes, it ends.
  • the UDF is generated by software such as an OS (Operating System) or a program in the CPU of an external circuit, for example.
  • a dedicated hardware circuit may perform part of the UDF generation.
  • An algorithm for generating a UDF may be implemented on the compiler, and the compiler may automatically generate the UDF.
  • the user may specify the data to be UDF programmatically.
  • the UDF may be generated by learning the data to be the UDF by machine learning or the like. A plurality of methods for generating these UDFs may be combined.
  • the electronic circuit 100 is a cache memory
  • the data that does not need to be stored includes, for example, data that has not been used for a long period of time, data that is rarely used, or data that has an old write time.
  • FIG. 8 is a flowchart showing the store operation in the first embodiment.
  • FIGS. 9A to 9D are schematic views showing the cell array and the block in the first embodiment.
  • the subarrays 22 in the cell array 20 will be described as 9 pieces of 3 ⁇ 3, and the blocks 24 in one subarray 22 will be described as 8 pieces of 4 ⁇ 2.
  • “Sleep” indicates a block 24 in a sleep state (that is, all memory cells 10 in the block 24 are in a sleep mode).
  • “Store” indicates a block 24 in which the store is in operation.
  • SFBF shutdown indicates block 24 in the shutdown state by SFBF (that is, all memory cells 10 are in the shutdown state)
  • UDF shutdown indicates block 24 in the shutdown state by UDF
  • shutdown after store indicates after store operation. Shows block 24 in the shutdown state of.
  • FIGS. 10 (a) to 10 (c) are schematic views showing the blocks in the first embodiment.
  • a plurality of rows 23 are provided in the block 24a.
  • "Standby” is line 23 in a state of waiting for the store.
  • “Store” indicates line 23 during store operation. Rows 23a to 23c indicate a specific row among the plurality of rows 23.
  • the control circuit 28 when the control circuit 28 starts the store operation in step S16 of FIG. 6, the control circuit 28 reads the UDF and SFBF corresponding to each block 24 from the registers 40 and 41, respectively (step S40). The control circuit 28 extracts the block 24 in which at least one of the UDF and the SFBF is set (for example, high level H) as a store-free block. The store-free blocks are shut down all at once (step S42). For example, the control circuit 28 causes the power switch 30 to set the power supply voltage V VDD-VGND of the store-free block to V0.
  • the 19 blocks 24 in which the UDF is set and the total of 36 blocks 24 are shut down at once. The remaining 36 blocks 24 are put to sleep.
  • the control circuit 28 selects the first block 24a to execute the store operation (step S44). As shown in FIG. 9B, the control circuit 28 selects the block 24a of the subarray 22a and starts the store operation.
  • control circuit 28 stores the selected block 24a row by row (step S46).
  • the control circuit 28 stores the first row 23a.
  • the other line 23 is set as standby.
  • the control circuit 28 turns on the FETs m7 and m8 in row 23a and turns off the FETs m7 and m8 in row 23 in the standby state.
  • the control circuit 28 applies a voltage for the store to the control line CTRL extending in the row direction.
  • the data of the bistable circuit 12 is non-volatilely stored in the ferromagnetic tunnel junction elements MTJ1 and MTJ2.
  • a voltage may be applied to the control line CTRL one by one, or a voltage may be applied to a plurality of rows at the same time.
  • control circuit 28 stores the next line 23b. As shown in FIG. 10 (c), the control circuit 28 stores rows 23 in order and stores the last row 23c. When the store of all rows 23 is finished, the store operation of block 24a is finished.
  • the control circuit 28 shuts down the block 24a (step S48).
  • the control circuit 28 determines whether the store operation of the last block in the selected subarray 22 has been completed (step S50). When No, the process proceeds to the next block 24b (step S52), and the process returns to step S44.
  • control circuit 28 selects the block 24b in step S44, and stores the block 24b in step S46.
  • step S48 the control circuit 28 shuts down block 24b. After that, steps S44 to S52 are sequentially repeated.
  • step S50 the store operation of the last block 24 is completed, and all the blocks 24 are shut down.
  • the control circuit 28 determines Yes in step S50, and ends the store operation.
  • Example of control circuit] 11 (a) and 11 (b) are diagrams showing examples of the size and word address of the cell array in Example 1, respectively.
  • the size of the cell array 20 is, for example, 32 kbytes, 256 kbytes, and 2 Mbytes.
  • the number NSA of the subarray 22 is 4, 32, and 256, respectively.
  • the number of bits X of the address of the subarray 22 is 2 bits, 5 bits, and 8 bits, respectively.
  • the number of bits Y of the address of the block 24 is 3 bits.
  • the word address is a subarray address X bit, a block address Y bit, and a row address in the block (for example, 7 bits when 1 kbyte is used) from the upper order.
  • FIG. 12 is a block diagram showing an example of the control circuit in the first embodiment.
  • the control circuit 28 includes a decoder 42, registers 40, 41, a control circuit 43, and a PS control circuit 44.
  • the number of bits in registers 40 and 41 is equal to or greater than the number of blocks 24, NSA ⁇ Nblock, respectively. Of the NSA ⁇ Nblock blocks 24, blocks 24A to 24C will be described.
  • the UDF storage units 40A to 40C are 1-bit latch circuits corresponding to blocks 24A to 24C, respectively. In step S32 of FIG. 7B, all the storage units 40A to 40C are reset to the low level L. When the UDF is input to the control circuit 28 in step S34, the storage units 40A to 40C of the corresponding blocks 24A to 24C are set to the high level H in step S36.
  • the SFBF storage units 41A to 41C are 1-bit latch circuits corresponding to blocks A to C, respectively.
  • step S20 of FIG. 7A all the storage units 41A to 41C are reset to the high level H.
  • step S22 the write address signal is input to the decoder 42.
  • step S24 the corresponding block 24 is selected from the subarray address X and the block address Y.
  • step S26 the storage units 40A to 40C of the corresponding blocks 24A to C are set to the low level L.
  • the control circuit 43 outputs the store control signals a and b and the store control signal.
  • the PS control circuit 44 controls PS1C to PS1C and PS2C to PS2C from the power switches PS1A to 24C of each block 24A to 24C based on the UDF and SFBF held in the registers 40 and 41.
  • the PS control circuit 44 includes an AND circuit 50, a NAND circuit 51, an OR circuit 52, a NOR circuit 53, an AND circuit 54, an AND circuit 55, an OR circuit 56, an OR circuit 57, an OR circuit 58, and a number of blocks 24A to 24C, respectively. It includes an AND circuit 59.
  • the control signals a, b, ENNLB and ENSLP input to the PS control circuit 44 are control signals common to the blocks 24A to 24C, respectively, and the control signals VCTRL and VSR are independent signals for each block 24A to 24C, respectively. ..
  • the output signal of the UDF storage unit 40A to 40C and the control signal ENNLB are input to the AND circuit 50.
  • the output signals and control signals ENNLB of UDF storage units 40A to 40C are input to the NAND circuit 51.
  • the output signals and control signals a of the SFBF storage units 41A to 41C are input to the OR circuit 52.
  • the output signals and control signals b of the SFBF storage units 41A to 41C are input to the NOR circuit 53.
  • the output signal of the OR circuit 52 and the control signal ENNLB are input to the AND circuit 54.
  • the output signal of the NOR circuit 53 and the control signal ENNLB are input to the AND circuit 55.
  • the output signal of the AND circuit 54 and the control signal ENSLP are input to the OR circuit 56.
  • the output signal of the AND circuit 55 and the control signal ENSLP are input to the OR circuit 57.
  • VPG1C is output from the PS control signal VPG1A from the OR circuit 58.
  • the PS control signals VPG1A to VPG1C are input to the gates of the power switches PS1A to PS1C of the blocks 24A to 24C, respectively.
  • VPG2C is output from the PS control signal VPG2A from the AND circuit 59.
  • the PS control signals VPG2A to VPG2C are input to the gates of the power switches PS2A to PS2C of the blocks 24A to 24C, respectively.
  • 13 (a) to 13 (e) are diagrams showing the operation of each signal and the power switch in the first embodiment.
  • the control signals a, b, ENNLB and ENSLP are all L.
  • the UDFs of blocks 24A to 24C are L, L, and H, respectively.
  • the SFBFs of blocks 24A to 24C are L, H and L, respectively.
  • VPG1A to VPG1C are L, and the power switches PS1A to PS1C are ON.
  • VPG2A to VPG2C are L and power switches PS2A to PS2C are off.
  • the power switches PS1A to PS1C are on and the power switches PS2A to PS2C are off regardless of the UDF and SFBF. Therefore, the read / write voltage V2 is applied to all the blocks 24A to 24C as the power supply voltage V VDD-VGND.
  • the control signal ENSLP is H, and the control signals a, b and ENNLB are L during the sleep period.
  • VPG1A to VPG1C are H and power switches PS1A to PS1C are off.
  • VPG2A to VPG2C are H and power switches PS2A to PS2C are on.
  • the sleep voltage V1 is applied to all the blocks 24A to 24C as the power supply voltage V VDD-VGND.
  • step S42 of FIG. 8 the store-free blocks 24B and 24C are collectively shut down from the read / write state.
  • the control signals a and ENNLB change from L to H as compared with FIG. 13 (a).
  • the control signal b and ENSLP maintain L.
  • VPG1A to VPG1C change from L to H, and power switches PS1A to PS1C change from on to off.
  • VPG2A changes from L to H, and VPG2B and VPG2C maintain L.
  • the power switch PS2A is turned on from off, and the power switches PS2B and PS2C are kept off.
  • the power supply voltage V VDD-VGND of the blocks 24B and 24C in which at least one of the UDF and the SFBF is H becomes V0, and the blocks 24B and 24C are shut down.
  • the power supply voltage V VDD-VGND voltage of the block 24A in which both the UDF and the SFBF are L becomes V1, and the block 24A goes into a sleep state.
  • step S42 in FIG. 8 this period is T1
  • the selected block 24A operates in the store in step S46.
  • the control signal a changes from H to L
  • the control signal b changes from L to H.
  • the control signals ENNLB and ENSLP maintain H and L, respectively.
  • VPG1A changes from H to L
  • PS1A changes from off to on
  • VPG2A changes from H to L
  • PS2A changes from on to off.
  • PS1B, PS1C, PS2B and PS2C remain off.
  • the power supply voltage V VDD-VGND of the block 24A becomes the standby voltage V2
  • the power supply voltage V VDD-VGND of the blocks 24B and 24C becomes V0.
  • the block 24A is in the standby state for store operation, and the blocks 24B and C are kept in the shutdown state.
  • the control signals VCTRL and VSR are applied to the block 24A according to the store control signal output from the control circuit 43.
  • the store operation of the target block 24A is executed. This period is T2.
  • step S48 of FIG. 8 when the store of the block 24A is completed, the control signal a changes from L to H.
  • the control signals b, ENNLB and ENSLP maintain H, H and L, respectively.
  • VPG1A changes from L to H
  • PS1A changes from on to off.
  • the power supply voltage V VDD-VGND of the block 24A changes from the voltage V2 to the voltage V0, and the block 24A is shut down.
  • This period is T3.
  • the control signals (a, b) are sequentially changed to (H, L) ⁇ (L, H) ⁇ (H, H) for the block 24 to be stored. ..
  • the blocks 24 to be stored are sequentially stored.
  • the control signals a, b, ENNLB and ENSLP are H, H, H and L, respectively.
  • PS1A to PS1C and PS2A to PS2C are turned off regardless of UDF and SFBF.
  • the power supply voltage V VDD-VGND of all the blocks 24 is V0, and all the blocks 24 are shut down.
  • FIG. 14 is a timing chart of the control signal in the first embodiment.
  • the control signals a1 to an are control signals a corresponding to the blocks 241 to 24n
  • the control signals b1 to bn are control signals b corresponding to the blocks 241 to 24n.
  • Blocks 241 to 24k are blocks to be operated by the store, and blocks 24k + 1 to 24n are store-free blocks.
  • the control signals ENNLB and a1 to an become H at time t13 (step S42 in FIG. 8).
  • the blocks 241 to 24k to be operated by the store are put into the sleep state of the period T1, and the store free blocks 24k + 1 to 24n are put into the shutdown state.
  • This state is period T1.
  • the control signals a1 and b1 corresponding to the block 241 to be stored are L and H, respectively.
  • the period between times t14 and t15 is the period T2 of block 241 and block 241 is in store operation.
  • the control signal a1 becomes H and b1 maintains H.
  • the period after the time t15 is the period T3 of the block 241 and the block 241 is in the shutdown state.
  • the control signals a2 and b2 corresponding to the block 242 become L and H, respectively.
  • the period between the times t15 and t16 is the period T2 of the block 242, and the block 242 is stored.
  • the control signal a2 becomes H and b2 maintains H.
  • the period after the time t16 is the period T3 of the block 242, and the block 242 is in the shutdown state.
  • Steps S46 and S48 are sequentially performed for the blocks 241 to 24k to be operated in the store.
  • the store operation is completed for all the blocks 241 to 24k to be operated at the store at time t17, all the blocks 241 to 24n are shut down.
  • the control signals a1 to an, b1 to bn, ENNLB, and ENSLP become L, the read / write period is set.
  • blocks 241 to 24k are collectively put into a sleep state (period T1), and blocks 24k + 1 to 24n are collectively put into a shutdown state. After that, blocks 241 to 24k are sequentially stored (period T2). The blocks that have finished the store are sequentially shut down (period T3).
  • FIG. 15 is a block diagram of another example of the control circuit 28 in the first embodiment. As shown in FIG. 15, by setting the control signal ENSLP as a signal for each block 24A to 24C, it is possible to put the sleep state into each block 24A to 24C. Other configurations are the same as those in FIG. 12, and the description thereof will be omitted.
  • the simulation conditions are as follows.
  • the voltage V2, which is the power supply voltage V VDD-VGND during the read / write period, the store period, and the restore period, was set to 1.2 V.
  • the voltage V1 which is the power supply voltage V VDD-VGND and the voltage of the control line CTRL during the sleep period were set to 0.8 V and 0 V, respectively.
  • the voltage of the switch line SR during the store period was set to 0.75V.
  • the high-level and low-level voltages of the control line CTRL during the store period were set to 0.45V and 0V, respectively.
  • the storage capacities of the subarray 22 and the block 24 were set to 8 kbytes and 1 kbyte, respectively.
  • the ratio of the number of store-free memory cells by SFBF to the total number of memory cells in the cell array 20 was defined as the SFBF store-free ratio (proportion).
  • the ratio of the number of store-free memory cells by UDF to the total number of memory cells in the cell array 20 was defined as the UD ratio (proportion).
  • FIGS. 16 (d) to 16 (f) show the BET with respect to the SFBF store-free ratio in Example 1, Comparative Examples 1-1 and 1-2, and FIGS. 16 (d) to 16 (f) are shown. It is a figure which shows the stray latency with respect to the SFBF store-free ratio. As shown in FIG. 16A, in Comparative Example 1-1, when the store-free ratio is large at 32 kbytes, the BET becomes short.
  • the BET does not decrease even if the SFBF store-free ratio increases. This is for the following reasons. That is, as the storage capacity increases, the block 24 waiting for the store operation increases. Leakage current flows through the memory cell 10 even while waiting for the store operation. Therefore, the leakage current in the entire cell array 20 is large, and the BET does not decrease even if the store-free ratio increases.
  • Example 1 the BET becomes shorter as the UD ratio becomes larger than that in Comparative Example 1-1.
  • FIGS. 16 (d) to 16 (f) in the first embodiment, the stray latency becomes shorter as the UD ratio becomes larger than that in the comparative example 1-1.
  • each memory cell 10 non-volatilely stores the bistable circuit 12 that volatilely stores the data and the data stored in the bistable circuit 12. It has a non-volatile element that restores the stored data to the bistable circuit 12.
  • step S42 of FIG. 8 when the cell array 20 is shut down (power cutoff), the control circuit 28 does not store non-volatilely regardless of whether or not the plurality of memory cells 10 are volatilely rewritten.
  • Shut down one or more first memory cells which may be.
  • steps S44 and S46 after shutting down the first memory cell, the data volatilely stored in the bistable circuit 12 in the remaining one or more second memory cells among the plurality of memory cells is stored in the non-volatile element. Performs store operation to store in.
  • step S48 the control circuit 28 then shuts down the second memory cell.
  • each block 24 of the cell array 20 is divided into a plurality of blocks 24 including at least two memory cells 10.
  • the control circuit 28 is volatile whether or not the memory cells 10 in the blocks 24 are rewritten from the plurality of blocks 24. , Extract one or more first blocks (ie, blocks in which UDFs are set) that do not need to be stored non-volatilely.
  • the control circuit 28 shuts down the first block.
  • control circuit 28 after shutting down the first block, the control circuit 28 is paired in the memory cells 10 in the remaining one or a plurality of the second blocks of the plurality of blocks 24.
  • a store operation is performed in which the data stored in the stabilizing circuit 12 is stored in the non-volatile element.
  • the control circuit 28 shuts down the second block at which the store operation has ended.
  • the power consumption for operating the store operation of the first block can be suppressed.
  • the stray latency can be reduced.
  • the power consumption due to the leakage current when waiting for the store operation can be reduced.
  • the control circuit 28 shuts down all the extracted first blocks, and then, as shown in FIGS. 9 (b) to 9 (d), the memory cells in the remaining second blocks.
  • the store operation is performed at 10. As a result, the power consumption when the first block in which the UDF is set waits for shutdown can be reduced.
  • the register 40 (storage circuit) is provided outside the cell array 20 and stores UDF (information indicating the first block that does not need to be stored non-volatilely) received from the external circuit.
  • the control circuit 28 extracts the first block based on the UDF.
  • step S40 of FIG. 8 in the control circuit 28, from the plurality of blocks 24, the block in which the UDF is set and the block 24 in which the SFBF is set (that is, any memory cell 10 in the block 24 is volatile. The unrewritten block) and is extracted as the first block. As a result, the block in which the UDF is set and the block in which the SFBF is set are shut down first, so that the power consumption due to the leakage current when waiting for the store operation can be reduced. In addition, the stray latency can be reduced.
  • the register 41 (storage circuit) is provided outside the cell array 20.
  • the register 41 storage circuit
  • the memory cell may have the bistable circuit 12 and the non-volatile element.
  • MTJ has been described as an example of a non-volatile element, but as a non-volatile element, a giant magnetoresistive (GMR) element, a variable resistance element such as that used for ReRAM (Resistance Random Access Memory), or a PRAM (Phase change RAM) can be used.
  • the phase change element used can be used.
  • Patent Document 5 When Patent Document 5 is applied to a cell array, ULV retention of VNR-SRAM is performed by lowering the power supply voltage after switching the mode from BI (boosted inverter) mode to ST (Schmitt trigger) mode. As the size of the cell array increases, the power consumption due to the leakage current in the memory cell waiting for mode switching increases. In addition, the latency increases depending on the waiting period. In addition, retention is performed even if the data in the memory cell is unnecessary data. This increases power consumption and latency.
  • BI boosted inverter
  • ST Schot trigger
  • Example 2 aims to reduce power consumption and energy consumption. Specifically, the purpose is to reduce power consumption and energy consumption during PG (retention), transition to PG and return from PG, and reduction of BET related to PG.
  • the memory cells containing unnecessary data after the power is restored are shut down, and the remaining memory cells are retained. As a result, it is not necessary to switch the mode of the memory cell that does not require retention, so that power consumption and latency can be suppressed.
  • the cell array is divided into multiple blocks. Generates a UDF that specifies a block that has a memory cell that contains data that is no longer needed after the power is restored. At the time of retention, the block that does not need retention is shut down based on the UDF. After that, retention is performed in other blocks. As a result, it is not necessary to switch the mode of the block that does not require retention, so that power consumption and latency can be suppressed. In addition, power consumption can be further reduced because blocks that do not require retention are shut down.
  • FIG. 17 is a circuit diagram of a memory cell according to the second embodiment. As shown in FIG. 17, the memory cell 10 mainly includes inverter circuits 14 and 16.
  • Inverter circuits 14 and 16 are connected in a loop to form a bistable circuit 12.
  • the inverter circuit 14 includes FETs m1, m2a, m2b and m9.
  • the inverter circuit 16 includes FETs m3, m4a, m4b and m10.
  • FETs m1 and m3 are P-channel MOSFETs
  • FETs m2a, m2b, m4a, m4b, m9 and m10 are N-channel MOSFETs.
  • the sources of the FETs m1 and m3 are connected to the power supply line 15a to which the virtual power supply voltage V VDD is applied, and the drain is connected to the nodes Q and QB.
  • the FETs m2a and m2b are connected in series between the node Q and the ground wire 15b to which the ground voltage VGND is applied, the source of the FET m2b is connected to the ground wire 15b, and the drain of the FET m2a is connected to the node Q.
  • FETs m4a and m4b are also connected between the node QB and the ground wire 15b.
  • the input node of the inverter circuit 14 is the node N1 to which the FETs m1, m2a and m2b are commonly connected, and the output node of the inverter circuit 14 is the node Q.
  • the input node of the inverter circuit 16 is the node N3 to which the FETs m3, m4a and m4b are commonly connected, and the output node of the inverter circuit 16 is the node QB.
  • the input node and the output node of the inverter circuit 14 are connected to the output node and the input node of the inverter circuit 16, respectively.
  • One of the source and drain of the FET m9 is connected to the node N2 between the FETs m2a and m2b, the other is connected to the control line CTRL, and the gate is connected to the node Q.
  • One of the source and drain of the FET m10 is connected to the node N4 between the FETs m4a and m4b, the other is connected to the control line CTRL, and the gate is connected to the node QB.
  • the inverter 26a is a driver 26 for the control line CTRL, inverts the control signal VCTRL, and outputs a control signal of a high level voltage VSCTRL and a low level voltage voltage VLCTRL.
  • the control signal VCTRL is at a high level
  • the control line CTRL is VLCTRL
  • the inverter circuits 14 and 16 are in BI mode.
  • the control signal VCTRL is at a low level
  • the control line CTRL is VSCTRL, and the inverter circuits 14 and 16 are in ST mode.
  • Nodes Q and QB are connected to bit lines BL and BLB via MOSFETs m5 and m6, respectively.
  • the gates of MOSFETs m5 and m6 are connected to the word line WL.
  • the BI mode is a mode in which the transmission characteristics of the inverter circuits 14 and 16 have substantially no hysteresis and can be operated at high speed.
  • the ST mode is a mode in which the transmission characteristics of the inverter circuits 14 and 16 have hysteresis and the operation is slow. It should be noted that substantially no hysteresis means that there is no intentional hysteresis as in the ST mode, and it is allowed to have an unintended hysteresis.
  • the memory cell 10 functions as a normal SRAM cell.
  • the data of the bistable circuit 12 is retained even if the power supply voltage (V VDD-VGND) is set to 0.2 V, for example, and an ultralow voltage (ULV).
  • the power switch 30 includes power switches PS1, PS2 and PS3.
  • the power switches PS1 and PS2 are connected in parallel between the high-voltage power supply 15ch and the power supply line 15a.
  • the power switches PS1 and PS2 are, for example, P-channel FETs and N-channel FETs, respectively.
  • PS control signals VPG1 and VPG2 are applied to the gates of the power switches PS1 and PS2, respectively.
  • the substrate biases of the power switches PS1 and PS2 are, for example, VDDH and VGND, respectively.
  • the power switch PS3 and FETm11 are connected in series between the low-voltage power supply 15cl and the power supply line 15a.
  • the power switches PS3 and FETm11 are P-channel FETs and N-channel FETs, respectively. FETm11 functions as a load.
  • the PS control signal VPG3 is applied to the gate of the power switch PS3.
  • the substrate biases of the power switches PS3 and FETm11 are, for example, VDDL and VDDH, respectively.
  • the power switch 30 may be provided between the ground wire 15b and the ground 15d.
  • the power switch 30 may be provided both between the power supply line 15a and at least one of the power supply 15ch and 15cl, and between the ground line 15b and the ground 15d.
  • FIG. 18A and 18 (b) are diagrams showing the voltage applied to each state in the second embodiment.
  • VPG1, VPG2, and VPG3 are low level L, low level L, and high level H, respectively.
  • the power switches PS1, PS2 and PS3 are turned on, off and off, respectively.
  • the power supply voltage V VDD-VGND becomes the voltage V3.
  • the voltage V3 is, for example, 1.2V.
  • VPG1, VPG2 and VPG3 are H, H and H, respectively.
  • the power switches PS1, PS2 and PS3 are turned off, on and off, respectively.
  • the power supply voltage V VDD-VGND becomes a voltage V2 lower than the voltage V3.
  • the voltage V2 is, for example, 0.8V.
  • VPG1, VPG2 and VPG3 are H, L and L, respectively.
  • the power switches PS1, PS2 and PS3 are turned off, off and on, respectively.
  • the power supply voltage V VDD-VGND becomes a voltage V1 lower than the voltage V2.
  • the voltage V1 is, for example, 0.2V.
  • VPG1, VPG2 and VPG3 are H, L and H, respectively.
  • the power switches PS1, PS2 and PS3 are turned off, off and off, respectively.
  • the power supply voltage V VDD-VGND becomes a voltage V0 lower than the voltage V1.
  • the voltage V0 is almost 0V.
  • the power supply voltage V VDD-VGND is the voltage V3.
  • the control signal VCTRL may be L or H.
  • VCTRL is H
  • the memory cell 10 is in BI mode
  • VCTRL is L
  • the standby (BI) state is the same as the read / write state of the first embodiment, and the data of the bistable circuit 12 can be rewritten as a normal SRAM.
  • the power supply voltage V VDD-VGND is a voltage V3 at which the bi-stable circuit 12 can rewrite the data and can hold the data.
  • the power supply voltage V VDD-VGND is a voltage V2 lower than the voltage V3.
  • the control signal VCTRL may be L or H.
  • VCTRL When VCTRL is H, the memory cell 10 is in BI mode, and when VCTRL is L, memory cell 10 is in ST mode.
  • the power supply voltage V VDD-VGND is a voltage V2 in which the bi-stable circuit 12 cannot rewrite the data but can hold the data. Since the voltage V2 is lower than the voltage V3, power consumption can be suppressed.
  • the power supply voltage V VDD-VGND is a voltage V1 lower than the voltage V2.
  • the control signal VCTRL is L and the memory cell 10 is in ST mode.
  • the power supply voltage V VDD-VGND is a voltage V1 in which the bistable circuit 12 cannot hold data in the BI mode but can hold the data in the ST mode.
  • the memory cell 10 is in a pseudo-nonvolatile state, and the voltage V1 can be made lower than the voltage V2, so that the power consumption can be greatly suppressed.
  • the power supply voltage V VDD-VGND is a voltage V0 lower than the voltage V1.
  • the control signal VCTRL is H and the memory cell 10 is in BI mode. In the shut down state, the power consumption of the memory cell 10 is almost zero.
  • FIG. 19 (a) and 19 (b) are diagrams showing the voltages applied to the retention and shutdown in the second embodiment.
  • the power supply voltage V VDD-VGND in the standby state, the power supply voltage V VDD-VGND is the voltage V3, the control signal VCTRL is H, and the BI mode is used.
  • VCTRL is first set to L.
  • the ST mode is set.
  • the power supply voltage V VDD-VGND is set to the voltage V1.
  • VCTRL is set to the voltage V3.
  • VCTRL be H. This returns to the standby state. In this way, the mode is switched before and after the retention state is set.
  • FIG. 20 is a diagram showing power consumption in each period in Example 2.
  • the solid line shows the power consumption (power) of the storage circuit having the memory cell 10 (VNR-SRAM) shown in FIG.
  • the dotted line shows the power consumption of the storage circuit using the 6-transistor SRAM (6T-RAM) cell.
  • the operation period of the memory cell 10 includes a standby period, a mode switching period, and a retention period.
  • ⁇ EXT be the length of the mode switching period before the retention period.
  • Let ⁇ ENT be the length of the mode switching period after the retention period.
  • the power consumption of the VNR-SRAM during the standby period is larger than the power consumption of the 6T-SRAM by PLKG . This is due to the leakage current of FETs m9 and m10.
  • power consumption for mode switching is required during the mode switching period.
  • the retention period, the power consumption of the VNR-SRAM is P'Save, power consumption than 6T-SRAM in VNR-SRAM can P Save reduced.
  • Increase in energy for 6T-SRAM cell of VNR-SRAM cell is the sum of the energy increasing E EXT and E ENT energy increasing E LKG, mode switching period by P LKG in the standby period.
  • the energy that the VNR-SRAM cell can save by retention is the energy reduction E Save due to P Save during the retention period.
  • E LKG + E EXT + E ENT P Save x BET.
  • the inverter circuit 14 includes FETs m1a, m1b, m2 and m9a
  • the inverter circuit 16 includes FETs m3a, m3b, m4 and m10a.
  • FETs m1a, m1b, m3a, m3b, m9a and m10a are P-channel FETs
  • FETs m2 and m4 are N-channel FETs.
  • One of the source and drain of the FET m9a is connected to the node N2a between the FETs m1a and m1b, and one of the source and drain of the FET m10a is connected to the node N4a between the FETs m3a and m3b.
  • the driver 26 is provided with an inverter 26c in front of the inverter 26a.
  • VCTRL is L
  • the inverter 26c outputs VDD
  • the inverter 26a outputs VLCTRL as CTRL
  • the inverter circuits 14 and 16 are in BI mode.
  • VCTRL is H
  • the inverter 26c outputs VGND
  • the inverter 26a outputs VSCTRL as CTRL
  • the inverter circuits 14 and 16 are in ST mode.
  • Other configurations are the same as those in FIG. 17, and the description thereof will be omitted.
  • the power supply voltage and the ground voltage of the inverter 26c are VDD and VGND
  • the power supply voltage and the ground voltage may be VSCTRL and VLCTRL as in the inverter 26a.
  • the driver 26 may be configured by using only the inverter 26a instead of the inverters 26a and 26c.
  • the inverter circuit 14 includes FETs m1a, m1b, m2a, m2b, m9 and m9a
  • the inverter circuit 16 includes FETs m3a, m3b, m4a, m4b, m10 and m10a.
  • FETs m1a, m1b, m3a, m3b, m9a and m10a are P-channel FETs
  • FETs m2a, m2b, m4a and m4b, m9 and m10 are N-channel FETs.
  • the other of the FET m9a and FET m10a source and drain is connected to the control line CTRLP, and the other of the FET m9 and FET m10 source and drain is connected to the control line CTRLN.
  • the driver 26 includes inverters 26a and 26b.
  • the inverter 26a outputs to the control line CTRLN.
  • the inverter 26b inverts the output of the inverter 26a and outputs it to the control line CTRLP.
  • Other configurations are the same as those in FIGS. 17 and 21 (a), and the description thereof will be omitted.
  • At least one of the P-channel FETs m1a and m3a and the N-channel FETs m2 and m4 may be connected in series in the inverter circuits 14 and 16. At least one of the P-channel FETs m9a and m10a and the N-channel FETs m9 and m10 may be provided.
  • FIG. 22 is a block diagram showing an electronic circuit according to the second embodiment.
  • the electronic circuit 102 includes a cell array 20 and a control circuit 28.
  • the cell array 20 is divided into a plurality of subarrays 22.
  • the storage capacity of the subarray 22 is, for example, 8 kbytes.
  • a plurality of memory cells 10 are provided in a matrix in the sub-array 22.
  • the sub-array 22 is connected to the bus 25. The number of sub-arrays 22 can be appropriately designed.
  • the sub-array 22 is provided with a power switch 30 and a peripheral circuit 38.
  • the power switch 30 sets the power supply voltage for each sub-array 22.
  • the peripheral circuit 38 controls the mode of each memory cell 10 based on the mode control signal.
  • the control circuit 28 includes a register 40.
  • the UDF for each block received from the external circuit by the control circuit 28 is stored in the register 40.
  • the control circuit 28 controls the power switch 30 of each sub-array 22 using the PS control signal.
  • the control circuit 28 inputs / outputs data to / from the subarray 22 via the bus 25. At least a part of the functions of the control circuit 28 may be performed by a processor circuit such as an external CPU in cooperation with software.
  • FIG. 23 is a block diagram of the subarray in the second embodiment.
  • the sub-array 22 is divided into a plurality of blocks 24 (for example, eight) having memory cells 10.
  • the storage capacity of the block 24 is, for example, 1 kbyte.
  • the number of blocks 24 can be appropriately designed.
  • a plurality of memory cells 10 are arranged in a matrix in the sub-array 22.
  • the word line WL and the control line CTRL are extended in the row direction
  • the bit line BL is extended in the column direction.
  • a word line WL, a bit line BL, a control line CTRL, a power supply line 15a, and a ground line 15b are connected to each memory cell 10.
  • a power switch 30 and peripheral circuits 38 are provided corresponding to each sub-array 22.
  • the control circuit 28 controls the power switch 30 and the peripheral circuit 38.
  • the power switch 30 can set the power supply voltage V VDD-VGND to the voltages V3, V2, V1 and V0 for each block 24.
  • the peripheral circuit 38 includes a WL decoder 31, a column decoder 32, a precharge circuit 33, and a read / write circuit 34.
  • the WL decoder 31 selects the word line WL based on the row address.
  • the column decoder 32 selects the bit line BL based on the column address.
  • the precharge circuit 33 precharges the bit line BL.
  • the read / write circuit 34 writes data to the bistable circuit 12 of the memory cell 10 selected by the WL decoder 31 and the column decoder 32, or reads data from the bistable circuit 12 and outputs the data to the bus 25.
  • control circuit 28 sets one or a plurality of memory cells 10 in ST mode, and V VDD is set to voltage V1. As a result, the memory cell 10 is put into the retention state.
  • FIG. 24 is a flowchart showing the operation in the second embodiment.
  • the control circuit 28 turns on the power of the cell array 20 by a command from the external circuit (step S10).
  • the control circuit 28 sets the memory cells 10 of all the blocks 24 to the BI mode, turns on the power switch PS1, and turns off the power switches PS2 and PS3.
  • all the blocks 24 are put into the standby state.
  • the control circuit 28 performs read and write operations in the standby state (step S12).
  • the control circuit 28 determines whether or not an instruction to shut down the cell array 20 has been received from the external circuit (step S14). If No, the process returns to step S12. When Yes, the control circuit 28 performs retention operation and shutdown (step S17). After that, the process ends and the process returns to step S10.
  • FIG. 25 is a flowchart showing the type A of the retention operation in the second embodiment.
  • 26 (a) to 26 (e) are schematic views showing a cell array of type A retention operation in the second embodiment.
  • 27 (a) to 27 (e) are schematic views showing a cell array and a block in type A of retention operation in the second embodiment.
  • 26 (a) to 26 (e) are examples of performing a retention operation for each sub-array 22
  • FIGS. 27 (a) to 27 (e) are examples of performing a retention operation for each block 24.
  • the basic operation is the same whether the retention operation is performed for each sub-array 22 or for each block 24. The same applies to the retention operation types B and C.
  • step S17 of FIG. 24 the control circuit 28 starts the retention operation.
  • each block 24 (or subarray 22) is in the standby (BI) state (step S54).
  • the power supply voltage V VDD-VGND of all the blocks 24 (subarray 22) is set to the voltage V3, and the control signal VCTRL is set to H.
  • the control signal VCTRL is set to H.
  • FIG. 26A all the sub-arrays 22 are in the standby (BI) state.
  • FIG. 27A all blocks 24 are in the standby (BI) state.
  • the control circuit 28 reads the UDF corresponding to the block 24 (or the sub-array 22) from the register 40 (step S56).
  • the control circuit 28 extracts the block 24 (subarray 22) in which the UDF is set (for example, high level H) and shuts down all at once (step S58).
  • the control circuit 28 sets the power supply voltage V VDD-VGND of the corresponding block 24 (sub-array 22) to the voltage V0.
  • the control circuit 28 collectively shuts down four sub-arrays 22 out of the nine sub-arrays 22.
  • the control circuit 28 puts 28 blocks 24 out of 72 blocks 24 into a shutdown state at once.
  • the control circuit 28 selects the first block 24a (subarray 22a) in which the UDF is not set (that is, the retention target) (step S60).
  • the control circuit 28 sets the first block 24a (sub-array 22a) as a standby (ST) (step S62).
  • the control signal VCTRL is set to L in a state where the power supply voltage V VDD-VGND of the block 24a (sub array 22a) is set to the voltage V3.
  • the sub-array 22a is in the standby (ST) state.
  • the block 24a is in the standby (ST) state.
  • the control circuit 28 determines whether it is the last block 24 (sub-array 22) (step S64). When No, the process proceeds to the next block 24 (subarray 22) (step S66), and the process returns to step S60.
  • the blocks 24 (subarray 22) to be retained are sequentially put into the standby (ST) state. As shown in FIG. 26D, all the retention target subarrays 22 are in the standby (ST) state. As shown in FIG. 27 (d), all the retention target blocks 24 are in the standby (ST) state.
  • step S64 the control circuit 28 puts all the retention target blocks 24 (sub-array 22) into the retention state collectively or for each of the plurality of block 24 (sub-array 22) (step S68). As shown in FIG. 26E, all the retention target subarrays 22 are in the retention state. As shown in FIG. 27 (e), all the retention target blocks 24 are in the retention state. Then it ends.
  • FIG. 28 is a flowchart showing the type B of the retention operation in the second embodiment.
  • 29 (a) to 29 (e) are schematic views showing a cell array of type B retention operation in the second embodiment.
  • 30 (a) to 30 (e) are schematic views showing a cell array and a block in type B of retention operation in the second embodiment.
  • the control circuit 28 puts each block 24 (or sub-array 22) into a sleep (BI) state (step S70).
  • the power supply voltage V VDD-VGND of all the blocks 24 (subarray 22) is set to voltage V2, and the control signal VCTRL is set to H.
  • the control signal VCTRL is set to H.
  • FIG. 29 (a) all the sub-arrays 22 are in the sleep (BI) state.
  • FIG. 30A all blocks 24 are in the sleep (BI) state.
  • the control circuit 28 extracts the block 24 (subarray 22) in which the UDF read in step S56 is set (for example, high level H) and shuts down all at once (step S58). As shown in FIG. 29B, the control circuit 28 puts the four subarrays 22 into a shutdown state at once. As shown in FIG. 30B, the control circuit 28 puts 28 blocks 24 into a shutdown state at once.
  • the control circuit 28 puts the first block 24a (subarray 22a) selected in step S60 into a sleep (ST) state (step S72).
  • the power supply voltage V VDD-VGND of the block 24a (sub-array 22a) is set to the voltage V2, and the control signal VCTRL is set to L.
  • the sub-array 22a goes into a sleep (ST) state.
  • the block 24a goes into a sleep (ST) state.
  • step S64 steps S60 and S72 are performed for the next block 24 (subarray 22). As shown in FIG. 29 (d), all the retention target subarrays 22 go into the sleep (ST) state. As shown in FIG. 30D, all the retention target blocks 24 are put into the sleep (ST) state.
  • step S64 the control circuit 28 collectively puts all the retention target blocks 24 (subarray 22) into the retention state (step S68). As shown in FIG. 29 (e), all the retention target subarrays 22 are in the retention state. As shown in FIG. 30E, all the retention target blocks 24 are in the retention state. Then it ends. Other operations are the same as type A of retention operation.
  • FIG. 31 is a flowchart showing the type C of the retention operation in the second embodiment.
  • 32 (a) to 32 (e) are schematic views showing a cell array of type C retention operation.
  • 33 (a) to 33 (e) are schematic views showing cell arrays and blocks of type C retention operation.
  • steps S70, S56, S58, S60, S72 are the same as retention type B, FIGS. 32 (a) to 32 (c) and 33 (a) to 33 (c). 29 (a) to 29 (c) and 30 (a) to 30 (c), respectively.
  • step S72 the control circuit 28 puts the first block 24a (or sub-array 22a) to be retained into the sleep (ST) state, and then puts the block 24a (or sub-array 22a) into the retention state (step S74).
  • the sub-array 22a is in the retention state.
  • the block 24a is in the retention state.
  • step S72 the blocks 24 (subarray 22) to be retained are sequentially put into the sleep (ST) state (step S72), and then put into the retention state (step S74).
  • step S64 all the retention target subarrays 22 are in the retention state as shown in FIG. 32 (e).
  • FIG. 33 (e) all the retention target blocks 24 are in the retention state. Then it ends.
  • Other operations are the same as type B of retention operation.
  • FIG. 34 is a block diagram showing an example of a control circuit in type B retention operation.
  • the control circuit 28B includes a register 40, a mode control circuit 45, and a PS control circuit 44.
  • the number of bits in the register 40 is NSA ⁇ Nblock or more, which is the number of blocks 24, respectively. Of the NSA ⁇ Nblock blocks 24, blocks 24A to 24B will be described.
  • step S34 the storage units 40A to 40B of the corresponding blocks 24A to 24B are set to the high level H in step S36.
  • the mode control circuit 45 outputs the mode control signal VCTRL.
  • the PS control circuit 44 controls the power switches PS1A to PS1B, PS2A to PS2B, and PS3A to PS3B of each block 24A to 24B based on the UDF held in the register 40.
  • the PS control circuit 44 includes OR circuits 60, AND circuits 61, OR circuits 62, OR circuits 63, NAND circuits 64, AND circuits 65, AND circuits 66, OR circuits 67, and OR circuits 68, each of which has a number of blocks 24A to 24B. It includes an OR circuit 69, an AND circuit 70, an AND circuit 71, an OR circuit 72, and an OR circuit 73.
  • the output signal of 40B and the control signal ENNLB are input from the UDF storage unit 40A to the OR circuit 60.
  • the output signal of the OR circuit 60 and the control signal ENNLB are input to the AND circuit 61.
  • the output signal of the AND circuit 61 and the control signal ENSLP are input to the OR circuit 62.
  • VPG1B is output from the PS control signal VPG1A from the OR circuit 62.
  • the PS control signals VPG1A to VPG1B are input to the gates of the power switches PS1A to PS1B of the blocks 24A to 24B, respectively.
  • the output signal of 40B and the control signal ENRB are input from the UDF storage unit 40A to the OR circuit 63.
  • the output signal and control signal ENNLB of 40B from the UDF storage unit 40A are input to the NAND circuit 64.
  • the output signal of the OR circuit 63 and the output signal of the NAND circuit 64 are input to the AND circuit 65.
  • the output signal of the AND circuit 65 and the control signal ENNLB are input to the AND circuit 66.
  • the output signal of the AND circuit 65 and the control signal ENSLP are input to the OR circuit 67.
  • VPG2B is output from the PS control signal VPG2A from the OR circuit 67.
  • the PS control signals VPG2A to VPG2B are input to the gates of the power switches PS2A to PS2B of the blocks 24A to 24B, respectively.
  • the output signal of 40B and the control signal ENRB are input from the UDF storage unit 40A to the OR circuit 68.
  • the output signal of 40B and the control signal ENNLB are input from the UDF storage unit 40A to the OR circuit 69.
  • the output signal of the OR circuit 68 and the output signal of the OR circuit 69 are input to the AND circuit 70.
  • the output signal of the AND circuit 70 and the control signal ENNLB are input to the AND circuit 71.
  • the output signal of the AND circuit 71 and the control signal ENSLP are input to the OR circuit 72.
  • the output signal of the OR circuit 72 and the control signal ENRB are input to the OR circuit 73.
  • VPG3B is output from the PS control signal VPG3A from the OR circuit 73.
  • the PS control signals VPG3A to VPG3B are input to the gates of the power switches PS3A to PS3B of the blocks 24A to 24B, respectively.
  • 35 (a) to 35 (e) are diagrams showing the operation of each signal and the power switch in the retention operation type B.
  • the control signals ENRB, ENNLB, ENSLP and VCTRL are H, L, L and H, respectively.
  • the UDFs of blocks 24A and 24B be L and H, respectively.
  • VPG1A to VPG1B are L, and the power switches PS1A to PS1B are ON.
  • VPG2A to VPG2B are L, and power switches PS2A to PS2B are off.
  • VPG3A to VPG3B are H, and power switches PS3A to PS3B are off.
  • the power switches PS1A to PS1B are on and the power switches PS2A to PS2B and PS3A to PS3B are off regardless of the UDF. Therefore, the power supply voltage V VDD-VGND of all the blocks 24A to 24B is the voltage V3.
  • the control signals ENRB, ENNLB, ENSLP and VCTRL are H, L, H and H, respectively.
  • VPG1A to VPG1B are H, and power switches PS1A to PS1B are off.
  • VPG2A to VPG2B are H and power switches PS2A to PS2B are ON.
  • VPG3A to VPG3B are H, and power switches PS3A to PS3B are off.
  • the power switches PS1A to PS1B and PS3A to PS3B are off and the power switches PS2A to PS2B are on regardless of the UDF. Therefore, the power supply voltage V VDD-VGND of all blocks 24A to 24B becomes the voltage V2 and goes to sleep (BI).
  • step S70 of FIG. 28 all the blocks are put into the sleep (BI) state as shown in FIG. 35 (b).
  • steps S70, S56 and S58 of FIG. 28 the block 24 in which the UDF is H is put into the sleep (BI) state, and the blocks in which the UDF is L are collectively blocked.
  • the control signal ENNLB changes from L to H from the standby (BI) state of FIG. 35 (a).
  • VPG1A to VPG1B change from L to H, and VPG2A changes from L to H.
  • the power switch PS2A is turned from off to on.
  • the power switches PS1A and PS1B turn from on to off.
  • the power switches PS2B, PS3A and PS3B remain off.
  • the power supply voltage V VDD-VGND of the block 24A to be retained changes from the voltage V3 to V2, and the block 24A goes into a sleep (BI) state.
  • the power supply voltage V VDD-VGND of the block 24B in which the UDF is set becomes the voltage V0, and the block 24B is shut down.
  • step S72 of FIG. 28 the block 24A is switched from sleep (BI) to sleep (ST).
  • the control signals ENRB, ENNLB and ENSLP maintain the state of FIG. 35 (c).
  • the state of each power switch does not change, and the power supply voltages V VDD-VGND of the blocks 24A and 24B are maintained at voltages V2 and V0, respectively.
  • the control signal VCTRL changes from H to L.
  • the mode of the target block 24A is switched from the BI mode to the ST mode.
  • the block 24A goes into a sleep (ST) state.
  • the sleep (BI) state is switched to the sleep (ST) state for all the retention target blocks 24.
  • step S68 of FIG. 28 all the retention target blocks 24A are changed from the sleep (ST) state to the retention state.
  • the control signals ENNLB, ENSLP and VCTRL maintain the state shown in FIG. 35 (d), and the control signals ENRB are changed from H to L.
  • VPG2A and VPG3A change from H to L
  • the power switch PS2A changes from on to off
  • the power switch PS3A changes from off to on.
  • the power supply voltage V VDD-VGND of the retention target block 24A changes from the voltage V2 to the voltage V1
  • all the retention target blocks 24A are in the retention state.
  • the power supply voltage V VDD-VGND of the block 24B is maintained at a voltage V0.
  • FIG. 36 is a timing chart of the control signal in the retention operation type B.
  • the control signals VCTRL1 to VCTRLn are control signals VCTRL corresponding to each block 241 to 24n.
  • Blocks 241 to 24k are blocks to be retained, and blocks 24k + 1 to 24n are blocks to be shut down.
  • BI standby
  • ENNLB and ENSLP are L
  • ENRB and VCTRL1 to VCTRLn are H
  • the sleep (BI) period is between the times t21 and t22
  • the control signal ENSLP is H.
  • step S58 in FIG. 28 the control signal ENNLB becomes H.
  • the retention target blocks 241 to 24k maintain the sleep (BI) state, and the UDF blocks 24k + 1 to 24n are shut down. This state is period T1.
  • the control signal VCTRL1 of the first block 241 to be retained becomes L.
  • the mode of the block 241 is switched from BI to ST, and the block 241 goes into the sleep (ST) state.
  • the period after the time t24 is the period T2 of the block 241 and the block 241 is the period of the ST mode.
  • the control signal VCTRL2 is L for the second block 242 to be retained. Block 242 goes into a sleep (ST) state and enters a period T2.
  • step S68 is sequentially performed for all the retention target blocks 241 to 24k.
  • the BI mode is switched to the ST mode for all the retention target blocks 241 to 24k.
  • the control signal ENRB becomes L.
  • all the retention target blocks 241 to 24n are in the retention state.
  • the control signal ENRB becomes H.
  • the blocks 241 to 24k to be retained are put into the sleep (ST) state.
  • the control signals VCTRL1 to VCTRLk are sequentially set to H.
  • Blocks 241 to 24k are sequentially put into a sleep (BI) state.
  • the mode switching from the ST mode to the BI mode ends.
  • FIG. 37 is a block diagram showing an example of a control circuit in type C retention operation.
  • the OR circuit 63, the NAND circuit 64 and the AND circuit 65 are replaced by the NAND circuit 74, and the OR circuits 68 and 69 and the AND circuit 70 are replaced by the OR circuit 75 with respect to the control circuit 28B of FIG. 34.
  • the mode control circuit 45 outputs a control signal ENRB from the blocks 24A to every 24B.
  • the output signal and control signal ENNLB of 40B from the UDF storage unit 40A are input to the NAND circuit 74.
  • the output signal of the NAND circuit 74 and the control signal ENRB for each 24B to 24B are input to the AND circuit 65.
  • the output signals of the UDF storage units 40A to 40B and the control signals ENRB for each block 24A to 24B are input to the OR circuit 75.
  • the output signal of the OR circuit 75 is input to the AND circuit 71.
  • Other configurations are the same as those of the control circuit 28B of FIG. 34, and the description thereof will be omitted. In the control circuit 28C, retention can be performed every 24B to 24B.
  • each signal and the power switch is the same as in FIGS. 35 (a) to 35 (e), and the description thereof will be omitted.
  • FIG. 38 is a timing chart of the control signal in the retention operation type C.
  • the control signals ENRB1 to ENRBn are control signals ENRB corresponding to each block 241 to 24n.
  • control signals ENRB1 to ENRBn are H between the times t20 and t23. Others are the same as in FIG.
  • the control signal VCTRL1 becomes L for the first block 241 to be retained.
  • the mode of the block 241 is switched from the BI mode to the ST mode, and the block 241 goes into the sleep (ST) state.
  • the control signal ENRB1 becomes L for block 241.
  • the block 241 is in the retention state.
  • the control signal VCTRL2 is L for the second block 242 to be retained. Block 242 goes into sleep (ST) state.
  • steps S72 and S74 are sequentially performed for all the retention target blocks 241 to 24k.
  • all the retention target blocks 241 to 24n are in the retention state at time t26.
  • control signals ENRB1 to ENRBk and the control signals VCTRL1 to VCTRLk become H in sequence for each block 241 to 24k.
  • Blocks 241 to 24k are sequentially put into sleep (BI).
  • the mode switching from the ST mode to the BI mode ends.
  • VDDH, VDDL, VGND, VSCTRL, VLCTRL and WL were set to 1.2V, 0.2V, 0V, 0.3V, 0.1V and 0V, respectively.
  • H and L of VPG1 were set to 1.4V and 0V, respectively.
  • H and L of VPG2 were set to 1.2V and ⁇ 0.2V, respectively.
  • H and L of VPG3 were set to 1.4V and 0V, respectively.
  • H and L of VCTRL were set to 1.2V and 0V, respectively.
  • the bit lines BL and BLB were set to 1.2 V in the standby state and the sleep state, and set to 0 V in the retention state and the shutdown state.
  • the time for charging the driver 26 at the time of mode switching was set to 15 ns for each subarray 22.
  • the storage capacities of the subarray 22 and the block 24 were set to 8 kbytes and 1 kbyte, respectively.
  • the ratio of the number of memory cells in which the UDF was set to the number of all memory cells in the cell array 20 was defined as the UD ratio.
  • the storage capacity of the cell array 20 was simulated for 32 kbytes, 256 kbytes, and 2 Mbytes.
  • FIGS. 39 (a) to 39 (c) show the BET for the UD ratio in types A to C and Comparative Example 2
  • FIGS. 39 (d) to 39 (f) show the latency for the UD ratio. Is.
  • the BET is constant regardless of the UD ratio.
  • type A when the UD ratio is 0%, it is the same as the BET of Comparative Example 2.
  • the larger the UD ratio the shorter the BET.
  • type B when the UD ratio is 0%, the BET is smaller than that in Comparative Example 2.
  • type B since all the blocks are put into the sleep (BI) state at once before the retention, the power consumption due to the leakage current of the blocks waiting for the retention can be suppressed.
  • type C when the UD ratio is 0%, the BET is smaller than in type B. This is because the sleep (BI) state is sequentially switched from the sleep (ST) state to the retention for each target block, so that the standby time in the sleep (ST) state can be shortened and the power consumption can be suppressed.
  • the latency can be reduced when the UD ratio is larger than that in Comparative Example 2. Latency is the same between types A to C.
  • type A has a long BET, but it is easy to control because it is not necessary to set the sleep state.
  • BET is between types A and C. Control of type B is more complicated than type A because it sets a sleep state, but it is easier than type C because retention is performed collectively.
  • type C the BET is short, but the control is complicated because the retention is sequentially performed.
  • FIGS. 40 (a) to 40 (c) are diagrams comparing the VNR-SRAM and the 6T-SRAM in the second embodiment.
  • the standby power of the 6T-SRAM in the standby state and the sleep state is compared with the standby power of the type C VNR-SRAM.
  • the standby power can be reduced by about 30% when the standby state is changed to the sleep state.
  • the standby voltage can be reduced by 90% even if the UD ratio is 0%.
  • the standby power can be reduced by 99%.
  • the memory cell 10 transmits the BI mode (first mode) which has substantially no hysteresis in the transmission characteristics. It has a bistable circuit 12 including an inverter circuit 14 (first inverter circuit) and an inverter circuit 16 (second inverter circuit) for switching from an ST mode (second mode) having hysteresis in characteristics.
  • the bistable circuit 12 the output node and the input node of the inverter circuit 14 are connected to the input node and the output node of the inverter circuit 16, respectively.
  • the control circuit 28 shuts down (power shuts down) one or more first memory cells of the plurality of memory cells 10 that do not need to hold data. ).
  • the control circuit 28 sets the bistable circuit 12 in the remaining one or more second memory cells of the plurality of memory cells 10 to ST mode, and as in steps S68 and S74, ST.
  • the voltage V1 (second power supply voltage) is supplied to the bistable circuit 12 in the second memory cell while maintaining the mode.
  • the voltage V1 is lower than the voltage V3 (first power supply voltage) supplied to the bistable circuit 12 when reading and / or writing data, and is a voltage at which the bistable circuit 12 in ST mode can hold the data.
  • each block 24 of the cell array 20 is divided into a plurality of blocks 24 including at least two memory cells 10.
  • the control circuit 28 extracts one or more first blocks from the plurality of blocks 24 that do not have to hold data.
  • the control circuit 28 shuts down (power off) the first block.
  • the control circuit 28 sets the bistable circuit in the remaining one or a plurality of second blocks of the plurality of blocks 24 into the ST mode.
  • the control circuit 28 supplies the voltage V1 to the bistable circuit 12 in the second block while maintaining the ST mode.
  • the first block in which the UDF is set is shut down in block units, it is possible to suppress the power consumption for switching the mode of the first block and maintaining the retention state. In addition, latency can be reduced. Further, since the first block in which the UDF is set is shut down first, the power consumption due to the leakage current when waiting for the mode switching operation can be reduced.
  • the control circuit 28 sets the retention target block as a power supply voltage in the retention target second block as in step S70 of FIGS. 28 and 31 before setting the retention target block in ST mode.
  • the voltage V2 (third power supply voltage) is supplied (that is, put into a sleep state).
  • the voltage V2 is a power supply voltage that is lower than the voltage V3 and higher than the voltage V1 so that the bi-stable circuit 12 in the BI mode can hold data. As a result, the power consumption during the period of waiting for shutdown and retention can be suppressed.
  • step S72 the control circuit 28 sets the bistable circuit 12 in the second block to ST mode in a state where the voltage V2 is supplied to the bistable circuit 12 in the second block. As a result, the power consumption during the period of waiting for retention can be suppressed.
  • the control circuit 28 is a twin in the block 241 in a state where the voltage V2 is supplied to the bistable circuit of the block 241 (third block) in the plurality of second blocks.
  • the stabilizing circuit 12 is set to ST mode (step S72 in FIG. 31, period T2), and the voltage V1 is supplied while the bistable circuit 12 in the block 241 is set to ST mode (step S74, period T3).
  • the control circuit 28 supplies the voltage V1 to the bistable circuit 12 of the block 242 (fourth block) different from the block 241 of the plurality of second blocks, and the bistable circuit 12 in the block 242. Is set to ST mode, and the voltage V1 is supplied in a state where the bistable circuit 12 in the block 242 is set to ST mode.
  • the period of waiting for retention can be shortened, and power consumption can be suppressed.
  • the control circuit 28 sets the bistable circuit 12 in the second block to ST mode with the voltage V2 supplied to the bistable circuit 12 in the second block, and then sets the bistable circuit 12 in the ST mode.
  • the voltage V1 is supplied with the bistable circuit 12 in the second block in the ST mode (step S74 in FIG. 28, time t26 in FIG. 36).
  • control can be simplified as compared with type C.
  • the control circuit 28 may collectively supply the voltage V2 with the bistable circuits 12 in the plurality of second blocks in the ST mode. Further, the control circuit 28 may divide the plurality of second blocks into a plurality of groups including one or the plurality of second blocks, and sequentially supply the voltage V2 to each of the divided groups.
  • the register 40 (storage circuit) is provided outside the cell array 20 and stores UDF (information indicating a block that does not need to hold data) received from the external circuit.
  • the control circuit 28 extracts a block that does not need to hold data based on the UDF (step S56).
  • the inverter circuits 14 and 16 include FETs m1 and m3 (first FET), FETs m2b and m4b (second FET), FETs m2a and m4a (third FET), and FETs m9 and m10 (fourth FET).
  • FETs m1 and m3 are P-channel (first conductive type channel) FETs, the source is connected to the power supply line 15a (first power supply line), the drain is connected to the output nodes Q and QB, and the gate is the input node N1. And is connected to N3.
  • FETs m2b and m4b are N-channel (second conductive type channel opposite to the first conductive type) FET, the source is connected to the ground line 15b (second power line), and the drain is connected to the intermediate nodes N2 and N4. And the gate is connected to the input nodes N1 and N3.
  • FETs m2a and m4a are N-channel FETs, the source is connected to the intermediate nodes N2 and N4, the drain is connected to the output nodes Q and QB, and the gate is connected to the input nodes N1 and N3.
  • FETs m9 and m10 are N-channel FETs, one of the source and drain is connected to the intermediate nodes N2 and N4, the other of the source and drain is connected to the control line CTRL (control node), and the gate outputs. It is connected to nodes Q and QB. Thereby, the BI mode and the ST mode can be switched by the voltage of the control line CTRL.
  • the first FET may be FETs m2 and m4
  • the second FET may be FETs m1a and m3a
  • the third FET may be FETs m1b and m3b
  • the fourth FET may be FETs m9a and m10a.
  • the first conductive type channel is an N channel
  • the second conductive type channel is a P channel.
  • the first FET may be provided with FETs m1a and m1b and m3a and m3b connected in series between the power supply line 15a and the output nodes Q and QB.
  • the feedback transistors FBTr on the pull-down side FETs m9 and m10, are N-channel FETs.
  • the FETs m9a and m10a, which are feedback transistors FBTr on the pull-up side, are P-channel FETs.
  • the type provided with FETs m9 and m10 is called a pull-down feedback PDFB.
  • the type provided with the FETs m9a and m10a is called a pull-up type feedback PUFB.
  • the type provided with the FETs m9, m9a, m10 and m10a is called a pull-up / pull-down type feedback PUPDFB.
  • a type in which a power switch 30 is provided between the power supply line 15a and the power supply 15c is called a header PS.
  • a type in which a power switch 30 is provided between the ground wire 15b and the ground 15d is called a footer PS.
  • the memory cell in FIG. 17 is a header PS / PDFB.
  • the memory cell in FIG. 21A is a header PS / PUFB.
  • the memory cell in FIG. 21B is a header PS / PUPDFB.
  • V VDD V VDDH
  • CTRL voltage VFNL Retention state ST mode
  • V VDD V VDDL
  • VFNL ⁇ VFNH V VDDL ⁇ V VDDH
  • VFNL ⁇ VFNH V VDDL, V VDDH, VGND
  • VFNL and VFNH are, for example, 0.2V, 1.2V, 0.0V, 0.0V and 0.2V, respectively.
  • the FET m9 when the node Q is at a high level, the FET m9 is turned on, and the node N2 is charged from the control line CTRL whose voltage is VFNH.
  • the FET m9 since the FET m9 is an N channel and the threshold voltage Vth of the FET m9 is positive, the charging potential from the control line CTRL is substantially VFNH-Vth.
  • the feedback effect of the FET m9 which is an FBTr, may decrease, and the operational stability (for example, noise margin) of the bistable circuit in the retention state may decrease.
  • FIG. 41 is a circuit diagram of the header PS / PDFB / type 1 memory cell in the third embodiment
  • FIG. 42 is a circuit diagram of the header PS / PDFB / type 2 memory cell in the third embodiment.
  • Type 1 is a type in which a driver 26 is not provided
  • type 2 is a type in which a driver 26 is provided.
  • the FBTr FETs m9 and m10 are P-channel FETs. The gates of FETs m9 and m10 are connected to nodes QB and Q, respectively.
  • the power switch 30 applies a virtual power supply voltage V VDD to the power supply line 15a.
  • the driver 26 is not provided, and a constant voltage VFN is applied to the control line CTRL.
  • a driver 26 is provided in type 2 of FIG. 42.
  • the driver 26 is an inverter 26a, which supplies a voltage VFNL to the control line CTRL when the control signal VCTRL is at a high level, and supplies a voltage VFNH to the control line CTRL when the control signal VCTRL is at a low level.
  • Other configurations are the same as those in FIG. 17 of the second embodiment, and the description thereof will be omitted.
  • V VDD V VDDH
  • CTRL voltage VFN Retention state ST mode
  • V VDD V VDDL
  • VFN V VDDL ⁇ V VDDH V VDDL ⁇ VFN ⁇ V VDDH, or VFN ⁇ V VDDL ⁇ V VDDH (in this relationship, nodes N3 and N4 are not preferable because they are difficult to charge from the control line CTRL).
  • V VDDL, V VDDH, VGND and VFN are, for example, 0.2V, 1.2V, 0.0V and 0.2V, respectively.
  • V VDD and CTRL in the standby state and the retention state in the header PS PDFB type 2 shown in FIG. 42 are the same as the voltages illustrated in FIG.
  • the FET m9 is turned on because the node QB is at a low level, and the voltage of the node N2 is VFN (FIG. 41) or VFNH (FIG. 41). It is charged from the control line CTRL which is 42). Since the FET m9 is a P channel and a sufficiently low voltage is applied to the source and drain at the gate of the FET m9, the node N2 can be pulled up to VFN (FIG. 41) or VFNH (FIG. 42). As a result, the feedback effect of FETm9 is sufficiently generated. Therefore, the operational stability of the bistable circuit in the retention state can be improved.
  • type 1 shown in FIG. 41 by making the VFN sufficiently smaller than that of the V VDDH, it is possible to switch between the ST mode and the BI mode even when the VFN is a constant voltage. For example, when the node Q is at a high level, the voltage of the node N2 is sufficiently lower than V VDDH even if the FET m9 is turned on. Therefore, the bistable circuit 12 functions as a BI mode. As a result, the driver 26 for the control line CTRL in FIG. 17 becomes unnecessary, and the chip area can be reduced. Further, by making the VFN sufficiently lower than the V VDDH, the leakage current in the standby state and the retention state can be suppressed.
  • type 1 when V VDDH is close to VFN, the transition to BI mode may be insufficient.
  • type 2 the voltage of the CTRL is VFNH in the ST mode, and the voltage of the CTRL is VFNL in the BI mode. As a result, it is possible to shift to a sufficient BI mode.
  • the channel width W / length L of each FET is as follows.
  • V VDDH 1.2V
  • FIG. 43A is a diagram showing the transmission characteristics of the inverter circuit in the retention state. Comparative Example 3 shows the characteristics of the 6T-SRAM in the normal state. As shown in FIG. 43A, in the second embodiment, the opening of the butterfly characteristic is larger and the noise margin is larger than that of the third comparative example. The noise margins of types 1 and 2 of the third embodiment are larger than those of the second embodiment.
  • FIG. 43 (b) is a diagram showing SNM (Static Noise Margin) in the standby state.
  • V VDD 1.2V, which is the BI mode.
  • Retention indicates a state in which the FETs m5 and m6 are turned off and data is retained, not in the ULV retention state.
  • the lead shows a state in which the FETs m5 and m6 are turned on and the bit lines BL and BLB are set to 1.2 V.
  • the light shows a state in which the FETs m5 and m6 are turned on, one of the bit lines BL and BLB is 1.2V, and the other is 0V.
  • the SNM of Example 3 is slightly larger than that of Comparative Example 3 and Example 2. This is because in Example 3, the potentials of the nodes N3 and N4 are slightly higher than in Example 2 because the FETs m9 and m10 are P channels. Therefore, a little feedback by FETs m9 and m10 is applied in the BI mode. This is because the SNM increases a little.
  • FIG. 44A is a diagram showing an SNM in a retention state.
  • the SNM in Comparative Example 3 is about 50 mV, whereas in the second embodiment, the SNM can be increased to about 80 mV.
  • the SNM is about 100 mV, and the SNM can be increased by about 20 mV from Example 2 and the SNM by about 50 mV from Comparative Example 3.
  • the SNMs of Type 1 and Type 2 of Example 3 are almost the same.
  • the SNM can be almost doubled as compared with Comparative Example 2.
  • the SNM in the retention state can be made larger than that in the second embodiment, and the operation stability is improved.
  • V VDDL can be made lower than that in Example 2.
  • power consumption can be suppressed.
  • Type 1 of Example 3 has a SNM of about 6 mV larger than that of Type 2. This is because the driver 26 is not provided in the type 1, so that the control line CTRL is effectively biased.
  • the PUPDFB described later can have a larger noise margin than the PUFB and the PDFB.
  • FIG. 44 (b) is a diagram showing the leak power in the BI mode.
  • the leakage power in the standby state (BI mode) of the second embodiment, can be reduced by 25% as compared with the third comparative example.
  • the leakage power can be reduced by 70% in Type 2 and 81% in Type 1 as compared with Comparative Example 3.
  • the leakage power in the standby state can be suppressed as compared with the second embodiment.
  • FIGS. 44 (c) and 44 (d) are diagrams showing the leakage power in the ST mode.
  • Comparative Example 3 of FIG. 44 (c) is the leakage power of the 6T-RAM in the standby state.
  • the leakage power can be reduced by 92% as compared with the standby state of Comparative Example 3.
  • Types 1 and 2 of Example 3 can reduce leakage power by 95% and 94%, respectively, as compared with Comparative Example 3.
  • the leakage power can be reduced by 40% and 20%, respectively, as compared with the second embodiment.
  • FIG. 45 is a circuit diagram of a footer PS / PDFB / type 2 memory cell according to the third embodiment. As shown in FIG. 45, VDD is supplied to the power supply line 15a, and a power switch 30 is provided between the ground line 15b and the ground. The ground wire 15b is a virtual ground voltage VVGND.
  • VVGND VVGNDL
  • CTRL voltage VFNL Retention state ST mode
  • VVGND VVGNDH
  • CTRL voltage VFNH Each voltage has the following relationship, for example.
  • ⁇ indicates a neighborhood.
  • VVGNDL, VVGNDH, VDD, VFNL and VFNH are, for example, 0.0V, 1.0V, 1.2V, 0.0V and 1.2V, respectively.
  • PDFB In PDFB, as shown in FIG. 41, when the header PS is used, when V VDDH-VGND is large, for example, 0.5 V or more, for example, when VFN-VGND ⁇ (V VDDH-VGND) / 2, type 1 is used. Can be done. When V VDDH-VGND is small, for example, 0.5 V or less, the transition to BI mode may be insufficient in Type 1. Therefore, by using type 2, it is possible to transition to a sufficient BI mode. In the footer / PDFB, it is type 2 as shown in FIG. 45.
  • FIG. 46 is a circuit diagram of a footer PS / PUFB / type 1 memory cell according to the third embodiment.
  • FETs m9a and m10a are N-channel FETs. The gates of FETs m9a and m10a are connected to nodes QB and Q, respectively.
  • VDD is supplied to the power line 15a, and a power switch 30 is provided between the ground line 15b and the ground 15d.
  • the ground wire 15b is a virtual ground voltage VVGND.
  • a constant voltage VFP is applied to the control line CTRL.
  • Other configurations are the same as those in FIG. 21A of the second embodiment, and the description thereof will be omitted.
  • VVGND VVGNDL
  • CTRL VFP Retention state
  • VVGND VVGNDH
  • CTRL voltage VFP Each voltage has the following relationship, for example.
  • VVGNDL ⁇ VFP VVGNDH VVGNDL ⁇ VFP ⁇ VVGNDH, or VVGNDL ⁇ VVGNDH ⁇ VFP (in this relationship, nodes N2a and N4a are not preferable because they are difficult to discharge from the control line CTRL).
  • VVGNDL, VVGNDH, VDD and VFP are, for example, 0.0V, 1.0V, 1.2V and 1.0V, respectively.
  • FIG. 47 is a circuit diagram of a header PS / PUFB / type 2 memory cell according to the third embodiment.
  • a driver 26 is provided with respect to FIG.
  • the driver 26 is an inverter 26a, and outputs a voltage VFPH to the control line CTRL when the control signal VCTRL output by the control circuit 28 is at a low level, and outputs a voltage VFPL to the control line CTRL when the VCTRL is at a high level.
  • V VDD V VDDH
  • CTRL voltage VFPH Retention state ST mode
  • V VDD V VDDL
  • PUFB In PUFB, as shown in FIG. 46, in the case of footer PS, when VDD-VVGNDL is large, for example, 0.5 V or more, for example, VDD-VFP ⁇ ( VDD-VVGNDL) / 2, type 1 is used. Can be done. When VDD-VVGNDL is small, for example, 0.5 V or less, the transition to BI mode may be insufficient in Type 1. Therefore, by using type 2, it is possible to transition to a sufficient BI mode.
  • the header / PUFB is of type 2 as shown in FIG. 47.
  • FIG. 48 is a circuit diagram of the memory cells of the header PS / PUPDFB in the third embodiment.
  • FETs m9 and m10 are P-channel FETs, and FETs m9a and m10a are N-channel FETs.
  • the gates of FETs m9 and m9a are connected to node QB, and the gates of FETs m10 and m10a are connected to node Q.
  • a power switch 30 is provided between the power supply line 15a and the power supply 15c, and the ground voltage VGND is supplied to the ground line 15b.
  • a constant voltage VFN is supplied to the control lines CTRLN of the FETs m9 and m10.
  • a voltage is applied from the driver 26 to the control line CTRLP of the FETs m9a and m10a.
  • the driver 26 is an inverter 26a, and outputs a voltage VFPH to the control line CTRLP when the control signal VCTRL output by the control circuit 28 is low level, and outputs a voltage VFPL to the control line CTRLP when the VCTRL is high level.
  • Other configurations are the same as those in FIG. 21B of the second embodiment, and the description thereof will be omitted.
  • the operating conditions of the header PS / PUPDFB memory cells shown in FIG. 48 are the operating conditions of the header PS / PDFB / type 1 memory cells shown in FIG. 41 and the header PS / PUFB / type 2 memory cells shown in FIG. 47. It is a combination of operating conditions.
  • FIG. 49 is a circuit diagram of the memory cell of the footer PS / PUPDFB in the third embodiment.
  • a power supply voltage VDD is supplied to the power supply line 15a, and a power switch 30 is provided between the ground line 15b and the ground 15d.
  • a constant voltage VFP is supplied to the control lines CTRLP of the FETs m9a and m10a.
  • a voltage is applied from the driver 26 to the control lines CTRLN of the FETs m9 and m10.
  • the driver 26 is an inverter 26a, and outputs a voltage VFNH to the control line CTRLN when the control signal VCTRL output by the control circuit 28 is low level, and outputs a voltage VFNL to the control line CTRLN when the VCTRL is high level.
  • Other configurations are the same as those in FIG. 48, and description thereof will be omitted.
  • the operating conditions of the footer PS / PUPDFB memory cell shown in FIG. 49 are the operating conditions of the footer PS / PDFB / type 2 memory cell shown in FIG. 45 and the operating conditions of the footer PS / PUFB / type 1 memory cell shown in FIG. It is a combination of operating conditions.
  • V VDD in the standby state may be V VDDHS slightly lower than V VDDH in the normal operating state.
  • VVGND in the standby state may be VVGNDLS slightly higher than VVGNDL in the normal operating state.
  • the header PS may use V VDDM such that V VDDL ⁇ V VDDM ⁇ V VDDH
  • the footer PS may use VVGNDM such that VVGNDL ⁇ VVGNDM ⁇ VVGNDL.
  • the P-channel FETs m1 and m3 (first FET of the first conductive type channel)
  • the source is connected to the power line 15a (first power line)
  • the drain is connected to the nodes Q and QB (output node)
  • the gate is connected to the nodes N1 and N3 (input node).
  • the N-channel FETs m2b and m4b (second conductive type channel second FET)
  • the source is connected to the ground wire 15b (second power supply line) to which the power supply voltage V VDD-VGND is supplied between the source and the power supply line 15a, and drains.
  • N2 and N4 intermediate nodes
  • gates are connected to nodes N1 and N3.
  • the source is connected to the nodes N2 and N4
  • the drain is connected to the nodes Q and QB
  • the gate is connected to the nodes N1 and N3.
  • one of the source and drain is connected to the nodes N2 and N4, the other of the source and drain is connected to the control line CTRL (control node), and the gate. Is connected to nodes N1 and N3.
  • the output node of the inverter circuit 14 and the input nodes N1 and N3 of the inverter circuit 16 are connected to the node Q (first storage node), and the input nodes N1 and N3 of the inverter circuit 14 and the output node of the inverter circuit 16 are the node QB (first storage node). It is connected to 2 storage nodes).
  • the operation stability in the ST mode can be improved by appropriately setting the power supply voltage V VDD-VGND and the voltage of the control line CTRL.
  • the gate of FET m9 of the inverter circuit 14 may be connected to the output node of the inverter circuit 16, and the gate of FET m10 of the inverter circuit 16 may be connected to the output node of the inverter circuit 14.
  • N-channel FETs m2 and m4 correspond to the first FET
  • P-channel FETs m1a and m3a correspond to the second FET
  • P-channel FETs m1b and m3b correspond to the third FET
  • N-channel FETs m9a and m10a correspond to the fourth FET.
  • the ground line 15b and the power supply line 15a correspond to the first power supply line and the second power supply line, respectively.
  • the power switch 30 switches the power supply voltage V VDD-VGND to the voltage V VDDH-VGND (first voltage) and the voltage VVDDL-VGND (second voltage) lower than the voltage V VDDH-VGND.
  • the voltage V VDDH-VGND is a voltage at which the bistable circuit 12 can write and read data
  • the voltage V VDDL-VGND is lower than the voltage V VDDH-VGND, and the bistable circuit 12 cannot write and read data and can hold the data. Voltage. As a result, power consumption can be suppressed when holding data.
  • the power supply circuit may generate a first voltage and a second voltage from one power supply using a transistor such as a power switch and supply them to the bistable circuit. Further, in the control circuit, a power switch may be connected to each of the two power supplies, and the first voltage and the second voltage may be supplied to the bistable circuit by controlling the power switch.
  • the voltages VDD-VVGNDL and VDD-VVGNDH correspond to the first voltage and the second voltage, respectively.
  • the control line CTRL has a constant bias (VFN in the case of PDFB, VFP in the case of PUFB). Be supplied. As a result, the driver 26 becomes unnecessary, and the chip size can be reduced.
  • the constant bias (VFN) is the voltage V VDDH of the power supply line 15a (first power supply line) and the ground line 15b (ground line 15b) when V VDDH-VGND (first voltage) is supplied as the power supply voltage. It may be a bias between the voltage of the second power supply line) and the voltage VGND.
  • the constant bias (VFP) is the voltage VVGNDL of the ground line 15b (first power supply line) and the power supply line 15a (when VDD-VVGNDL (first voltage) is supplied as the power supply voltage. It may be a bias with the voltage VDD of the second power line).
  • the constant bias (VFN) is the voltage V VDDH of the power supply line 15a (first power supply line) and the ground line 15b (ground line 15b) when V VDDH-VGND (first voltage) is supplied as the power supply voltage. It is closer to the voltage VGND of the ground line 15b than the middle (V VDDH-VGND) / 2 with the voltage VGND of the second power supply line).
  • the constant bias (VFP) is the voltage VVGNDL of the ground line 15b (first power supply line) and the power supply line 15a (when the VDD-VVGNDL (first voltage) is supplied as the power supply voltage.
  • the VFN is preferably closer to VGND than (V VDDH-VGND) / 3, and in the footer PS / PUFB, the VFN is preferably closer to VDD than 2 (VDD-VVGNDL) / 3.
  • the control circuit 28 supplies the control line CTRL with a low level and a higher level higher than the low level, respectively, when the power switch 30 supplies V VDDH-VGND and V VDDL-VGND in PDFB.
  • the control circuit 28 is PUFB
  • the control circuit 28 supplies the control line CTRL with a high level and a low level lower than the high level, respectively.
  • the high level may have a voltage higher than the low level.
  • a constant bias is applied to the control line CTRL of the inverter circuits 14 and 16, and the inverter circuits 14 and 16 are supplied with the voltage V3 as the power supply voltage.
  • the ST mode is set when the voltage V1 is supplied. This eliminates the need for the control signal VCTRL.
  • 50 (a) to 50 (f) are diagrams showing the arrangement of power switches connected to cells.
  • the voltage of the power supply 15c is VDD and the voltage of the ground 15d is VGND.
  • the power switch 30 is connected between the power supply line 15a and the power supply 15c of the memory cell 10.
  • the power switch 30 switches the virtual power supply voltage V VDD of the power supply line 15a between V VDDH and V VDDL. Even if the virtual power supply voltage V VDD is switched to V VDDH and VVDDL, the voltage VVGND of the ground wire 15b is constant at the ground voltage VGND.
  • the power supply voltage in the standby state (BI mode) is V VDDH-VGND
  • the power supply voltage in the low voltage (ULV) retention state (ST mode) is VVDDL-VGND.
  • the power switch 30 is connected between the ground wire 15b and the ground 15d of the memory cell 10.
  • the power switch 30 switches the virtual ground voltage VVGND of the ground wire 15b between VVGNDH and VVGNDL. Even if the virtual ground voltage VVGND is switched to VVGNDH and VVGNDL, the voltage V VDD of the power supply line 15a is constant at the power supply voltage VDD.
  • the power supply voltage in the standby state (BI mode) is VDD-VVGNDL
  • the power supply voltage in the low voltage retention state (ST mode) is VDD-VVGNDH.
  • the power switch 30 is connected to both the power supply line 15a and the power supply 15c and the ground line 15b and the ground 15d.
  • the power switch 30 switches the virtual power supply voltage V VDD of the power supply line 15a to V VDDH and V VDDL, and switches the virtual ground voltage VVGND of the ground line 15b to VVGNDH and VVGNDL.
  • the power supply voltage in the standby state (BI mode) is V VDDH-VVGNDL
  • the power supply voltage in the low voltage retention state (ST mode) is V VDDL-VVGNDH.
  • the power switch 30 includes a PFET 30a connected between the power supply VDD1 and the power supply line 15a, a PFET 30b connected between the power supply VDD2 and the power supply line 15a, and the PFET 30b. May be provided.
  • the FET 30a When the FET 30a is turned on and the FET 30b is turned off, the virtual power supply voltage V VDD becomes VDD1
  • the FET 30a When the FET 30a is turned off and the FET 30b is turned on, the V VDD becomes VDD2.
  • the FETs 30a and 30b are turned off, the power supply is cut off.
  • the power switch 30 includes an NFET 30c connected between the VGND1 and the ground wire 15b, and an NFET 30d connected between the VGND2 and the ground wire 15b. You may. When the FET 30c is turned on and the FET 30d is turned off, the virtual ground voltage VVGND becomes VGND1, and when the FET 30c is turned off and the FET 30d is turned on, the VVGND becomes VGND2. When the FETs 30c and 30d are turned off, the power supply is cut off.
  • the power switch 30 includes a PFET 30a connected between VDD1 and the power supply line 15a, a PFET30b connected between VDD2 and the power supply line 15a, and a VGND1. It includes an NFET 30c connected between the ground wire 15b and an NFET 30d connected between the VGND2 and the ground wire 15b.
  • the FET m9a is fed back between the P-channel FETs m1a and m1b of the inverter circuit 14, and the FET m10a is fed back between the P-channel FETs m3a and m3b of the inverter circuit 16.
  • PUFB pulse-up type feedback
  • the PUPDFB (pull-up / pull-down type feedback) is a type in which both the PDFB FETs m9 and m10 and the PUFB FETs m9a and m10a are provided as shown in FIGS. 48 and 49.
  • FIG. 51 (a) to 52 (c) are diagrams showing the arrangement of drivers connected to cells.
  • the PUFB type 2 type is provided with a driver 26.
  • the driver 26 switches the voltage VFP between the voltage VFPH and the voltage VFPL based on the control signal VCTRL output by the control circuit 28.
  • the inverter circuits 14 and 16 are in BI mode, and when the voltage VFP is VFPL (low level), they are in ST mode.
  • the PUFB type 1 type does not have the driver 26.
  • the VFP has a constant bias, but when the power supply voltage is switched, the inverter circuits 14 and 16 switch between the BI mode and the ST mode.
  • the driver 26 is provided in the PDFB type 2 type.
  • the driver 26 switches the voltage VFN between the voltage VFNH and the voltage VFNL based on the control signal VCTRL output by the control circuit 28.
  • the inverter circuits 14 and 16 are in BI mode, and when the voltage VFN is VFNH (high level), they are in ST mode.
  • the driver 26 is not provided in the PDFB type 1 type.
  • the VFN has a constant bias, but when the power supply voltage is switched, the inverter circuits 14 and 16 switch between the BI mode and the ST mode.
  • both the VFP and VFN of PUPDFB are of the type 2 type, and the driver 26 is provided for both the voltage VFP and the VFN.
  • the inverter circuits 14 and 16 are in BI mode, and when the voltage VFP is VFPL and the voltage VFN is VFNH, they are in ST mode.
  • VFP of PUPDFB is type 2 and the VFN is type 1
  • a driver 26 is provided in the voltage VFP
  • the VFN has a constant bias.
  • the inverter circuits 14 and 16 are in BI mode, and when the voltage VFP is VFPL, they are in ST mode.
  • the VFP of PUPDFB is type 1 and the VFN is type 2
  • the voltage VFP is a constant bias
  • the driver 26 is provided in the VFN.
  • the inverter circuits 14 and 16 are in BI mode, and when the voltage VFN is VFNH, they are in ST mode.
  • FIGS. 53 (a) and 53 (b) are diagrams showing the voltages of the header PS / PDFB / type 1 and the footer PS / PUFB / type 1, respectively.
  • V VDDH and V VDDL with respect to VGND are shown in the vertical direction
  • VVGNDL and VVGNDH with respect to VDD are shown in the vertical direction.
  • V VDDH is supplied to the power supply line 15a and VGND is supplied to the ground line 15b in the standby state.
  • the VFN has a constant bias of about V VDDL
  • the VFN is sufficiently lower than the V VDDH, so that the inverter circuits 14 and 16 are in the BI mode.
  • V VDDL is supplied to the power supply line 15a and VGND is supplied to the ground line 15b.
  • the VFN is set to about VVDDL, the inverter circuits 14 and 16 are in the ST mode because the VFN is higher than the VGND.
  • the constant voltage VFN should be smaller than V VDDH and larger than VGND. If the constant voltage VFN is too close to V VDDH, the inverter circuits 14 and 16 are unlikely to be in BI mode when the virtual power supply voltage V VDD is set to V VDDH. Therefore, the constant voltage VFN is preferably equal to or less than the midpoint voltage between V VDDH and VGND (that is, (V VDDH-VGND) / 2 or less), and is equal to or less than the voltage obtained by adding the voltage of the difference between VVDDL and VGND to V VDDL (that is, V VDDL + (V VDDL) -VGND) / 2 or less) is more preferable.
  • the constant voltage VFN is preferably equal to or higher than the midpoint voltage between V VDDL and VGND (that is, (V VDDL-VGND) / 2 or higher).
  • the BI mode is set when the VFP is at a high level, and the ST mode is set when the VFP is at a low level. Therefore, if the header PS / PUFB / type 1 type is used, the BI and ST modes cannot be switched.
  • VVGNDL is supplied to the ground line 15b and VDD is supplied to the power line 15a in the standby state.
  • the inverter circuits 14 and 16 are in the BI mode because the VFP is sufficiently higher than the VVGNDL.
  • VVGNDH is supplied to the ground wire 15b and VDD is supplied to the power supply line 15a.
  • the inverter circuits 14 and 16 are in the ST mode because the VFP is lower than the VDD.
  • the constant voltage VFP should be larger than VVGNDL and smaller than VDD. If the constant voltage VFP is too close to VVGNDL, the inverter circuits 14 and 16 are unlikely to be in BI mode when the virtual ground voltage VVGND is set to VVGNDL. Therefore, the constant voltage VFP is preferably equal to or higher than the midpoint voltage between VDD and VVGNDL (that is, (VDD-VVGNDL) / 2 or higher), and is equal to or higher than the voltage obtained by subtracting the voltage difference between VDD and VVGNDH from VVGNDH (that is, VVGNDH-(that is, VVGNDH-). VDD-VVGNDH) / 2 or more) is more preferable.
  • the constant voltage VFP is preferably equal to or lower than the voltage at the midpoint between VDD and VVGNDH (that is, (VDD-VVGNDH) / 2 or less).
  • Footer PS / PDFB BI mode is set when VFN is low level, and ST mode is set when VFN is high level. Therefore, if the footer PS / PDFB / type 1 type is used, the BI and ST modes cannot be switched.
  • Table 1 is a table summarizing whether or not constant bias is possible.
  • PUFB constant bias is possible in the footer PS.
  • a constant bias is not possible in the header PS and the dual PS, and the driver 26 is used.
  • PUPDFB in the header PS, a constant bias is possible only on the PD (that is, VFN) side.
  • PD that is, VFN
  • PU that is, VFP
  • dual PS constant bias is not possible.
  • the gate of the feedback FET m9 and / or m9a is connected to the input node of the inverter circuit 14 or the output node of the inverter circuit 16, and the gate of the feedback FET m10 and / or m10a is connected to the input node of the inverter circuit 16 or the inverter circuit 14 It is connected to the output node of.
  • Example 3 the header PS / PDFB / type 1 type in Table 1 is shown in FIG. 41, the footer PS / PUFB / type 1 type is shown in FIG. 46, and the header PS / PUPDFB / PD side type 1 is shown in FIG. 48. , Footer PS / PUPDFB / PU side type 1 is shown in FIG. 49.
  • the gate of the feedback FET m9 and / or m9a may be connected to the output node of the inverter circuit 14, and the gate of the feedback FET m10 and / or m10a may be connected to the output node of the inverter circuit 16.
  • Example 2 This case is referred to as Example 2.
  • Table 1 also holds for the second embodiment.
  • FIG. 54 is a circuit diagram of a header PS / PDFB / type 1 type memory cell according to the fourth embodiment.
  • the FET m9 (and m10) is an N-channel FET, and the gate is connected to the output node of the inverter circuit 14 (and 16).
  • Other configurations are the same as those in FIG. 41 of the third embodiment, and the description thereof will be omitted.
  • FIG. 55 is a circuit diagram of a footer PS / PUFB / type 1 type memory cell according to the fourth embodiment.
  • the FET m9a (and m10a) is a P-channel FET, and the gate is connected to the output node of the inverter circuit 14 (and 16).
  • Other configurations are the same as those in FIG. 46 of the third embodiment, and the description thereof will be omitted.
  • FIG. 56 is a circuit diagram of the header PS / PUPDFB / PD side type 1 type in the fourth embodiment.
  • the FET m9 (and m10) is an N-channel FET
  • the FET m9a (and m10a) is a P-channel FET
  • the gate is connected to the output node of the inverter circuit 14 (and 16).
  • Other configurations are the same as those in FIG. 48 of the third embodiment, and the description thereof will be omitted.
  • FIG. 57 is a circuit diagram of the footer PS / PUPDFB / PU side type 1 type in the fourth embodiment.
  • the FET m9 (and m10) is an N-channel FET
  • the FET m9a (and m10a) is a P-channel FET
  • the gate is connected to the output node of the inverter circuit 14 (and 16).
  • Other configurations are the same as those in FIG. 49 of the third embodiment, and the description thereof will be omitted.
  • Modification 1 of the fourth embodiment is an example of a master-slave type flip-flop circuit.
  • FIG. 58 is a circuit diagram of an electronic circuit according to a first modification of the fourth embodiment. As shown in FIG. 58, latch circuits (D latch circuits) 76 and 77 are provided. Latch circuits 76 and 77 are master-side and slave-side latch circuits, respectively.
  • the latch circuit 76 includes a bistable circuit 80 having inverters 80a and 80b and an inverter 78a. The inverter 78a operates when the clock signal C is at a high level, and the inverter 80b operates when the clock signal C is at a low level.
  • the latch circuit 77 includes a bistable circuit 12 and a pass gate 79a.
  • a pass gate 79b is provided in the loop of the bistable circuit 12.
  • the pass gate 79a operates when the clock signal C is at a low level
  • the pass gate 79b operates when the clock signal C is at a high level.
  • the node QB is output as a Q signal via the inverter 78b.
  • the clock generation circuit 81 operates when the enable signal VEN is at a high level, and does not operate when the enable signal VEN is at a low level.
  • the clock generation circuit 81 outputs a high level as a clock signal C when a low level is input as a clock signal VCLK, outputs a low level as a clock signal CB, and outputs a low level as a clock signal C when a high level is input as a clock signal VCLK. Output high level as CB.
  • the virtual power supply voltage V VDD is supplied from the power switch 30 to the power supply line 15a, and the ground voltage VGND is supplied to the ground line 15b, which is a header PS type.
  • the feedback FETs of the inverter circuits 14 and 16 are P-channel FETs m9 and m10, which are of the PDFB type.
  • the voltage VFN is a constant voltage and is a type 1 type.
  • the gate of the FET m9 (and m10) is connected to the output node of the inverter circuit 16 (and 14), which is the third embodiment.
  • the modification 1 of FIG. 58 is a header PS / PDFB / type 1 type / embodiment 3 type.
  • the master-slave type flip-flop circuit may be a footer PS / PUPFB / type 1 type, a header PS / PUPDFB / PD side type 1 type, or a footer PS / PUPDFB / PU side type 1 type.
  • the bistable circuit 12 may be of the third embodiment or the second embodiment. The bistable circuit 12 may be used for the master side latch circuit.
  • Circuit A Normal delay flip-flop circuit
  • Circuit B Header PS / PDFB / Type 2 type / Example 2 type
  • Circuit C Header PS / PDFB / Type 1 type / Example 3 type (circuit shown in FIG. 58)
  • Circuit A The channel width W / length L of each of the constituent transistors was determined with reference to the standard cell.
  • Circuit B The channel width W / length L of each FET in the latch circuit 77 is as follows.
  • FET m1 and m1a 180nm / 60nm FETs m2a, m2b, m4a and m4b: 385nm / 60nm FET m9 and m10: 150nm / 60nm
  • the circuit B is provided with the inverter 26a as in FIG. 17 of the second embodiment, and the channel width W / length L is as follows.
  • FIGS. 59 (a) and 59 (b) are diagrams showing the butterfly curve of the flip-flop circuit.
  • (Vin, Vout) has (L, H) as a storage node
  • (H, L) is a storage node.
  • V VDD 0.2V
  • the TT of the SNM is the SNM when the threshold voltage of the FET is Typical.
  • FF, SS, FS and SF indicate the SNM when the threshold voltage varies by 3 ⁇ from the Typical value to the Fast (F) side or the Slow (S) side due to the process fluctuation.
  • the butterfly curve is substantially symmetrical, the opening is small, and the noise margin is small.
  • V VDD 0.2V
  • the bistable circuit 12 enters the ST mode, and the hysteresis of the transmission characteristic becomes large. As a result, the opening on the storage node side becomes large and the noise margin becomes large.
  • FIG. 60 (a) is a diagram showing SNM
  • FIG. 60 (b) is a diagram showing standby power.
  • FIG. 60A shows SNMs of TT, FF, SS, FS, and SF for (L, H) and (H, L).
  • V VDD 0.2V
  • V VDDL 0.2V
  • the SNM is about 60 mV.
  • the SNM is slightly higher than that in circuit A and is about 70 mV to 80 mV.
  • the SNM becomes 90 mV to 100 mV, and a sufficient SNM can be obtained. If the SNM is 80 mV in the circuit C, the V VDDL can be made lower than 0.2 V, and the power consumption can be further reduced.
  • SB1.2 is a standby state in which V VDD is 1.2V
  • circuit B has about 14% more standby power than circuit A.
  • the power in the standby state can be made equal to that in the circuit A.
  • standby power can be reduced by 98% as compared with circuit A.
  • Table 2 is a table showing the power reduction effect, chip area, delay, BET, process cost and number of control steps for circuit A, balloon FF, NVFF and circuit C.
  • the balloon FF is a balloon type FF circuit
  • the NVFF is an FF circuit using a non-volatile memory element as in the first embodiment.
  • the power reduction effect shows the reduction rate from the circuit A in the low voltage retention state.
  • NVFF and circuit C can reduce power by 99% and 98%, respectively, as compared with circuit A.
  • the area of the circuit A is 1.
  • the area of the balloon FF is 1.7 times the area of the circuit A.
  • the area of NVFF is 1.5 times the area of circuit A.
  • the area of circuit C is 1.2 times the area of circuit A.
  • the delay is compared for each of CLK-QH and CLK-QL with reference to circuit A, and circuit A is set to 1.
  • the delay of balloon FF and NVFF is 1.1 to 1.2 as compared with circuit A.
  • the delay of the circuit C is 1.6 in CLK-QL as compared with the circuit A.
  • the BET of the balloon FF is 100 ns, while the BET of the NVFF is as long as 8 ⁇ s.
  • the BET of the circuit C is 160 ns, which is about the balloon FF.
  • the process cost of NV-FF is high because the process cost of the non-volatile element is high.
  • the process cost of the circuit C is as low as that of the circuit A and the balloon FF.
  • the number of control steps is the number of pulses required for control that does not include control of the power switch.
  • the number of control steps of the balloon FF and NVFF is 3, whereas the number of control steps of the circuit C is 0, which is the same as the number of control steps of the circuit A.
  • the circuit C has the same power reduction effect and chip area as the NVFF, the BET is the same as the balloon FF, and the process cost and the control step can be the same as the circuit A.
  • FIG. 61A is a conceptual diagram of the simulated logic system.
  • the area of 50% of the system 82 was designated as LLC (Last-level Cache) 84.
  • the remaining 50% of the system 82 is said to have a plurality of cores 83. 20% of the area of each core 83 was FF (flip-flop) 83a, and 10% was FLC (First-level Cache) 83b.
  • the simulated systems are the following systems A and C.
  • System A Cache using 6T-SRAM and flip-flop
  • System C Cache using header PS / PDFB / Type 1 of Example 3 and flip-flop circuit shown in FIG.
  • FIG. 61 (b) is a diagram showing the standardized standby power of the systems A and C.
  • the standardized standby power of A2 is about 0.6 of A1
  • the standardized standby power of A3 is about 0.5 of A1.
  • the standardized standby power of C2 is 0.2 or less of A1
  • the standardized standby power of C3 is about 0.05 of C1.
  • the standby power can be made very small by putting the FF83a, FLC83b and LLC84 in the low voltage retention state.
  • the gates of the FETs m9 and m9a (fourth FET) of the inverter circuit 14 are the output nodes of the inverter circuit 14 or the inverter circuit 16. It is connected to an input node, and the gates of FETs m10 and m10a of the inverter circuit 16 (second inverter circuit) are connected to the input node of the inverter circuit 14 or the output node of the inverter circuit 16.
  • the conductive type of the channel of FET m9 and m10 is the same as that of FET m2, m2a, m2b, m4, m4a and m4b, and the conductive type of the channel of FET m9a and m10a is the same as that of FET m1, m1a, m1b, m3, m3a and m3b. Is.
  • the gates of the feedback FETs m9 and m9a of the inverter circuit 14 are connected to the output node of the inverter circuit 16 or the input node of the inverter circuit 14, and the gates of the FETs m10 and m10a of the inverter circuit 16 are connected to the inverter circuit 16. It is connected to an input node or an output node of the inverter circuit 14.
  • the conductive types of the channels of FETs m9 and m10 are the same as those of FETs m1, m1a, m1b, m3, m3a and m3b, and the conductive types of the channels of FETs m9a and m10a are the same as those of FETs m2, m2a, m2b, m4, m4a and m4b. Is.
  • the power switch 30 (power supply circuit) has a power supply voltage V VDD-VVGND, a first voltage at which the bistable circuit 12 can write and read data, and a first voltage.
  • the lower bistable circuit 12 switches to and supplies a second voltage capable of holding data.
  • the power switch 30 supplies either the first voltage or the second voltage to the bistable circuit 12
  • a constant bias is supplied to the control nodes VFN and VFP.
  • the driver 26 becomes unnecessary, and the electronic circuit can be miniaturized. Moreover, power consumption can be suppressed.
  • VDD third voltage
  • VVGNDL fourth voltage
  • VVGNDH sixth voltage
  • Memory cell 12 Bistable circuit 14, 16 Inverter circuit 20 Cellular array 22, 22a-22d Subarray 24, 24a, 24b, 24A-24C, 241-24n block 28 Control circuit 30 Power switch 40, 41 Register

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

各々のメモリセルが、伝達特性にヒステリシスを実質的に有さない第１モードと伝達特性にヒステリシスを有する第２モードとが切り替わる第１インバータ回路および第２インバータ回路を各々備え、第１インバータ回路の出力ノードおよび入力ノードは第２インバータ回路のそれぞれ入力ノードおよび出力ノードに接続された双安定回路を備える複数のメモリセルを有するセルアレイと、複数のメモリセルのうちデータを保持しなくてもよい１または複数の第１メモリセルを電源遮断した後、複数のメモリセルのうち残りの１または複数の第２メモリセル内の双安定回路を前記第２モードとし、第２モードを維持した状態で１または複数の第２メモリセル内の双安定回路に、データをリードおよび／またはライトするときに双安定回路に供給される第１電源電圧より低く第２モードの双安定回路がデータを保持できる第２電源電圧を供給する制御回路と、を備える電子回路。

Description

電子回路および双安定回路
　本発明は、電子回路および双安定回路に関し、例えば双安定回路およびその双安定回路を有する複数のメモリセルを備えた電子回路に関する。
　不揮発性素子を用いず、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)のみから構成されたインバータを用い、擬似不揮発性ＳＲＡＭ（ＶＮＲ－ＳＲＡＭ）を構成できることが知られている（例えば特許文献１）。ＶＮＲ－ＳＲＡＭでは、超低電圧（ＵＬＶ）リテンションが可能なシュミットトリガ（ＳＴ）モードと通常の電圧でＳＲＡＭと同等の回路性能を実現できるブーステッドインバータ（ＢＩ）モードとを切り替え可能なデュアルモードインバータを用いる。このＵＬＶリテンションをパワーゲーティング（ＰＧ）に用いることができる。
　双安定回路と不揮発性素子を有するメモリセル（ＮＶ－ＳＲＡＭ）を用いた記憶回路が知られている（例えば特許文献２）。ＮＶ－ＳＲＡＭでは双安定回路のデータを不揮発性素子にストアし、不揮発性素子のデータを双安定回路にリストアする。
　ＮＶ－ＳＲＡＭにおいて、通常のＳＲＡＭのように双安定回路にデータをライト（書き込み）およびリード（読み出し）するＳＲＡＭ（Static Random Access Memory）動作、電源電圧を低くしてデータを保持するスリープ動作、双安定回路のデータを不揮発性素子にストアするストア動作、メモリセルの電源を遮断するシャットダウン動作および不揮発記憶素子にストアされたデータを双安定回路に書き戻すリストア動作を行なう記憶回路が知られている（例えば特許文献３）。ストア、シャットダウンおよびリストア動作を用いることでセルの記憶内容を失うことなく、電源遮断によるパワーゲーティング（ＰＧ）が可能になる。
　双安定回路に記憶されているデータと、不揮発性素子にストアされているデータが一致する場合、ストアをスキップする制御（ストアフリー動作）を行なう記憶回路が知られている（例えば特許文献４）。セルアレイを複数のブロックに分割し、ストア動作が終了したブロックの電源を遮断することが知られている（例えば特許文献５）。
国際公開第２０１６／１５８６９１号 国際公開第２００９／０２８２９８号 国際公開第２０１３／１７２０６６号 国際公開第２０１３／１７２０６５号 国際公開第２０１６／０２４５２７号
　特許文献１のＶＮＲ－ＳＲＡＭでは、ＵＬＶリテンションすることで、セルの記憶内容を失うことなく、待機時電力を削減することができる。これにより、消費電力を抑制できる。しかし、ＶＮＲ－ＳＲＡＭでは、ＰＧ後に不要なデータについてもＵＬＶリテンションするため、ＰＧ時のリーク電流によるエネルギー消費の削減率が制約される。また、ＰＧ時にすべてのセルについてＳＴモードとＢＩモードの切り替えを行う。このため、モード切り替えのための時間（レイテンシ）やエネルギーオーバーヘッドが生じる。これらリーク電流、モード切り替えのためのエネルギー消費は損益分岐時間（ＢＥＴ：Break-even time）の増大を招く。
　また、特許文献４および５のＮＶ－ＳＲＡＭでは、ストアフリー動作を行うことで，ストア不要なデータのストアを回避できる。しかし、セルアレイの記憶容量が大きくなると、ストア動作を待機するブロックに生じるリーク電流による消費電力によって、ストアフリーの効果は抑制される。また、ストアフリー動作では、ＰＧに不要なデータであっても通常動作時に書き換えのあったデータに対してはストア動作を行ってしまう。このため、不要なエネルギーオーバーヘッドやストアに要するレイテンシのオーバヘッドを生じてしまう。
　本発明は、上記課題に鑑みなされたものであり、消費電力および消費エネルギーを抑制することを目的とする。
　本発明は、各々のメモリセルが、伝達特性にヒステリシスを実質的に有さない第１モードと伝達特性にヒステリシスを有する第２モードとが切り替わる第１インバータ回路および第２インバータ回路を各々備え、前記第１インバータ回路の出力ノードおよび入力ノードは前記第２インバータ回路のそれぞれ入力ノードおよび出力ノードに接続された双安定回路を備える複数のメモリセルを有するセルアレイと、前記複数のメモリセルのうちデータを保持しなくてもよい１または複数の第１メモリセルを電源遮断した後、前記複数のメモリセルのうち残りの１または複数の第２メモリセル内の双安定回路を前記第２モードとし、前記第２モードを維持した状態で前記１または複数の第２メモリセル内の双安定回路に、データをリードおよび／またはライトするときに双安定回路に供給される第１電源電圧より低く前記第２モードの双安定回路がデータを保持できる第２電源電圧を供給する制御回路と、を備える電子回路である。
　上記構成において、前記セルアレイは、各々のブロックが少なくとも２つのメモリセルを含む複数のブロックに分割され、前記制御回路は、前記複数のブロックからデータを保持しなくてもよい１または複数の第１ブロックを抽出し、前記１または複数の第１ブロックを電源遮断した後、前記複数のブロックのうち残りの１または複数の第２ブロック内の双安定回路を前記第２モードとし、前記第２モードを維持した状態で前記１または複数の第２ブロック内の双安定回路に前記第２電源電圧を供給する構成とすることができる。
　上記構成において、前記制御回路は、前記１または複数の第２ブロック内の双安定回路を前記第２モードとする前に、前記１または複数の第２ブロックに、前記第１電源電圧より低くかつ前記第２電源電圧より高く前記第１モードの双安定回路がデータを保持できる第３電源電圧を供給する構成とすることができる。
　上記構成において、前記制御回路は、前記１または複数の第２ブロック内の双安定回路に前記第３電源電圧を供給した状態で前記１または複数の第２ブロック内の双安定回路を前記第２モードとする構成とすることができる。
　上記構成において、前記１または複数の第２ブロックは複数の第２ブロックであり、前記制御回路は、前記複数の第２ブロックのうち１または複数の第３ブロックの双安定回路に前記第３電源電圧を供給した状態で前記１または複数の第３ブロック内の双安定回路を前記第２モードとし、前記１または複数の第３ブロック内の双安定回路を前記第２モードとした状態で前記第２電源電圧を供給し、その後、前記複数の第２ブロックのうち前記１または複数の第３ブロックとは別の１または複数の第４ブロックの双安定回路に前記第３電源電圧を供給した状態で前記１または複数の第４ブロック内の双安定回路を前記第２モードとし、前記１または複数の第４ブロック内の双安定回路を前記第２モードとした状態で前記第２電源電圧を供給する構成とすることができる。
　上記構成において、前記１または複数の第２ブロックは複数の第２ブロックであり、前記制御回路は、前記複数の第２ブロック内の双安定回路に前記第３電源電圧を供給した状態で前記複数の第２ブロック内の双安定回路を前記第２モードとした後、前記複数の第２ブロック内の双安定回路を前記第２モードとした状態で前記第２電源電圧を供給する構成とすることができる。
　上記構成において、前記セルアレイの外に設けられ、外部回路から受信した前記データを保持しなくてもよいブロックを示す情報を記憶する記憶回路を備え、前記制御回路は、前記情報に基づき、前記データを保持しなくてもよい前記１または複数の第１ブロックを抽出する構成とすることができる。
　上記構成において、前記第１インバータ回路および前記第２インバータ回路は、ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された第２導電型のチャネルの第３ＦＥＴと、ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第４ＦＥＴと、を各々備え、前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノード、出力ノード、前記第２インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、前記第２インバータ回路の第４ＦＥＴのゲートは、前記第２インバータ回路の入力ノード、出力ノード、前記第１インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、前記第１インバータ回路の第４ＦＥＴは、ゲートが前記第１インバータ回路の出力ノードまたは前記第２インバータ回路の入力ノードに接続されているとき第２導電型のチャネルのＦＥＴであり、ゲートが前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続されているとき第１導電型のチャネルのＦＥＴであり、前記第２インバータ回路の第４ＦＥＴは、ゲートが前記第２インバータ回路の出力ノードまたは前記第１インバータ回路の入力ノードに接続されているとき第２導電型のチャネルのＦＥＴであり、ゲートが前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続されているとき第１導電型のチャネルのＦＥＴである構成とすることができる。
　上記構成において、前記第１インバータ回路および前記第２インバータ回路の制御ノードには定バイアスが印加され、前記第１インバータ回路および前記第２インバータ回路は、前記第１電源電圧が供給されるとき前記第１モードとなり、前記第２電源電圧が供給されるとき前記第２モードとなる構成とすることができる。
　本発明は、ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された第２導電型のチャネルの第３ＦＥＴと、ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第１導電型のチャネルの第４ＦＥＴと、を各々備える第１インバータ回路および第２インバータ回路と、前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第１記憶ノードと、前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第２記憶ノードと、を備え、前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続され、前記第２インバータ回路の第４ＦＥＴのゲートは前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続された双安定回路である。
　本発明は、上記双安定回路と、前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第１電圧と、前記第１電圧より低く前記双安定回路がデータを保持可能な第２電圧と、に切り替えて供給する電源回路と、を備える電子回路である。
　上記構成において、前記電源回路が前記双安定回路に前記第１電圧および前記第２電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される構成とすることができる。
　上記構成において、前記定バイアスは、前記第１電圧が供給されるときの前記第１電源線の電圧と前記第２電源線の電圧との間のバイアスである構成とすることができる。
　上記構成において、前記定バイアスは、前記第１電圧が供給されるときの前記第１電源線の電圧と前記第２電源線の電圧との中間より前記第２電源線の電圧に近い構成とすることができる。
　上記構成において、前記第４ＦＥＴがＰチャネルＦＥＴのとき、前記電源回路が前記第１電圧および第２電圧を供給するとき前記制御ノードにそれぞれローレベルおよび前記ローレベルより高いハイレベルを供給し、前記第４ＦＥＴがＮチャネルＦＥＴのとき、前記電源回路が前記第１電圧および第２電圧を供給するとき前記制御ノードにそれぞれハイレベルおよび前記ハイレベルより低いローレベルを供給する制御回路を備える構成とすることができる。
　本発明は、ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された第２導電型のチャネルの第３ＦＥＴと、ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第４ＦＥＴと、を各々備える第１インバータ回路および第２インバータ回路と、前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第１記憶ノードと、前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第２記憶ノードと、を備え、前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノード、出力ノード、前記第２インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、前記第２インバータ回路の第４ＦＥＴのゲートは、前記第２インバータ回路の入力ノード、出力ノード、前記第１インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続された双安定回路と、前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第１電圧と、前記第１電圧より低く前記双安定回路がデータを保持可能な第２電圧と、に切り替えて供給する電源回路と、を備え、前記電源回路が前記双安定回路に前記第１電圧および前記第２電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される電子回路である。
　上記構成において、前記電源回路は、前記電源電圧を前記第１電圧と前記第２電圧とに切り替えるときに、前記第２電源線には一定の第３電圧を供給し、前記第１電源線に供給する電圧をそれぞれ第４電圧と第５電圧とに切り替える構成とすることができる。
　上記構成において、前記定バイアスは、前記第３電圧と前記第４電圧との間のバイアスである構成とすることができる。
　上記構成において、前記第１インバータ回路の第４ＦＥＴは、ゲートが前記第１インバータ回路の出力ノードまたは前記第２インバータ回路の入力ノードに接続されているとき第２導電型のチャネルのＦＥＴであり、ゲートが前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続されているとき第１導電型のチャネルのＦＥＴであり、前記第２インバータ回路の第４ＦＥＴは、ゲートが前記第２インバータ回路の出力ノードまたは前記第１インバータ回路の入力ノードに接続されているとき第２導電型のチャネルのＦＥＴであり、ゲートが前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続されているとき第１導電型のチャネルのＦＥＴである構成とすることができる。
　本発明は、各々のメモリセルが、データを揮発的に記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を備える複数のメモリセルを有するセルアレイと、前記セルアレイを電源遮断するときに、前記複数のメモリセルのうち揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよい１または複数の第１メモリセルを電源遮断し、前記第１メモリセルを電源遮断した後前記複数のメモリセルのうち残りの１または複数の第２メモリセルにおいて双安定回路に揮発的に記憶されたデータを前記不揮発性素子にストアするストア動作を行い、その後前記第２メモリセルを電源遮断する制御回路と、を備える電子回路である。
　上記構成において、前記セルアレイは、各々のブロックが少なくとも２つのメモリセルを含む複数のブロックに分割され、前記制御回路は、前記セルアレイを電源遮断するときに、前記複数のブロックからブロック内のメモリセルが揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよい１または複数の第１ブロックを抽出し、前記１または複数の第１ブロックを電源遮断し、前記１または複数の第１ブロックを電源遮断した後前記複数のブロックのうち残りの１または複数の第２ブロック内のメモリセルにおいてストア動作を行い、ストア動作の終了した第２ブロックを電源遮断する構成とすることができる。
　上記構成において、前記制御回路は、前記１または複数の第１ブロックを全て電源遮断した後、前記１または複数の第２ブロック内のメモリセルにおいてストア動作を行う構成とすることができる。
　上記構成において、前記セルアレイの外に設けられ、外部回路から受信した前記１または複数の第１ブロックを示す情報を記憶する記憶回路を備え、前記制御回路は、前記情報に基づき、前記１または複数の第１ブロックを抽出する構成とすることができる。
　上記構成において、前記制御回路は、前記複数のブロックから、ブロック内のメモリセルが揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよいブロックと、ブロック内のいずれのメモリセルも揮発的に書き換えられていないブロックと、を前記１または複数の第１ブロックとして抽出し、前記１または複数の第１ブロックを電源遮断し、前記１または複数の第１ブロックを電源遮断した後前記複数のブロックのうち残りの１または複数の第２ブロック内のメモリセルにおいてストア動作を行い、ストア動作の終了した第２ブロックを電源遮断する構成とすることができる。
　本発明によれば、消費電力および消費エネルギーを抑制することができる。
図１は、実施例１におけるメモリセルの回路図である。 図２（ａ）および図２（ｂ）は、実施例１における各状態に印加される電圧を示す図である。 図３は、実施例１における各期間の消費電力を示す図である。 図４は、実施例１における電子回路を示すブロック図である。 図５は、実施例１におけるサブアレイのブロック図である。 図６は、実施例１における動作を示すフローチャートである。 図７（ａ）は、実施例１におけるリード／ライト動作を示すフローチャート、図７（ｂ）は、実施例１におけるＵＤＦの設定を示すフローチャートである。 図８は、実施例１におけるストア動作を示すフローチャートである。 図９（ａ）から図９（ｄ）は、実施例１におけるセルアレイおよびブロックを示す模式図である。 図１０（ａ）から図１０（ｃ）は、実施例１におけるブロックを示す模式図である。 図１１（ａ）および図１１（ｂ）は、実施例１におけるそれぞれセルアレイのサイズおよびワードアドレスの例を示す図である。 図１２は、実施例１における制御回路の例を示すブロック図である。 図１３（ａ）から図１３（ｅ）は、実施例１における各信号とパワースイッチの動作を示す図である。 図１４は、実施例１における制御信号のタイミングチャートである。 図１５は、実施例１における制御回路２８の別の例のブロック図である。 図１６（ａ）から図１６（ｃ）は、実施例１、比較例１－１および１－２におけるＳＦＢＦストアフリー割合に対するＢＥＴを示す図、図１６（ｄ）から図１６（ｆ）は、ＳＦＢＦストアフリー割合に対するストアレイテンシを示す図である。 図１７は、実施例２におけるメモリセルの回路図である。 図１８（ａ）および図１８（ｂ）は、実施例２における各状態に印加される電圧を示す図である。 図１９（ａ）および図１９（ｂ）は、実施例２におけるリテンションおよびシャットダウンに印加される電圧を示す図である。 図２０は、実施例２における各期間の消費電力を示す図である。 図２１（ａ）および図２１（ｂ）は、実施例２におけるメモリセルの別の例である。 図２２は、実施例２における電子回路を示すブロック図である。 図２３は、実施例２におけるサブアレイのブロック図である。 図２４は、実施例２における動作を示すフローチャートである。 図２５は、実施例２におけるリテンション動作のタイプＡを示すフローチャートである。 図２６（ａ）から図２６（ｅ）は、実施例２におけるリテンション動作のタイプＡにおけるセルアレイを示す模式図である。 図２７（ａ）から図２７（ｅ）は、実施例２におけるリテンション動作のタイプＡにおけるセルアレイおよびブロックを示す模式図である。 図２８は、実施例２におけるリテンション動作のタイプＢを示すフローチャートである。 図２９（ａ）から図２９（ｅ）は、実施例２におけるリテンション動作のタイプＢにおけるセルアレイを示す模式図である。 図３０（ａ）から図３０（ｅ）は、実施例２におけるリテンション動作のタイプＢにおけるセルアレイおよびブロックを示す模式図である。 図３１は、実施例２におけるリテンション動作のタイプＣを示すフローチャートである。 図３２（ａ）から図３２（ｅ）は、リテンション動作のタイプＣにおけるセルアレイを示す模式図である。 図３３（ａ）から図３３（ｅ）は、リテンション動作のタイプＣにおけるセルアレイおよびブロックを示す模式図である。 図３４は、リテンション動作のタイプＢにおける制御回路の例を示すブロック図である。 図３５（ａ）から図３５（ｅ）は、リテンション動作のタイプＢにおける各信号とパワースイッチの動作を示す図である。 図３６は、リテンション動作のタイプＢにおける制御信号のタイミングチャートである。 図３７は、リテンション動作のタイプＣにおける制御回路の例を示すブロック図である。 図３８は、リテンション動作のタイプＣにおける制御信号のタイミングチャートである。 図３９（ａ）から図３９（ｃ）は、タイプＡからＣおよび比較例２におけるＵＤ割合に対するＢＥＴを示す図、図３９（ｄ）から図３９（ｆ）は、ＵＤ割合に対するレイテンシを示す図である。 図４０（ａ）から図４０（ｃ）は、タイプＣ、比較例２－１および２－２におけるＵＤ割合に対するスタンバイパワーを示す図である。 図４１は、実施例３におけるヘッダＰＳ・ＰＤＦＢ・タイプ１のメモリセルの回路図である。 図４２は、実施例３におけるヘッダＰＳ・ＰＤＦＢ・タイプ２のメモリセルの回路図である。 図４３（ａ）は、リテンション状態におけるインバータ回路の伝達特性を示す図、図４３（ｂ）は、ＢＩモードにおけるＳＮＭを示す図である。 図４４（ａ）は、リテンション状態のＳＮＭを示す図、図４４（ｂ）は、ＢＩモードのリーク電力を示す図、図４４（ｃ）および図４４（ｄ）は、ＳＴモードのリーク電力を示す図である。 図４５は、実施例３におけるフッタＰＳ・ＰＤＦＢ・タイプ２のメモリセルの回路図である。 図４６は、実施例３におけるフッタＰＳ・ＰＵＦＢ・タイプ１のメモリセルの回路図である。 図４７は、実施例３におけるヘッダＰＳ・ＰＵＦＢ・タイプ２のメモリセルの回路図である。 図４８は、実施例３におけるヘッダＰＳ・ＰＵＰＤＦＢのメモリセルの回路図である。 図４９は、実施例３におけるフッタＰＳ・ＰＵＰＤＦＢのメモリセルの回路図である。 図５０（ａ）から図５０（ｆ）は、セルに接続されるパワースイッチの配置を示す図である。 図５１（ａ）から図５１（ｄ）は、セルに接続されるドライバの配置を示す図である。 図５２（ａ）から図５２（ｃ）は、セルに接続されるドライバの配置を示す図である。 図５３（ａ）および図５３（ｂ）は、それぞれヘッダＰＳ・ＰＤＦＢ・タイプ１型およびフッタＰＳ・ＰＵＦＢ・タイプ１型の各電圧を示す図である。 図５４は、実施例４におけるヘッダＰＳ・ＰＤＦＢ・タイプ１型のメモリセルの回路図である。 図５５は、実施例４におけるフッタＰＳ・ＰＵＦＢ・タイプ1型のメモリセルの回路図である。 図５６は、実施例４におけるヘッダＰＳ・ＰＵＰＤＦＢ・ＰＤ側タイプ１型の回路図である。 図５７は、実施例４におけるフッタＰＳ・ＰＵＰＤＦＢ・ＰＵ側タイプ１型の回路図である。 図５８は、実施例４の変形例１に係る電子回路の回路図である。 図５９（ａ）および図５９（ｂ）は、フリップフロップ回路のバタフライカーブを示す図である。 図６０（ａ）は、ＳＮＭを示す図、図６０（ｂ）は、スタンバイパワーを示す図である。 図６１（ａ）は、シミュレーションしたロジックシステムの概念図、図６１（ｂ）は、システムＡおよびＣの規格化スタンバイパワーを示す図である。
　以下、図面を参照し実施例について説明する。
　特許文献３のように、通常のＳＲＡＭ動作（すなわちリード／ライト動作）のときに書き換えられたメモリセルのみにストア動作を行う。この方法では、セルアレイのサイズが大きくなると、ストア動作を待機するメモリセルにおけるリーク電流に起因する消費電力が大きくなる。そこで、書き換えられていないメモリセルをはじめにシャットダウンし、その後、書き換えられたメモリセルにストア動作を行うことが考えられる。しかし、書き換えられたメモリセルのデータがリストア後に不要なデータであってもストア動作を行ってしまう。これにより、消費電力およびレイテンシが増大する。
　実施例１は、消費電力および消費エネルギーを抑制することを目的とする。具体的には、ＰＧ（パワーゲーティング）時（電源遮断時）、ＰＧへの移行およびＰＧからの復帰における消費電力および消費エネルギーを削減すること、およびＰＧに関するＢＥＴを削減することを目的とする。
　実施例１では、書き換えられているかいないかにかかわらずストアしなくてもよいデータのメモリセルをはじめにシャットダウンし、その後、残りのメモリセルにストア動作を行う。これにより、消費電力およびレイテンシを抑制できる。
　より具体的に、セルアレイを複数のブロックに分割する。記憶階層より上位の階層においてブロック毎のストアフリーを判断する。このとき、通常のＳＲＡＭ動作において書き換えがあっても不要なデータであれば、ストアフリーブロックとする。上位の階層はリストア後に不要なデータの存在するブロックを指定するＵＤＦ（Useless Data Flag）を生成する。記憶階層ではＵＤＦに基づき、ブロック毎にシャットダウンおよびストア動作を行う。これにより、効率的に消費電力を抑制できる。
　以下、実施例１の詳細な例について説明する。
［メモリセルの説明］
　図１は、実施例１におけるメモリセルの回路図である。図１に示すように、メモリセル１０は、インバータ回路１４および１６、スピントランスファートルク磁気トンネル接合素子（ＳＴＴ-ＭＴＪ：以下では単に強磁性トンネル接合素子と呼ぶ）ＭＴＪ１およびＭＴＪ２を主に備えている。
　インバータ回路１４および１６はループ状に接続され双安定回路１２を構成している。インバータ回路１４は、ＦＥＴ（Field Effect Transistor）ｍ１およびｍ２を備えている。インバータ回路１６はＦＥＴｍ３およびｍ４を備えている。ＦＥＴｍ１およびｍ３はＰチャネルＭＯＳＦＥＴであり、ＦＥＴｍ２およびｍ４はＮチャネルＭＯＳＦＥＴである。ＦＥＴｍ１およびｍ３のソースは仮想電源電圧ＶＶＤＤが印加された電源線１５ａに接続され、ＦＥＴｍ２およびｍ４のソースはグランド電圧ＶＧＮＤが印加されたグランド線１５ｂに接続されている。これにより、双安定回路１２には電源電圧（ＶＶＤＤ－ＶＧＮＤ）が供給される。
　インバータ回路１４と１６が接続されたノードがそれぞれノードＱ、ＱＢである。ノードＱとノードＱＢとは互いに相補ノードである。双安定回路１２は、ノードＱおよびノードＱＢがそれぞれハイレベルおよびローレベル、または、ノードＱおよびノードＱＢがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路１２は、安定状態となることにより、データを記憶することができる。
　ノードＱおよびＱＢは、それぞれＮチャネルＦＥＴｍ５およびｍ６を介しビット線ＢＬおよびＢＬＢに接続されている。ＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。ＦＥＴｍ１からｍ６により６トランジスタ（ＦＥＴ）型のＳＲＡＭが形成される。
　ノードＱと制御線ＣＴＲＬとの間にＦＥＴｍ７と強磁性トンネル接合素子ＭＴＪ１とが接続され、ノードＱＢと制御線ＣＴＲＬとの間にＦＥＴｍ８と強磁性トンネル接合素子ＭＴＪ２とが接続されている。ＦＥＴｍ７およびｍ８のソースおよびドレインの一方は、ノードＱおよびＱＢに、ソースおよびドレインの他方は強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。ＦＥＴｍ７およびｍ８のゲートはスイッチ線ＳＲに接続されている。なお、ＦＥＴｍ７およびｍ８は、それぞれ、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２と制御線ＣＴＲＬとの間に接続されていてもよい。また、ＦＥＴｍ７およびｍ８は、設けられていなくてもよい。
　強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２は、それぞれフリー層１７、トンネル絶縁膜１８およびピン層１９を有している。フリー層１７およびピン層１９は強磁性体からなる。フリー層１７とピン層１９との磁化方向が平行な状態（平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が低くなる。フリー層１７とピン層１９との磁化方向が反平行な状態（反平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が平行状態より高くなる。ＭＴＪ１およびＭＴＪ２は、ＭＴＪ１およびＭＴＪ２の抵抗値によりデータをストアする。後述する仮想電源方式では、フリー層１７が制御線ＣＴＲＬに接続され、仮想接地方式では、ピン層１９が制御線ＣＴＲＬに接続される。仮想電源方式では、ＦＥＴｍ７およびｍ８はＮチャネルＦＥＴであり、仮想接地方式では、ＦＥＴｍ７およびｍ８はＰチャネルＦＥＴである。
　電源線１５ａと電源１５ｃとの間にパワースイッチ３０が接続されている。パワースイッチ３０は電源線１５ａと電源１５ｃとの間に並列に接続されたパワースイッチＰＳ１およびＰＳ２を含む。パワースイッチＰＳ１およびＰＳ２は例えばそれぞれＰチャネルＦＥＴおよびＮチャネルＦＥＴである。パワースイッチＰＳ１およびＰＳ２のゲートにそれぞれＰＳ制御信号ＶＰＧ１およびＶＰＧ２が印加される。パワースイッチ３０は、グランド線１５ｂとグランド１５ｄとの間に設けられていてもよい。この場合、電源線１５ａには電源の電圧ＶＤＤが印加され、グランド線１５ｂにはグランド電圧ＶＧＮＤ以上の仮想グランド電圧ＶＶＧＮＤが印加される。これを仮想接地方式という。パワースイッチ３０は、電源線１５ａと電源１５ｃとの間と、グランド線１５ｂとグランド１５ｄとの間と、の両方に設けられていてもよい。
［各状態の説明］
　図２（ａ）および図２（ｂ）は、実施例１における各状態に印加される電圧を示す図である。図２（ａ）のように、リード／ライト状態ではＶＰＧ１およびＶＰＧ２はローレベルＬである。パワースイッチＰＳ１およびＰＳ２はそれぞれオンおよびオフとなる。これにより、電源線１５ａとグランド線１５ｂとの間に供給される電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２となる。電圧Ｖ２は例えば１．２Ｖである。
　スリープ状態ではＶＰＧ１およびＶＰＧ２はハイレベルＨである。パワースイッチＰＳ１およびＰＳ２はそれぞれオフおよびオンとなる。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２より低い電圧Ｖ１となる。電圧Ｖ１は例えば０．８Ｖである。
　シャットダウン状態ではＶＰＧ１およびＶＰＧ２はそれぞれハイレベルＨおよびローレベルＬである。パワースイッチＰＳ１およびＰＳ２はオフとなる。電源線１５ａに電源電圧が印加されない。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ１より低い電圧Ｖ０となる。電圧Ｖ０は例えばほぼ０Ｖである。
　リード／ライト状態の期間は、通常のＳＲＡＭとして双安定回路１２のデータを書き換え、揮発的にデータを保持する（これを、「データを揮発的に書き換える」という）期間である。双安定回路１２へのデータの書き込みおよび読み出しがＳＲＡＭと同じように行われる。すなわち、ワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路１２にビット線ＢＬおよびＢＬＢのデータが書き込まれる。また、ビット線ＢＬおよびＢＬＢを等電位の浮遊状態としワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路１２のデータをビット線ＢＬおよびＢＬＢに読み出すことができる。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がデータの書き換えが可能でかつデータが保持できる電圧Ｖ２である。
　スリープ状態の期間は、メモリセル１０がスリープモードの期間である。スリープ状態では、双安定回路１２はデータを保持するのみであり、データの書き換えを行なわない。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がデータの書き換えはできないがデータが保持できる電圧Ｖ１である。電圧Ｖ１は電圧Ｖ２より低いため、消費電力を抑制できる。
　リード／ライト状態およびスリープ状態では、制御線ＣＴＲＬおよびスイッチ線ＳＲにおける制御信号ＶＣＴＲＬおよびＶＳＲはローレベルであり、ＦＥＴｍ７およびｍ８はオフしている。ＦＥＴｍ５およびｍ６をオフとすることにより、双安定回路１２のデータが保持される。なお、双安定回路１２へのデータの書き込み、読み出し、および保持のとき、スイッチ線ＳＲをローレベルとし、ＦＥＴｍ７およびｍ８をオフとすることが好ましい。これにより、ノードＱおよびＱＢと制御線ＣＴＲＬ間の電流をほぼ遮断し、安定動作を実現し、さらに、消費電力の増大を抑制することができる。
　図２（ｂ）に示すように、ストア期間は、ストア動作が行なわれる期間であり、双安定回路１２に記憶されたデータを強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアし、これを不揮発的に保持する（これを、「不揮発的にストアする」という）期間である。ストア期間では電源電圧ＶＶＤＤ－ＶＧＮＤはリード／ストア状態と同じ電圧Ｖ２である。制御信号ＶＳＲをハイレベルとする。
　Ｈストア期間において、制御信号ＶＣＴＲＬをローレベルとする。これにより、ノードＱおよびＱＢのうちハイレベルのノードに対応するＭＴＪが高抵抗となる。Ｌストア期間において、制御信号ＶＣＴＲＬをハイレベルとする。これにより、ノードＱおよびＱＢのうちローレベルのノードに対応するＭＴＪ１およびＭＴＪ２が低抵抗となる。Ｈストア期間とＬストア期間の順番は逆でもよい。このように、双安定回路１２のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされる。
　シャットダウン状態の期間は、メモリセル１０をシャットダウンとする期間である。シャットダウン状態においては、電源電圧ＶＶＤＤ－ＶＧＮＤをほぼ０Ｖである電圧Ｖ０とする。このとき、メモリセル１０にほとんど電流が流れないため、消費電力を抑制することができる。
　リストア期間においては、制御信号ＶＣＴＲＬをローレベルとし制御信号ＶＳＲをハイレベルとした状態で電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ０から電圧Ｖ２に立ち上げることにより行なわれる。高抵抗の強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に対応するノードＱおよびＱＢがハイレベルとなる。低抵抗のＭＴＪ１およびＭＴＪ２に対応するノードＱおよびＱＢがローレベルとなる。このように、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされ不揮発的に保持されたデータ（これを、「不揮発的にストアされたデータ」という）が双安定回路１２にリストアされる。
　制御信号ＶＣＴＲＬおよびＶＳＲのハイレベルは例えばＶＤＤまたはＶＶＤＤ、ローレベルは例えばＶＧＮＤである。制御信号ＶＣＴＲＬにおけるハイレベルはローレベルより高く、制御信号ＶＳＲにおけるハイレベルはローレベルより高い電圧であればよい。
　図３は、実施例１における各期間の消費電力を示す図である。実線は図１に示したメモリセル１０（ＮＶ－ＳＲＡＭ）を有する記憶回路の消費電力（パワー）を示す。実線の消費電力は、リーク電流とストアおよびリストアに用いる電力を含み、リード／ライト期間におけるリードおよびライトの電力は含んでいない。点線は、ＦＥＴｍ７、ＦＥＴｍ８、ＭＴＪ１およびＭＴＪ２を設けない６トランジスタＳＲＡＭ（６Ｔ－ＳＲＡＭ）セルを用いた記憶回路の消費電力を示している。破線は、６Ｔ－ＳＲＡＭセルを用いた記憶回路のリード／ライト期間の消費電力を示している。破線および点線の消費電力は、リーク電流を含み、リード／ライト期間におけるリードおよびライトの電力は含んでいない。
　図３に示すように、メモリセル１０の動作期間には、スリープ期間（スリープ状態の期間）、リード／ライト期間（リード／ライト状態の期間）、ストア期間、シャットダウン期間（シャットダウン状態の期間）およびリストア期間がある。スリープ期間およびリード／ライト期間の長さをτＮＬとする。ストア期間、シャットダウン期間およびリストア期間の長さをそれぞれτＳｔｏｒｅ、τＳｈｕｔｄｏｗｎおよびτＲｅｓｔｏｒｅとする。
　ＮＶ－ＳＲＡＭのスリープ期間およびリード／ライト期間の消費電力はそれぞれＰＳｌｅｅｐおよびＰＮＬである。ＮＶ－ＳＲＡＭのＰＳｌｅｅｐおよびＰＮＬは６Ｔ－ＳＲＡＭのスリープ期間およびリード／ライト期間の消費電力よりΔＰＮＬ大きい。これは、ＮＶ－ＳＲＡＭではＦＥＴｍ７およびｍ８にリーク電流が流れるためである。
　ＮＶ－ＳＲＡＭでは、ストア期間にストアのための電力ΔＰＳｔｏｒｅが生じる。シャットダウン期間に消費電力ＰＳｈｕｔｄｏｗｎが生じる。消費電力ＰＳｈｕｔｄｏｗｎはリーク電流に起因する。リストア期間にリストアのための電力ΔＰＲｅｓｔｏｒｅが生じる。６Ｔ－ＳＲＡＭでは、ＮＶ－ＳＲＡＭにおけるストア期間、シャットダウン期間およびリストア期間に相当する期間を、スリープ期間とする。よって、これらの期間の６Ｔ－ＳＲＡＭの消費電力はＰＳｌｅｅｐ－ΔＰＮＬとなる。シャットダウン期間のＮＶ－ＳＲＡＭと６Ｔ－ＳＲＡＭの消費電力の差はΔＰＳｈｕｔｄｏｗｎである。
　ＮＶ－ＳＲＡＭセルの６Ｔ－ＳＲＡＭセルに対するエネルギーの増加は、スリープ期間およびリード／ライト期間におけるΔＰＮＬによるエネルギー増加ΔＥＮＬ、ストア期間のΔＰＳｔｏｒｅによるエネルギー増加ΔＥＳｔｏｒｅ、およびリストア期間のΔＰＲｅｓｔｏｒｅによるエネルギー増加ΔＥＲｅｓｔｏｒｅの合計である。ＮＶ－ＳＲＡＭセルがシャットダウンにより節約できるエネルギーは、シャットダウン期間におけるΔＰＳｈｕｔｄｏｗｎによるエネルギー減少ΔＥＳａｖｅである。ΔＥＮＬ＋ΔＥＳｔｏｒｅ＋ΔＥＲｅｓｔｏｒｅがΔＥＳａｖｅと等しくなるτＳｈｕｔｄｏｗｎがＢＥＴ（Break-even time）である。双安定回路１２にデータのリード／ライトが行われない待機期間がＢＥＴ以上のときはシャットダウン状態とし、ＢＥＴ以下のときはスリープ状態とする。これにより、極めて高効率にエネルギーを削減できる。
［電子回路の説明］
　図４は、実施例１における電子回路を示すブロック図である。図４に示すように、電子回路１００は、セルアレイ２０、制御回路２８を備えている。セルアレイ２０は、複数のサブアレイ２２に分割されている。サブアレイ２２の記憶容量は例えば８ｋバイトである。サブアレイ２２には複数のメモリセル１０がマトリックス状に設けられている。サブアレイ２２はバス２５に接続されている。サブアレイ２２の個数は適宜設計可能である。
　サブアレイ２２にはパワースイッチ３０および周辺回路３８が設けられている。パワースイッチ３０はサブアレイ２２毎に電源電圧を設定する。周辺回路３８はサブアレイ２２毎にストアフリー制御を行う。
　制御回路２８はＳＦＢＦ（Store Free Block Flag）レジスタ４１およびＵＤＦ（Useless Data Flag）レジスタ４０を備えている。制御回路２８はアドレスに基づきブロックごとにＳＦＢＦを生成しレジスタ４１に格納する。制御回路２８が外部回路から受信したブロック毎のＵＤＦをレジスタ４０に格納する。制御回路２８は、ＰＳ制御信号を用い各サブアレイ２２のパワースイッチ３０を制御することでサブアレイ２２毎にパワーを制御する。このように制御回路２８はパワーマネージメントユニットとして機能する。また、制御回路２８は、ストア制御信号を用い各サブアレイ２２の周辺回路３８を制御することで、サブアレイ２２毎にストアフリー動作を制御する。このように制御回路２８はストアフリーマネージメントユニットとして機能する。さらに、制御回路２８はバス２５を介しサブアレイ２２へのデータの入出力を行う。制御回路２８の少なくとも一部の機能は外部のＣＰＵ（Central Processing Unit）等のプロセッサ回路がソフトウエアと協働で行ってもよい。
［サブアレイの説明］
　図５は、実施例１におけるサブアレイのブロック図である。図５に示すように、サブアレイ２２は、メモリセル１０を有する複数のブロック２４（例えば８個）に分割されている。ブロック２４の記憶容量は例えば１ｋバイトである。ブロック２４の個数は適宜設計可能である。サブアレイ２２内には複数のメモリセル１０がマトリックス状に配置されている。サブアレイ２２内には、行方向にワード線ＷＬおよびスイッチ線ＳＲが延伸し、列方向にビット線ＢＬ（図１のビット線ＢＬおよびＢＬＢに相当する）および制御線ＣＴＲＬが延伸している。各メモリセル１０には、ワード線ＷＬ、スイッチ線ＳＲ、ビット線ＢＬ、制御線ＣＴＲＬ、電源線１５ａおよびグランド線１５ｂが接続されている。
　各サブアレイ２２に対応し、パワースイッチ３０および周辺回路３８が設けられている。制御回路２８は、パワースイッチ３０および周辺回路３８を制御する。パワースイッチ３０は、ブロック２４毎に電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ２、Ｖ１およびＶ０にできる。周辺回路３８は、ＷＬデコーダ３１、列デコーダ３２、３６、プリチャージ回路３３、読出書込回路３４およびＳＲデコーダ３５を備えている。
　リード／ライト期間において、ＷＬデコーダ３１は行アドレスに基づきワード線ＷＬを選択する。列デコーダ３２は列アドレスに基づきビット線ＢＬを選択する。プリチャージ回路３３はビット線ＢＬをプリチャージする。読出書込回路３４は、ＷＬデコーダ３１および列デコーダ３２に選択されたメモリセル１０の双安定回路１２にデータを書き込みまたは双安定回路１２からデータを読み出しバス２５に出力する。
　ストア期間において、ＳＲデコーダ３５は行アドレスに基づきスイッチ線ＳＲを選択する。列デコーダ３６は列アドレスに基づき制御線ＣＴＲＬを選択する。ＷＬデコーダ３１および列デコーダ３２に選択されたメモリセル１０において双安定回路１２のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアされる。
［動作の説明］
　図６は、実施例１における動作を示すフローチャートである。図６に示すように、制御回路２８は、外部回路からの指令によりセルアレイ２０の電源を投入する（ステップＳ１０）。例えば、制御回路２８は全てのブロック２４において、制御信号ＶＳＲをハイレベルとすることでＦＥＴｍ７およびｍ８をオンし、かつパワースイッチＰＳ１をオンしＰＳ２をオフする。これにより、各セルアレイ２０内のメモリセル１０において、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２内のデータが双安定回路１２にリストアされる。
　制御回路２８は、リードおよびライト動作を行う（ステップＳ１２）。制御回路２８は、外部回路からセルアレイ２０をシャットダウンする指示を受けたか否か判定する（ステップＳ１４）。ＮｏのときステップＳ１２に戻る。Ｙｅｓのとき、制御回路２８は、ストア動作およびシャットダウンを行う（ステップＳ１６）。その後終了しステップＳ１０に戻る。
［リード／ライト動作の説明］
　図６のステップＳ１２における動作について説明する。図７（ａ）は、実施例１におけるリード／ライト動作を示すフローチャートである。図７（ａ）に示すように、制御回路２８はレジスタ４１の全てのブロック２４に対応するＳＦＢＦをリセットする（ステップＳ２０）。例えば制御回路２８は全てのブロック２４に対応するＳＦＢＦをハイレベルＨとする。制御回路２８にライトアドレスが入力される（ステップＳ２２）。制御回路２８は、ライトを行うブロック２４（すなわち書き込みを行うメモリセル１０を含むブロック２４）を選択する（ステップＳ２４）。制御回路２８は、ＷＬデコーダ３１および列デコーダ３２を用い選択されたブロック２４に対応するレジスタ４１にＳＦＢＦをセットする（ステップＳ２６）。例えば制御回路２８は対応するＳＦＢＦをローレベルＬとする。制御回路２８は、読出書込回路３４を用い選択されたブロック２４内のメモリセル１０にデータを書き込む（ステップＳ２８）。制御回路２８は、動作を終了するか判定する（ステップＳ３０）。ＮｏのときステップＳ２２に戻る。Ｙｅｓのとき終了する。
［ＵＤＦ設定の説明］
　ＵＤＦを設定する動作について説明する。ＵＤＦは、ブロック２４のデータがストアしなくてもよいデータ（すなわち、シャットダウン後にリストアされなくてもよいデータ）であることを示す情報である。図７（ｂ）は、実施例１におけるＵＤＦの設定を示すフローチャートである。図７（ｂ）に示すように、制御回路２８はレジスタ４０の全てのブロック２４に対応するＵＤＦをリセットする（ステップＳ３２）。例えば制御回路２８は全てのブロックに対応するＵＤＦをローレベルＬとする。制御回路２８に外部回路からＵＤＦが入力される（ステップＳ３４）。ＵＤＦは、例えばブロック２４にデータをライトするときに入力される。または、データのリードまたはライトに関係なく、定期的または不定期に入力される。制御回路２８はＵＤＦが指定するブロック２４に対応するレジスタ４０にＵＤＦをセットする（ステップＳ３６）。例えば制御回路２８は対応するＵＤＦをハイレベルＨとする。制御回路２８は、動作を終了するか判定する（ステップＳ３８）。ＮｏのときステップＳ３４に戻る。Ｙｅｓのとき終了する。
　ＵＤＦは、例えば、外部回路のＣＰＵにおけるＯＳ（Operating System）またはプログラム等のソフトウエアにより生成される。また、ＵＤＦの生成の一部は専用のハードウェア回路が行ってもよい。ＵＤＦを生成するアルゴリズムをコンパイラ上に実装しておき、コンパイラによりＵＤＦを自動的に生成してもよい。ユーザがＵＤＦとなるデータをプログラム上で指定してもよい。ＵＤＦとなるデータを機械学習等により学習させて、ＵＤＦを生成してもよい。これらのＵＤＦの生成の方法を複数組み合わせてもよい。電子回路１００がキャッシュメモリのとき、ストアしなくてもよいデータとは、例えば長期間使われなかったデータ、使用頻度の少ないデータ、またはライト時期が古いデータなどである。
［ストア動作の説明］
　図６のステップＳ１６の動作について説明する。図８は、実施例１におけるストア動作を示すフローチャートである。
　図９（ａ）から図９（ｄ）は、実施例１におけるセルアレイおよびブロックを示す模式図である。図９（ａ）から図９（ｄ）において、セルアレイ２０内のサブアレイ２２を３×３の９個、１つのサブアレイ２２内のブロック２４を４×２の８個として説明する。「スリープ」はスリープ状態（すなわちブロック２４内の全てのメモリセル１０がスリープモードの状態）のブロック２４を示す。「ストア」はストア動作中のブロック２４を示す。「ＳＦＢＦシャットダウン」はＳＦＢＦによるシャットダウン状態（すなわち全てのメモリセル１０がシャットダウン状態）のブロック２４を示し、「ＵＤＦシャットダウン」はＵＤＦによるシャットダウン状態のブロック２４を示し、「ストア後シャットダウン」はストア動作後のシャットダウン状態のブロック２４を示す。
　図１０（ａ）から図１０（ｃ）は、実施例１におけるブロックを示す模式図である。図１０（ａ）から図１０（ｃ）において、ブロック２４ａ内には複数の行２３が設けられている。「スタンバイ」はストアを待機している状態の行２３である。「ストア」はストア動作中の行２３を示す。行２３ａから２３ｃは複数の行２３のうちの特定の行を示す。
　図８に示すように、図６のステップＳ１６において制御回路２８がストア動作を開始すると、制御回路２８は、各ブロック２４に対応するＵＤＦおよびＳＦＢＦをレジスタ４０および４１からそれぞれ読み出す（ステップＳ４０）。制御回路２８は、ＵＤＦおよびＳＦＢＦの少なくとも一方がセットされた（例えばハイレベルＨ）ブロック２４をストアフリーブロックとして抽出する。ストアフリーブロックを一括してシャットダウンする（ステップＳ４２）。例えば制御回路２８は、パワースイッチ３０にストアフリーブロックの電源電圧ＶＶＤＤ－ＶＧＮＤをＶ０とさせる。
　図９（ａ）に示すように、制御回路２８は９個のサブアレイ２２の各８個のブロック２４である９×８＝７２個のうち、ＳＦＢＦがセットされている１７個のブロック２４と、ＵＤＦがセットされている１９個のブロック２４と、の合計が３６個のブロック２４を一括してシャットダウンする。残りの３６個のブロック２４をスリープ状態とする。
　制御回路２８は、ストア動作を実行する最初のブロック２４ａを選択する（ステップＳ４４）。図９（ｂ）に示すように、制御回路２８はサブアレイ２２ａのブロック２４ａを選択し、ストア動作を開始する。
　選択されたブロック２４ａのストア動作として、制御回路２８は、選択されたブロック２４ａ内を行ごとにストア動作する（ステップＳ４６）。
　図１０（ａ）に示すように、制御回路２８は最初の行２３ａをストアする。他の行２３をスタンバイとする。例えば、制御回路２８は行２３ａのＦＥＴｍ７およびｍ８をオンし、スタンバイ状態の行２３のＦＥＴｍ７およびｍ８をオフする。制御回路２８は、列方向に延伸する制御線ＣＴＲＬにストアのための電圧を印加する。これにより、ＦＥＴｍ７およびｍ８がオンかつ制御線ＣＴＲＬに電圧を印加したメモリセル１０において、双安定回路１２のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアされる。制御線ＣＴＲＬには、１列ずつ電圧を印加してもよいし複数列同時に電圧を印加してもよい。行２３ａ内の全てのメモリセル１０のストアが終了すると行２３ａのストア動作が終了する。
　図１０（ｂ）に示すように、制御回路２８は次の行２３ｂをストアする。図１０（ｃ）に示すように、制御回路２８は、順に行２３をストアし、最後の行２３ｃをストアする。全ての行２３のストアが終了すると、ブロック２４ａのストア動作が終了する。
　制御回路２８は、ブロック２４ａをシャットダウンする（ステップＳ４８）。制御回路２８は、選択されたサブアレイ２２内の最後のブロックのストア動作が終了したか判断する（ステップＳ５０）。Ｎｏのとき、次のブロック２４ｂに進み（ステップＳ５２）、ステップＳ４４に戻る。
　図９（ｃ）に示すように、ステップＳ４４において制御回路２８はブロック２４ｂを選択し、ステップＳ４６においてブロック２４ｂのストア動作を行なう。ステップＳ４８において制御回路２８はブロック２４ｂをシャットダウンする。その後、順次ステップＳ４４からＳ５２を繰り返す。
　図９（ｄ）に示すように、最後のブロック２４のストア動作が終了し、全てのブロック２４がシャットダウン状態となる。制御回路２８はステップＳ５０においてＹｅｓと判定し、ストア動作を終了する。
［制御回路の例］
　図１１（ａ）および図１１（ｂ）は、実施例１におけるそれぞれセルアレイのサイズおよびワードアドレスの例を示す図である。図１１（ａ）に示すように、セルアレイ２０のサイズとして、例えば３２ｋバイト、２５６ｋバイトおよび２Ｍバイトとする。１個のブロック２４のサイズを１ｋバイトとし、１個のサブアレイ２２内のブロック２４の個数Ｎｂｌｏｃｋを８とすると、サブアレイ２２の個数ＮＳＡはそれぞれ４個、３２個、２５６個となる。サブアレイ２２のアドレスのビット数Ｘはそれぞれ２ビット、５ビットおよび８ビットとなる。ブロック２４のアドレスのビット数Ｙは３ビットである。
　図１１（ｂ）に示すように、ワードアドレスは、上位からサブアレイアドレスＸビット、ブロックアドレスＹビットおよび、ブロック内の行アドレス（例えば１ｋバイトのとき７ビット）である。
　図１２は、実施例１における制御回路の例を示すブロック図である。制御回路２８は、デコーダ４２、レジスタ４０、４１、制御回路４３およびＰＳ制御回路４４を備えている。レジスタ４０および４１のビット数は各々ブロック２４の個数のＮＳＡ×Ｎｂｌｏｃｋ以上である。ＮＳＡ×Ｎｂｌｏｃｋ個のブロック２４のうちブロック２４Ａから２４Ｃについて説明する。
　ＵＤＦ記憶部４０Ａから４０Ｃはそれぞれブロック２４Ａから２４Ｃに対応する１ビットのラッチ回路である。図７（ｂ）のステップＳ３２において、全ての記憶部４０Ａから４０ＣがローレベルＬにリセットされる。ステップＳ３４において制御回路２８にＵＤＦが入力すると、ステップＳ３６において、対応するブロック２４Ａから２４Ｃの記憶部４０Ａから４０ＣがハイレベルＨにセットされる。
　ＳＦＢＦ記憶部４１Ａから４１ＣはそれぞれブロックＡからＣに対応する１ビットのラッチ回路である。図７（ａ）のステップＳ２０において、全ての記憶部４１Ａから４１ＣがハイレベルＨにリセットされる。ステップＳ２２においてデコーダ４２にライトのアドレス信号が入力する。ステップＳ２４においてサブアレイアドレスＸおよびブロックアドレスＹから対応するブロック２４が選択される。ステップＳ２６において、対応するブロック２４ＡからＣの記憶部４０Ａから４０ＣがローレベルＬにセットされる。
　制御回路４３は、ストア制御信号ａ、ｂおよびストア制御信号を出力する。ＰＳ制御回路４４は、レジスタ４０および４１に保持されたＵＤＦおよびＳＦＢＦに基づき各ブロック２４Ａから２４ＣのパワースイッチＰＳ１ＡからＰＳ１ＣおよびＰＳ２ＡからＰＳ２Ｃを制御する。
　ＰＳ制御回路４４は、各々ブロック２４Ａから２４Ｃの個数のＡＮＤ回路５０、ＮＡＮＤ回路５１、ＯＲ回路５２、ＮＯＲ回路５３、ＡＮＤ回路５４、ＡＮＤ回路５５、ＯＲ回路５６、ＯＲ回路５７、ＯＲ回路５８およびＡＮＤ回路５９を備えている。
　ＰＳ制御回路４４に入力する制御信号ａ、ｂ、ＥＮＮＬＢおよびＥＮＳＬＰは、各々ブロック２４Ａから２４Ｃに共通の制御信号であり、制御信号ＶＣＴＲＬおよびＶＳＲは、各々ブロック２４Ａから２４Ｃごとに独立する信号である。
　ＡＮＤ回路５０には、ＵＤＦ記憶部４０Ａから４０Ｃの出力信号と制御信号ＥＮＮＬＢが入力する。ＮＡＮＤ回路５１にはＵＤＦ記憶部４０Ａから４０Ｃの出力信号と制御信号ＥＮＮＬＢが入力する。
　ＯＲ回路５２にはＳＦＢＦ記憶部４１Ａから４１Ｃの出力信号と制御信号ａが入力する。ＮＯＲ回路５３にはＳＦＢＦ記憶部４１Ａから４１Ｃの出力信号と制御信号ｂが入力する。ＡＮＤ回路５４にはＯＲ回路５２の出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路５５にはＮＯＲ回路５３の出力信号と制御信号ＥＮＮＬＢが入力する。ＯＲ回路５６にはＡＮＤ回路５４の出力信号と制御信号ＥＮＳＬＰが入力する。ＯＲ回路５７にはＡＮＤ回路５５の出力信号と制御信号ＥＮＳＬＰが入力する。
　ＯＲ回路５８にはＡＮＤ回路５０の出力信号とＯＲ回路５６の出力信号が入力する。ＯＲ回路５８からＰＳ制御信号ＶＰＧ１ＡからＶＰＧ１Ｃが出力される。ＰＳ制御信号ＶＰＧ１ＡからＶＰＧ１Ｃはそれぞれブロック２４Ａから２４ＣのパワースイッチＰＳ１ＡからＰＳ１Ｃのゲートに入力する。
　ＡＮＤ回路５９にはＮＡＮＤ回路５１の出力信号とＯＲ回路５７の出力信号が入力する。ＡＮＤ回路５９からＰＳ制御信号ＶＰＧ２ＡからＶＰＧ２Ｃが出力される。ＰＳ制御信号ＶＰＧ２ＡからＶＰＧ２Ｃはそれぞれブロック２４Ａから２４ＣのパワースイッチＰＳ２ＡからＰＳ２Ｃのゲートに入力する。
　図１３（ａ）から図１３（ｅ）は、実施例１における各信号とパワースイッチの動作を示す図である。図１３（ａ）に示すように、リード／ライト期間には、制御信号ａ、ｂ、ＥＮＮＬＢおよびＥＮＳＬＰは全てＬである。ブロック２４Ａから２４ＣのＵＤＦをそれぞれＬ、ＬおよびＨであるとする。ブロック２４Ａから２４ＣのＳＦＢＦをそれぞれＬ、ＨおよびＬであるとする。このとき、ＶＰＧ１ＡからＶＰＧ１ＣはＬでありパワースイッチＰＳ１ＡからＰＳ１Ｃはオンである。ＶＰＧ２ＡからＶＰＧ２ＣはＬでありパワースイッチＰＳ２ＡからＰＳ２Ｃはオフである。このように、リード／ライト期間では、ＵＤＦおよびＳＦＢＦによらず、パワースイッチＰＳ１ＡからＰＳ１ＣがオンでありパワースイッチＰＳ２ＡからＰＳ２Ｃがオフである。よって、全ブロック２４Ａから２４Ｃには電源電圧ＶＶＤＤ－ＶＧＮＤとしてリード／ライト用の電圧Ｖ２が印加される。
　図１３（ｂ）に示すように、スリープ期間には、制御信号ＥＮＳＬＰがＨであり、制御信号ａ、ｂおよびＥＮＮＬＢはＬである。ＶＰＧ１ＡからＶＰＧ１ＣはＨでありパワースイッチＰＳ１ＡからＰＳ１Ｃはオフである。ＶＰＧ２ＡからＶＰＧ２ＣはＨでありパワースイッチＰＳ２ＡからＰＳ２Ｃはオンである。このように、スリープ期間では、ＵＤＦおよびＳＦＢＦによらず、パワースイッチＰＳ１ＡからＰＳ１ＣがオフでありパワースイッチＰＳ２ＡからＰＳ２Ｃがオンである。よって、全ブロック２４Ａから２４Ｃには電源電圧ＶＶＤＤ－ＶＧＮＤとしてスリープ用の電圧Ｖ１が印加される。
　図８のステップＳ４２において、リード／ライト状態からストアフリーブロック２４Ｂおよび２４Ｃを一括してシャットダウン状態とする。図１３（ｃ）に示すように、図１３（ａ）と比べ、制御信号ａおよびＥＮＮＬＢはＬからＨとなる。制御信号ｂおよびＥＮＳＬＰはＬを維持する。ＶＰＧ１ＡからＶＰＧ１ＣはＬからＨとなりパワースイッチＰＳ１ＡからＰＳ１Ｃはオンからオフとなる。ＶＰＧ２ＡはＬからＨとなり、ＶＰＧ２ＢおよびＶＰＧ２ＣはＬを維持する。パワースイッチＰＳ２Ａはオフからオンし、パワースイッチＰＳ２ＢおよびＰＳ２Ｃはオフを維持する。これにより、ＵＤＦおよびＳＦＢＦの少なくとも一方がＨのブロック２４Ｂおよび２４Ｃの電源電圧ＶＶＤＤ－ＶＧＮＤはＶ０となり、ブロック２４Ｂおよび２４Ｃはシャットダウン状態となる。ＵＤＦおよびＳＦＢＦの両方がＬのブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤ電圧はＶ１となり、ブロック２４Ａはスリープ状態となる。
　図８のステップＳ４２の状態（この期間をＴ１とする）から、ステップＳ４６において、選択されたブロック２４Ａがストア動作する。図１３（ｄ）に示すようにステップＳ４２からＳ４６において、制御信号ａはＨからＬとなり、制御信号ｂはＬからＨとなる。制御信号ＥＮＮＬＢおよびＥＮＳＬＰはそれぞれＨおよびＬを維持する。ＶＰＧ１ＡはＨからＬとなり、ＰＳ１Ａはオフからオンとなる。ＶＰＧ２ＡはＨからＬとなり、ＰＳ２Ａはオンからオフとなる。ＰＳ１Ｂ、ＰＳ１Ｃ、ＰＳ２ＢおよびＰＳ２Ｃはオフを維持する。ブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤはスタンバイ用の電圧Ｖ２となり、ブロック２４Ｂおよび２４Ｃの電源電圧ＶＶＤＤ－ＶＧＮＤはＶ０となる。これにより、ブロック２４Ａはストア動作のスタンバイ状態となり、ブロック２４ＢおよびＣはシャットダウン状態を維持する。ブロック２４Ａには制御回路４３から出力されるストア制御信号に応じて制御信号ＶＣＴＲＬおよびＶＳＲが印加される。これにより、図１０（ａ）から図１０（ｃ）のように、対象となるブロック２４Ａのストア動作が実行される。この期間をＴ２とする。
　図８のステップＳ４８において、ブロック２４Ａのストアが終了すると、制御信号ａはＬからＨとなる。制御信号ｂ、ＥＮＮＬＢおよびＥＮＳＬＰはそれぞれＨ、ＨおよびＬを維持する。ＶＰＧ１ＡはＬからＨとなり、ＰＳ１Ａはオンからオフとなる。これにより、ブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２から電圧Ｖ０となり、ブロック２４Ａはシャットダウン状態となる。この期間をＴ３とする。図８のステップＳ４４からＳ５２のループを行うことにより、ストア動作対象のブロック２４について、制御信号（ａ、ｂ）を順次（Ｈ、Ｌ）→（Ｌ、Ｈ）→（Ｈ、Ｈ）とする。これにより、ストア動作対象のブロック２４が順次ストアされる。
　図１３（ｅ）に示すように、シャットダウン状態においては、制御信号ａ、ｂ、ＥＮＮＬＢおよびＥＮＳＬＰはそれぞれＨ、Ｈ、ＨおよびＬである。ＰＳ１ＡからＰＳ１ＣおよびＰＳ２ＡからＰＳ２Ｃは、ＵＤＦおよびＳＦＢＦによらずオフとなる。これにより、全ブロック２４の電源電圧ＶＶＤＤ－ＶＧＮＤはＶ０であり、全ブロック２４がシャットダウン状態となる。
　図１４は、実施例１における制御信号のタイミングチャートである。制御信号ａ１～ａｎは各ブロック２４１から２４ｎに対応する制御信号ａであり、制御信号ｂ１～ｂｎは各ブロック２４１から２４ｎに対応する制御信号ｂである。ブロック２４１～２４ｋはストア動作対象のブロックであり、ブロック２４ｋ＋１～ブロック２４ｎはストアフリーブロックである。
　図１４に示すように、時刻ｔ１０とｔ１１との間はリード／ライト期間であり、制御信号ａ１～ａｎ、ｂ１～ｂｎ、ＥＮＮＬＢおよびＥＮＳＬＰはＬである。時刻ｔ１１とｔ１２との間はスリープ期間であり、制御信号ＥＮＳＬＰはＨであり、他の制御信号はＬである。
　ストア動作が開始されると、時刻ｔ１３（図８のステップＳ４２）において、制御信号ＥＮＮＬＢおよびａ１～ａｎがＨとなる。これにより、ストア動作対象のブロック２４１～２４ｋは期間Ｔ１のスリープ状態となり、ストアフリーブロック２４ｋ＋１～２４ｎはシャットダウン状態となる。この状態は期間Ｔ１である。
　時刻ｔ１４において、ストア動作対象のブロック２４１に対応する制御信号ａ１およびｂ１はそれぞれＬおよびＨとなる。時刻ｔ１４とｔ１５との間の期間はブロック２４１の期間Ｔ２であり、ブロック２４１はストア動作されている。時刻ｔ１５において、制御信号ａ１はＨとなりｂ１はＨを維持する。時刻ｔ１５以降の期間はブロック２４１の期間Ｔ３であり、ブロック２４１はシャットダウン状態である。時刻ｔ１５において、ブロック２４２に対応する制御信号ａ２およびｂ２はそれぞれＬおよびＨとなる。時刻ｔ１５とｔ１６との間の期間はブロック２４２の期間Ｔ２であり、ブロック２４２はストア動作されている。時刻ｔ１６において制御信号ａ２はＨとなりｂ２はＨを維持する。時刻ｔ１６以降の期間はブロック２４２の期間Ｔ３であり、ブロック２４２はシャットダウン状態である。
　ストア動作対象のブロック２４１～２４ｋについて順次ステップＳ４６およびＳ４８を行う。時刻ｔ１７において全てのストア動作対象のブロック２４１～２４ｋについてストア動作が終了すると、全ブロック２４１～２４ｎがシャットダウン状態となる。時刻ｔ１８において、制御信号ａ１～ａｎ、ｂ１～ｂｎ、ＥＮＮＬＢおよびＥＮＳＬＰはＬとなると、リード／ライト期間となる。
　このように、時刻ｔ１３においてブロック２４１から２４ｋは一括してスリープ状態（期間Ｔ１）となり、ブロック２４ｋ＋１から２４ｎは一括してシャットダウン状態となる。その後、ブロック２４１から２４ｋは順次ストア（期間Ｔ２）となる。ストアの終了したブロックは順次シャットダウン状態（期間Ｔ３）となる。
　図１５は、実施例１における制御回路２８の別の例のブロック図である。図１５に示すように、制御信号ＥＮＳＬＰをブロック２４Ａから２４Ｃ毎の信号とすることで、ブロック２４Ａから２４Ｃごとにスリープ状態とすることが可能である。その他の構成は図１２と同じであり説明を省略する。
［シミュレーション］
　実施例１に係る電子回路についてＢＥＴおよびストアのレイテンシをシミュレーションした。比較例１－１および比較例１－２についてもシミュレーションした。比較例１－１では、サブアレイ２２およびブロック２４の一括遮断を行なわず、ＳＦＢＦがセットされているブロック２４のストア動作を順次スキップする。比較例１－２では、ＵＤＦによる一括遮断を行わずＳＦＢＦによる一括遮断のみを行なう。
　シミュレーション条件は以下である。リード／ライト期間、ストア期間およびリストア期間における電源電圧ＶＶＤＤ－ＶＧＮＤである電圧Ｖ２を１．２Ｖとした。スリープ期間における電源電圧ＶＶＤＤ－ＶＧＮＤである電圧Ｖ１および制御線ＣＴＲＬの電圧をそれぞれ０．８Ｖおよび０Ｖとした。ストア期間におけるスイッチ線ＳＲの電圧を０．７５Ｖとした。ストア期間における制御線ＣＴＲＬのハイレベルおよびローレベルの電圧をそれぞれ０．４５Ｖおよび０Ｖとした。サブアレイ２２およびブロック２４の記憶容量をそれぞれ８ｋバイトおよび１ｋバイトとした。
　セルアレイ２０内の全メモリセルの個数に対するＳＦＢＦによるストアフリーメモリセルの個数の比をＳＦＢＦストアフリー割合（proportion）とした。セルアレイ２０内の全メモリセルの個数に対するＵＤＦによるストアフリーメモリセルの個数の比をＵＤ割合（proportion）とした。セルアレイ２０内に揮発的に書き込まれるメモリセル１０は特定のサブアレイ２２およびブロック２４に集中することを考慮し、ストア動作にかかる時間をストアレイテンシとした。セルアレイ２０の記憶容量が３２ｋバイト、２５６ｋバイトおよび２Ｍバイトについてシミュレーションした。
　図１６（ａ）から図１６（ｃ）は、実施例１、比較例１－１および１－２におけるＳＦＢＦストアフリー割合に対するＢＥＴを示す図、図１６（ｄ）から図１６（ｆ）は、ＳＦＢＦストアフリー割合に対するストアレイテンシを示す図である。図１６（ａ）に示すように、比較例１－１では、３２ｋバイトのときストアフリー割合が大きくなるとＢＥＴが短くなる。
　図１６（ｂ）および図１６（ｃ）のように、２５６ｋバイトおよび２Ｍバイトと記憶容量が大きくなると、ＳＦＢＦストアフリー割合が大きくなってもＢＥＴは小さくならない。これは以下の理由のためである。すなわち、記憶容量が大きくなると、ストア動作を待機するブロック２４が大きくなる。ストア動作の待機中にもメモリセル１０にはリーク電流が流れる。このため、セルアレイ２０全体でのリーク電流が大きく、ストアフリー割合が大きくなってもＢＥＴは小さくならない。
　図１６（ｄ）から図１６（ｆ）に示すように、比較例１ではストアレイテンシはストアフリー割合によらず一定である。
　図１６（ａ）から図１６（ｃ）のように、比較例１－２では記憶容量によらずストアフリー割合が大きくなるとＢＥＴが小さくなる。図１６（ｄ）から図１６（ｆ）のように、比較例１－１では記憶容量によらずストアフリー割合が大きくなるとストアレイテンシが短くなる。これらは、比較例１－２では、ストアフリーのブロック２４を最初にシャットダウンするためである。
　図１６（ａ）から図１６（ｃ）のように、実施例１では、比較例１－１に比べＵＤ割合が大きくなるとＢＥＴが短くなる。図１６（ｄ）から図１６（ｆ）のように、実施例１では、比較例１－１に比べＵＤ割合が大きくなるとストアレイテンシが短くなる。
　実施例１によれば、図１のように、各々のメモリセル１０は、データを揮発的に記憶する双安定回路１２と、双安定回路１２に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを双安定回路１２にリストアする不揮発性素子と、を有する。図８のステップＳ４２のように、制御回路２８は、セルアレイ２０をシャットダウン（電源遮断）するときに、複数のメモリセル１０のうち揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよい１または複数の第１メモリセルをシャットダウンする。ステップＳ４４およびＳ４６のように、第１メモリセルをシャットダウンした後、複数のメモリセルのうち残りの１または複数の第２メモリセルにおいて双安定回路１２に揮発的に記憶されたデータを不揮発性素子にストアするストア動作を行う。ステップＳ４８のように、その後制御回路２８は第２メモリセルをシャットダウンする。
　これにより、揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよい第１メモリセルをシャットダウンした後、残りの第２メモリセルをストア動作するための消費電力を抑制できる。また、ストアレイテンシを削減できる。
　図４および図５のように、セルアレイ２０は、各々のブロック２４が少なくとも２つのメモリセル１０を含む複数のブロック２４に分割されている。図８のステップＳ４０のように、制御回路２８は、セルアレイ２０をシャットダウン（電源遮断）するときに、複数のブロック２４からブロック２４内のメモリセル１０が揮発的に書き換えられているかいないかにかわらず、不揮発的にストアしなくてもよい１または複数の第１ブロック（すなわちＵＤＦがセットされたブロック）を抽出する。図８のステップＳ４２および図９（ａ）のように、制御回路２８は、第１ブロックをシャットダウンする。図８のステップＳ４６および図９（ｂ）のように、制御回路２８は、第１ブロックをシャットダウンした後，複数のブロック２４のうち残りの１または複数の第２ブロック内のメモリセル１０において双安定回路１２に記憶されたデータを不揮発性素子にストアするストア動作を行う。図８のステップＳ４８および図９（ｃ）のように、制御回路２８は、ストア動作の終了した第２ブロックをシャットダウンする。
　このように、ブロック２４毎に、ＵＤＦがセットされた第１ブロックをシャットダウンするため、第１ブロックをストア動作するための消費電力を抑制できる。また、ストアレイテンシを削減できる。また、ＵＤＦがセットされた第１ブロックを最初にシャットダウンするため、ストア動作を待機するときのリーク電流に起因する消費電力を削減できる。
　図９（ａ）のように、制御回路２８は、抽出された第１ブロックを全てシャットダウンした後、図９（ｂ）から図９（ｄ）のように、残りの第２ブロック内のメモリセル１０においてストア動作を行う。これにより、ＵＤＦがセットされた第１ブロックがシャットダウンを待機するときの消費電力を削減できる。
　レジスタ４０（記憶回路）は、セルアレイ２０の外に設けられ、外部回路から受信したＵＤＦ（不揮発的にストアしなくてもよい第１ブロックを示す情報）を記憶する。制御回路２８は、ＵＤＦに基づき、第１ブロックを抽出する。これにより、ＵＤＦを記憶する記憶回路を各サブアレイ２２またはブロック２４に設ける方法に比べ、ＵＤＦをバス２５等を介し制御回路２８に転送しなくてもよく、制御が簡単になる。
　図８のステップＳ４０のように、制御回路２８は、複数のブロック２４から、ＵＤＦがセットされたブロックと、ＳＦＢＦがセットされたブロック２４（すなわちブロック２４内のいずれのメモリセル１０も揮発的に書き換えられていないブロック）と、を第１ブロックとして抽出する。これにより、ＵＤＦがセットされたブロックとＳＦＢＦがセットされたブロックを最初にシャットダウンするため、ストア動作を待機するときのリーク電流に起因する消費電力を削減できる。また、ストアレイテンシを低減できる。
　レジスタ４１（記憶回路）は、セルアレイ２０の外に設けられている。これにより、ＳＦＢＦを各サブアレイ２２またはブロック２４に記憶する方法に比べ、ＳＦＢＦをバス２５等を介し制御回路２８に転送しなくてもよく、制御が簡単になる。
　実施例１において、ＭＴＪ１およびＭＴＪ２がノードＱおよびＱＢにそれぞれ接続される例を説明したが、ノードＱまたはＱＢにＭＴＪ１およびＭＴＪ２のいずれか一方が接続されていればよい。メモリセルは、双安定回路１２と不揮発性素子を有していればよい。不揮発性素子としてＭＴＪを例に説明したが、不揮発性素子としては巨大磁気抵抗（ＧＭＲ）素子、ＲｅＲＡＭ（Resistance Random Access Memory）に用いられるような可変抵抗素子、または、ＰＲＡＭ（Phase change RAM）に用いられる相変化素子を用いることができる。
　特許文献５をセルアレイに適用する場合、ＶＮＲ－ＳＲＡＭのＵＬＶリテンションはＢＩ（ブーステッドインバータ）モードからＳＴ（シュミットトリガ）モードにモードを切り替えた後に電源電圧を低下させることにより行う。セルアレイのサイズが大きくなると、モード切り替えを待機するメモリセルにおけるリーク電流に起因する消費電力が大きくなる。また、待機期間によりレイテンシが増加する。また、メモリセルのデータが不要なデータであってもリテンションを行ってしまう。これにより、消費電力およびレイテンシが増大する。
　実施例２は、消費電力および消費エネルギーを抑制することを目的とする。具体的には、ＰＧ時（リテンション時）、ＰＧへの移行およびＰＧからの復帰における消費電力および消費エネルギーを削減すること、およびＰＧに関するＢＥＴを削減することを目的とする。
　実施例２では、セルアレイにデータを書き込むとき、またはデータを処理するときに電源復帰後に不要となるデータの存在するメモリセルをシャットダウンし、残りのメモリセルをリテンションする。これにより、リテンション不要なメモリセルのモード切り替えが不要なため消費電力およびレイテンシを抑制できる。
　より具体的に、セルアレイを複数のブロックに分割する。電源復帰後に不要となるデータの存在するメモリセルを有するブロックを指定するＵＤＦを生成する。リテンションのときには、ＵＤＦに基づき、リテンション不要なブロックをシャットダウンする。その後、その他のブロックにおいてリテンションを行う。これにより、リテンション不要なブロックのモード切り替えが不要なため消費電力およびレイテンシを抑制できる。また、リテンション不要なブロックをシャットダウンするため消費電力をより削減できる。
　以下、実施例２の詳細な例について説明する。
［メモリセルの説明］
　図１７は、実施例２におけるメモリセルの回路図である。図１７に示すように、メモリセル１０は、インバータ回路１４および１６を主に備えている。
　インバータ回路１４および１６はループ状に接続され双安定回路１２を構成している。インバータ回路１４は、ＦＥＴｍ１、ｍ２ａ、ｍ２ｂおよびｍ９を備えている。インバータ回路１６は、ＦＥＴｍ３、ｍ４ａ、ｍ４ｂおよびｍ１０を備えている。ＦＥＴｍ１およびｍ３はＰチャネルＭＯＳＦＥＴであり、ＦＥＴｍ２ａ、ｍ２ｂ、ｍ４ａ、ｍ４ｂ、ｍ９およびｍ１０はＮチャネルＭＯＳＦＥＴである。ＦＥＴｍ１およびｍ３のソースは仮想電源電圧ＶＶＤＤが印加された電源線１５ａに接続され、ドレインはノードＱおよびＱＢに接続されている。ＦＥＴｍ２ａおよびｍ２ｂはノードＱとグランド電圧ＶＧＮＤが印加されたグランド線１５ｂとの間に直列に接続され、ＦＥＴｍ２ｂのソースはグランド線１５ｂにＦＥＴｍ２ａのドレインはノードＱに接続されている。ＦＥＴｍ４ａおよびｍ４ｂも同様にノードＱＢとグランド線１５ｂとの間に接続されている。
　インバータ回路１４の入力ノードはＦＥＴｍ１、ｍ２ａおよびｍ２ｂが共通に接続されたノードＮ１であり、インバータ回路１４の出力ノードはノードＱである。インバータ回路１６の入力ノードはＦＥＴｍ３、ｍ４ａおよびｍ４ｂが共通に接続されたノードＮ３であり、インバータ回路１６の出力ノードはノードＱＢである。インバータ回路１４の入力ノードおよび出力ノードはそれぞれインバータ回路１６の出力ノードおよび入力ノードに接続されている。
　ＦＥＴｍ９のソースおよびドレインの一方はＦＥＴｍ２ａとｍ２ｂとの間のノードＮ２に接続され、他方は制御線ＣＴＲＬに接続され、ゲートはノードＱに接続されている。ＦＥＴｍ１０のソースおよびドレインの一方はＦＥＴｍ４ａとｍ４ｂとの間のノードＮ４に接続され、他方は制御線ＣＴＲＬに接続され、ゲートはノードＱＢに接続されている。
　インバータ２６ａは制御線ＣＴＲＬ用のドライバ２６であり、制御信号ＶＣＴＲＬを反転し、ハイレベルの電圧が電圧ＶＳＣＴＲＬおよびローレベルの電圧が電圧ＶＬＣＴＲＬの制御信号を出力する。制御信号ＶＣＴＲＬがハイレベルのとき制御線ＣＴＲＬはＶＬＣＴＲＬとなり、インバータ回路１４および１６はＢＩモードとなる。制御信号ＶＣＴＲＬがローレベルのとき制御線ＣＴＲＬはＶＳＣＴＲＬとなり、インバータ回路１４および１６はＳＴモードとなる。
　ノードＱおよびＱＢは、それぞれＭＯＳＦＥＴｍ５およびｍ６を介しビット線ＢＬおよびＢＬＢに接続されている。ＭＯＳＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。
　ＢＩモードは、インバータ回路１４および１６の伝達特性にヒステリシスを実質的に有さず、かつ高速動作可能なモードである。ＳＴモードは、インバータ回路１４および１６の伝達特性にヒステリシスを有し、かつ動作が遅いモードである。なお、ヒステリシスを実質的に有さないとはＳＴモードのような意図的なヒステリシスを有さないことであり、意図しないヒステリシスを有することを許容する。
　ＢＩモードでは、メモリセル１０は、通常のＳＲＡＭセルとして機能する。ＳＴモードでは、電源電圧（ＶＶＤＤ－ＶＧＮＤ）を例えば０．２Ｖと超低電圧（ＵＬＶ：Ultralow Voltage）としても双安定回路１２のデータを保持する。
　パワースイッチ３０はパワースイッチＰＳ１、ＰＳ２およびＰＳ３を備えている。パワースイッチＰＳ１およびＰＳ２は高電圧の電源１５ｃｈと電源線１５ａとの間に並列に接続されている。パワースイッチＰＳ１およびＰＳ２は例えばそれぞれＰチャネルＦＥＴおよびＮチャネルＦＥＴである。パワースイッチＰＳ１およびＰＳ２のゲートにそれぞれＰＳ制御信号ＶＰＧ１およびＶＰＧ２が印加される。パワースイッチＰＳ１およびＰＳ２の基板バイアスは例えばそれぞれＶＤＤＨおよびＶＧＮＤである。
　低電圧の電源１５ｃｌと電源線１５ａとの間にパワースイッチＰＳ３およびＦＥＴｍ１１が直列に接続されている。パワースイッチＰＳ３およびＦＥＴｍ１１はそれぞれＰチャネルＦＥＴおよびＮチャネルＦＥＴである。ＦＥＴｍ１１は負荷として機能する。パワースイッチＰＳ３のゲートにＰＳ制御信号ＶＰＧ３が印加される。パワースイッチＰＳ３およびＦＥＴｍ１１の基板バイアスは例えばそれぞれＶＤＤＬおよびＶＤＤＨである。実施例１と同様に、パワースイッチ３０は、グランド線１５ｂとグランド１５ｄとの間に設けられていてもよい。パワースイッチ３０は、電源線１５ａと電源１５ｃｈおよび１５ｃｌの少なくとも一方との間と、グランド線１５ｂとグランド１５ｄとの間の両方に設けられていてもよい。
［各状態の説明］
　図１８（ａ）および図１８（ｂ）は、実施例２における各状態に印加される電圧を示す図である。図１８（ａ）のように、スタンバイ状態ではＶＰＧ１、ＶＰＧ２およびＶＰＧ３はそれぞれローレベルＬ、ローレベルＬおよびハイレベルＨである。パワースイッチＰＳ１、ＰＳ２およびＰＳ３はそれぞれオン、オフおよびオフとなる。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３となる。電圧Ｖ３は例えば１．２Ｖである。
　スリープ状態ではＶＰＧ１、ＶＰＧ２およびＶＰＧ３はそれぞれＨ、ＨおよびＨである。パワースイッチＰＳ１、ＰＳ２およびＰＳ３はそれぞれオフ、オンおよびオフとなる。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３より低い電圧Ｖ２となる。電圧Ｖ２は例えば０．８Ｖである。
　リテンション状態ではＶＰＧ１、ＶＰＧ２およびＶＰＧ３はそれぞれＨ、ＬおよびＬである。パワースイッチＰＳ１、ＰＳ２およびＰＳ３はそれぞれオフ、オフおよびオンとなる。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２より低い電圧Ｖ１となる。電圧Ｖ１は例えば０．２Ｖである。
　シャットダウン状態ではＶＰＧ１、ＶＰＧ２およびＶＰＧ３はそれぞれＨ、ＬおよびＨである。パワースイッチＰＳ１、ＰＳ２およびＰＳ３はそれぞれオフ、オフおよびオフとなる。電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ１より低い電圧Ｖ０となる。電圧Ｖ０はほぼ０Ｖである。
　図１８（ｂ）に示すように、スタンバイ状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３である。制御信号ＶＣＴＲＬはＬの場合とＨの場合があり、ＶＣＴＲＬがＨのときメモリセル１０はＢＩモードであり、ＶＣＴＲＬがＬのときメモリセル１０はＳＴモードである。スタンバイ（ＢＩ）状態は、実施例１のリード／ライト状態と同じであり、通常のＳＲＡＭとして双安定回路１２のデータを書き換えが可能な状態である。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がデータの書き換えが可能でかつデータが保持できる電圧Ｖ３である。
　スリープ状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３より低い電圧Ｖ２である。制御信号ＶＣＴＲＬはＬの場合とＨの場合があり、ＶＣＴＲＬがＨのときメモリセル１０はＢＩモードであり、ＶＣＴＲＬがＬのときメモリセル１０はＳＴモードである。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がデータの書き換えはできないがデータが保持できる電圧Ｖ２である。電圧Ｖ２は電圧Ｖ３より低いため、消費電力を抑制できる。
　リテンション状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２より低い電圧Ｖ１である。制御信号ＶＣＴＲＬはＬでありメモリセル１０はＳＴモードである。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がＢＩモードではデータを保持できないが、ＳＴモードではデータが保持できる電圧Ｖ１である。リテンション状態ではメモリセル１０が擬似不揮発性の状態であり、電圧Ｖ１を電圧Ｖ２より低くできるため、消費電力を非常に抑制できる。
　シャットダウン状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ１より低い電圧Ｖ０である。制御信号ＶＣＴＲＬはＨでありメモリセル１０はＢＩモードである。シャットダウン状態ではメモリセル１０の消費電力はほぼ０である。
　図１９（ａ）および図１９（ｂ）は、実施例２におけるリテンションおよびシャットダウンに印加される電圧を示す図である。図１９（ａ）に示すように、スタンバイ状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３、制御信号ＶＣＴＲＬはＨであり、ＢＩモードである。モード切り替え期間では、まずＶＣＴＲＬをＬとする。これにより、ＳＴモードとなる。その後、電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ１とする。これにより、リテンション状態となる。その後モード切り替え期間において電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３とする。その後、ＶＣＴＲＬをＨとする。これによりスタンバイ状態に戻る。このようにリテンション状態とする前後にはモード切り替えを行う。
　図１９（ｂ）に示すように、スタンバイ状態において、電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ０とするとシャットダウン状態となる。このとき、ＶＣＴＲＬはＨを維持しＢＩモードを維持する。電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３とすると、スタンバイ状態に戻る。
　図２０は、実施例２における各期間の消費電力を示す図である。実線は図１７に示したメモリセル１０（ＶＮＲ－ＳＲＡＭ）を有する記憶回路の消費電力（パワー）を示す。点線は、６トランジスタＳＲＡＭ（６Ｔ－ＳＲＡＭ）セルを用いた記憶回路の消費電力を示している。
　図２０に示すように、メモリセル１０の動作期間には、スタンバイ期間、モード切り替え期間およびリテンション期間がある。スタンバイ期間の長さをτＮＬとする。リテンション期間前のモード切り替え期間の長さをτＥＸＴとする。リテンション期間の長さをτＳＤとする。リテンション期間後のモード切り替え期間の長さをτＥＮＴとする。
　ＶＮＲ－ＳＲＡＭのスタンバイ期間の消費電力は６Ｔ－ＳＲＡＭの消費電力よりＰＬＫＧ大きい。これは、ＦＥＴｍ９およびｍ１０のリーク電流に起因する。ＶＮＲ－ＳＲＡＭでは、モード切り替え期間にモード切り替えのための消費電力が必要となる。リテンション期間では、ＶＮＲ－ＳＲＡＭの消費電力はＰ´Ｓａｖｅであり、ＶＮＲ－ＳＲＡＭでは６Ｔ－ＳＲＡＭより消費電力をＰＳａｖｅ削減できる。
　ＶＮＲ－ＳＲＡＭセルの６Ｔ－ＳＲＡＭセルに対するエネルギーの増加は、スタンバイ期間におけるＰＬＫＧによるエネルギー増加ＥＬＫＧ、モード切り替え期間のエネルギー増加ＥＥＸＴおよびＥＥＮＴの合計である。ＶＮＲ－ＳＲＡＭセルがリテンションにより節約できるエネルギーは、リテンション期間におけるＰＳａｖｅによるエネルギー減少ＥＳａｖｅである。ＥＬＫＧ＋ＥＥＸＴ＋ＥＥＮＴ＝ＰＳａｖｅ×ＢＥＴとなる。双安定回路１２のリード／ライトが行われない待機期間がＢＥＴ以上のときはリテンション状態とし、ＢＥＴ以下のときはスタンバイ状態とする。これにより、極めて高効率にエネルギーを削減できる。
　図２１（ａ）および図２１（ｂ）は、実施例２におけるメモリセルの別の例である。図２１（ａ）に示すように、インバータ回路１４は、ＦＥＴｍ１ａ、ｍ１ｂ、ｍ２およびｍ９ａを備え、インバータ回路１６は、ＦＥＴｍ３ａ、ｍ３ｂ、ｍ４およびｍ１０ａを備える。ＦＥＴｍ１ａ、ｍ１ｂ、ｍ３ａ、ｍ３ｂ、ｍ９ａおよびｍ１０ａはＰチャネルＦＥＴであり、ＦＥＴｍ２およびｍ４はＮチャネルＦＥＴである。ＦＥＴｍ９ａのソースおよびドレインの一方はＦＥＴｍ１ａとｍ１ｂとの間のノードＮ２ａに接続され、ＦＥＴｍ１０ａのソースおよびドレインの一方はＦＥＴｍ３ａとｍ３ｂとの間のノードＮ４ａに接続されている。
　ドライバ２６は、インバータ２６ａの前段にインバータ２６ｃを備えている。ＶＣＴＲＬがＬのとき、インバータ２６ｃはＶＤＤを出力し、インバータ２６ａはＣＴＲＬとしてＶＬＣＴＲＬを出力し、インバータ回路１４および１６はＢＩモードとなる。ＶＣＴＲＬがＨのとき、インバータ２６ｃはＶＧＮＤを出力し、インバータ２６ａはＣＴＲＬとしてＶＳＣＴＲＬを出力し、インバータ回路１４および１６はＳＴモードとなる。その他の構成は図１７と同じであり説明を省略する。インバータ２６ｃの電源電圧および接地電圧をＶＤＤおよびＶＧＮＤとしているが、インバータ２６ａと同様に電源電圧および接地電圧をＶＳＣＴＲＬおよびＶＬＣＴＲＬとしてもよい。ドライバ２６は、インバータ２６ａと２６ｃの代わりに、インバータ２６ａのみを用いて構成してもよい。
　図２１（ｂ）に示すように、インバータ回路１４は、ＦＥＴｍ１ａ、ｍ１ｂ、ｍ２ａ、ｍ２ｂ、ｍ９およびｍ９ａを備え、インバータ回路１６は、ＦＥＴｍ３ａ、ｍ３ｂ、ｍ４ａ、ｍ４ｂ、ｍ１０およびｍ１０ａを備える。ＦＥＴｍ１ａ、ｍ１ｂ、ｍ３ａ、ｍ３ｂ、ｍ９ａおよびｍ１０ａはＰチャネルＦＥＴであり、ＦＥＴｍ２ａ、ｍ２ｂ、ｍ４ａおよびｍ４ｂ、ｍ９およびｍ１０はＮチャネルＦＥＴである。
　ＦＥＴｍ９ａおよびＦＥＴｍ１０ａのソースおよびドレインの他方は制御線ＣＴＲＬＰに接続され、ＦＥＴｍ９およびＦＥＴｍ１０のソースおよびドレインの他方は制御線ＣＴＲＬＮに接続されている。ドライバ２６はインバータ２６ａおよび２６ｂを備えている。インバータ２６ａは制御線ＣＴＲＬＮに出力する。インバータ２６ｂはインバータ２６ａの出力を反転し制御線ＣＴＲＬＰに出力する。その他の構成は図１７および図２１（ａ）と同じであり説明を省略する。
　図２１（ａ）および図２１（ｂ）のように、インバータ回路１４および１６において、ＰチャネルＦＥＴｍ１ａおよびｍ３ａとＮチャネルＦＥＴｍ２およびｍ４との少なくとも一方が直列に複数接続されていてればよい。ＰチャネルＦＥＴｍ９ａおよびｍ１０ａとＮチャネルＦＥＴｍ９およびｍ１０との少なくとも一方が設けられていればよい。
［電子回路の説明］
　図２２は、実施例２における電子回路を示すブロック図である。図２２に示すように、電子回路１０２は、セルアレイ２０、制御回路２８を備えている。セルアレイ２０は、複数のサブアレイ２２に分割されている。サブアレイ２２の記憶容量は例えば８ｋバイトである。サブアレイ２２には複数のメモリセル１０がマトリックス状に設けられている。サブアレイ２２はバス２５に接続されている。サブアレイ２２の個数は適宜設計可能である。
　サブアレイ２２にはパワースイッチ３０および周辺回路３８が設けられている。パワースイッチ３０はサブアレイ２２毎に電源電圧を設定する。周辺回路３８はモード制御信号に基づき、各メモリセル１０のモードを制御する。
　制御回路２８はレジスタ４０を備えている。制御回路２８が外部回路から受信したブロックごとのＵＤＦをレジスタ４０に格納する。制御回路２８は、ＰＳ制御信号を用い各サブアレイ２２のパワースイッチ３０を制御する。制御回路２８はバス２５を介しサブアレイ２２へのデータの入出力を行う。制御回路２８の少なくとも一部の機能は外部のＣＰＵ等のプロセッサ回路がソフトウエアと協働で行ってもよい。
［サブアレイの説明］
　図２３は、実施例２におけるサブアレイのブロック図である。図２３に示すように、サブアレイ２２は、メモリセル１０を有する複数のブロック２４（例えば８個）に分割されている。ブロック２４の記憶容量は例えば１ｋバイトである。ブロック２４の個数は適宜設計可能である。サブアレイ２２内には複数のメモリセル１０がマトリックス状に配置されている。サブアレイ２２内には、行方向にワード線ＷＬおよび制御線ＣＴＲＬが延伸し、列方向にビット線ＢＬが延伸している。各メモリセル１０には、ワード線ＷＬ、ビット線ＢＬ、制御線ＣＴＲＬ、電源線１５ａおよびグランド線１５ｂが接続されている。
　各サブアレイ２２に対応し、パワースイッチ３０および周辺回路３８が設けられている。制御回路２８は、パワースイッチ３０および周辺回路３８を制御する。
　パワースイッチ３０は、ブロック２４毎に電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３、Ｖ２、Ｖ１およびＶ０にできる。周辺回路３８は、ＷＬデコーダ３１、列デコーダ３２、プリチャージ回路３３および読出書込回路３４を備えている。
　スタンバイ期間において、ＷＬデコーダ３１は行アドレスに基づきワード線ＷＬを選択する。列デコーダ３２は列アドレスに基づきビット線ＢＬを選択する。プリチャージ回路３３はビット線ＢＬをプリチャージする。読出書込回路３４は、ＷＬデコーダ３１および列デコーダ３２に選択されたメモリセル１０の双安定回路１２にデータを書き込みまたは双安定回路１２からデータを読み出しバス２５に出力する。
　リテンション期間において、制御回路２８は１または複数のメモリセル１０をＳＴモードとし、ＶＶＤＤを電圧Ｖ１とする。これにより、メモリセル１０はリテンション状態となる。
［動作の説明］
　図２４は、実施例２における動作を示すフローチャートである。図２４に示すように、制御回路２８は、外部回路からの指令によりセルアレイ２０の電源を投入する（ステップＳ１０）。例えば、制御回路２８は、全てのブロック２４のメモリセル１０をＢＩモードとし、パワースイッチＰＳ１をオンし、パワースイッチＰＳ２およびＰＳ３をオフする。これにより、全てのブロック２４がスタンバイ状態となる。
　制御回路２８は、スタンバイ状態でリードおよびライト動作を行う（ステップＳ１２）。制御回路２８は、外部回路からセルアレイ２０をシャットダウンする指示を受けたか否か判定する（ステップＳ１４）。ＮｏのときステップＳ１２に戻る。Ｙｅｓのとき、制御回路２８は、リテンション動作およびシャットダウンを行う（ステップＳ１７）。その後終了しステップＳ１０に戻る。
［ＵＤＦ設定の説明］
　ＵＤＦを設定する動作は実施例１の図７（ｂ）と同じであり説明を省略する。
［リテンション動作のタイプＡの説明］
　図２４のステップＳ１７の動作としてリテンション動作のタイプＡについて説明する。図２５は、実施例２におけるリテンション動作のタイプＡを示すフローチャートである。図２６（ａ）から図２６（ｅ）は、実施例２におけるリテンション動作のタイプＡにおけるセルアレイを示す模式図である。図２７（ａ）から図２７（ｅ）は、実施例２におけるリテンション動作のタイプＡにおけるセルアレイおよびブロックを示す模式図である。図２６（ａ）から図２６（ｅ）はサブアレイ２２毎にリテンション動作を行う例であり、図２７（ａ）から図２７（ｅ）はブロック２４毎にリテンション動作を行う例である。サブアレイ２２毎にリテンション動作を行う場合もブロック２４毎にリテンション動作を行う場合も基本的な動作は同じである。リテンション動作のタイプＢおよびＣでも同様である。
　図２４のステップＳ１７において制御回路２８がリテンション動作を開始する。図２５に示すように、このとき、各ブロック２４（またはサブアレイ２２）はスタンバイ（ＢＩ）状態となっている（ステップＳ５４）。例えば制御回路２８は全てのブロック２４（サブアレイ２２）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３とし、制御信号ＶＣＴＲＬをＨとする。図２６（ａ）のように、全てのサブアレイ２２はスタンバイ（ＢＩ）状態である。図２７（ａ）のように、全てのブロック２４はスタンバイ（ＢＩ）状態である。
　制御回路２８はブロック２４（またはサブアレイ２２）に対応するＵＤＦをレジスタ４０からそれぞれ読み出す（ステップＳ５６）。制御回路２８は、ＵＤＦがセットされた（例えばハイレベルＨの）ブロック２４（サブアレイ２２）を抽出し、一括してシャットダウンする（ステップＳ５８）。例えば制御回路２８は、対応するブロック２４（サブアレイ２２）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ０とする。図２６（ｂ）に示すように、制御回路２８は９個のサブアレイ２２のうち、４個のサブアレイ２２を一括してシャットダウン状態とする。図２７（ｂ）に示すように、制御回路２８は７２個のブロック２４のうち、２８個のブロック２４を一括してシャットダウン状態とする。
　制御回路２８は、ＵＤＦがセットされていない（すなわちリテンション対象の）最初のブロック２４ａ（サブアレイ２２ａ）を選択する（ステップＳ６０）。制御回路２８は最初のブロック２４ａ（サブアレイ２２ａ）をスタンバイ（ＳＴ）とする（ステップＳ６２）。例えば制御回路２８はブロック２４ａ（サブアレイ２２ａ）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３とした状態で、制御信号ＶＣＴＲＬをＬとする。図２６（ｃ）に示すように、サブアレイ２２ａはスタンバイ（ＳＴ）状態となる。図２７（ｃ）に示すように、ブロック２４ａはスタンバイ（ＳＴ）状態となる。
　制御回路２８は最後のブロック２４（サブアレイ２２）か判定する（ステップＳ６４）。Ｎｏのとき、次のブロック２４（サブアレイ２２）に進み（ステップＳ６６）、ステップＳ６０に戻る。順次、リテンション対象のブロック２４（サブアレイ２２）をスタンバイ（ＳＴ）状態とする。図２６（ｄ）のように、全てのリテンション対象のサブアレイ２２がスタンバイ（ＳＴ）状態となる。図２７（ｄ）のように、全てのリテンション対象のブロック２４がスタンバイ（ＳＴ）状態となる。
　ステップＳ６４においてＹｅｓと判定されると、制御回路２８は全てのリテンション対象のブロック２４（サブアレイ２２）を一括あるいは複数のブロック２４（サブアレイ２２）毎にリテンション状態とする（ステップＳ６８）。図２６（ｅ）のように、全てのリテンション対象のサブアレイ２２がリテンション状態となる。図２７（ｅ）のように、全てのリテンション対象のブロック２４がリテンション状態となる。その後終了する。
［リテンション動作のタイプＢの説明］
　リテンション動作のタイプＢについて説明する。図２８は、実施例２におけるリテンション動作のタイプＢを示すフローチャートである。図２９（ａ）から図２９（ｅ）は、実施例２におけるリテンション動作のタイプＢにおけるセルアレイを示す模式図である。図３０（ａ）から図３０（ｅ）は、実施例２におけるリテンション動作のタイプＢにおけるセルアレイおよびブロックを示す模式図である。
　図２８に示すように、制御回路２８は、各ブロック２４（またはサブアレイ２２）をスリープ（ＢＩ）状態とする（ステップＳ７０）。例えば制御回路２８は全てのブロック２４（サブアレイ２２）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ２とし、制御信号ＶＣＴＲＬをＨとする。図２９（ａ）のように、全てのサブアレイ２２はスリープ（ＢＩ）状態である。図３０（ａ）のように、全てのブロック２４はスリープ（ＢＩ）状態である。
　制御回路２８はステップＳ５６において読み出したＵＤＦがセットされた（例えばハイレベルＨの）ブロック２４（サブアレイ２２）を抽出し、一括してシャットダウンする（ステップＳ５８）。図２９（ｂ）に示すように、制御回路２８は４個のサブアレイ２２を一括してシャットダウン状態とする。図３０（ｂ）に示すように、制御回路２８は２８個のブロック２４を一括してシャットダウン状態とする。
　制御回路２８はステップＳ６０において選択された最初のブロック２４ａ（サブアレイ２２ａ）をスリープ（ＳＴ）状態とする（ステップＳ７２）。例えば制御回路２８はブロック２４ａ（サブアレイ２２ａ）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ２とし、制御信号ＶＣＴＲＬをＬとする。図２９（ｃ）に示すように、サブアレイ２２ａはスリープ（ＳＴ）状態となる。図３０（ｃ）に示すように、ブロック２４ａはスリープ（ＳＴ）状態となる。
　ステップＳ６４においてＮｏと判定されると、次のブロック２４（サブアレイ２２）についてステップＳ６０およびＳ７２を行う。図２９（ｄ）のように、全てのリテンション対象のサブアレイ２２がスリープ（ＳＴ）状態となる。図３０（ｄ）のように、全てのリテンション対象のブロック２４がスリープ（ＳＴ）状態となる。
　ステップＳ６４においてＹｅｓと判定されると、制御回路２８は全てのリテンション対象のブロック２４（サブアレイ２２）を一括してリテンション状態とする（ステップＳ６８）。図２９（ｅ）のように、全てのリテンション対象のサブアレイ２２がリテンション状態となる。図３０（ｅ）のように、全てのリテンション対象のブロック２４がリテンション状態となる。その後終了する。その他の動作はリテンション動作のタイプＡと同じである。
［リテンション動作のタイプＣの説明］
　リテンション動作のタイプＣについて説明する。図３１は、実施例２におけるリテンション動作のタイプＣを示すフローチャートである。図３２（ａ）から図３２（ｅ）は、リテンション動作のタイプＣにおけるセルアレイを示す模式図である。図３３（ａ）から図３３（ｅ）は、リテンション動作のタイプＣにおけるセルアレイおよびブロックを示す模式図である。
　図３１に示すように、ステップＳ７０、Ｓ５６、Ｓ５８、Ｓ６０、Ｓ７２はリテンションのタイプＢと同じであり、図３２（ａ）から図３２（ｃ）および図３３（ａ）から図３３（ｃ）は、図２９（ａ）から図２９（ｃ）および図３０（ａ）から図３０（ｃ）とそれぞれ同じである。
　ステップＳ７２において、制御回路２８は、リテンション対象の最初のブロック２４ａ（またはサブアレイ２２ａ）をスリープ（ＳＴ）状態とした後、ブロック２４ａ（またはサブアレイ２２ａ）をリテンション状態とする（ステップＳ７４）。図３２（ｄ）に示すように、サブアレイ２２ａはリテンション状態となる。図３３（ｄ）に示すように、ブロック２４ａはリテンション状態となる。
　その後、リテンション対象のブロック２４（サブアレイ２２）を順次スリープ（ＳＴ）状態とし（ステップＳ７２）、その後リテンション状態とする（ステップＳ７４）。ステップＳ６４においてＹｅｓと判定されたとき、図３２（ｅ）のように、全てのリテンション対象のサブアレイ２２がリテンション状態となる。図３３（ｅ）のように、全てのリテンション対象のブロック２４がリテンション状態となる。その後終了する。その他の動作はリテンション動作のタイプＢと同じである。
［リテンション動作のタイプＢの制御回路の例］
　図３４は、リテンション動作のタイプＢにおける制御回路の例を示すブロック図である。制御回路２８Ｂは、レジスタ４０、モード制御回路４５およびＰＳ制御回路４４を備えている。レジスタ４０のビット数は各々ブロック２４の個数のＮＳＡ×Ｎｂｌｏｃｋ以上である。ＮＳＡ×Ｎｂｌｏｃｋ個のブロック２４のうちブロック２４Ａから２４Ｂについて説明する。
　実施例１の図７（ｂ）のステップＳ３２と同様に、全ての記憶部４０Ａから４０ＢがローレベルＬにリセットされる。ステップＳ３４において制御回路２８ＢにＵＤＦが入力すると、ステップＳ３６において、対応するブロック２４Ａから２４Ｂの記憶部４０Ａから４０ＢがハイレベルＨにセットされる。
　モード制御回路４５は、モード制御信号ＶＣＴＲＬを出力する。ＰＳ制御回路４４は、レジスタ４０に保持されたＵＤＦに基づき各ブロック２４Ａから２４ＢのパワースイッチＰＳ１ＡからＰＳ１Ｂ、ＰＳ２ＡからＰＳ２ＢおよびＰＳ３ＡからＰＳ３Ｂを制御する。
　ＰＳ制御回路４４は、各々ブロック２４Ａから２４Ｂの個数のＯＲ回路６０、ＡＮＤ回路６１、ＯＲ回路６２、ＯＲ回路６３、ＮＡＮＤ回路６４、ＡＮＤ回路６５、ＡＮＤ回路６６、ＯＲ回路６７、ＯＲ回路６８、ＯＲ回路６９、ＡＮＤ回路７０、ＡＮＤ回路７１、ＯＲ回路７２およびＯＲ回路７３を備えている。
　ＯＲ回路６０には、ＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路６１にはＯＲ回路６０の出力信号と制御信号ＥＮＮＬＢが入力する。ＯＲ回路６２にはＡＮＤ回路６１の出力信号と制御信号ＥＮＳＬＰが入力する。ＯＲ回路６２からＰＳ制御信号ＶＰＧ１ＡからＶＰＧ１Ｂが出力される。ＰＳ制御信号ＶＰＧ１ＡからＶＰＧ１Ｂはそれぞれブロック２４Ａから２４ＢのパワースイッチＰＳ１ＡからＰＳ１Ｂのゲートに入力する。
　ＯＲ回路６３にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＲＢが入力する。ＮＡＮＤ回路６４にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路６５にはＯＲ回路６３の出力信号とＮＡＮＤ回路６４の出力信号が入力する。ＡＮＤ回路６６にはＡＮＤ回路６５の出力信号と制御信号ＥＮＮＬＢが入力する。ＯＲ回路６７にはＡＮＤ回路６５の出力信号と制御信号ＥＮＳＬＰが入力する。ＯＲ回路６７からＰＳ制御信号ＶＰＧ２ＡからＶＰＧ２Ｂが出力される。ＰＳ制御信号ＶＰＧ２ＡからＶＰＧ２Ｂはそれぞれブロック２４Ａから２４ＢのパワースイッチＰＳ２ＡからＰＳ２Ｂのゲートに入力する。
　ＯＲ回路６８にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＲＢが入力する。ＯＲ回路６９にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路７０にはＯＲ回路６８の出力信号とＯＲ回路６９の出力信号が入力する。ＡＮＤ回路７１にはＡＮＤ回路７０の出力信号と制御信号ＥＮＮＬＢが入力する。ＯＲ回路７２にはＡＮＤ回路７１の出力信号と制御信号ＥＮＳＬＰが入力する。ＯＲ回路７３にはＯＲ回路７２の出力信号と制御信号ＥＮＲＢが入力する。ＯＲ回路７３からＰＳ制御信号ＶＰＧ３ＡからＶＰＧ３Ｂが出力される。ＰＳ制御信号ＶＰＧ３ＡからＶＰＧ３Ｂはそれぞれブロック２４Ａから２４ＢのパワースイッチＰＳ３ＡからＰＳ３Ｂのゲートに入力する。
　図３５（ａ）から図３５（ｅ）は、リテンション動作のタイプＢにおける各信号とパワースイッチの動作を示す図である。図３５（ａ）に示すように、スタンバイ（ＢＩ）状態では、制御信号ＥＮＲＢ、ＥＮＮＬＢ、ＥＮＳＬＰおよびＶＣＴＲＬは、それぞれＨ、Ｌ、ＬおよびＨである。ブロック２４Ａおよび２４ＢのＵＤＦをそれぞれＬおよびＨとする。このとき、ＶＰＧ１ＡからＶＰＧ１ＢはＬでありパワースイッチＰＳ１ＡからＰＳ１Ｂはオンである。ＶＰＧ２ＡからＶＰＧ２ＢはＬでありパワースイッチＰＳ２ＡからＰＳ２Ｂはオフである。ＶＰＧ３ＡからＶＰＧ３ＢはＨでありパワースイッチＰＳ３ＡからＰＳ３Ｂはオフである。このように、スタンバイ（ＢＩ）状態では、ＵＤＦによらず、パワースイッチＰＳ１ＡからＰＳ１ＢがオンでありパワースイッチＰＳ２ＡからＰＳ２ＢおよびＰＳ３ＡからＰＳ３Ｂはオフである。よって、全てのブロック２４Ａから２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３である。
　図３５（ｂ）に示すように、スリープ（ＢＩ）状態では、制御信号ＥＮＲＢ、ＥＮＮＬＢ、ＥＮＳＬＰおよびＶＣＴＲＬは、それぞれＨ、Ｌ、ＨおよびＨである。ＶＰＧ１ＡからＶＰＧ１ＢはＨでありパワースイッチＰＳ１ＡからＰＳ１Ｂはオフである。ＶＰＧ２ＡからＶＰＧ２ＢはＨでありパワースイッチＰＳ２ＡからＰＳ２Ｂはオンである。ＶＰＧ３ＡからＶＰＧ３ＢはＨでありパワースイッチＰＳ３ＡからＰＳ３Ｂはオフである。このように、スリープ（ＢＩ）状態では、ＵＤＦによらず、パワースイッチＰＳ１ＡからＰＳ１ＢおよびＰＳ３ＡからＰＳ３ＢがオフでありパワースイッチＰＳ２ＡからＰＳ２Ｂがオンである。よって全ブロック２４Ａから２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２となりスリープ（ＢＩ）となる。図２８のステップＳ７０では、図３５（ｂ）のように全ブロックがスリープ（ＢＩ）状態となる。
　図２８のステップＳ７０、Ｓ５６およびＳ５８においてＵＤＦがＨのブロック２４をスリープ（ＢＩ）状態とし、ＵＤＦがＬのブロックを一括遮断する。図３５（ｃ）に示すように、図３５（ａ）のスタンバイ（ＢＩ）の状態から制御信号ＥＮＮＬＢがＬからＨとなる。ＶＰＧ１ＡからＶＰＧ１ＢがＬからＨとなり、ＶＰＧ２ＡがＬからＨとなる。これにより、パワースイッチＰＳ２Ａはオフからオンになる。パワースイッチＰＳ１ＡおよびＰＳ１Ｂはオンからオフになる。パワースイッチＰＳ２Ｂ、ＰＳ３ＡおよびＰＳ３Ｂはオフを維持する。よって、リテンション対象のブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３からＶ２となり、ブロック２４Ａはスリープ（ＢＩ）状態となる。ＵＤＦがセットされたブロック２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ０となり、ブロック２４Ｂはシャットダウン状態となる。
　図２８のステップＳ７２においてブロック２４Ａをスリープ（ＢＩ）からスリープ（ＳＴ）に切り替える。図３５（ｄ）に示すように、制御信号ＥＮＲＢ、ＥＮＮＬＢおよびＥＮＳＬＰは図３５（ｃ）の状態を維持する。各パワースイッチの状態は変わらず、ブロック２４Ａおよび２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤはそれぞれ電圧Ｖ２およびＶ０が維持される。制御信号ＶＣＴＲＬはＨからＬとなる。これにより、対象となるブロック２４ＡのモードがＢＩモードからＳＴモードに切り替わる。これにより、ブロック２４Ａはスリープ（ＳＴ）状態となる。
　図２８のステップＳ６０からＳ６６のループを行うことにより、全てのリテンション対象のブロック２４について、スリープ（ＢＩ）状態をスリープ（ＳＴ）状態に切り替える。
　図２８のステップＳ６８において、全てのリテンション対象のブロック２４Ａをスリープ（ＳＴ）状態からリテンション状態とする。図３５（ｅ）に示すように、制御信号ＥＮＮＬＢ、ＥＮＳＬＰおよびＶＣＴＲＬは図３５（ｄ）の状態を維持し、制御信号ＥＮＲＢをＨからＬとする。これにより、ＶＰＧ２ＡおよびＶＰＧ３ＡがＨからＬとなり、パワースイッチＰＳ２Ａがオンからオフとなり、パワースイッチＰＳ３Ａがオフからオンになる。これにより、リテンション対象のブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤが電圧Ｖ２から電圧Ｖ１となり、全てのリテンション対象のブロック２４Ａはリテンション状態となる。ブロック２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ０が維持される。
　図３６は、リテンション動作のタイプＢにおける制御信号のタイミングチャートである。制御信号ＶＣＴＲＬ１～ＶＣＴＲＬｎは各ブロック２４１～２４ｎに対応する制御信号ＶＣＴＲＬである。ブロック２４１～２４ｋはリテンション対象のブロックであり、ブロック２４ｋ＋１～ブロック２４ｎはシャットダウン対象のブロックである。
　図３６に示すように、時刻ｔ２０とｔ２１との間はスタンバイ（ＢＩ）期間であり、制御信号ＥＮＮＬＢおよびＥＮＳＬＰはＬ、ＥＮＲＢおよびＶＣＴＲＬ１～ＶＣＴＲＬｎはＨである。時刻ｔ２１とｔ２２との間はスリープ（ＢＩ）期間であり、制御信号ＥＮＳＬＰはＨである。
　時刻ｔ２３（図２８のステップＳ５８）において、制御信号ＥＮＮＬＢがＨとなる。これにより、リテンション対象のブロック２４１～２４ｋはスリープ（ＢＩ）状態を維持し、ＵＤＦのブロック２４ｋ＋１～２４ｎはシャットダウン状態となる。この状態は期間Ｔ１である。
　時刻ｔ２４（図２８のステップＳ７２）において、リテンション対象の最初のブロック２４１の制御信号ＶＣＴＲＬ１がＬとなる。これによりブロック２４１のモードがＢＩからＳＴに切り替わり、ブロック２４１はスリープ（ＳＴ）状態となる。時刻ｔ２４以降の期間はブロック２４１の期間Ｔ２であり、ブロック２４１がＳＴモードの期間である。時刻ｔ２５において、リテンション対象の２番目のブロック２４２について、制御信号ＶＣＴＲＬ２をＬとする。ブロック２４２はスリープ（ＳＴ）状態となり期間Ｔ２となる。
　図２８のステップＳ６０からＳ６６のループを行うことにより、全てのリテンション対象のブロック２４１～２４ｋについて順次ステップＳ６８を行う。全てのリテンション対象のブロック２４１～２４ｋについてＢＩモードがＳＴモードに切り替わる。時刻ｔ２６（図２８のステップＳ６８）において、制御信号ＥＮＲＢがＬとなる。これにより、全てのリテンション対象のブロック２４１～２４ｎがリテンション状態となる。
　時刻ｔ２７において、制御信号ＥＮＲＢがＨとなる。これにより、リテンション対象のブロック２４１～２４ｋはスリープ（ＳＴ）状態となる。制御信号ＶＣＴＲＬ１～ＶＣＴＲＬｋを順次Ｈとする。ブロック２４１～２４ｋは順次スリープ（ＢＩ）状態となる。時刻ｔ２８において、ＳＴモードからＢＩモードへのモードの切り替えが終了する。
［リテンション動作のタイプＣの制御回路の例］
　図３７は、リテンション動作のタイプＣにおける制御回路の例を示すブロック図である。制御回路２８Ｃは、図３４の制御回路２８Ｂに対し、ＯＲ回路６３、ＮＡＮＤ回路６４およびＡＮＤ回路６５がＮＡＮＤ回路７４に置き換わり、ＯＲ回路６８、６９およびＡＮＤ回路７０がＯＲ回路７５に置き換わっている。モード制御回路４５はブロック２４Ａから２４Ｂ毎に制御信号ＥＮＲＢを出力する。
　ＮＡＮＤ回路７４にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路６５にはＮＡＮＤ回路７４の出力信号とブロック２４Ａから２４Ｂ毎の制御信号ＥＮＲＢが入力する。ＯＲ回路７５にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号とブロック２４Ａから２４Ｂ毎の制御信号ＥＮＲＢが入力する。ＯＲ回路７５の出力信号はＡＮＤ回路７１に入力する。その他の構成は図３４の制御回路２８Ｂと同じであり説明を省略する。制御回路２８Ｃではブロック２４Ａから２４Ｂ毎にリテンションすることができる。
　各信号とパワースイッチの動作は、図３５（ａ）から図３５（ｅ）と同様であり説明を省略する。
　図３８は、リテンション動作のタイプＣにおける制御信号のタイミングチャートである。制御信号ＥＮＲＢ１～ＥＮＲＢｎは各ブロック２４１から２４ｎに対応する制御信号ＥＮＲＢである。
　図３８に示すように、時刻ｔ２０からｔ２３の間では、制御信号ＥＮＲＢ１からＥＮＲＢｎはＨである。その他は図３６と同じである。
　時刻ｔ２４（図３１のステップＳ７２）において、リテンション対象の最初のブロック２４１について、制御信号ＶＣＴＲＬ１がＬとなる。これによりブロック２４１のモードがＢＩモードからＳＴモードに切り替わり、ブロック２４１はスリープ（ＳＴ）状態となる。時刻ｔ２５において、ブロック２４１について、制御信号ＥＮＲＢ１がＬとなる。これにより、ブロック２４１はリテンション状態となる。リテンション対象の２番目のブロック２４２について、制御信号ＶＣＴＲＬ２がＬとなる。ブロック２４２はスリープ（ＳＴ）状態となる。
　図３１のステップＳ６０からＳ６６のループを行うことにより、全てのリテンション対象のブロック２４１～２４ｋについて順次ステップＳ７２およびＳ７４を行う。全てのリテンション対象のブロック２４１～２４ｋについてモード切り替えおよびリテンションが終了すると、時刻ｔ２６において、全てのリテンション対象のブロック２４１～２４ｎはリテンション状態となる。
　時刻ｔ２７以降、各ブロック２４１から２４ｋ毎に、制御信号ＥＮＲＢ１～ＥＮＲＢｋおよび制御信号ＶＣＴＲＬ１～ＶＣＴＲＬｋが順次Ｈとなる。ブロック２４１～２４ｋは順次スリープ（ＢＩ）となる。時刻ｔ２８において、ＳＴモードからＢＩモードへのモード切り替えが終了する。
［シミュレーション］
　実施例２に係る電子回路についてＢＥＴおよびリテンションのスタンバイ（ＢＩ）状態とスタンバイ（ＳＴ）状態とのモード切り替えのレイテンシをシミュレーションした。比較例２についてもシミュレーションした。比較例２では、ＵＤＦによるサブアレイ２２およびブロック２４の一括遮断を行なわず、全てのブロックをスタンバイ（ＢＩ）状態とし、ブロックごとに順次モード切り替えを行う。最後に全てのブロック２４を一括してリテンション状態とする。
　シミュレーション条件は以下である。ＶＤＤＨ、ＶＤＤＬ、ＶＧＮＤ、ＶＳＣＴＲＬ、ＶＬＣＴＲＬおよびＷＬを、それぞれ１．２Ｖ、０．２Ｖ、０Ｖ、０．３Ｖ、０．１Ｖおよび０Ｖとした。ＶＰＧ１のＨおよびＬをそれぞれ１．４Ｖおよび０Ｖとした。ＶＰＧ２のＨおよびＬをそれぞれ１．２Ｖおよび－０．２Ｖとした。ＶＰＧ３のＨおよびＬをそれぞれ１．４Ｖおよび０Ｖとした。ＶＣＴＲＬのＨおよびＬをそれぞれ１．２Ｖおよび０Ｖとした。ビット線ＢＬおよびＢＬＢはスタンバイ状態およびスリープ状態のとき１．２Ｖとし、リテンション状態およびシャットダウン状態のとき０Ｖとした。モード切り替えのときにドライバ２６を充電する時間として１サブアレイ２２毎に１５ｎｓとした。サブアレイ２２およびブロック２４の記憶容量をそれぞれ８ｋバイトおよび１ｋバイトとした。
　セルアレイ２０内の全メモリセルの個数に対するＵＤＦがセットされたメモリセルの個数の比をＵＤ割合とした。セルアレイ２０の記憶容量が３２ｋバイト、２５６ｋバイトおよび２Ｍバイトについてシミュレーションした。
　図３９（ａ）から図３９（ｃ）は、タイプＡからＣおよび比較例２におけるＵＤ割合に対するＢＥＴを示す図、図３９（ｄ）から図３９（ｆ）は、ＵＤ割合に対するレイテンシを示す図である。図３９（ａ）から図３９（ｃ）に示すように、比較例２では、ＵＤ割合によらずＢＥＴは一定である。タイプＡではＵＤ割合が０％のとき比較例２のＢＥＴと同じである。ＵＤ割合が大きくなるとＢＥＴは短くなる。タイプＢではＵＤ割合が０％のとき比較例２よりＢＥＴが小さい。これは、タイプＢでは、リテンションの前に全てのブロックを一括してスリープ（ＢＩ）状態にしているため、リテンションの待機中のブロックのリーク電流による消費電力を抑制できるためである。タイプＣではＵＤ割合が０％のときタイプＢよりＢＥＴが小さい。これは、対象となるブロックごとにスリープ（ＢＩ）状態からスリープ（ＳＴ）状態の切り替えおよびリテンションを順次行うため、スリープ（ＳＴ）状態での待機時間を短くでき消費電力を抑制できるためである。
　図３９（ｄ）から図３９（ｆ）に示すように、タイプＡからＣでは比較例２に比べＵＤ割合が大きくなるとレイテンシを削減できる。タイプＡからＣの間ではレイテンシは同じである。
　以上のシミュレーションのように、タイプＡではＢＥＴは長いもののスリープ状態を設定しなくてもよいため制御が簡単である。タイプＢでは、ＢＥＴはタイプＡとＣとの間である。タイプＢの制御はスリープ状態を設定するためタイプＡより複雑であるが、リテンションを一括して行うためタイプＣより簡単である。タイプＣでは、ＢＥＴは短いがリテンションを順次行うため制御が複雑である。
　次にＵＤＦによる一括シャットダウンを行わず、リテンションを行うときにスタンバイ（ＢＩ）状態で待機する比較例２－１、スリープ（ＢＩ）で待機する比較例２－２およびタイプＣについて、スタンバイ電力をシミュレーションした。
　図４０（ａ）から図４０（ｃ）は、実施例２におけるＶＮＲ-ＳＲＡＭと６Ｔ－ＳＲＡＭとを比較する図である。６Ｔ－ＳＲＡＭのスタンバイ状態およびスリープ状態のスタンバイ電力と、タイプＣのＶＮＲ－ＳＲＡＭのスタンバイ電力と、を比較している。図４０（ａ）から図４０（ｃ）に示すように、６Ｔ－ＳＲＡＭにおいて、スタンバイ状態からスリープ状態とするとスタンバイ電力は約３０％削減できる。リテンション動作のタイプＣの場合、ＵＤ割合が０％でもスタンバイ電圧を９０％削減できる。ＵＤ割合が１００％の場合、スタンバイ電力を９９％削減できる。
　実施例２によれば、図１７、図２１（ａ）および図２１（ｂ）のように、メモリセル１０は、伝達特性にヒステリシスを実質的に有さないＢＩモード（第１モード）と伝達特性にヒステリシスを有するＳＴモード（第２モード）とが切り替わるインバータ回路１４（第１インバータ回路）およびインバータ回路１６（第２インバータ回路）を各々備える双安定回路１２を有する。双安定回路１２では、インバータ回路１４の出力ノードおよび入力ノードはインバータ回路１６のそれぞれ入力ノードおよび出力ノードに接続されている。
　図２５、図２８および図３１のステップＳ５６およびＳ５８のように、制御回路２８は、複数のメモリセル１０のうちデータを保持しなくてもよい１または複数の第１メモリセルをシャットダウン（電源遮断）する。ステップＳ６２およびＳ７２のように、制御回路２８は、複数のメモリセル１０のうち残りの１または複数の第２メモリセル内の双安定回路１２をＳＴモードとし、ステップＳ６８およびＳ７４のように、ＳＴモードを維持した状態で第２メモリセル内の双安定回路１２に電圧Ｖ１（第２電源電圧）を供給する。電圧Ｖ１は、データをリードおよび／またはライトするときに双安定回路１２に供給される電圧Ｖ３（第１電源電圧）より低くＳＴモードの双安定回路１２がデータを保持できる電圧である。
　このように、データを保持しなくてもよいメモリセルをシャットダウンするため、データを保持しなくてもよいメモリセルのモードの切り替えおよびリテンション状態を維持するための消費電力を抑制できる。また、レイテンシを削減できる。
　図２２および図２３のように、セルアレイ２０は各々のブロック２４が少なくとも２つのメモリセル１０を含む複数のブロック２４に分割されている。図２５、図２８および図３１のステップＳ５６のように、制御回路２８は、複数のブロック２４からデータを保持しなくてもよい１または複数の第１ブロックを抽出する。ステップＳ５８のように、制御回路２８は、第１ブロックをシャットダウン（電源遮断）する。その後、ステップＳ６２およびＳ７２のように制御回路２８は、複数のブロック２４のうち残りの１または複数の第２ブロック内の双安定回路をＳＴモードとする。ステップＳ６８およびＳ７４のように制御回路２８はＳＴモードを維持した状態で第２ブロック内の双安定回路１２に電圧Ｖ１を供給する。
　このように、ブロック単位で、ＵＤＦがセットされた第１ブロックをシャットダウンするため、第１ブロックのモードの切り替えおよびリテンション状態を維持するための消費電力を抑制できる。また、レイテンシを削減できる。また、ＵＤＦがセットされた第１ブロックを最初にシャットダウンするため、モード切り替え動作を待機するときのリーク電流に起因する消費電力を削減できる。
　リテンション動作のタイプＢおよびＣのように、制御回路２８は、リテンション対象のブロックをＳＴモードとする前に、図２８および図３１のステップＳ７０のように、リテンション対象の第２ブロックに電源電圧として電圧Ｖ２（第３電源電圧）を供給する（すなわちスリープ状態とする）。電圧Ｖ２は、電圧Ｖ３より低くかつ電圧Ｖ１より高くＢＩモードの双安定回路１２がデータを保持できる電源電圧である。これにより、シャットダウンおよびリテンションを待機する期間の消費電力を抑制できる。
　ステップＳ７２のように、制御回路２８は、第２ブロック内の双安定回路１２に電圧Ｖ２を供給した状態で第２ブロック内の双安定回路１２をＳＴモードとする。これにより、リテンションを待機する期間の消費電力を抑制できる。
　リテンション動作のタイプＣの図３８のように、制御回路２８は、複数の第２ブロック内のうちのブロック２４１（第３ブロック）の双安定回路に電圧Ｖ２を供給した状態でブロック２４１内の双安定回路１２をＳＴモードとし（図３１のステップＳ７２、期間Ｔ２）、ブロック２４１内の双安定回路１２をＳＴモードとした状態で電圧Ｖ１を供給する（ステップＳ７４、期間Ｔ３）。その後、制御回路２８は、複数の第２ブロック内のうちのブロック２４１とは別のブロック２４２（第４ブロック）の双安定回路１２に電圧Ｖ１を供給した状態でブロック２４２内の双安定回路１２をＳＴモードとし、ブロック２４２内の双安定回路１２をＳＴモードとした状態で電圧Ｖ１を供給する。これにより、リテンションを待機する期間を短くでき、消費電力を抑制できる。
　リテンション動作のタイプＢの図３６のように、制御回路２８は、第２ブロック内の双安定回路１２に電圧Ｖ２を供給した状態で第２ブロック内の双安定回路１２をＳＴモードとした後、第２ブロック内の双安定回路１２をＳＴモードとした状態で電圧Ｖ１を供給する（図２８のステップＳ７４、図３６の時刻ｔ２６）。これにより、タイプＣに比べ制御を簡単にできる。制御回路２８は、複数の第２ブロック内の双安定回路１２をＳＴモードとした状態で電圧Ｖ２を一括して供給してもよい。また、制御回路２８は、複数の第２ブロックを各々１または複数の第２ブロックを含む複数のグループに分割し、分割されたグループ毎に電圧Ｖ２を順次供給してもよい。
　レジスタ４０（記憶回路）は、セルアレイ２０の外に設けられ、外部回路から受信したＵＤＦ（データを保持しなくてもよいブロックを示す情報）を記憶する。制御回路２８は、ＵＤＦに基づき、データを保持しなくてもよいブロックを抽出する（ステップＳ５６）。これにより、ＵＤＦを記憶する記憶回路を各サブアレイ２２またはブロック２４に設ける方法に比べ、ＵＤＦをバス２５等を介し制御回路２８に転送しなくてもよく、制御が簡単になる。
　図１７のように、インバータ回路１４および１６は、ＦＥＴｍ１およびｍ３（第１ＦＥＴ）、ＦＥＴｍ２ｂおよびｍ４ｂ（第２ＦＥＴ）、ＦＥＴｍ２ａおよびｍ４ａ（第３ＦＥＴ）並びにＦＥＴｍ９およびｍ１０（第４ＦＥＴ）を備えている。ＦＥＴｍ１およびｍ３は、Ｐチャネル（第１導電型のチャネル）ＦＥＴであり、ソースが電源線１５ａ（第１電源線）に接続され、ドレインが出力ノードＱおよびＱＢに接続され、ゲートが入力ノードＮ１およびＮ３に接続されている。ＦＥＴｍ２ｂおよびｍ４ｂは、Ｎチャネル（第１導電型の反対の第２導電型のチャネル）ＦＥＴであり、ソースがグランド線１５ｂ（第２電源線）に接続され、ドレインが中間ノードＮ２およびＮ４に接続され、ゲートが入力ノードＮ１およびＮ３に接続されている。ＦＥＴｍ２ａおよびｍ４ａは、ＮチャネルＦＥＴであり、ソースが中間ノードＮ２およびＮ４に接続され、ドレインが出力ノードＱおよびＱＢに接続され、ゲートが入力ノードＮ１およびＮ３に接続されている。ＦＥＴｍ９およびｍ１０（第４ＦＥＴ）は、ＮチャネルＦＥＴであり、ソースおよびドレインの一方が中間ノードＮ２およびＮ４に接続され、ソースおよびドレインの他方が制御線ＣＴＲＬ（制御ノード）に接続され、ゲートが出力ノードＱおよびＱＢに接続されている。これにより、制御線ＣＴＲＬの電圧によりＢＩモードとＳＴモードを切り替えることができる。
　図２１（ａ）のように、第１ＦＥＴはＦＥＴｍ２およびｍ４であり、第２ＦＥＴはＦＥＴｍ１ａおよびｍ３ａであり、第３ＦＥＴはＦＥＴｍ１ｂおよびｍ３ｂであり、第４ＦＥＴはＦＥＴｍ９ａおよびｍ１０ａでもよい。このとき第１導電型のチャネルはＮチャネル、第２導電型のチャネルはＰチャネルである。
　図２１（ｂ）のように、第１ＦＥＴは電源線１５ａと出力ノードＱおよびＱＢとの間の直列に接続されたＦＥＴｍ１ａおよびｍ１ｂとｍ３ａおよびｍ３ｂを設けてもよい。
　実施例２の図１７、図２１（ａ）および図２１（ｂ）のメモリセル１０では、プルダウン側のフィードバックトランジスタＦＢＴｒであるＦＥＴｍ９およびｍ１０はＮチャネルＦＥＴである。プルアップ側のフィードバックトランジスタＦＢＴｒであるＦＥＴｍ９ａおよびｍ１０ａはＰチャネルＦＥＴである。
　ＦＥＴｍ９およびｍ１０を設けたタイプをプルダウン型フィードバックＰＤＦＢと呼ぶ。ＦＥＴｍ９ａおよびｍ１０ａを設けたタイプをプルアップ型フィードバックＰＵＦＢと呼ぶ。ＦＥＴｍ９、ｍ９ａ、ｍ１０およびｍ１０ａを設けたタイプをプルアッププルダウン型フィードバックＰＵＰＤＦＢと呼ぶ。電源線１５ａと電源１５ｃとの間にパワースイッチ３０を設けたタイプをヘッダＰＳと呼ぶ。グランド線１５ｂとグランド１５ｄとの間にパワースイッチ３０を設けたタイプをフッタＰＳと呼ぶ。図１７のメモリセルはヘッダＰＳ・ＰＤＦＢである。図２１（ａ）のメモリセルはヘッダＰＳ・ＰＵＦＢである。図２１（ｂ）のメモリセルはヘッダＰＳ・ＰＵＰＤＦＢである。
　以下、ヘッダＰＳ・ＰＤＦＢを例に実施例２の課題を説明する。図１７において、スタンバイ状態およびリテンション状態のＶＶＤＤおよびＣＴＲＬの電圧は以下である。
　スタンバイ状態（ＢＩモード）：ＶＶＤＤ＝ＶＶＤＤＨ、ＣＴＲＬの電圧ＶＦＮＬ
　リテンション状態（ＳＴモード）：ＶＶＤＤ＝ＶＶＤＤＬ、ＣＴＲＬの電圧ＶＦＮＨ
　各電圧は例えば以下の関係である。
　ＶＦＮＬ＜ＶＦＮＨ＝ＶＶＤＤＬ＜ＶＶＤＤＨ
　ＶＦＮＬ＜ＶＶＤＤＬ＜ＶＦＮＨ＜ＶＶＤＤＨ、または
　ＶＦＮＬ＜ＶＦＮＨ＜ＶＶＤＤＬ＜ＶＶＤＤＨ
　ＶＶＤＤＬ、ＶＶＤＤＨ、ＶＧＮＤ、ＶＦＮＬおよびＶＦＮＨは例えばそれぞれ０．２Ｖ、１．２Ｖ、０．０Ｖ、０．０Ｖおよび０．２Ｖである。
　例えばノードＱがハイレベルのとき、ＦＥＴｍ９がオンし、ノードＮ２は電圧がＶＦＮＨである制御線ＣＴＲＬから充電される。しかし、ＦＥＴｍ９がＮチャネルであり、ＦＥＴｍ９の閾値電圧Ｖｔｈは正のため、制御線ＣＴＲＬから充電電位は、実質的にはＶＦＮＨ－Ｖｔｈとなる。これにより、ＦＢＴｒであるＦＥＴｍ９のフィードバック効果が低下し、リテンション状態における双安定回路の動作安定性（例えばノイズマージン）が低下する場合がある。
［ヘッダＰＳ・ＰＤＦＢ］
　実施例２におけるメモリセルの上記課題を解決する実施例３について説明する。図４１は、実施例３におけるヘッダＰＳ・ＰＤＦＢ・タイプ１のメモリセルの回路図、図４２は、実施例３におけるヘッダＰＳ・ＰＤＦＢ・タイプ２のメモリセルの回路図である。タイプ１はドライバ２６を設けないタイプであり、タイプ２はドライバ２６を設けるタイプである。図４１および図４２に示すように、ＦＢＴｒであるＦＥＴｍ９およびｍ１０はＰチャネルＦＥＴである。ＦＥＴｍ９およびｍ１０のゲートはそれぞれノードＱＢおよびＱに接続されている。パワースイッチ３０は電源線１５ａに仮想電源電圧ＶＶＤＤを印加する。
　図４１のタイプ１では、ドライバ２６が設けられておらず、制御線ＣＴＲＬには定電圧ＶＦＮが印加されている。図４２のタイプ２では、ドライバ２６が設けられている。ドライバ２６はインバータ２６ａであり、制御信号ＶＣＴＲＬがハイレベルのとき、制御線ＣＴＲＬに電圧ＶＦＮＬを供給し、制御信号ＶＣＴＲＬがローレベルのとき、制御線ＣＴＲＬに電圧ＶＦＮＨを供給する。その他の構成は実施例２の図１７と同じであり説明を省略する。
　図４１に示すヘッダＰＳ・ＰＤＦＢ・タイプ１におけるスタンバイ状態およびリテンション状態のＶＶＤＤおよびＣＴＲＬの電圧は以下である。
　スタンバイ状態（ＢＩモード）：ＶＶＤＤ＝ＶＶＤＤＨ、ＣＴＲＬの電圧ＶＦＮ
　リテンション状態（ＳＴモード）：ＶＶＤＤ＝ＶＶＤＤＬ、ＣＴＲＬの電圧ＶＦＮ
　各電圧は例えば以下の関係である。
　ＶＦＮ＝ＶＶＤＤＬ＜ＶＶＤＤＨ
　ＶＶＤＤＬ＜ＶＦＮ＜ＶＶＤＤＨ、または
　ＶＦＮ＜ＶＶＤＤＬ＜ＶＶＤＤＨ（この関係ではノードＮ３およびＮ４が制御線ＣＴＲＬから充電しにくいため好ましくない）
　ＶＶＤＤＬ、ＶＶＤＤＨ、ＶＧＮＤおよびＶＦＮは例えばそれぞれ０．２Ｖ、１．２Ｖ、０．０Ｖおよび０．２Ｖである。
　図４２に示すヘッダＰＳ・ＰＤＦＢ・タイプ２におけるスタンバイ状態およびリテンション状態のＶＶＤＤおよびＣＴＲＬの電圧は図１７で例示した電圧と同じである。
　図４１および図４２の実施例３のメモリセルでは、例えばノードＱがハイレベルのとき、ノードＱＢがローレベルとなるためＦＥＴｍ９がオンし、ノードＮ２は電圧がＶＦＮ（図４１）またはＶＦＮＨ（図４２）である制御線ＣＴＲＬから充電される。ＦＥＴｍ９がＰチャネルであり、ＦＥＴｍ９のゲートにはソースおよびドレインに対し十分低い電圧が加わるため、ノードＮ２をＶＦＮ（図４１）またはＶＦＮＨ（図４２）にプルアップできる。これにより、ＦＥＴｍ９のフィードバック効果が十分に生じる。よって、リテンション状態における双安定回路の動作安定性を向上させることができる。
　図４１に示すタイプ１では、ＶＶＤＤＨに対しＶＦＮを十分小さくすることで、ＶＦＮを定電圧としてもＳＴモードとＢＩモードの切り替えが可能となる。例えばノードＱがハイレベルのとき、ＦＥＴｍ９がオンしてもノードＮ２の電圧はＶＶＤＤＨに対し十分低い。このため、双安定回路１２はＢＩモードとして機能する。これにより、図１７における制御線ＣＴＲＬ用のドライバ２６が不要となり、チップ面積を削減できる。さらに、ＶＦＮをＶＶＤＤＨより十分低くすることで、スタンバイ状態およびリテンション状態におけるリーク電流を抑制できる。
　タイプ１では、ＶＶＤＤＨがＶＦＮに近い場合には、ＢＩモードへの遷移が不十分となる場合がある。図４２に示すように、タイプ２では、ＳＴモードのときＣＴＲＬの電圧をＶＦＮＨとし、ＢＩモードのときＣＴＲＬの電圧をＶＦＮＬとする。これにより、十分なＢＩモードに遷移可能である。
［シミュレーション］
　６Ｔ－ＳＲＡＭのメモリセル（比較例３）、図１７に示す実施例２のメモリセル、図４１に示す実施例３のヘッダＰＳ・ＰＤＦＢ・タイプ１のメモリセルおよび図４２に示す実施例３のヘッダＰＳ・ＰＤＦＢ・タイプ２のメモリセルについてシミュレーションを行った。
　各ＦＥＴのチャネル幅Ｗ/長さＬは以下である。
　ＦＥＴｍ１、ｍ３：１００ｎｍ／６０ｎｍ
　ＦＥＴｍ２ａ、ｍ２ｂ、ｍ４ａ、ｍ４ｂ：１５０ｎｍ／６０ｎｍ
　ＦＥＴｍ５、ｍ６：１００ｎｍ／１２０ｎｍ
　ＦＥＴｍ９、ｍ１０：１５０ｎｍ／６０ｎｍ
　ＰＳ１：３００ｎｍ／６０ｎｍ
　ＰＳ３：１５０ｎｍ／６０ｎｍ
　インバータ２６ａのＦＥＴ：１００ｎｍ／６０ｎｍ
　各電圧は以下である。
　ＶＶＤＤＨ＝１．２Ｖ
　ＶＶＤＤＬ＝０．２Ｖ
　ＶＧＮＤ＝０Ｖ
　ＶＦＮＨ＝０．２Ｖ
　ＶＦＮＬ＝０Ｖ
　ＶＦＮ＝０．２Ｖ
　図４３（ａ）は、リテンション状態におけるインバータ回路の伝達特性を示す図である。比較例３は６Ｔ－ＳＲＡＭの通常の状態の特性を示す。図４３（ａ）に示すように、実施例２では比較例３に比べ、バタフライ特性の開口が大きくなりノイズマージンが大きくなる。実施例３のタイプ１および２では実施例２よりノイズマージンが大きくなる。
　図４３（ｂ）は、スタンバイ状態におけるＳＮＭ（Static Noise Margin）を示す図である。ＶＶＤＤ＝１．２Ｖであり、ＢＩモードである。リテンションは、ＵＬＶリテンション状態ではなく、ＦＥＴｍ５およびｍ６をオフし、データを保持している状態を示す。リードは、ＦＥＴｍ５およびｍ６をオンし、ビット線ＢＬおよびＢＬＢを１．２Ｖとした状態を示す。ライトはＦＥＴｍ５およびｍ６をオンし、ビット線ＢＬおよびＢＬＢの一方を１．２Ｖとし他方を０Ｖとした状態を示す。
　図４３（ｂ）に示すように、実施例３では比較例３および実施例２に比べＳＮＭがやや大きい。これは、実施例３では、ＦＥＴｍ９およびｍ１０がＰチャネルのため、ノードＮ３およびＮ４の電位が実施例２より少し高くなる。このため、ＢＩモードにおいてＦＥＴｍ９およびｍ１０によるフィードバックが少しかかる。これにより、ＳＮＭが少し増加するためである。
　図４４（ａ）は、リテンション状態のＳＮＭを示す図である。図４４（ａ）に示すように、比較例３ではＳＮＭは約５０ｍＶであるのに対し、実施例２ではＳＮＭを約８０ｍＶと大きくできる。実施例３ではＳＮＭは約１００ｍＶであり、実施例２よりＳＮＭを約２０ｍＶ、比較例３よりＳＮＭを約５０ｍＶ大きくできる。実施例３のタイプ１とタイプ２ではＳＮＭはほぼ同程度である。実施例３では、比較例２よりＳＮＭをほぼ２倍にできる。このように、実施例３では実施例２よりリテンション状態のＳＮＭを大きくでき、動作安定性が向上する。実施例２の同程度のＳＮＭ（例えば８０ｍＶ）を確保する場合、実施例２よりＶＶＤＤＬを低くできる。これにより消費電力を抑制できる。
　実施例３のタイプ１はタイプ２よりＳＮＭが約６ｍＶ大きい。これは、タイプ１ではドライバ２６が設けられていないため、制御線ＣＴＲＬに効果的にバイアスが加わるためである。図示していないが、後述するＰＵＰＤＦＢでは、ＰＵＦＢおよびＰＤＦＢよりノイズマージンを拡大することができる。
　図４４（ｂ）は、ＢＩモードのリーク電力を示す図である。図４４（ｂ）に示すように、実施例２のスタンバイ状態（ＢＩモード）では、比較例３に比べリーク電力を２５％削減できる。実施例３では比較例３に比べ、タイプ２で７０％、タイプ１で８１％リーク電力を削減できる。このように、実施例３では、実施例２よりスタンバイ状態におけるリーク電力を抑制できる。
　図４４（ｃ）および図４４（ｄ）は、ＳＴモードのリーク電力を示す図である。図４４（ｃ）の比較例３は６Ｔ－ＳＲＡＭのスタンバイ状態のリーク電力である。図４４（ｃ）に示すように、実施例２のリテンション状態（ＳＴモード）では比較例３のスタンバイ状態に比べリーク電力を９２％削減できる。実施例３のタイプ１および２では比較例３に比べそれぞれ９５％および９４％リーク電力を削減できる。図４４（ｄ）に示すように、実施例３のタイプ１および２では、実施例２に比べリーク電力をそれぞれ４０％および２０％削減できる。
　以下、ヘッダＰＳ・ＰＤＦＢ以外の例について説明する。
［フッタＰＳ・ＰＤＦＢ］
　図４５は、実施例３におけるフッタＰＳ・ＰＤＦＢ・タイプ２のメモリセルの回路図である。図４５に示すように、電源線１５ａにはＶＤＤが供給され、グランド線１５ｂとグランドとの間にパワースイッチ３０が設けられている。グランド線１５ｂは仮想グランド電圧ＶＶＧＮＤである。
　スタンバイ状態およびリテンション状態のＶＶＧＮＤおよびＣＴＲＬの電圧は以下である。
スタンバイ状態（ＢＩモード）：ＶＶＧＮＤ＝ＶＶＧＮＤＬ、ＣＴＲＬの電圧ＶＦＮＬ
リテンション状態（ＳＴモード）：ＶＶＧＮＤ＝ＶＶＧＮＤＨ、ＣＴＲＬの電圧ＶＦＮＨ
　各電圧は例えば以下の関係である。
　ＶＶＧＮＤＬ＜ＶＶＧＮＤＨ
　ＶＦＮＬ～ＶＶＧＮＤＬ、および
　ＶＦＮＨ～ＶＶＧＮＤＨ
　なお、～は近傍を示す。
　ＶＶＧＮＤＬ、ＶＶＧＮＤＨ、ＶＤＤ、ＶＦＮＬおよびＶＦＮＨは例えばそれぞれ０．０Ｖ、１．０Ｖ、１．２Ｖ、０．０Ｖおよび１．２Ｖである。
［ＰＤＦＢ］
　ＰＤＦＢでは、図４１のように、ヘッダＰＳとする場合、ＶＶＤＤＨ－ＶＧＮＤが大きいとき、例えば０．５Ｖ以上であり、例えばＶＦＮ－ＶＧＮＤ＜（ＶＶＤＤＨ－ＶＧＮＤ）／２のとき、タイプ１とすることができる。ＶＶＤＤＨ－ＶＧＮＤが小さいとき、例えば０．５Ｖ以下のとき、タイプ１では、ＢＩモードへの遷移が不十分な場合がある。よって、タイプ２とすることで、十分なＢＩモードに遷移することができる。フッタ・ＰＤＦＢでは、図４５のようにタイプ２となる。
［フッタＰＳ・ＰＵＦＢ］
　図４６は、実施例３におけるフッタＰＳ・ＰＵＦＢ・タイプ１のメモリセルの回路図である。ＦＥＴｍ９ａおよびｍ１０ａはＮチャネルＦＥＴである。ＦＥＴｍ９ａおよびｍ１０ａのゲートは、それぞれノードＱＢおよびＱに接続されている。電源線１５ａにはＶＤＤが供給され、グランド線１５ｂとグランド１５ｄとの間にパワースイッチ３０が設けられている。グランド線１５ｂは仮想グランド電圧ＶＶＧＮＤである。制御線ＣＴＲＬには定電圧ＶＦＰが印加される。その他の構成は、実施例２の図２１（ａ）と同じであり、説明を省略する。
　スタンバイ状態およびリテンション状態のＶＶＧＮＤおよびＣＴＲＬの電圧は以下である。
　スタンバイ状態（ＢＩモード）：ＶＶＧＮＤ＝ＶＶＧＮＤＬ、ＣＴＲＬの電圧ＶＦＰ
　リテンション状態（ＳＴモード）：ＶＶＧＮＤ＝ＶＶＧＮＤＨ、ＣＴＲＬの電圧ＶＦＰ
　各電圧は例えば以下の関係である。
　ＶＶＧＮＤＬ＜ＶＦＰ＝ＶＶＧＮＤＨ
　ＶＶＧＮＤＬ＜ＶＦＰ＜ＶＶＧＮＤＨ、または
　ＶＶＧＮＤＬ＜ＶＶＧＮＤＨ＜ＶＦＰ（この関係ではノードＮ２ａおよびＮ４ａが制御線ＣＴＲＬから放電しにくいため好ましくない）
　ＶＶＧＮＤＬ、ＶＶＧＮＤＨ、ＶＤＤ、ＶＦＰは例えばそれぞれ０．０Ｖ、１．０Ｖ、１．２Ｖおよび１．０Ｖである。
［ヘッダＰＳ・ＰＵＦＢ］
　図４７は、実施例３におけるヘッダＰＳ・ＰＵＦＢ・タイプ２のメモリセルの回路図である。図４６に対し、ドライバ２６が設けられている。ドライバ２６は、インバータ２６ａであり、制御回路２８が出力する制御信号ＶＣＴＲＬがローレベルのとき制御線ＣＴＲＬに電圧ＶＦＰＨを出力し、ＶＣＴＲＬがハイレベルのとき制御線ＣＴＲＬに電圧ＶＦＰＬを出力する。
　スタンバイ状態およびリテンション状態のＶＶＤＤおよびＣＴＲＬの電圧は以下である。
　スタンバイ状態（ＢＩモード）：ＶＶＤＤ＝ＶＶＤＤＨ、ＣＴＲＬの電圧ＶＦＰＨ
　リテンション状態（ＳＴモード）：ＶＶＤＤ＝ＶＶＤＤＬ、ＣＴＲＬの電圧ＶＦＰＬ
　各電圧は例えば以下の関係である。
　ＶＶＤＤＬ＜ＶＶＤＤＨ
　ＶＦＰＬ～ＶＧＮＤ、および
　ＶＦＰＨ～ＶＶＤＤＨ
　なお、～は近傍を示す。
　ＶＶＤＤＬ、ＶＶＤＤＨ、ＶＧＮＤ、ＶＦＮＬおよびＶＦＮＨは例えばそれぞれ０．２Ｖ、１．２Ｖ、０．０Ｖ、０．０Ｖおよび１．２Ｖである。
［ＰＵＦＢ］
　ＰＵＦＢでは、図４６のように、フッタＰＳとする場合、ＶＤＤ－ＶＶＧＮＤＬが大きいとき、例えば０．５Ｖ以上であり、例えばＶＤＤ－ＶＦＰ＜（ＶＤＤ－ＶＶＧＮＤＬ）／２のとき、タイプ１とすることができる。ＶＤＤ－ＶＶＧＮＤＬが小さいとき、例えば０．５Ｖ以下のとき、タイプ１では、ＢＩモードへの遷移が不十分な場合がある。よって、タイプ２とすることで、十分なＢＩモードに遷移することができる。ヘッダ・ＰＵＦＢでは、図４７のようにタイプ２となる。
［ヘッダＰＳ・ＰＵＰＤＦＢ］
　図４８は、実施例３におけるヘッダＰＳ・ＰＵＰＤＦＢのメモリセルの回路図である。ＦＥＴｍ９およびｍ１０はＰチャネルＦＥＴであり、ＦＥＴｍ９ａおよびｍ１０ａはＮチャネルＦＥＴである。ＦＥＴｍ９およびｍ９ａのゲートは、ノードＱＢに接続され、ＦＥＴｍ１０およびｍ１０ａのゲートは、ノードＱに接続されている。電源線１５ａと電源１５ｃとの間にパワースイッチ３０が設けられ、グランド線１５ｂにグランド電圧ＶＧＮＤが供給される。ＦＥＴｍ９およびｍ１０の制御線ＣＴＲＬＮには定電圧ＶＦＮが供給される。ＦＥＴｍ９ａおよびｍ１０ａの制御線ＣＴＲＬＰにはドライバ２６から電圧印加される。ドライバ２６は、インバータ２６ａであり、制御回路２８が出力する制御信号ＶＣＴＲＬがローレベルのとき制御線ＣＴＲＬＰに電圧ＶＦＰＨを出力し、ＶＣＴＲＬがハイレベルのとき制御線ＣＴＲＬＰに電圧ＶＦＰＬを出力する。その他の構成は、実施例２の図２１（ｂ）と同じであり、説明を省略する。
　図４８に示すヘッダＰＳ・ＰＵＰＤＦＢのメモリセルの動作条件は、図４１に示すヘッダＰＳ・ＰＤＦＢ・タイプ１のメモリセルの動作条件と、図４７に示すヘッダＰＳ・ＰＵＦＢ・タイプ２のメモリセルの動作条件を合わせたものである。
［フッタＰＳ・ＰＵＰＤＦＢ］
　図４９は、実施例３におけるフッタＰＳ・ＰＵＰＤＦＢのメモリセルの回路図である。電源線１５ａに電源電圧ＶＤＤが供給され、グランド線１５ｂとグランド１５ｄとの間にパワースイッチ３０が設けられている。ＦＥＴｍ９ａおよびｍ１０ａの制御線ＣＴＲＬＰには定電圧ＶＦＰが供給される。ＦＥＴｍ９およびｍ１０の制御線ＣＴＲＬＮにはドライバ２６から電圧印加される。ドライバ２６は、インバータ２６ａであり、制御回路２８が出力する制御信号ＶＣＴＲＬがローレベルのとき制御線ＣＴＲＬＮに電圧ＶＦＮＨを出力し、ＶＣＴＲＬがハイレベルのとき制御線ＣＴＲＬＮに電圧ＶＦＮＬを出力する。その他の構成は、図４８と同じであり、説明を省略する。
　図４９に示すフッタＰＳ／ＰＵＰＤＦＢのメモリセルの動作条件は、図４５に示すフッタＰＳ・ＰＤＦＢ・タイプ２のメモリセルの動作条件と、図４６に示すフッタＰＳ・ＰＵＦＢ・タイプ１のメモリセルの動作条件を合わせたものである。
　ヘッダＰＳでは、スタンバイ状態のＶＶＤＤを通常動作状態のＶＶＤＤＨよりやや低いＶＶＤＤＨＳとしてもよい。フッタＰＳでは、スタンバイ状態のＶＶＧＮＤを通常動作状態のＶＶＧＮＤＬよりやや高いＶＶＧＮＤＬＳとしてもよい。低電圧動作させるため、ヘッダＰＳでは、ＶＶＤＤＬ＜ＶＶＤＤＭ＜ＶＶＤＤＨとなるＶＶＤＤＭ、フッタＰＳでは、ＶＶＧＮＤＬ＜ＶＶＧＮＤＭ＜ＶＶＧＮＤＬとなるＶＶＧＮＤＭを用いてもよい。
　実施例３によれば、ＰＤＦＢの場合、インバータ回路１４（第１インバータ回路）および１６（第２インバータ回路）の各々において、ＰチャネルＦＥＴｍ１およびｍ３（第１導電型のチャネルの第１ＦＥＴ）では、ソースが電源線１５ａ（第１電源線）に接続され、ドレインがノードＱおよびＱＢ（出力ノード）に接続され、ゲートがノードＮ１およびＮ３（入力ノード）に接続される。ＮチャネルＦＥＴｍ２ｂおよびｍ４ｂ（第２導電型のチャネルの第２ＦＥＴ）では、ソースが電源線１５ａとの間に電源電圧ＶＶＤＤ－ＶＧＮＤが供給されるグランド線１５ｂ（第２電源線）に接続され、ドレインがノードＮ２およびＮ４（中間ノード）に接続され、ゲートがノードＮ１およびＮ３に接続される。ＮチャネルＦＥＴｍ２ａおよびｍ４ａ（第２導電型のチャネルの第３ＦＥＴ）では、ソースがノードＮ２およびＮ４に接続され、ドレインがノードＱおよびＱＢに接続され、ゲートがノードＮ１およびＮ３に接続される。
　ＰチャネルＦＥＴｍ９およびｍ１０（第１導電型のチャネルの第４ＦＥＴ）では、ソースおよびドレインの一方がノードＮ２およびＮ４に接続され、ソースおよびドレインの他方が制御線ＣＴＲＬ（制御ノード）に接続され、ゲートがノードＮ１およびＮ３に接続される。インバータ回路１４の出力ノードおよびインバータ回路１６の入力ノードＮ１およびＮ３はノードＱ（第１記憶ノード）に接続され、インバータ回路１４の入力ノードＮ１およびＮ３およびインバータ回路１６の出力ノードはノードＱＢ（第２記憶ノード）に接続されている。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤおよび制御線ＣＴＲＬの電圧を適宜設定することにより、ＳＴモードにおける動作安定性を向上できる。
　インバータ回路１４のＦＥＴｍ９のゲートはインバータ回路１６の出力ノードに接続され、インバータ回路１６のＦＥＴｍ１０のゲートはインバータ回路１４の出力ノードに接続されていてもよい。
　ＰＵＦＢの場合、ＮチャネルＦＥＴｍ２およびｍ４が第１ＦＥＴに対応し、ＰチャネルＦＥＴｍ１ａおよびｍ３ａが第２ＦＥＴに対応し、ＰチャネルＦＥＴｍ１ｂおよびｍ３ｂが第３ＦＥＴに対応し、ＮチャネルＦＥＴｍ９ａおよびｍ１０ａが第４ＦＥＴに対応する。グランド線１５ｂおよび電源線１５ａがそれぞれ第１電源線および第２電源線に対応する。
　ＰＤＦＢの場合、パワースイッチ３０（電源回路）は、電源電圧ＶＶＤＤ－ＶＧＮＤとして、電圧ＶＶＤＤＨ－ＶＧＮＤ（第１電圧）と電圧ＶＶＤＤＨ－ＶＧＮＤより低く電圧ＶＶＤＤＬ－ＶＧＮＤ（第２電圧）と、に切り替えて供給する。電圧ＶＶＤＤＨ－ＶＧＮＤは、双安定回路１２がデータをライトおよびリード可能な電圧であり、電圧ＶＶＤＤＬ－ＶＧＮＤは電圧ＶＶＤＤＨ－ＶＧＮＤより低く双安定回路１２がデータをライトおよびリードができずデータを保持可能な電圧である。これにより、データを保持するときに、消費電力を抑制できる。
　電源回路は、１つの電源からパワースイッチのようなトランジスタを用い第１電圧と第２電圧とを生成し、双安定回路に供給してもよい。また、制御回路は、２つの電源にそれぞれパワースイッチが接続され、パワースイッチを制御することで第１電圧と第２電圧を双安定回路に供給してもよい。
　ＰＵＦＢの場合、電圧ＶＤＤ－ＶＶＧＮＤＬおよびＶＤＤ－ＶＶＧＮＤＨがそれぞれ第１電圧および第２電圧に対応する。
　タイプ１のように、パワースイッチ３０が双安定回路１２に第１電圧および第２電圧のいずれを供給するときにも、制御線ＣＴＲＬには定バイアス（ＰＤＦＢの場合ＶＦＮ、ＰＵＦＢの場合ＶＦＰ）が供給される。これにより、ドライバ２６が不要となり、チップサイズを削減できる。
　図４１のヘッダＰＳ・ＰＤＦＢでは、定バイアス（ＶＦＮ）は、電源電圧としてＶＶＤＤＨ－ＶＧＮＤ（第１電圧）が供給されるときの電源線１５ａ（第１電源線）の電圧ＶＶＤＤＨとグランド線１５ｂ（第２電源線）の電圧ＶＧＮＤとの間のバイアスであればよい。図４６のフッタＰＳ・ＰＵＦＢでは、定バイアス（ＶＦＰ）は、電源電圧としてＶＤＤ－ＶＶＧＮＤＬ（第１電圧）が供給されるときのグランド線１５ｂ（第１電源線）の電圧ＶＶＧＮＤＬと電源線１５ａ（第２電源線）の電圧ＶＤＤとの間でのバイアスであれよい。これにより、タイプ１のように制御線ＣＴＲＬに定電圧が加わっていても、電源電圧の切り替えにより、ＳＴモードとＢＩモードを切り替えることができる。
　図４１のヘッダＰＳ・ＰＤＦＢでは、定バイアス（ＶＦＮ）は、電源電圧としてＶＶＤＤＨ－ＶＧＮＤ（第１電圧）が供給されるときの電源線１５ａ（第１電源線）の電圧ＶＶＤＤＨとグランド線１５ｂ（第２電源線）の電圧ＶＧＮＤとの中間（ＶＶＤＤＨ－ＶＧＮＤ）／２よりグランド線１５ｂの電圧ＶＧＮＤに近い。図４６のフッタＰＳ・ＰＵＦＢでは、定バイアス（ＶＦＰ）は、電源電圧としてＶＤＤ－ＶＶＧＮＤＬ（第１電圧）が供給されるときのグランド線１５ｂ（第１電源線）の電圧ＶＶＧＮＤＬと電源線１５ａ（第２電源線）の電圧ＶＤＤとの中間（ＶＤＤ－ＶＶＧＮＤＬ）／２より電源線１５ａの電圧ＶＤＤに近い。これにより、タイプ１のように制御線ＣＴＲＬに定電圧が加わっていても、電源電圧の切り替えにより、ＳＴモードとＢＩモードを切り替えることができる。
　ヘッダＰＳ・ＰＤＦＢでは、ＶＦＮは（ＶＶＤＤＨ－ＶＧＮＤ）／３よりＶＧＮＤに近いことが好ましく、フッタＰＳ・ＰＵＦＢでは、ＶＦＮは２（ＶＤＤ－ＶＶＧＮＤＬ）／３よりＶＤＤに近いことが好ましい。
　タイプ２では、制御回路２８は、ＰＤＦＢのとき、パワースイッチ３０がＶＶＤＤＨ－ＶＧＮＤおよびＶＶＤＤＬ－ＶＧＮＤを供給するとき制御線ＣＴＲＬにそれぞれローレベルおよびローレベルより高いハイレベルを供給する。制御回路２８は、ＰＵＦＢのとき、パワースイッチ３０がＶＤＤ－ＶＶＧＮＤＬおよびＶＤＤ－ＶＶＧＮＤＨを供給するとき制御線ＣＴＲＬにそれぞれハイレベルおよびハイレベルより低いローレベルを供給する。これにより、データを保持するときに、消費電力を抑制できる。なお、ハイレベルはローレベルより高い電圧であればよい。
　実施例３のメモリセルを実施例２のメモリセルとする場合、インバータ回路１４および１６の制御線ＣＴＲＬには定バイアスが印加され、インバータ回路１４および１６は、電源電圧として電圧Ｖ３が供給されるときＢＩモードとなり、電圧Ｖ１が供給されるときＳＴモードとなる。これにより、制御信号ＶＣＴＲＬが不要となる。
［ヘッダＰＳ、フッタＰＳ、デュアルＰＳの説明］
　まず各名称についてまとめる。図５０（ａ）から図５０（ｆ）は、セルに接続されるパワースイッチの配置を示す図である。図５０（ａ）に示すように、電源１５ｃの電圧はＶＤＤであり、グランド１５ｄの電圧はＶＧＮＤである。ヘッダＰＳでは、メモリセル１０の電源線１５ａと電源１５ｃとの間にパワースイッチ３０が接続されている。パワースイッチ３０は、電源線１５ａの仮想電源電圧ＶＶＤＤをＶＶＤＤＨおよびＶＶＤＤＬに切り替える。仮想電源電圧ＶＶＤＤがＶＶＤＤＨおよびＶＶＤＤＬに切り替わってもグランド線１５ｂの電圧ＶＶＧＮＤはグランド電圧ＶＧＮＤで一定である。スタンバイ状態（ＢＩモード）のときの電源電圧はＶＶＤＤＨ－ＶＧＮＤとなり、低電圧（ＵＬＶ）リテンション状態（ＳＴモード）のときの電源電圧はＶＶＤＤＬ－ＶＧＮＤとなる。
　図５０（ｂ）に示すように、フッタＰＳでは、メモリセル１０のグランド線１５ｂとグランド１５ｄとの間にパワースイッチ３０が接続されている。パワースイッチ３０は、グランド線１５ｂの仮想グランド電圧ＶＶＧＮＤをＶＶＧＮＤＨおよびＶＶＧＮＤＬに切り替える。仮想グランド電圧ＶＶＧＮＤがＶＶＧＮＤＨおよびＶＶＧＮＤＬに切り替わっても電源線１５ａの電圧ＶＶＤＤは電源電圧ＶＤＤで一定である。スタンバイ状態（ＢＩモード）のときの電源電圧はＶＤＤ－ＶＶＧＮＤＬとなり、低電圧リテンション状態（ＳＴモード）のときの電源電圧はＶＤＤ－ＶＶＧＮＤＨとなる。
　図５０（ｃ）に示すように、デュアルＰＳでは、電源線１５ａと電源１５ｃとの間と、グランド線１５ｂとグランド１５ｄとの間と、の両方にパワースイッチ３０が接続されている。パワースイッチ３０は、電源線１５ａの仮想電源電圧ＶＶＤＤをＶＶＤＤＨおよびＶＶＤＤＬに切り替え、グランド線１５ｂの仮想グランド電圧ＶＶＧＮＤをＶＶＧＮＤＨおよびＶＶＧＮＤＬに切り替える。スタンバイ状態（ＢＩモード）のときの電源電圧はＶＶＤＤＨ－ＶＶＧＮＤＬとなり、低電圧リテンション状態（ＳＴモード）のときの電源電圧はＶＶＤＤＬ－ＶＶＧＮＤＨとなる。
　図５０（ｄ）のように、ヘッダＰＳでは、パワースイッチ３０は、電源ＶＤＤ１と電源線１５ａとの間に接続されたＰＦＥＴ３０ａと、電源ＶＤＤ２と電源線１５ａとの間に接続されたＰＦＥＴ３０ｂと、を備えてもよい。ＦＥＴ３０ａをオンしＦＥＴ３０ｂをオフすると仮想電源電圧ＶＶＤＤはＶＤＤ１となり、ＦＥＴ３０ａをオフしＦＥＴ３０ｂをオンするとＶＶＤＤはＶＤＤ２となる。ＦＥＴ３０ａおよび３０ｂをオフすると、電源が遮断される。
　図５０（ｅ）のように、フッタＰＳでは、パワースイッチ３０は、ＶＧＮＤ１とグランド線１５ｂとの間に接続されたＮＦＥＴ３０ｃと、ＶＧＮＤ２とグランド線１５ｂとの間に接続されたＮＦＥＴ３０ｄと、を備えてもよい。ＦＥＴ３０ｃをオンしＦＥＴ３０ｄをオフすると仮想グランド電圧ＶＶＧＮＤはＶＧＮＤ１となり、ＦＥＴ３０ｃをオフしＦＥＴ３０ｄをオンするとＶＶＧＮＤはＶＧＮＤ２となる。ＦＥＴ３０ｃおよび３０ｄをオフすると、電源が遮断される。
　図５０（ｆ）のように、デュアルＰＳでは、パワースイッチ３０は、ＶＤＤ１と電源線１５ａとの間に接続されたＰＦＥＴ３０ａと、ＶＤＤ２と電源線１５ａとの間に接続されたＰＦＥＴ３０ｂと、ＶＧＮＤ１とグランド線１５ｂとの間に接続されたＮＦＥＴ３０ｃと、ＶＧＮＤ２とグランド線１５ｂとの間に接続されたＮＦＥＴ３０ｄと、を備えている。ＦＥＴ３０ａからＦＥＴ３０ｄの適宜オンおよびオフすることで、仮想電源線１５ａと仮想グランド線との間に供給される電源電圧を適宜切り替えることができる。
［ＰＤＦＢ、ＰＵＦＢ、ＰＵＰＤＦＢの説明］
　ＰＤＦＢ（プルダウン型フィードバック）は、図４１のように、インバータ回路１４のＮチャネルＦＥＴｍ２ａとｍ２ｂとの間にＦＥＴｍ９がフィードバックされ、インバータ回路１６のＮチャネルＦＥＴｍ４ａとｍ４ｂとの間にＦＥＴｍ１０がフィードバックされるタイプである。
　ＰＵＦＢ（プルアップ型フィードバック）は、図４６のように、インバータ回路１４のＰチャネルＦＥＴｍ１ａとｍ１ｂとの間にＦＥＴｍ９ａがフィードバックされ、インバータ回路１６のＰチャネルＦＥＴｍ３ａとｍ３ｂとの間にＦＥＴｍ１０ａがフィードバックされるタイプである。
　ＰＵＰＤＦＢ（プルアッププルダウン型フィードバック）は、図４８および図４９のように、ＰＤＦＢのＦＥＴｍ９およびｍ１０と、ＰＵＦＢのＦＥＴｍ９ａおよびｍ１０ａと、の両方が設けられるタイプである。
［タイプ１、タイプ２の説明］
　図５１（ａ）から図５２（ｃ）は、セルに接続されるドライバの配置を示す図である。図５１（ａ）に示すように、ＰＵＦＢのタイプ２型では、ドライバ２６が設けられている。ドライバ２６は制御回路２８が出力する制御信号ＶＣＴＲＬに基づき、電圧ＶＦＰを電圧ＶＦＰＨと電圧ＶＦＰＬに切り替える。電圧ＶＦＰがＶＦＰＨ（ハイレベル）のとき、インバータ回路１４および１６はＢＩモードとなり、ＶＦＰＬ（ローレベル）のときＳＴモードとなる。
　図５１（ｂ）に示すように、ＰＵＦＢのタイプ１型では、ドライバ２６が設けられていない。ＶＦＰは定バイアスであるが、電源電圧が切り替わるとインバータ回路１４および１６はＢＩモードとＳＴモードが切り替わる。
　図５１（ｃ）に示すように、ＰＤＦＢのタイプ２型では、ドライバ２６が設けられている。ドライバ２６は制御回路２８が出力する制御信号ＶＣＴＲＬに基づき、電圧ＶＦＮを電圧ＶＦＮＨと電圧ＶＦＮＬに切り替える。電圧ＶＦＮがＶＦＮＬ（ローレベル）のとき、インバータ回路１４および１６はＢＩモードとなり、ＶＦＮＨ（ハイレベル）のときＳＴモードとなる。
　図５１（ｄ）に示すように、ＰＤＦＢのタイプ１型では、ドライバ２６が設けられていない。ＶＦＮは定バイアスであるが、電源電圧が切り替わるとインバータ回路１４および１６はＢＩモードとＳＴモードが切り替わる。
　図５２（ａ）に示すように、ＰＵＰＤＦＢのＶＦＰおよびＶＦＮともタイプ２型では、電圧ＶＦＰおよびＶＦＮの両方にドライバ２６が設けられている。電圧ＶＦＰがＶＦＰＨおよび電圧ＶＦＮがＶＦＮＬのとき、インバータ回路１４および１６はＢＩモードとなり、電圧ＶＦＰがＶＦＰＬおよび電圧ＶＦＮがＶＦＮＨのとき、ＳＴモードとなる。
　図５２（ｂ）に示すように、ＰＵＰＤＦＢのＶＦＰがタイプ２型およびＶＦＮがタイプ１型では、電圧ＶＦＰにドライバ２６が設けられ、ＶＦＮは定バイアスである。電圧ＶＦＰがＶＦＰＨのとき、インバータ回路１４および１６はＢＩモードとなり、電圧ＶＦＰがＶＦＰＬのとき、ＳＴモードとなる。
　図５２（ｃ）に示すように、ＰＵＰＤＦＢのＶＦＰがタイプ１型およびＶＦＮがタイプ２型では、電圧ＶＦＰは定バイアスであり、ＶＦＮにドライバ２６が設けられる。電圧ＶＦＮがＶＦＮＬのとき、インバータ回路１４および１６はＢＩモードとなり、電圧ＶＦＮがＶＦＮＨのとき、ＳＴモードとなる。
　図５３（ａ）および図５３（ｂ）は、それぞれヘッダＰＳ・ＰＤＦＢ・タイプ１型およびフッタＰＳ・ＰＵＦＢ・タイプ１型の各電圧を示す図である。図５３（ａ）では、ＶＧＮＤに対するＶＶＤＤＨおよびＶＶＤＤＬを縦方向に示し、図５３（ｂ）では、ＶＤＤに対するＶＶＧＮＤＬおよびＶＶＧＮＤＨを縦方向に示す。
　図５３（ａ）に示すように、ヘッダＰＳでは、スタンバイ状態では電源線１５ａにＶＶＤＤＨ、グランド線１５ｂにＶＧＮＤが供給される。このとき、ＶＦＮをＶＶＤＤＬ程度の定バイアスとすると、ＶＦＮはＶＶＤＤＨに対し十分低いため、インバータ回路１４および１６はＢＩモードとなる。低電圧リテンション状態では電源線１５ａにＶＶＤＤＬ、グランド線１５ｂにＶＧＮＤが供給される。このとき、ＶＦＮをＶＶＤＤＬ程度とすると、ＶＦＮはＶＧＮＤに対し高いため、インバータ回路１４および１６はＳＴモードとなる。
　定電圧ＶＦＮはＶＶＤＤＨより小さくＶＧＮＤより大きければよい。定電圧ＶＦＮがＶＶＤＤＨに近すぎると、仮想電源電圧ＶＶＤＤをＶＶＤＤＨとしたときに、インバータ回路１４および１６はＢＩモードとなり難い。よって、定電圧ＶＦＮは、ＶＶＤＤＨとＶＧＮＤとの中点の電圧以下（すなわち（ＶＶＤＤＨ－ＶＧＮＤ）／２以下）が好ましく、ＶＶＤＤＬにＶＶＤＤＬとＶＧＮＤの差の電圧を加えた電圧以下（すなわちＶＶＤＤＬ＋（ＶＶＤＤＬ－ＶＧＮＤ）／２以下）がより好ましい。定電圧ＶＦＮがＶＧＮＤに近すぎると、仮想電源電圧ＶＶＤＤをＶＶＤＤＬとしたときに、インバータ回路１４および１６はＳＴモードとなり難い。よって、定電圧ＶＦＮは、ＶＶＤＤＬとＶＧＮＤとの中点の電圧以上（すなわち（ＶＶＤＤＬ－ＶＧＮＤ）／２以上）が好ましい。
　ヘッダＰＳ・ＰＵＦＢでは、ＶＦＰがハイレベルのときＢＩモードとなりローレベルのときＳＴモードとなる。よって、ヘッダＰＳ・ＰＵＦＢ・タイプ１型とすると、ＢＩとＳＴモードの切り替えができなくなる。
　図５３（ｂ）に示すように、フッタＰＳでは、スタンバイ状態ではグランド線１５ｂにＶＶＧＮＤＬ、電源線１５ａにＶＤＤが供給される。このとき、ＶＦＰをＶＶＧＮＤＨ程度の定バイアスとすると、ＶＦＰはＶＶＧＮＤＬに対し十分高いため、インバータ回路１４および１６はＢＩモードとなる。低電圧リテンション状態ではグランド線１５ｂにＶＶＧＮＤＨ、電源線１５ａにＶＤＤが供給される。このとき、ＶＦＰをＶＶＧＮＤＨ程度とすると、ＶＦＰはＶＤＤに対し低いため、インバータ回路１４および１６はＳＴモードとなる。
　定電圧ＶＦＰはＶＶＧＮＤＬより大きくＶＤＤより小さければよい。定電圧ＶＦＰがＶＶＧＮＤＬに近すぎると、仮想グランド電圧ＶＶＧＮＤをＶＶＧＮＤＬとしたときに、インバータ回路１４および１６はＢＩモードとなり難い。よって、定電圧ＶＦＰは、ＶＤＤとＶＶＧＮＤＬとの中点の電圧以上（すなわち（ＶＤＤ－ＶＶＧＮＤＬ）／２以上）が好ましく、ＶＶＧＮＤＨにＶＤＤとＶＶＧＮＤＨの差の電圧を減じた電圧以上（すなわちＶＶＧＮＤＨ－（ＶＤＤ－ＶＶＧＮＤＨ）／２以上）がより好ましい。定電圧ＶＦＰがＶＶＤＤに近すぎると、仮想グランド電圧ＶＶＧＮＤをＶＶＧＮＤＨとしたときに、インバータ回路１４および１６はＳＴモードとなり難い。よって、定電圧ＶＦＰは、ＶＤＤとＶＶＧＮＤＨとの中点の電圧以下（すなわち（ＶＤＤ－ＶＶＧＮＤＨ）／２以下）が好ましい。
　フッタＰＳ・ＰＤＦＢでは、ＶＦＮがローレベルのときＢＩモードとなりハイレベルのときＳＴモードとなる。よって、フッタＰＳ・ＰＤＦＢ・タイプ１型とすると、ＢＩとＳＴモードの切り替えができなくなる。
　表１は定バイアスが可能か否かをまとめた表である。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、ＰＤＦＢでは、ヘッダＰＳにおいて定バイアスが可能である。フッタＰＳおよびデュアルＰＳでは定バイアスは不可でありドライバ２６を用いる。
　ＰＵＦＢでは、フッタＰＳにおいて、定バイアスが可能である。ヘッダＰＳおよびデュアルＰＳでは定バイアスは不可でありドライバ２６を用いる。ＰＵＰＤＦＢでは、ヘッダＰＳにおいて、ＰＤ（すなわちＶＦＮ）側のみ定バイアスが可能である。フッタＰＳにおいて、ＰＵ（すなわちＶＦＰ）側のみ定バイアスが可能である。デュアルＰＳにおいて、定バイアスは不可である。
　実施例３では、フィードバックＦＥＴｍ９および／またはｍ９ａのゲートがインバータ回路１４の入力ノードまたはインバータ回路１６の出力ノードに接続され、フィードバックＦＥＴｍ１０および／またはｍ１０ａのゲートがインバータ回路１６の入力ノードまたはインバータ回路１４の出力ノードに接続されている。これを実施例３型と呼ぶこととする。実施例３型の場合、表１のヘッダＰＳ・ＰＤＦＢ・タイプ１型は図４１に、フッタＰＳ・ＰＵＦＢ・タイプ１型は図４６に、ヘッダＰＳ・ＰＵＰＤＦＢ・ＰＤ側タイプ１型は図４８に、フッタＰＳ・ＰＵＰＤＦＢ・ＰＵ側タイプ１型は図４９に、図示されている。
　実施例２のように、フィードバックＦＥＴｍ９および／またはｍ９ａのゲートがインバータ回路１４の出力ノードに接続され、フィードバックＦＥＴｍ１０および／またはｍ１０ａのゲートがインバータ回路１６の出力ノードに接続されていてもよい。この場合を実施例２型とよぶこととする。実施例２型でも表１が成り立つ。
　図５４は、実施例４におけるヘッダＰＳ・ＰＤＦＢ・タイプ１型のメモリセルの回路図である。図５４に示すように、ＦＥＴｍ９（およびｍ１０）はＮチャネルＦＥＴであり、ゲートはインバータ回路１４（および１６）の出力ノードに接続されている。その他の構成は実施例３の図４１と同じであり説明を省略する。
　図５５は、実施例４におけるフッタＰＳ・ＰＵＦＢ・タイプ1型のメモリセルの回路図である。図５５に示すように、ＦＥＴｍ９ａ（およびｍ１０ａ）はＰチャネルＦＥＴであり、ゲートはインバータ回路１４（および１６）の出力ノードに接続されている。その他の構成は実施例３の図４６と同じであり説明を省略する。
　図５６は、実施例４におけるヘッダＰＳ・ＰＵＰＤＦＢ・ＰＤ側タイプ１型の回路図である。図５６に示すように、ＦＥＴｍ９（およびｍ１０）はＮチャネルＦＥＴであり、ＦＥＴｍ９ａ（およびｍ１０ａ）はＰチャネルＦＥＴであり、ゲートはインバータ回路１４（および１６）の出力ノードに接続されている。その他の構成は実施例３の図４８と同じであり説明を省略する。
　図５７は、実施例４におけるフッタＰＳ・ＰＵＰＤＦＢ・ＰＵ側タイプ１型の回路図である。図５７に示すように、ＦＥＴｍ９（およびｍ１０）はＮチャネルＦＥＴであり、ＦＥＴｍ９ａ（およびｍ１０ａ）はＰチャネルＦＥＴであり、ゲートはインバータ回路１４（および１６）の出力ノードに接続されている。その他の構成は実施例３の図４９と同じであり説明を省略する。
[実施例４の変形例１]
　実施例４の変形例１は、マスタスレーブ型フリップフロップ回路の例である。図５８は、実施例４の変形例１に係る電子回路の回路図である。図５８に示すように、ラッチ回路（Ｄラッチ回路）７６および７７を備えている。ラッチ回路７６および７７は、それぞれマスタ側およびスレーブ側ラッチ回路である。ラッチ回路７６はインバータ８０ａおよび８０ｂを有する双安定回路８０とインバータ７８ａとを備えている。インバータ７８ａはクロック信号Ｃがハイレベルのとき動作し、インバータ８０ｂはクロック信号Ｃがローレベルとなると動作する。ラッチ回路７７は双安定回路１２とパスゲート７９ａを備えている。双安定回路１２のループ内にパスゲート７９ｂが設けられている。パスゲート７９ａはクロック信号Ｃがローレベルのとき動作し、パスゲート７９ｂはクロック信号Ｃがハイレベルとなると動作する。双安定回路１２のループのうちノードＱＢはインバータ７８ｂを介しＱ信号として出力される。
　クロック生成回路８１はイネーブル信号ＶＥＮがハイレベルのとき動作し、ローレベルのとき動作しない。クロック生成回路８１は、クロック信号ＶＣＬＫとしてローレベルが入力するとクロック信号Ｃとしてハイレベルをクロック信号ＣＢとしてローレベルを出力し、クロック信号ＶＣＬＫとしてハイレベルが入力するとクロック信号Ｃとしてローレベルをクロック信号ＣＢとしてハイレベルを出力する。
　電源線１５ａにはパワースイッチ３０から仮想電源電圧ＶＶＤＤが供給され、グランド線１５ｂにはグランド電圧ＶＧＮＤが供給され、ヘッダＰＳ型である。インバータ回路１４および１６のフィードバックＦＥＴはＰチャネルＦＥＴｍ９およびｍ１０であり、ＰＤＦＢ型である。電圧ＶＦＮは定電圧であり、タイプ１型である。ＦＥＴｍ９（およびｍ１０）のゲートはインバータ回路１６（および１４）の出力ノードに接続されており、実施例３型である。このように、図５８の変形例１はヘッダＰＳ・ＰＤＦＢ・タイプ１型・実施例３型である。
　表１はマスタスレーブ型フリップフロップ回路でも成り立つ。すなわち、マスタスレーブ型フリップフロップ回路を、フッタＰＳ・ＰＵＦＢ・タイプ１型、ヘッダＰＳ・ＰＵＰＤＦＢ・ＰＤ側タイプ１型、フッタＰＳ・ＰＵＰＤＦＢ・ＰＵ側タイプ１型としてもよい。また、双安定回路１２は、実施例３型でもよいし、実施例２型でもよい。双安定回路１２をマスタ側ラッチ回路に用いてもよい。
［シミュレーション］
　マスタスレーブ型フリップフロップ回路のＳＮＭおよびスタンバイパワーをシミュレーションした。シミュレーションした回路は以下の回路Ａ～Ｃである。
回路Ａ：通常のディレイフリップフロップ回路
回路Ｂ：ヘッダＰＳ・ＰＤＦＢ・タイプ２型・実施例２型
回路Ｃ：ヘッダＰＳ・ＰＤＦＢ・タイプ１型・実施例３型（図５８に示した回路）
　シミュレーション条件は以下である。
回路Ａ：
　構成する各トランジスタのチャネル幅Ｗ/長さＬはスタンダードセルを参考に決定した。
回路Ｂ：
　ラッチ回路７７における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。
　ＦＥＴｍ１およびｍ１ａ：１８０ｎｍ／６０ｎｍ
　ＦＥＴｍ２ａ、ｍ２ｂ、ｍ４ａおよびｍ４ｂ：３８５ｎｍ／６０ｎｍ
　ＦＥＴｍ９およびｍ１０：１５０ｎｍ／６０ｎｍ
　回路Ｂには実施例２の図１７と同様にインバータ２６ａを設けており、チャネル幅Ｗ／長さＬは以下である。
　インバータ２６ａのＦＥＴ：１５０ｎｍ／６０ｎｍ
回路Ｃ：
　ラッチ回路７７における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。
　ＦＥＴｍ１およびｍ１ａ：１３０ｎｍ／６０ｎｍ
　ＦＥＴｍ２ａ、ｍ２ｂ、ｍ４ａおよびｍ４ｂ：３８５ｎｍ／６０ｎｍ
　ＦＥＴｍ９およびｍ１０：１５０ｎｍ／６０ｎｍ
　各電圧は以下である。
　ＶＶＤＤＨ＝１．２Ｖ
　ＶＶＤＤＬ＝０．２Ｖ
　ＶＧＮＤ＝０Ｖ
　ＶＦＮＨ＝０．２Ｖ
　図５９（ａ）および図５９（ｂ）は、フリップフロップ回路のバタフライカーブを示す図である。図５９（ａ）は、（Ｖｉｎ，Ｖｏｕｔ）が（Ｌ，Ｈ）を記憶ノードとし、図５９（ｂ）は、（Ｈ，Ｌ）を記憶ノードとしている。回路Ａでは、ＶＶＤＤ＝０．２Ｖとした。回路Ｃでは、ＳＴモードとしＶＶＤＤＬ＝０．２Ｖとした。いずれもＴＴについて示している。
　なお、ＳＮＭのＴＴはＦＥＴの閾値電圧がＴｙｐｉｃａｌなときのＳＮＭである。以降、ＦＦ、ＳＳ、ＦＳおよびＳＦは閾値電圧がプロセス変動によりＴｙｐｉｃａｌ値よりＦａｓｔ（Ｆ）側またはＳｌｏｗ（Ｓ）側に３σばらついたときのＳＮＭを示す。
　図５９（ａ）および図５９（ｂ）に示すように、回路Ａではバタフライカーブはほぼ対称であり、開口が小さくノイズマージンが小さい。回路Ｃでは、ＶＶＤＤ＝０．２Ｖとすることで双安定回路１２がＳＴモードとなり、伝達特性のヒステリシスが大きくなる。これにより、記憶ノード側の開口が大きくなりノイズマージンが大きくなる。
　図６０（ａ）は、ＳＮＭを示す図、図６０（ｂ）は、スタンバイパワーを示す図である。図６０（ａ）では、（Ｌ，Ｈ）および（Ｈ，Ｌ）について、ＴＴ、ＦＦ、ＳＳ、ＦＳ、ＳＦのＳＮＭを示している。回路Ａでは、ＶＶＤＤ＝０．２Ｖとし、回路Ｂおよび回路Ｃでは、ＳＴモードとしＶＶＤＤＬ＝０．２Ｖとした。
　回路ＡではＳＮＭは約６０ｍＶである。回路Ｂでは回路ＡよりＳＮＭが少し高くなり７０ｍＶ～８０ｍＶ程度である。回路ＣではＳＮＭが９０ｍＶ～１００ｍＶとなり、十分なＳＮＭを得ることができる。回路ＣにおいてＳＮＭを８０ｍＶとすればＶＶＤＤＬを０．２Ｖより低くでき、より消費電力を削減できる。
　図６０（ｂ）において、「ＳＢ１．２」はＶＶＤＤを１．２Ｖとしたスタンバイ状態、「ＵＬＶ０．２」はＶＶＤＤＬ＝０．２Ｖとした低電圧リテンション状態である。ＳＢ１．２では、回路Ｂは回路Ａよりスタンバイパワーが約１４％大きい。回路Ｃでは、スタンバイ状態のパワーを回路Ａと同程度にできる。回路ＢおよびＣのＵＬＶ０．２では、回路Ａに比べスタンバイパワーを９８％削減できる。このように、実施例４の変形例１のフリップフロップ回路Ｃでは、回路ＡとＶＤＤ＝１．２Ｖにおけるスタンバイパワーが同程度であり、低電圧リテンション状態におけるスタンバイパワーを９８％削減できる。
　表２は、回路Ａ、バルーンＦＦ、ＮＶＦＦおよび回路Ｃについて、電力削減効果、チップ面積、遅延、ＢＥＴ、プロセスコストおよび制御ステップ数を示す表である。バルーンＦＦはバルーン型ＦＦ回路であり、ＮＶＦＦは実施例１のような不揮発性メモリ素子を用いたＦＦ回路である。
Figure JPOXMLDOC01-appb-T000002
　電力削減効果は、低電圧リテンション状態における回路Ａからの削減率を示している。ＮＶＦＦおよび回路Ｃでは、回路Ａに比べそれぞれ９９％および９８％電力を削減できる。面積は回路Ａの面積を１としている。バルーンＦＦの面積は回路Ａの面積の１．７倍となる。ＮＶＦＦの面積は回路Ａの面積の１．５倍となる。回路Ｃの面積は回路Ａの面積の１．２倍である。遅延は、ＣＬＫ－ＱＨおよびＣＬＫ－ＱＬのそれぞれで回路Ａを基準に比較しており、回路Ａを１としている。バルーンＦＦおよびＮＶＦＦの遅延は回路Ａに比べ１．１から１．２である。回路Ｃの遅延は回路Ａに比べＣＬＫ－ＱＬが１．６である。
　バルーンＦＦのＢＥＴは１００ｎｓであるのに対しＮＶＦＦのＢＥＴは８μｓと長くなる。これに対し回路ＣのＢＥＴは１６０ｎｓであり、バルーンＦＦ程度である。ＮＶ－ＦＦのプロセスコストは不揮発性素子のプロセスコストが高いため高い。これに対し、回路ＣはＣＭＯＳプロセスで作製できるため、回路Ｃのプロセスコストは回路ＡおよびバルーンＦＦ程度に低い。制御ステップ数はパワースイッチの制御を含まない制御に必要なパルス数である。バルーンＦＦおよびＮＶＦＦの制御ステップ数は３である、これに対し、回路Ｃの制御ステップ数は回路Ａの制御ステップ数と同じく０である。
　このように、回路Ｃは、ＮＶＦＦと同程度の電力削減効果およびチップ面積であり、ＢＥＴはバルーンＦＦと同程度であり、プロセスコストおよび制御ステップは回路Ａと同程度にできる。
　次にＳＯＣ（System on a chip）等のロジックシステムを想定しスタンバイパワーをシミュレーションした。図６１（ａ）は、シミュレーションしたロジックシステムの概念図である。システム８２の５０％の面積をＬＬＣ（Last-level Cache）８４とした。システム８２の残りの５０％には複数のコア８３が設けられているとした。各コア８３の面積の２０％がＦＦ（フリップフロップ）８３ａであり、１０％がＦＬＣ（First-level Cache）８３ｂとした。シミュレーションしたシステムは以下のシステムＡおよびＣである。
システムＡ：６Ｔ－ＳＲＡＭを用いたキャッシュおよびフリップフロップ
システムＣ：実施例３のヘッダＰＳ・ＰＤＦＢ・タイプ１型を用いたキャッシュおよび図５８に示したフリップフロップ回路
　図６１（ｂ）は、システムＡおよびＣの規格化スタンバイパワーを示す図である。システムＡのＡ１はコア８３およびＬＬＣ８４ともにＶＶＤＤ＝１．２Ｖのスタンバイ状態である。Ａ２はコア８３のＦＦ８３ａをＶＶＤＤ＝１．２Ｖのスタンバイ状態とし、ＦＬＣ８３ｂをＶＶＤＤ＝０．８Ｖのスリープ状態とし、コア８３のうちＦＦ８３ａとＦＬＣ８３ｂを除く回路をすべて電源遮断し、ＬＬＣ８４をＶＶＤＤ＝１．２Ｖとした状態である。Ａ３はコア８３のＦＦ８３ａをＶＶＤＤ＝１．２Ｖのスタンバイ状態とし、ＦＬＣ８３ｂをＶＶＤＤ＝０．８Ｖのスリープ状態とし、コア８３のうちＦＦ８３ａとＦＬＣ８３ｂを除く回路をすべて電源遮断し、ＬＬＣ８４をＶＶＤＤ＝０．８Ｖのスリープ状態とした状態である。Ａ２の規格化スタンバイパワーはＡ１の約０．６であり、Ａ３の規格化スタンバイパワーは、Ａ１の約０．５である。
　システムＣのＣ１はコア８３およびＬＬＣ８４ともにＶＶＤＤ＝１．２Ｖのスタンバイ状態である。Ｃ２はコア８３のＦＦ８３ａをＶＶＤＤ＝０．２Ｖの低電圧リテンション状態とし、ＦＬＣ８３ｂをＶＶＤＤ＝０．２Ｖの低電圧リテンション状態とし、コア８３のうちＦＦ８３ａとＦＬＣ８３ｂを除く回路をすべて電源遮断し，ＬＬＣ８４をＶＶＤＤ＝１．２Ｖとした状態である。Ｃ３はコア８３のＦＦ８３ａをＶＶＤＤ＝０．２Ｖの低電圧リテンション状態とし，ＦＬＣ８３ｂをＶＶＤＤ＝０．２Ｖの低電圧リテンション状態とし、コア８３のうちＦＦ８３ａとＦＬＣ８３ｂを除く回路をすべて電源遮断し、ＬＬＣ８４をＶＶＤＤ＝０．２Ｖの低電圧リテンション状態とした状態である。Ｃ２の規格化スタンバイパワーはＡ１の０．２以下であり、Ｃ３の規格化スタンバイパワーは、Ｃ１の約０．０５である。
　以上のように、システムＣでは、ＦＦ８３ａ、ＦＬＣ８３ｂおよびＬＬＣ８４を低電圧リテンション状態とすることにより、スタンバイパワーを非常に小さくできる。
　実施例４およびその変形例１によれば、実施例２型では、インバータ回路１４（第１インバータ回路）のＦＥＴｍ９およびｍ９ａ（第４ＦＥＴ）のゲートは、インバータ回路１４の出力ノードまたはインバータ回路１６の入力ノードに接続され、インバータ回路１６（第２インバータ回路）のＦＥＴｍ１０およびｍ１０ａのゲートは、インバータ回路１４の入力ノードまたはインバータ回路１６の出力ノードに接続されている。このとき、ＦＥＴｍ９およびｍ１０のチャネルの導電型はＦＥＴｍ２、ｍ２ａ、ｍ２ｂ、ｍ４、ｍ４ａおよびｍ４ｂと同じであり、ＦＥＴｍ９ａおよびｍ１０ａのチャネルの導電型はＦＥＴｍ１、ｍ１ａ、ｍ１ｂ、ｍ３、ｍ３ａおよびｍ３ｂと同じである。
　実施例３型では、インバータ回路１４のフィードバックＦＥＴｍ９およびｍ９ａのゲートは、インバータ回路１６の出力ノードまたはインバータ回路１４の入力ノードに接続され、インバータ回路１６のＦＥＴｍ１０およびｍ１０ａのゲートは、インバータ回路１６の入力ノードまたはインバータ回路１４の出力ノードに接続されている。このとき、ＦＥＴｍ９およびｍ１０のチャネルの導電型はＦＥＴｍ１、ｍ１ａ、ｍ１ｂ、ｍ３、ｍ３ａおよびｍ３ｂと同じであり、ＦＥＴｍ９ａおよびｍ１０ａのチャネルの導電型はＦＥＴｍ２、ｍ２ａ、ｍ２ｂ、ｍ４、ｍ４ａおよびｍ４ｂと同じである。
　実施例２型および実施例３型のいずれにおいても、パワースイッチ３０（電源回路）は、電源電圧ＶＶＤＤ－ＶＶＧＮＤを、双安定回路１２がデータをライトおよびリード可能な第１電圧と、第１電圧より低く双安定回路１２がデータを保持可能な第２電圧と、に切り替えて供給する。パワースイッチ３０が双安定回路１２に第１電圧および第２電圧のいずれを供給するときにも、制御ノードＶＦＮおよびＶＦＰには定バイアスが供給される。これにより、ドライバ２６が不要となり、電子回路を小型化できる。また消費電力を抑制できる。
　図５３（ａ）および表１のように、ＰＤＦＢおよびＰＵＰＤＦＢ・ヘッダＰＳでは、電源電圧ＶＶＤＤ－ＶＧＮＤを第１電圧と第２電圧に切り替えるとき、グランド線１５ｂ（第２電源線）に一定のグランド電圧ＶＧＮＤ（第３電圧）を供給し、電源線１５ａ（第１電源線）に、ＶＶＤＤＨ（第４電圧）およびＶＶＤＤＬ（第５電圧）とを切り替えて供給する。図５３（ｂ）および表１のように、ＰＵＦＢおよびＰＵＰＤＦＢ・フッタＰＳでは、電源電圧ＶＤＤ－ＶＶＧＮＤを第１電圧と第２電圧に切り替えるとき、電源線１５ａ（第２電源線）に一定の電源電圧ＶＤＤ（第３電圧）を供給し、グランド線１５ｂ（第１電源線）に、ＶＶＧＮＤＬ（第４電圧）およびＶＶＧＮＤＨ（第５電圧）とを切り替えて供給する。これにより、制御線に定バイアスＶＦＮおよびＶＦＰを供給してもＢＩモードとＳＴモードを切り替えることができる。
　以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　メモリセル
　１２　双安定回路
　１４、１６　インバータ回路
　２０　セルアレイ
　２２、２２ａ－２２ｄ　サブアレイ
　２４、２４ａ、２４ｂ、２４Ａ－２４Ｃ、２４１－２４ｎ　ブロック
　２８　制御回路
　３０　パワースイッチ
　４０、４１　レジスタ
　

Claims (24)

  1. 　各々のメモリセルが、伝達特性にヒステリシスを実質的に有さない第１モードと伝達特性にヒステリシスを有する第２モードとが切り替わる第１インバータ回路および第２インバータ回路を各々備え、前記第１インバータ回路の出力ノードおよび入力ノードは前記第２インバータ回路のそれぞれ入力ノードおよび出力ノードに接続された双安定回路を備える複数のメモリセルを有するセルアレイと、
    　前記複数のメモリセルのうちデータを保持しなくてもよい１または複数の第１メモリセルを電源遮断した後、前記複数のメモリセルのうち残りの１または複数の第２メモリセル内の双安定回路を前記第２モードとし、前記第２モードを維持した状態で前記１または複数の第２メモリセル内の双安定回路に、データをリードおよび／またはライトするときに双安定回路に供給される第１電源電圧より低く前記第２モードの双安定回路がデータを保持できる第２電源電圧を供給する制御回路と、
    を備える電子回路。
  2. 　前記セルアレイは、各々のブロックが少なくとも２つのメモリセルを含む複数のブロックに分割され、
    　前記制御回路は、前記複数のブロックからデータを保持しなくてもよい１または複数の第１ブロックを抽出し、前記１または複数の第１ブロックを電源遮断した後、前記複数のブロックのうち残りの１または複数の第２ブロック内の双安定回路を前記第２モードとし、前記第２モードを維持した状態で前記１または複数の第２ブロック内の双安定回路に前記第２電源電圧を供給する請求項１に記載の電子回路。
  3. 　前記制御回路は、前記１または複数の第２ブロック内の双安定回路を前記第２モードとする前に、前記１または複数の第２ブロックに、前記第１電源電圧より低くかつ前記第２電源電圧より高く前記第１モードの双安定回路がデータを保持できる第３電源電圧を供給する請求項２に記載の電子回路。
  4. 　前記制御回路は、前記１または複数の第２ブロック内の双安定回路に前記第３電源電圧を供給した状態で前記１または複数の第２ブロック内の双安定回路を前記第２モードとする請求項３に記載の電子回路。
  5. 　前記１または複数の第２ブロックは複数の第２ブロックであり、
    　前記制御回路は、前記複数の第２ブロックのうち１または複数の第３ブロックの双安定回路に前記第３電源電圧を供給した状態で前記１または複数の第３ブロック内の双安定回路を前記第２モードとし、前記１または複数の第３ブロック内の双安定回路を前記第２モードとした状態で前記第２電源電圧を供給し、その後、前記複数の第２ブロックのうち前記１または複数の第３ブロックとは別の１または複数の第４ブロックの双安定回路に前記第３電源電圧を供給した状態で前記１または複数の第４ブロック内の双安定回路を前記第２モードとし、前記１または複数の第４ブロック内の双安定回路を前記第２モードとした状態で前記第２電源電圧を供給する請求項３に記載の電子回路。
  6. 　前記１または複数の第２ブロックは複数の第２ブロックであり、
    　前記制御回路は、前記複数の第２ブロック内の双安定回路に前記第３電源電圧を供給した状態で前記複数の第２ブロック内の双安定回路を前記第２モードとした後、前記複数の第２ブロック内の双安定回路を前記第２モードとした状態で前記第２電源電圧を供給する請求項３に記載の電子回路。
  7. 　前記セルアレイの外に設けられ、外部回路から受信した前記データを保持しなくてもよいブロックを示す情報を記憶する記憶回路を備え、前記制御回路は、前記情報に基づき、前記データを保持しなくてもよい前記１または複数の第１ブロックを抽出する請求項２から６のいずれか一項に記載の電子回路。
  8. 　前記第１インバータ回路および前記第２インバータ回路は、
    　ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、
    　ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、
    　ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された第２導電型のチャネルの第３ＦＥＴと、
    　ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第４ＦＥＴと、
    を各々備え、
    　前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノード、出力ノード、前記第２インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、
    　前記第２インバータ回路の第４ＦＥＴのゲートは、前記第２インバータ回路の入力ノード、出力ノード、前記第１インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、
    　前記第１インバータ回路の第４ＦＥＴは、ゲートが前記第１インバータ回路の出力ノードまたは前記第２インバータ回路の入力ノードに接続されているとき第２導電型のチャネルのＦＥＴであり、ゲートが前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続されているとき第１導電型のチャネルのＦＥＴであり、
    　前記第２インバータ回路の第４ＦＥＴは、ゲートが前記第２インバータ回路の出力ノードまたは前記第１インバータ回路の入力ノードに接続されているとき第２導電型のチャネルのＦＥＴであり、ゲートが前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続されているとき第１導電型のチャネルのＦＥＴである請求項１から７のいずれか一項に記載の電子回路。
  9. 　前記第１インバータ回路および前記第２インバータ回路の制御ノードには定バイアスが印加され、前記第１インバータ回路および前記第２インバータ回路は、前記第１電源電圧が供給されるとき前記第１モードとなり、前記第２電源電圧が供給されるとき前記第２モードとなる請求項８に記載の電子回路。
  10. 　　ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、
    　　ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、
    　　ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された第２導電型のチャネルの第３ＦＥＴと、
    　　ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第１導電型のチャネルの第４ＦＥＴと、
    を各々備える第１インバータ回路および第２インバータ回路と、
    　前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第１記憶ノードと、
    　前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第２記憶ノードと、を備え、
    　前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続され、
    　前記第２インバータ回路の第４ＦＥＴのゲートは前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続された双安定回路。
  11. 　請求項１０に記載の双安定回路と、
    　前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第１電圧と、前記第１電圧より低く前記双安定回路がデータを保持可能な第２電圧と、に切り替えて供給する電源回路と、
    を備える電子回路。
  12. 　前記電源回路が前記双安定回路に前記第１電圧および前記第２電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される請求項１１に記載の電子回路。
  13. 　前記定バイアスは、前記第１電圧が供給されるときの前記第１電源線の電圧と前記第２電源線の電圧との間のバイアスである請求項１２に記載の電子回路。
  14. 　前記定バイアスは、前記第１電圧が供給されるときの前記第１電源線の電圧と前記第２電源線の電圧との中間より前記第２電源線の電圧に近い請求項１２に記載の電子回路。
  15. 　前記第４ＦＥＴがＰチャネルＦＥＴのとき、前記電源回路が前記第１電圧および第２電圧を供給するとき前記制御ノードにそれぞれローレベルおよび前記ローレベルより高いハイレベルを供給し、
    　前記第４ＦＥＴがＮチャネルＦＥＴのとき、前記電源回路が前記第１電圧および第２電圧を供給するとき前記制御ノードにそれぞれハイレベルおよび前記ハイレベルより低いローレベルを供給する制御回路を備える請求項１１に記載の電子回路。
  16. 　　ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、
    　　ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、
    　　ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された第２導電型のチャネルの第３ＦＥＴと、
    　　ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第４ＦＥＴと、
    を各々備える第１インバータ回路および第２インバータ回路と、
    　前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第１記憶ノードと、
    　前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第２記憶ノードと、
    　を備え、
    　前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノード、出力ノード、前記第２インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、
    　前記第２インバータ回路の第４ＦＥＴのゲートは、前記第２インバータ回路の入力ノード、出力ノード、前記第１インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続された双安定回路と、
    　前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第１電圧と、前記第１電圧より低く前記双安定回路がデータを保持可能な第２電圧と、に切り替えて供給する電源回路と、
    を備え、
    　前記電源回路が前記双安定回路に前記第１電圧および前記第２電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される電子回路。
  17. 　前記電源回路は、前記電源電圧を前記第１電圧と前記第２電圧とに切り替えるときに、前記第２電源線には一定の第３電圧を供給し、前記第１電源線に供給する電圧をそれぞれ第４電圧と第５電圧とに切り替える請求項１６に記載の電子回路。
  18. 　前記定バイアスは、前記第３電圧と前記第４電圧との間のバイアスである請求項１７に記載の電子回路。
  19. 　前記第１インバータ回路の第４ＦＥＴは、ゲートが前記第１インバータ回路の出力ノードまたは前記第２インバータ回路の入力ノードに接続されているとき第２導電型のチャネルのＦＥＴであり、ゲートが前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続されているとき第１導電型のチャネルのＦＥＴであり、
    　前記第２インバータ回路の第４ＦＥＴは、ゲートが前記第２インバータ回路の出力ノードまたは前記第１インバータ回路の入力ノードに接続されているとき第２導電型のチャネルのＦＥＴであり、ゲートが前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続されているとき第１導電型のチャネルのＦＥＴである請求項１６から１８のいずれか一項に記載の電子回路。
  20. 　各々のメモリセルが、データを揮発的に記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を備える複数のメモリセルを有するセルアレイと、
    　前記セルアレイを電源遮断するときに、前記複数のメモリセルのうち揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよい１または複数の第１メモリセルを電源遮断し、前記第１メモリセルを電源遮断した後前記複数のメモリセルのうち残りの１または複数の第２メモリセルにおいて双安定回路に揮発的に記憶されたデータを前記不揮発性素子にストアするストア動作を行い、その後前記第２メモリセルを電源遮断する制御回路と、
    を備える電子回路。
  21. 　前記セルアレイは、各々のブロックが少なくとも２つのメモリセルを含む複数のブロックに分割され、
    　前記制御回路は、前記セルアレイを電源遮断するときに、前記複数のブロックからブロック内のメモリセルが揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよい１または複数の第１ブロックを抽出し、前記１または複数の第１ブロックを電源遮断し、前記１または複数の第１ブロックを電源遮断した後前記複数のブロックのうち残りの１または複数の第２ブロック内のメモリセルにおいてストア動作を行い、ストア動作の終了した第２ブロックを電源遮断する請求項２０に記載の電子回路。
  22. 　前記制御回路は、前記１または複数の第１ブロックを全て電源遮断した後、前記１または複数の第２ブロック内のメモリセルにおいてストア動作を行う請求項２１に記載の電子回路。
  23. 　前記セルアレイの外に設けられ、外部回路から受信した前記１または複数の第１ブロックを示す情報を記憶する記憶回路を備え、
    　前記制御回路は、前記情報に基づき、前記１または複数の第１ブロックを抽出する請求項２１または２２に記載の電子回路。
  24. 　前記制御回路は、前記複数のブロックから、ブロック内のメモリセルが揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよいブロックと、ブロック内のいずれのメモリセルも揮発的に書き換えられていないブロックと、を前記１または複数の第１ブロックとして抽出し、前記１または複数の第１ブロックを電源遮断し、前記１または複数の第１ブロックを電源遮断した後前記複数のブロックのうち残りの１または複数の第２ブロック内のメモリセルにおいてストア動作を行い、ストア動作の終了した第２ブロックを電源遮断する請求項２１から２３のいずれか一項に記載の電子回路。
    　
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