JP6830681B2 - 電子回路 - Google Patents

電子回路 Download PDF

Info

Publication number
JP6830681B2
JP6830681B2 JP2019124905A JP2019124905A JP6830681B2 JP 6830681 B2 JP6830681 B2 JP 6830681B2 JP 2019124905 A JP2019124905 A JP 2019124905A JP 2019124905 A JP2019124905 A JP 2019124905A JP 6830681 B2 JP6830681 B2 JP 6830681B2
Authority
JP
Japan
Prior art keywords
circuit
power supply
voltage
inverter
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019124905A
Other languages
English (en)
Other versions
JP2019216423A (ja
Inventor
菅原　聡
聡 菅原
山本　修一郎
修一郎 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Science and Technology Agency
Original Assignee
Japan Science and Technology Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Science and Technology Agency filed Critical Japan Science and Technology Agency
Publication of JP2019216423A publication Critical patent/JP2019216423A/ja
Application granted granted Critical
Publication of JP6830681B2 publication Critical patent/JP6830681B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0233—Bistable circuits
    • H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Description

本発明は、電子回路に関し、例えばインバータ回路を有する電子回路に関する。
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路等の集積回路の消費電力を削減する技術として、例えばパワーゲーティング（ＰＧ）技術がある。パワーゲーティング技術においては、電源遮断時の情報の保持が課題となる。このような情報の保持のため、記憶回路に不揮発性メモリ等の不揮発性回路を用いることが検討されている（特許文献１）。また、集積回路の消費電力を低減するため、低電圧駆動技術が検討されている。
国際公開２０１３／１７２０６６号
しかしながら、従来ＣＭＯＳで構成されていた記憶回路に不揮発性メモリを用いると、システムの動作速度などの性能が劣化する、さらに、製造工程が複雑になる。また、ロジック回路の電源電圧を低減すると、トランジスタのバラツキ耐性とノイズ耐性などの回路性能が劣化し安定動作が難しくなる。
本発明は上記課題に鑑みなされたものであり、電子回路の消費電力を削減することを目的とする。
本発明は、電源電圧が供給される正電源と負電源との間に接続され、第１モードと第２モードとが切り替わるインバータ回路である第１インバータおよび第２インバータがループ状に接続された双安定回路と、前記インバータ回路に、前記インバータ回路を前記第１モードとする第１信号と、前記インバータ回路を前記第２モードとする第２信号と、を出力する制御回路と、前記インバータ回路が前記第１モードのとき前記電源電圧として第１電圧を供給し、前記インバータ回路が前記第２モードのとき前記電源電圧として前記第１電圧より高い第２電圧を供給する電源供給回路と、を具備し、前記第１モードは伝達特性にヒステリシスを有するモードであり前記第２モードは伝達特性にヒステリシスがないモードである、および／または、前記第１モードは前記第２モードより伝達特性が急峻であるモードであることを特徴とする電子回路である。
上記構成において、前記双安定回路は、前記第１モードにおいてデータを保持しデータの書き込みおよび読み出しが行なわれず、前記第２モードにおいてデータの書き込みおよび読み出しが行なわれる構成とすることができる。
上記構成において、前記電源供給回路は、前記制御回路が前記第１信号を出力した後に、前記第２電圧を前記第１電圧に切り替え、前記制御回路が前記第２信号を出力する前に、前記第１電圧を前記第２電圧に切り替える構成とすることができる。
上記構成において、前記インバータ回路は、前記第１モード、前記第２モード、および第３モードに切り替わり、前記第３モードは、前記第１モードより小さい前記ヒステリシスを有し、および／または、前記第２モードより伝達特性が急峻であり、前記制御回路は、前記インバータ回路に、前記インバータ回路を前記第３モードとする第３信号を出力し、前記電源供給回路は、前記インバータ回路が前記第３モードのとき前記電源電圧として前記第２電圧より低い第３電圧を供給する構成とすることができる。
上記構成において、前記第１インバータおよび前記第２インバータにより形成されるループ内にクロック信号に同期しオンおよびオフするスイッチと、前記第１インバータおよび前記第２インバータが前記第１モードのとき前記スイッチに前記クロック信号を供給せず、前記第１インバータおよび前記第２インバータが前記第２モードのとき前記スイッチに前記クロック信号を供給するクロック供給回路と、を具備する構成とすることができる。
上記構成において、前記インバータ回路は、前記正電源と前記負電源にそれぞれソースが接続され、少なくとも一方が複数直列に接続された第１ＰチャネルＦＥＴおよび第１ＮチャネルＦＥＴと、前記第１ＰチャネルＦＥＴのゲートおよび前記第１ＮチャネルＦＥＴのゲートが共通に接続された入力ノードと、前記第１ＰチャネルＦＥＴの１つのドレインおよび前記第１ＮチャネルＦＥＴの１つのドレインが共通に接続された出力ノードと、前記第１ＰチャネルＦＥＴおよび前記第１ＮチャネルＦＥＴのうち複数直列に接続された少なくとも一方の複数の第１ＦＥＴ間に設けられた中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が前記第１信号および前記第２信号が入力する制御ノードに接続され、前記第１ＰチャネルＦＥＴおよび前記第１ＮチャネルＦＥＴのうち複数直列に接続された少なくとも一方の導電型と同じ導電型の第２ＰチャネルＦＥＴおよび第２ＮチャネルＦＥＴの少なくとも一方の第２ＦＥＴと、を備える構成とすることができる。
上記構成において、前記制御回路は、前記第１信号として、前記第２ＰチャネルＦＥＴの制御ノードにローレベルを出力し、および／または、前記第２ＮチャネルＦＥＴの制御ノードにハイレベルを出力し、前記第２信号として、前記第２ＰチャネルＦＥＴの制御ノードにハイレベルを出力し、および／または、前記第２ＮチャネルＦＥＴの制御ノードにローレベルを出力する構成とすることができる。
上記構成において、前記第１ＰチャネルＦＥＴおよび前記第１ＮチャネルＦＥＴは、いずれも直列に複数接続され、前記第２ＦＥＴは、前記第２ＰチャネルＦＥＴおよび前記第２ＮチャネルＦＥＴを含み、前記制御回路は、前記第１信号として、前記第２ＰチャネルＦＥＴの制御ノードにローレベルを出力し、かつ前記第２ＮチャネルＦＥＴの制御ノードにハイレベルを出力し、前記第２信号として、前記第２ＰチャネルＦＥＴの制御ノードにハイレベルを出力し、かつ前記第２ＮチャネルＦＥＴの制御ノードにローレベルを出力する構成とすることができる。
上記構成において、前記電源供給回路は、前記正電源および前記負電源の少なくとも一方と前記インバータ回路との間に接続されたＭＯＳＦＥＴを含む構成とすることができる。
本発明は、電源電圧が供給される正電源と負電源にそれぞれソースが接続され、少なくとも一方が複数直列に接続された第１ＰチャネルＦＥＴおよび第１ＮチャネルＦＥＴと、前記第１ＰチャネルＦＥＴのゲートおよび前記第１ＮチャネルＦＥＴのゲートが共通に接続された入力ノードと、前記第１ＰチャネルＦＥＴの１つのドレインおよび前記第１ＮチャネルＦＥＴの１つのドレインが共通に接続された出力ノードと、前記第１ＰチャネルＦＥＴおよび前記第１ＮチャネルＦＥＴのうち複数直列に接続された少なくとも一方の複数の第１ＦＥＴ間に設けられた中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続され、前記第１ＰチャネルＦＥＴおよび前記第１ＮチャネルＦＥＴのうち複数直列に接続された少なくとも一方の導電型と同じ導電型の第２ＰチャネルＦＥＴおよび第２ＮチャネルＦＥＴの少なくとも一方の第２ＦＥＴと、を備えるインバータ回路と、前記第２ＦＥＴの制御ノードに、前記インバータ回路を第１モードとする第１信号と、前記インバータ回路を第２モードとする第２信号と、を出力する制御回路と、を具備し、前記制御回路は、前記第１信号として、前記第２ＰチャネルＦＥＴの制御ノードにローレベルを出力し、および／または、前記第２ＮチャネルＦＥＴの制御ノードにハイレベルを出力し、前記第２信号として、前記第２ＰチャネルＦＥＴの制御ノードにハイレベルを出力し、および／または、前記第２ＮチャネルＦＥＴの制御ノードにローレベルを出力し、前記第１モードは伝達特性にヒステリシスを有するモードであり前記第２モードは伝達特性にヒステリシスがないモードである、および／または、前記第１モードは前記第２モードより伝達特性が急峻であるモードであることを特徴とする電子回路である。
上記構成において前記第１ＰチャネルＦＥＴおよび前記第１ＮチャネルＦＥＴは、いずれも直列に複数接続され、前記第２ＦＥＴは、前記第２ＰチャネルＦＥＴおよび前記第２ＮチャネルＦＥＴを含み、前記制御回路は、前記第１信号として、前記第２ＰチャネルＦＥＴの制御ノードにローレベルを出力し、かつ前記第２ＮチャネルＦＥＴの制御ノードにハイレベルを出力し、前記第２信号として、前記第２ＰチャネルＦＥＴの制御ノードにハイレベルを出力し、かつ前記第２ＮチャネルＦＥＴの制御ノードにローレベルを出力する構成とすることができる。
上記構成において、前記インバータ回路が前記第１モードのとき前記電源電圧として第１電圧を供給し、前記インバータ回路が前記第２モードのとき前記電源電圧として前記第１電圧より高い第２電圧を供給する電源供給回路を具備する構成とすることができる。
上記構成において、前記インバータ回路を有する論理回路を具備する構成とすることができる。
本発明は、電源電圧が供給される正電源と負電源との間に接続され、ループを形成する第１インバータおよび第２インバータと、前記ループ内にクロック信号に同期しオンおよびオフするスイッチと、を備える双安定回路と、前記スイッチに前記クロック信号を供給するクロック供給回路と、前記クロック供給回路が前記クロック信号を供給しないとき前記電源電圧として第１電圧を供給し、前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第１電圧より高い第２電圧を供給する電源供給回路と、を具備することを特徴とする電子回路である。
本発明によれば、電子回路の消費電力を削減することができる。
図１（ａ）および図１（ｂ）は、実施例１に係る電子回路を示す回路図である。 図２（ａ）および図２（ｂ）は、実施例１の変形例１に係る電子回路の回路図である。 図３は、実施例１の変形例１におけるインバータ回路の伝達特性を示す図である。 図４（ａ）および図４（ｂ）は、実施例１の変形例１における時間に対する出力電圧を示した図である。 図５（ａ）から図５（ｅ）は、実施例１の変形例１におけるタイミングチャートである。 図６（ａ）は、実施例２に係る電子回路の記憶セルを示す回路図、図６（ｂ）は電子回路を示す回路図である。 図７（ａ）および図７（ｂ）は、実施例２における記憶セルの特性を示す図である。 図８（ａ）および図８（ｂ）は、実施例２におけるそれぞれインバータモードおよびシュミットトリガモードにおける記憶セルの特性を示す図である。 図９（ａ）および図９（ｂ）は、それぞれ実施例２の変形例１および２に係る電子回路を示す回路図である。 図１０は、実施例２の変形例３に係る電子回路の回路図である。 図１１は、実施例２の変形例４に係る電子回路の回路図である。 図１２（ａ）から図１２（ｅ）は、実施例２の変形例３におけるタイミングチャートである。 図１３は、実施例２の変形例５に係る電子回路の回路図である。 図１４は、実施例２の変形例６に係る電子回路の回路図である。 図１５（ａ）および図１５（ｂ）は、実施例２の変形例５の制御回路を示す回路図であり、図１５（ｃ）は、タイミングチャートである。 図１６（ａ）および図１６（ｂ）は、実施例２の変形例５の制御回路を示す別の回路図であり、図１６（ｃ）は、タイミングチャートである。 図１７（ａ）および図１７（ｂ）は、実施例３に係る電子回路の回路図である。 図１８は、実施例３の変形例１に係る電子回路の回路図である。 図１９（ａ）から図１９（ｃ）は、それぞれ実施例４、実施例４の変形例１および実施例４の変形例２に係る電子回路の回路図である。 図２０は、実施例５におけるインバータ回路の伝達特性を示す図である。 図２１は、実施例５を用いたＮＡＮＤ回路の回路図である。 図２２（ａ）は、実施例６に係る電子回路のブロック図、図２２（ｂ）は、実施例６の各モードの動作を示す図である。 図２３（ａ）および図２３（ｂ）は、実施例７に係る電子回路の回路図である。
ＣＭＯＳ集積回路における低電圧動作は、その低消費電力化に極めて有効である。記憶回路では、低電圧でデータを保持することで、記憶回路の重要な課題である待機時電力を削減することができる。ロジック回路では、低電圧動作を行うことで、動作速度は劣化するが、演算のエネルギー効率を高めることが可能となる。以下、記憶回路とロジック回路における低電圧動作の現状と課題について述べる。
記憶回路では、データを保持し待機状態にあるときの電力（待機時電力）の削減が重要な課題の1つとなる。パワーゲーティング（ＰＧ）はＣＭＯＳ集積回路における待機時電力削減技術として広く用いられている。しかし、マイクロプロセッサなどのロジックシステムでは、ＰＧによって電源遮断を行う領域（パワードメイン）内に、揮発性の記憶回路が用いられていることが一般的である。このため、ＰＧでは、パワードメイン内のデータの保持が重要な課題となっている。
記憶回路のデータが失われない程度に供給電圧を低く抑えて（例えば、電源電圧の８割程度）、データを保持する方法は、ＳＲＡＭ（Static Random Access Memory）などで構成される記憶回路に用いられている。この方法では、待機時電力の削減には効果があるが、データ保持のための電圧を大幅に下げることができないため、電源遮断ほどの電力削減効果はない。したがって、この方法は本来のＰＧほどの待機時電力の削減はできない。
また、記憶回路に効果的なＰＧを行なうため、近年では不揮発性メモリを用いたデータの保持が検討されている。この方法は電源を遮断してもデータを保持できるため、完全な電源遮断によるＰＧを実行でき、記憶回路の待機時電力の削減の効果は大きい。しかし、不揮発性メモリを用いることによる回路性能の劣化が問題となる。このため、不揮発性メモリを用いないメモリ動作と不揮発性の記憶とを分離できる不揮発性記憶回路の導入など、いくつかの試みが検討されている。しかし、不揮発性メモリとＣＭＯＳロジック回路の混載には、例えば製造工程が複雑になる、およびこれに伴う製造コストの増大等の課題も多く、実現に至っていない。
シュミットトリガインバータで構成した双安定回路を用いた記憶回路では、極めて低い電圧（例えば０．３Ｖまたはこれ以下）でデータの保持ができる。このため、電源遮断並の待機時電力の大幅削減が可能となる。しかし、シュミットトリガインバータの構造に起因して、その動作速度が劣化するなど回路性能が劣化してしまうといった問題が生じる。
そこで、記憶回路の待機時電力を大きく削減するため、極めて低い電圧（例えば、パワードメインのパワースイッチを遮断したときに発生する仮想電源の電圧、０．２−０．３Ｖ程度であることが多い）でデータを保持することと、書き込みおよび／または読み出しといった通常のメモリ動作においては、従来の記憶回路（ＳＲＡＭまたはフリップフロップ）程度に十分に高速動作できることと、が求められる。
次に、ロジック回路の低電圧動作について、現状と課題を述べる。近年、ウエラブルデバイスなどに用いるロジックシステムの高エネルギー効率化による超低消費電力化技術が重要になってきている。ウエラブルデバイスは“always-on”デバイスとも呼ばれている。ウエラブルデバイスの低消費電力化には、演算処理のエネルギー効率を最大限に高めて、無駄なエネルギー消費を極力省くことが重要となる。
一般に、ＣＭＯＳロジックの消費電力は電源電圧の低減とともに削減できる。しかし、消費エネルギーは電源電圧の削減に対して単調減少せず、ある電圧まで下げるとそこで極小点を持ち、さらに電圧を下げると消費エネルギーはむしろ増大してしまう。これは、低電圧化にともないＣＭＯＳの動作速度が急激に遅くなり、この伸びた動作時間内に消費する待機時（スタティック）エネルギーが増大するためである。
ウエラブルデバイスのバックグラウンドにおける情報処理は、高速演算である必要がない。このことから、このバックグラウンド演算には、エネルギー消費が極小となる低電圧化の動作が重要になると考えられる。しかし、このようなエネルギー極小点となる電圧は０．３−０．５Ｖ程度と極めて低く、ノイズや素子のバラツキによって、ロジックシステムを安定に動作させることが難しくなる。また、バックグラウンドではない通常電圧（フルスウィング）動作では、スマートフォンなどと同程度の高速な情報処理が求められる。
したがって、ウエラブルデバイスのようなロジックシステムでは、エネルギー極小点となる低電圧における高エネルギー効率および安定動作と、通常電圧による高速演算と、の両立が求められる。
以下に説明する実施例では、シュミットトリガインバータモード（シュミットトリガモードともいう）と通常のインバータモードで動作できるインバータ回路を用いた記憶回路によって、通常電圧駆動時における高速動作と、非常に低い電圧によるデータの保持を実現できる記憶回路を提供する。
また、シュミットトリガモードと通常のインバータモードで動作できるインバータ回路を用いたロジック回路によって、エネルギー効率の高い低電圧動作と、通常電圧駆動による高速動作を実現できるロジック回路を提供する。
図１（ａ）および図１（ｂ）は、実施例１に係る電子回路を示す回路図である。図１（ａ）に示すように、電子回路１００は、インバータ回路１０、制御回路２０および電源供給回路３０を備える。インバータ回路１０は、入力ノードＮｉｎ、出力ノードＮｏｕｔ、中間ノードＮｍ１、Ｎｍ２およびＦＥＴ（Field Effect Transistor）１１から１６を備える。ＦＥＴ１１、１２および１５はＰチャネルＦＥＴであり、ＦＥＴ１１および１２は第１ＰチャネルＦＥＴであり、ＦＥＴ１５は第２ＰチャネルＦＥＴである。ＦＥＴ１３、１４および１６はＮチャネルＦＥＴであり、ＦＥＴ１３および１４は第１ＮチャネルＦＥＴであり、ＦＥＴ１６は第２ＮチャネルＦＥＴである。ＦＥＴ１５および１６は、ＦＥＴ１１から１４が形成するインバータへのフィードバックトランジスタとして機能できる。
電源線３６とグランド線３８との間に、複数のＦＥＴ１１から１４が直列に接続されている。ＦＥＴ１１のソースが電源線３６に接続され、ＦＥＴ１４のソースがグランド線３８に接続されている。ＦＥＴ１１のドレインとＦＥＴ１２のソースは中間ノードＮｍ１に接続されている。ＦＥＴ１３のソースとＦＥＴ１４のドレインは中間ノードＮｍ２に接続されている。ＦＥＴ１２および１３のドレインは共通に出力ノードに接続されている。ＦＥＴ１１から１４のゲートは共通に入力ノードＮｉｎに接続されている。
ＦＥＴ１５のソースおよびドレインの一方は中間ノードＮｍ１に、ゲートは出力ノードＮｏｕｔに、ソースおよびドレインの他方は制御ノードＮＦＰに接続されている。ＦＥＴ１６のソースおよびドレインの一方は中間ノードＮｍ２に、ゲートは出力ノードＮｏｕｔに、ソースおよびドレインの他方は制御ノードＮＦＮに接続されている。
制御回路２０は、制御ノードＮＦＰおよびＮＦＮに、それぞれ電圧ＶＦＰおよびＶＦＮを印加する。電圧ＶＦＰおよびＶＦＮは、ハイレベルまたはローレベルである。制御回路２０が電圧ＶＦＰとしてハイレベルを出力し、電圧ＶＦＮとしてローレベルを出力すると、インバータ回路１０は通常のインバータとして動作する。これをインバータモードという。制御回路２０が電圧ＶＦＰとしてローレベルを出力し、電圧ＶＦＮとしてハイレベルを出力すると、インバータ回路１０はシュミットトリガインバータとして動作する。これをシュミットトリガモードという。なお、ハイレベルおよびローレベルは、例えば電源線３６およびグランド線３８の電圧に相当する。インバータモードにおいて、ハイレベルがローレベルより高い電圧であればよい。また、シュミットトリガモードにおいても、ハイレベルがローレベルより高い電圧であればよい。インバータモードのハイレベルとシュミットトリガモードのハイレベルは同じ電圧でもよく、異なった電圧でもよい。インバータモードのローレベルとシュミットトリガモードのローレベルは同じ電圧でもよく、異なった電圧でもよい。例えば、ハイレベルは電源から供給される電源電圧ＶＤＤ（例えば図１７（ａ）を参照）でもよく、ローレベルはグランドの電圧でもよい。
電源供給回路３０は、電源線３６とグランド線３８との間に電源電圧を供給する。電源供給回路３０は、例えば電子回路に供給されている電源電圧から仮想電源電圧ＶＶＤＤを生成し電源線３６に供給する。また電源供給回路３０は、仮想電源電圧ＶＶＤＤとして第１電圧と第１電圧より高い第２電圧とを切り替える。電源供給回路３０は、例えば後述するパワースイッチ、電圧レギュレータまたはＤＣ（Direct Current）−ＤＣコンバータなどである。
図１（ａ）において、電源供給回路３０は、電源線３６に接続されており、電源線３６とグランド線３８との間に供給される電源電圧を低くするときに電源線３６の仮想電源電圧ＶＶＤＤを低くし、電源電圧を高くするときに仮想電源電圧ＶＶＤＤを高くしている。図１（ｂ）に示すように、電源供給回路３０は、グランド線３８に接続されており、電源線３６とグランド線３８との間に供給される電源電圧を低くするときにグランド線３８の仮想グランド電圧ＶＧＮＤを高くし、電源電圧を高くするときに仮想グランド電圧ＶＧＮＤを低くしてもよい。電源供給回路３０は仮想電源電圧ＶＶＤＤと仮想グランド電圧ＶＧＮＤの両方を切り替えてもよい。
図２（ａ）および図２（ｂ）は、実施例１の変形例１に係る電子回路の回路図である。図２（ａ）に示すように、電子回路１００ａにおいて、制御回路２０はインバータ２２および２４を備えている。インバータ２４の入力ノードには制御信号ＣＴＲＬが入力する。インバータ２４の出力ノードは制御ノードＮＦＰに接続されている、インバータ２２の入力ノードはインバータ２４の出力ノードに接続され、出力ノードは制御ノードＮＦＮに接続されている。インバータ２２および２４には仮想電源電圧ＶＶＤＤが供給されている。その他の構成は図１（ａ）と同じであり説明を省略する。制御信号ＣＴＲＬがハイレベルとのときインバータ回路１０はシュミットトリガモードとなり、ローレベルのときインバータ回路１０はインバータモードとなる。
図２（ｂ）に示すように、電子回路１００ｂにおいては、インバータ２４の出力ノードは制御ノードＮＦＮに接続されている、インバータ２２の入力ノードはインバータ２４の出力ノードに接続され、出力ノードは制御ノードＮＦＰに接続されている。制御信号ＣＴＲＬがローレベルとのときインバータ回路１０はシュミットトリガモードとなり、ハイレベルのときインバータ回路１０はインバータモードとなる。図２（ａ）のように、制御信号ＣＴＲＬは制御ノードＮＦＰ側から入力してもよい。また、図２（ｂ）のように、制御信号ＣＴＲＬは制御ノードＮＦＮ側から入力してもよい。
図２（ａ）の電子回路１００ａを用い、インバータ特性をシミュレーションした。図３は、実施例１の変形例１におけるインバータ回路の伝達特性を示す図である。実線は、制御信号ＣＴＲＬがローレベルであるインバータモードの伝達特性である。破線は制御信号ＣＴＲＬがハイレベルであるシュミットトリガモードの伝達特性である。図３に示すように、インバータモードでは、ＦＥＴ１５および１６はそれぞれ中間ノードＮｍ１およびＮｍ２をハイレベルおよびローレベルにしようとする。このため、伝達特性のヒステリシスがなく通常のインバータとして動作する。シュミットトリガモードでは、ＦＥＴ１５および１６は、出力ノードＮｏｕｔの信号をそれぞれ中間ノードＮｍ１およびＮｍ２に正にフィードバックする。このため、伝達特性にヒステリシスが生ずる。また、出力電圧Ｖｏｕｔのハイレベルからローレベルへの変化およびローレベルからハイレベルへの変化が急峻である。このため、シュミットトリガモードでは、インバータ回路１０は仮想電源電圧ＶＶＤＤが低いときにおいても安定に動作できる。
図４（ａ）および図４（ｂ）は、実施例１の変形例１における時間に対する出力電圧を示した図である。一点鎖線は、入力電圧Ｖｉｎを、点線はＦＥＴ１５および１６を備えないインバータを、実線はインバータモードを、破線はシュミットトリガモードを示す。図４（ａ）は、入力電圧Ｖｉｎがローレベルからハイレベルに切り替わるときを示し、図４（ｂ）は、ハイレベルからローレベルに切り替わるときを示す。図４（ａ）および図４（ｂ）に示すように、シュミットトリガモードでは、インバータと比べ出力電圧Ｖｏｕｔの切り替わりが遅い。インバータモードでは、ＦＥＴ１５および１６がプルアップおよびプルダウンをアシストするため、インバータと同程度で出力電圧Ｖｏｕｔが切り替わる。このように、シュミットトリガモードでは、動作速度が遅いが、インバータモードでは高速動作が可能となる。
図５（ａ）から図５（ｅ）は、実施例１の変形例１におけるタイミングチャートである。図５（ａ）は、時間に対する制御ノードＮＦＮおよびＮＦＰの電圧ＶＦＮおよびＶＦＰを示す図、図５（ｂ）は、時間に対する制御信号ＣＴＲＬおよび仮想電源電圧ＶＶＤＤを示す図、図５（ｃ）は、時間に対する出力電圧Ｖｏｕｔおよび入力電圧Ｖｉｎを示す図、図５（ｄ）は、時間に対するインバータ回路１０、インバータ２２および２４のスイッチングにともなう貫通電流を示す図、図５（ｅ）は、時間に対する消費電流を示す図である。図５（ｅ）において、各電圧が切り替わったときの過度応答はシミュレーションの都合上正確ではないが、安定した後の電流値は正確である。
図５（ｂ）において制御信号ＣＴＲＬがハイレベルの期間がシュミットトリガモード、ローレベルの期間がインバータモードである。インバータモードにおいては、図５（ａ）に示すように、電圧ＶＦＰはハイレベル、電圧ＶＦＮはローレベルである。図５（ｃ）に示すように、入力電圧Ｖｉｎがローレベルのとき出力電圧Ｖｏｕｔはハイレベル、入力電圧Ｖｉｎがハイレベルのとき出力電圧Ｖｏｕｔはローレベルである。図５（ｄ）に示すように、インバータ回路１０、インバータ２２および２４の出力が切り替わるときに貫通電流が流れる。図５（ｅ）に示すように、消費電流は２２９ｎＡである。
シュミットトリガモードにおいて、図５（ｂ）に示すように、仮想電源電圧ＶＶＤＤを１．２Ｖから順次切り替え０．８Ｖおよび０．３Ｖに設定した。１．２Ｖは、インバータ回路１０が通常動作する仮想電源電圧ＶＶＤＤである。０．８Ｖは、通常のインバータをいわゆるスリープモードとして動作させるときの仮想電源電圧ＶＶＤＤに相当する。０．３Ｖは、通常のインバータは動作しない仮想電源電圧ＶＶＤＤである。図５（ａ）および図５（ｃ）のように、電圧ＶＦＮおよび出力電圧Ｖｏｕｔは仮想電源電圧ＶＶＤＤにともない低くなる。図５（ｅ）のように、仮想電源電圧ＶＶＤＤが０．８Ｖのとき、消費電流は６７ｎＡ、仮想電源電圧ＶＶＤＤが０．３Ｖのとき消費電流は８ｎＡとなる。よって、シュミットトリガモードにおいて仮想電源電圧ＶＶＤＤを低く（例えば０．３Ｖ）することにより、消費電力を抑制できる。例えば、インバータモードでは、仮想電源電圧ＶＶＤＤを１．２Ｖとして高速動作させ、シュミットトリガモードでは、仮想電源電圧ＶＶＤＤを０．３Ｖとし消費電力を削減できる。シュミットトリガモードにおいて仮想電源電圧ＶＶＤＤを０．３Ｖに低下させたときの消費電力は、インバータモードにおいて仮想電源電圧ＶＶＤＤを１．２Ｖとしたときの数％となる。また、通常のインバータのスリープモードと比べても消費電力を低減できる。さらに低電圧動作も可能である。
実施例１によれば、インバータ回路１０は、電源電圧が供給される電源線（正電源）とグランド線（負電源）との間に接続され、シュミットトリガモード（第１モード）と、インバータモード（第２モード）と、が切り替わる。制御回路２０は、インバータ回路１０をシュミットトリガモードとする第１信号と、インバータモードとする第２信号と、を出力する。電源供給回路３０は、シュミットトリガモードのとき電源電圧として第１電圧を供給し、インバータモードのとき第１電圧より高い第２電圧を供給する。これにより、インバータ回路１０をインバータモードおよびシュミットトリガモードとして動作させることができる。インバータモードにおいては、インバータ回路１０は高速動作可能となる。シュミットトリガモードでは、インバータ回路１０は低電源電圧でも動作可能なヒステリシスを有する急峻な伝達特性を有し、消費電力を抑制できる。第１モードは伝達特性にヒステリシスを有するモードでありかつ第２モードは伝達特性にヒステリシスがないモードである、および／または、第１モードは第２モードより伝達特性の入力電圧に対する出力電圧の変化が急峻であればよい。例えば、記憶回路では、シュミットトリガモードにおいて、ヒステリシスが大きく急峻であることが好ましい。ロジック回路では、シュミットトリガモードにおいて、インバータモードより伝達特性が急峻であることが好ましい。
インバータ回路１０の回路構成は図１（ａ）および図１（ｂ）には限られず、制御回路２０からの信号により、伝達特性のヒステリシスの有無が切り替わる回路であればよい。例えば、ＦＥＴ１５、１６は、ＦＥＴ１１および１２と、ＦＥＴ１３および１４と、に、出力ノードＮｏｕｔの信号を制御回路２０から入力する第１信号および第２信号に応じフィードバックするフィードバック回路であればよい。また、図１（ａ）および図１（ｂ）のような回路構成のインバータ回路１０では、制御回路２０は、第１信号および第２信号として、ＦＥＴ１５および１６の制御ノードＮＦＰおよびＮＦＮに、ハイレベルおよびローレベルを切り替えて出力する。これにより、インバータ回路１０の伝達特性におけるヒステリシスの有無を切り替えることができる。
制御回路２０は、インバータモードとする第２信号として、ＦＥＴ１５の制御ノードＮＦＰにハイレベルを出力し、ＦＥＴ１６の制御ノードＮＦＮにローレベルを出力する。また、制御回路２０は、シュミットトリガモードとする第１信号として、ＦＥＴ１５の制御ノードＮＦＰにローレベルを出力し、ＦＥＴ１６の制御ノードＮＦＮにハイレベルを出力する。これにより、ＦＥＴ１５および１６は、制御ノードＮＦＰおよびＮＦＮに第２信号が入力したとき、インバータ回路１０をインバータモードとし、制御ノードＮＦＰおよびＮＦＮに第１信号が入力したとき、インバータ回路１０をシュミットトリガモードとすることができる。
さらに、制御回路２０は、ＦＥＴ１５の制御ノードＮＦＰとＦＥＴ１６の制御ノードＮＦＮとの間に接続されたインバータ（反転回路）２２を備える。これにより、制御回路２０は、制御ノードＮＦＰとＮＦＮの電圧を簡単に反転できる。
シミュレーションでは、インバータ２２および２４の電源電圧を仮想電源電圧ＶＶＤＤとしているが任意の電源電圧でもよい。また、制御回路２０は、インバータ２２および２４を用いずに第１信号および第２信号を生成してもよい。例えば、制御回路２０は、ＮＡＮＤ回路および／またはＮＯＲ等の論理ゲートを組み合わせた回路でもよい。
図５（ｂ）のように、電源供給回路３０は、制御回路２０がインバータ回路１０をシュミットトリガモードとする第１信号を出力した後に、仮想電源電圧ＶＶＤＤを高い第２電圧から低い第１電圧に切り替える。電源供給回路３０は、制御回路２０がインバータ回路１０をインバータモードとする第２信号を出力する前に、仮想電源電圧ＶＶＤＤを低い第１電圧から高い第２電圧に切り替える。これにより、仮想電源電圧ＶＶＤＤが低い第１電圧の間、インバータ回路１０を安定に動作できる。例えば、後述する実施例２では、双安定回路がデータを安定に保持できる。なお、インバータモードの伝達特性は、ヒステリシスが狭い伝達特性でもよい。実質的にヒステリシスがなければよい。例えばシュミットトリガモードのように、意図的にヒステリシスを形成してなければよい。
実施例２は、実施例１のインバータ回路を用いた記憶回路の例である。図６（ａ）は、実施例２に係る電子回路の記憶セルを示す回路図、図６（ｂ）は電子回路を示す回路図である。図６（ａ）に示すように、電子回路１０４は、記憶セル１０２、制御回路２０および電源供給回路３０を備える。記憶セル１０２は、インバータ回路１０ａおよび１０ｂ、ＦＥＴ４１および４２を備える。インバータ回路１０ａおよび１０ｂは実施例１のインバータ回路１０である。インバータ回路１０ａおよび１０ｂはループ状に接続され、双安定回路４０を形成する。すなわち、インバータ回路１０ａの出力ノードＮｏｕｔがインバータ回路１０ｂの入力ノードＮｉｎに接続され、インバータ回路１０ｂの出力ノードＮｏｕｔがインバータ回路１０ａの入力ノードＮｉｎに接続されている。インバータ回路１０ａおよび１０ｂの出力ノードＮｏｕｔはそれぞれ記憶ノードＮ２およびＮ１となる。ＦＥＴ４１および４２はＮチャネルＦＥＴである。ＦＥＴ４１のソースおよびドレインの一方は記憶ノードＮ２に、ソースおよびドレインの他方はビット線ＢＬに、ゲートはワード線ＷＬに接続されている。ＦＥＴ４２のソースおよびドレインの一方は記憶ノードＮ１に、ソースおよびドレインの他方はビット線ＢＬＢに、ゲートはワード線ＷＬに接続されている。
図６（ｂ）に示すように、電子回路１０４は、メモリ領域７０、列ドライバ７１、行ドライバ７２および制御部７３を備えている。メモリ領域７０内には記憶セル１０２がマトリックス状に配列されている。列ドライバ７１は、アドレス信号により列を選択し、選択した列のビット線ＢＬおよびＢＬＢに電圧等を印加する。行ドライバ７２は、アドレス信号により行を選択し、選択した行のワード線ＷＬに電圧を、選択した行の制御線に電圧ＶＦＰおよびＶＦＮを印加する。制御部７３は、列ドライバ７１および行ドライバ７２等を制御する。制御部７３は、読み出し回路および書き込み回路（不図示）を用い、例えばワード線ＷＬとビット線ＢＬおよびＢＬＢとにより選択された記憶セル１０２にデータの書き込みおよび記憶セル１０２からデータの読み出しを行なう。
制御回路２０および電源供給回路３０の機能は実施例１およびその変形例と同じである。制御回路２０は、行ごとに設けられていてもよいし、記憶セル１０２ごとに設けられていてもよい。簡略化の観点から、制御回路２０は行ごとに設けることが好ましい。電源供給回路３０は、メモリ領域７０内の記憶セル１０２に共通に設けられていてもよいし、メモリ領域７０を複数の領域に分割し、分割された領域ごとに設けられていてもよい。例えば、電源供給回路３０は、行ごとに設けられていてもよい。
記憶セル１０２の特性をシミュレーションした。図７（ａ）および図７（ｂ）は、実施例２における記憶セルの特性を示す図であり、記憶ノードＮ１の電圧Ｖ１に対する記憶ノードＮ２の電圧Ｖ２を示す図である。図７（ａ）は、はじめに記憶ノードＮ２が記憶点になっていた（すなわち、記憶ノードＮ２がハイレベルとなっている）ときを示す。図７（ｂ）は、はじめに記憶ノードＮ１が記憶点になっていた（すなわち、記憶ノードＮ１がハイレベルとなっている）ときを示す。仮想電源電圧ＶＶＤＤは０．３Ｖとしてシミュレーションした。
図７（ａ）および図７（ｂ）に示すように、インバータモードでは、記憶ノードＮ１とＮ２に対し対称な特性となる。一方、シュミットトリガモードでは、記憶点を有する側のバタフライカーブの開口が大きくなる。これは、図３のように、シュミットトリガモードでは、インバータ回路１０の伝達特性にヒステリシスを有するためである。さらに、バタフライカーブの開口が正方形に近い。これは、図３のように、入力電圧Ｖｉｎに対し出力電圧Ｖｏｕｔが急峻に変化するためである。開口の中に入る正方形の辺の長さがノイズマージンに対応する。すなわち、正方形が大きいとノイズマージンが大きいことを示す。図７（ｂ）の実線８０および破線８２の正方形は、それぞれインバータモードおよびシュミットトリガモードのノイズマージンを示す。インバータモードでは、仮想電源電圧ＶＶＤＤを０．３Ｖとすると、ノイズマージンが小さくなる。このため、仮想電源電圧ＶＶＤＤを０．３Ｖとすると、記憶ノードＮ１およびＮ２のデータを安定に保持できなくなる。シュミットトリガモードでは、仮想電源電圧ＶＶＤＤを０．３Ｖとしてもノイズマージンが２倍程度大きい。このため、仮想電源電圧ＶＶＤＤを０．３Ｖとしても記憶ノードＮ１およびＮ２のデータをより安定に保持できる。
図８（ａ）および図８（ｂ）は、実施例２におけるそれぞれインバータモードおよびシュミットトリガモードにおける記憶セルの特性を示す図である。図８（ａ）に示すように、インバータモードにおいては、仮想電源電圧ＶＶＤＤを０．３Ｖ、０．２Ｖおよび０．１５Ｖと小さくするとノイズマージンが低下する。図８（ｂ）に示すように、シュミットトリガモードでは、仮想電源電圧ＶＶＤＤが０．３Ｖ、０．２Ｖおよび０．１５Ｖにおける記憶点側のノイズマージンはインバータモードより大きい。どの仮想電源電圧ＶＶＤＤでもインバータモードに比べて角型に近い。
実施例２によれば、電子回路１０４は、インバータ回路１０ａ（第１インバータ）およびインバータ回路１０ｂ（第２インバータ）をループ状に接続した双安定回路４０を備える。これにより、シュミットトリガモードのときに、仮想電源電圧ＶＶＤＤを低くしても双安定回路４０のデータを安定に保持できる。このため、仮想電源電圧ＶＶＤＤを低くしてデータの保持を行なえば、データ保持時の待機時電力を抑制できる。インバータモードのときに、仮想電源電圧ＶＶＤＤを高くし、高速動作が可能となる。
図９（ａ）および図９（ｂ）は、それぞれ実施例２の変形例１および２に係る電子回路を示す回路図である。図９（ａ）に示すように、電子回路１０４ａにおいて、インバータ回路１０ａおよび１０ｂにＦＥＴ１２および１５が設けられていない。制御回路２０はインバータ２６を有する。制御回路２０の出力はインバータ回路１０ａおよび１０ｂの制御ノードＮＦＮに接続されている。その他の構成は実施例２と同じであり、説明を省略する。図９（ｂ）に示すように、電子回路１０４ｂにおいて、インバータ回路１０ａおよび１０ｂにＦＥＴ１３および１６が設けられていない。制御回路２０の出力はインバータ回路１０ａおよび１０ｂの制御ノードＮＦＰに接続されている。その他の構成は実施例２と同じであり、説明を省略する。なお、実施例２の変形例１および２において、インバータ２６を備えず、制御信号ＣＴＲＬが直接制御ノードＮＦＮまたはＮＦＰに入力してもよい。
実施例２の変形例１および２のように、ＰチャネルＦＥＴおよびＮチャネルＦＥＴのうち一方が複数接続され、他方は１個でもよい。ＦＥＴ１５または１６は、複数接続されたＦＥＴにのみ接続されていればよい。このように、フィードバック回路がＰチャネルＦＥＴおよびＮチャネルＦＥＴのうち一方にのみフィードバックする場合においても、インバータモードとシュミットトリガモードとの切り替えを行なうことができる。
実施例２の変形例３および４は、ラッチ回路の例である。図１０は、実施例２の変形例３に係る電子回路の回路図である。図１０に示すように、電子回路１０６ａは、双安定回路４０、パスゲート４４、４５、制御回路２０、電源供給回路３０およびクロック供給回路４６を備える。双安定回路４０は、インバータ回路１０ａおよび１０ｂがループ状に接続されている。パスゲート４４は、双安定回路４０の記憶ノードＮ１と入力ノードＤｉｎとの間に接続されている。パスゲート４５はループ内に接続されている。制御回路２０は、インバータ回路１０ａおよび１０ｂ内の制御ノードＮＦＰおよびＮＦＮに電圧ＶＦＰおよびＶＦＮを印加する。電源供給回路３０は、電源線３６に仮想電源電圧ＶＶＤＤを供給する。クロック供給回路４６は、インバータ４７および４８を備える。クロック供給回路４６は、クロック信号ＣＬＫからクロックＣおよびＣＢを生成し、パスゲート４４および４５にクロックＣおよびＣＢを供給する。
図１１は、実施例２の変形例４に係る電子回路の回路図である。図１１に示すように、電子回路１０６ｂにおいては、パスゲート４４がＦＥＴ６１から６４が電源とグランド間に直列に接続された回路４４ａに置き換わっている。ＦＥＴ６１および６２はＰチャネルＦＥＴ、ＦＥＴ６３および６４はＮチャネルＦＥＴである。ＦＥＴ６１および６４のゲートは入力ノードＤｉｎに接続されている。ＦＥＴ６２および６３のゲートにはそれぞれクロックＣＢおよびＣが入力する。ＦＥＴ６２および６３の代わりにＦＥＴ６１および６４のゲートにそれぞれクロックＣＢおよびＣが入力し、ＦＥＴ６２および６３のゲートは入力ノードＤｉｎに接続されていてもよい。ＦＥＴ６２および６３のドレインは記憶ノードＮ１に接続されている。インバータ回路１０ｂのＦＥＴ１２および１３のゲートにそれぞれクロックＣおよびＣＢが入力する。インバータ回路１０ｂのＦＥＴ１２および１３の代わりにＦＥＴ１１および１４のゲートにそれぞれクロックＣおよびＣＢが入力し、ＦＥＴ１２および１３のゲートは記憶ノードＮ２に接続されていてもよい。その他の構成は実施例２の変形例３と同じであり説明を省略する。実施例２の変形例３および４のように、ラッチ回路に実施例１およびその変形例のインバータ回路を用いることができる。
図１２（ａ）から図１２（ｅ）は、実施例２の変形例３におけるタイミングチャートである。図１２（ａ）は、時間に対する制御ノードＮＦＮおよびＮＦＰの電圧ＶＦＮおよびＶＦＰを示す図、図１２（ｂ）は、時間に対する制御信号ＣＴＲＬ、クロック信号ＣＬＫおよび仮想電源電圧ＶＶＤＤを示す図、図１２（ｃ）は、時間に対する記憶ノードＮ１およびＮ２の電圧Ｖ１およびＶ２を示す図、図１２（ｄ）は、時間に対する電源線３６からグランド線３８への貫通電流を示す図、図１２（ｅ）は、時間に対する消費電流を示す図である。図１２（ｅ）において、各電圧が切り替わったときの過度応答はシミュレーションの都合上正確ではないが、安定した後の電流値は正確である。
インバータモードにおいては、図１２（ｅ）に示すように、消費電流は１８８ｎＡである。シュミットトリガモードにおいて、図１２（ｂ）に示すように、仮想電源電圧ＶＶＤＤを１．２Ｖから０．３Ｖに切り替えると、図１２（ａ）および図１２（ｃ）のように、電圧ＶＦＮおよび電圧Ｖ２は低くなる。図１２（ｅ）のように、仮想電源電圧ＶＶＤＤが０．３Ｖのとき消費電流は５．５ｎＡとなる。このように、シュミットトリガモードとし、仮想電源電圧ＶＶＤＤを低くすると消費電力を抑制できる。制御回路２０およびクロック供給回路４６は、ラッチ回路ごとに設けてもよいし、複数のラッチ回路ごとにまとめて設けてもよい。
実施例２の変形例５および６は、マスタスレーブ型フリップフロップ回路の例である。図１３は、実施例２の変形例５に係る電子回路の回路図である。図１３に示すように、電子回路１１５は、ラッチ回路（Ｄラッチ回路）９７および９８を備えている。ラッチ回路９７は、実施例２と同様の双安定回路４０、パスゲート４４および４５を備えている。記憶ノードＮ１はインバータ９１を介しＱＢ信号となる。記憶ノードＮ２はインバータ９２を介しＱ信号となる。記憶ノードＮ１は、パスゲート４５を介しラッチ回路９８に接続される。
ラッチ回路９８は、双安定回路９０ａ、パスゲート９５および９６を備えている。双安定回路９０ａは、モードを切り替えない通常のインバータ９９ａおよび９９ｂがループ状に接続されている。双安定回路９０ａのループ内にパスゲート９６が接続されている。双安定回路９０ａには、インバータ９３およびパスゲート９５を介しデータＤが入力する。ラッチ回路９７、９８およびクロック供給回路４６は電源線３６およびグランド線３８に接続されている。電源線３６には、仮想電源電圧ＶＶＤＤまたは電源電圧ＶＤＤが供給され、グランド線３８には、仮想グランド電圧ＶＧＮＤまたはグランド電圧ＧＮＤが供給される。制御回路２０には、電圧ＶＡおよびＶＢが供給される。ＶＡは、例えば仮想電源電圧ＶＶＤＤまたは電源電圧ＶＤＤであり、ＶＢは例えば仮想グランド電圧ＶＧＮＤまたはグランド電圧ＧＮＤである。ＶＡおよびＶＢは、他の２値または３値の電圧でもよい。
実施例２の変形例５のように、マスタスレーブ型フリップフロップ回路のラッチ回路９７に実施例２の変形例３または４のラッチ回路を用いることができる。これにより、インバータ回路１０ａおよび１０ｂをシュミットトリガモードとすることで、電源線３６とグランド線３８との間に供給される電圧を低くしても、ラッチ回路９７のデータが保持される。データ保持のためには、ラッチ回路９７がデータを保持すればよいため、ラッチ回路９８のインバータ９９ａおよび９９ｂは、シュミットトリガモードとして動作しない通常のインバータ回路でもよい。
図１４は、実施例２の変形例６に係る電子回路の回路図である。図１４に示すように、電子回路１１６においては、ラッチ回路９８の双安定回路９０に用いられるインバータ回路１０ａおよび１０ｂが実施例１およびその変形例に係るインバータ回路である。その他の構成は、実施例２の変形例５と同じであり説明を省略する。
実施例２の変形例６では、ラッチ回路９７および９８の双安定回路４０および９０のインバータ回路１０ａおよび１０ｂはいずれも実施例１およびその変形例に係るインバータ回路である。これにより、実施例５において後述するように、シミュットトリガモードにおいて、電子回路１１６は、安定に低電圧動作することができる。
実施例２の変形例５において、制御信号ＣＴＲＬとクロック信号ＣＬＫとを同期させる例を説明する。図１５（ａ）および図１５（ｂ）は、実施例２の変形例５の制御回路を示す回路図であり、図１５（ｃ）は、タイミングチャートである。図１５（ａ）に示すように、制御回路１１７は、電源供給回路３０、クロック供給回路４６および制御回路２０を備える。電源供給回路３０として、後述する実施例３のようなパワースイッチ３２を用いる。パワースイッチ３２はＰチャネルＦＥＴであり、仮想電源電圧ＶＶＤＤの電源線３６と電源電圧ＶＤＤの電源との間に接続されている。仮想電源電圧ＶＶＤＤがクロック供給回路４６および制御回路２０に接続されている。イネーブル信号ＥＮとパワーゲーティング補信号ＰＧＢがＮＯＲ回路７４に入力し、ＮＯＲ回路７４の出力がパワースイッチ制御信号ＶＰＳとなる。クロック供給回路４６は、ＮＡＮＤ回路４８ａを有し、ＮＡＮＤ回路４８ａにイネーブル信号ＥＮとクロック信号ＣＬＫが入力する。制御回路２０のインバータ２４にはイネーブル信号ＥＮが入力する。制御回路２０およびクロック供給回路４６のその他の構成は実施例２と同じであり説明を省略する。
図１５（ｂ）に示すように、制御回路１１７ａには、ＮＯＲ回路７４が設けられていない。パワーゲーティング信号ＰＧがパワースイッチ制御信号ＶＰＳとしてパワースイッチ３２のゲートに入力する。イネーブル信号ＥＮがＮＡＮＤ回路４８ａおよびインバータ２４に入力する。その他の構成は図１５（ａ）と同じであり説明を省略する。
図１５（ｃ）に示すように、イネーブル信号ＥＮおよびパワーゲーティング補信号ＰＧＢがハイレベル（またはパワースイッチ制御信号ＶＰＳがローレベル）のとき、クロック供給回路４６は、クロックＣおよびＣＢを供給し、制御回路２０は、インバータモードとなる信号（すなわち電圧ＶＦＰがハイレベル、電圧ＶＦＮがローレベル）を出力する。パワースイッチ３２はオンしており、仮想電源電圧ＶＶＤＤは高い電圧である。
時間ｔ１において、イネーブル信号ＥＮがローレベルとなる。クロック供給回路４６はクロックＣおよびＣＢの供給を停止する。制御回路２０は、シュミットトリガモードとなる信号（すなわち電圧ＶＦＰがローレベル、電圧ＶＦＮがハイレベル）を出力する。これにより、双安定回路４０のインバータ回路１０ａおよび１０ｂはシュミットトリガモードとなる。時間ｔ２において、パワーゲーティング補信号ＰＧＢがローレベル（またはパワースイッチ制御信号ＶＰＳがハイレベル）となる。これにより、パワースイッチ３２が遮断し、仮想電源電圧ＶＶＤＤとして低電圧が供給される。ラッチ回路９７は、低電圧でデータを保持する。
時間ｔ３において、パワーゲーティング補信号ＰＧＢがハイレベル（またはパワースイッチ制御信号ＶＰＳがローレベル）となる。これにより、パワースイッチ３２がオンし、仮想電源電圧ＶＶＤＤは高電圧となる。時間ｔ４において、イネーブル信号ＥＮがハイレベルとなる。クロック供給回路４６はクロックＣおよびＣＢの供給を開始する。制御回路２０は、インバータモードとなる信号（電圧ＶＦＰおよびＶＦＮ）を供給する。
図１６（ａ）および図１６（ｂ）は、実施例２の変形例５の制御回路を示す別の回路図であり、図１６（ｃ）は、タイミングチャートである。図１６（ａ）に示すように、制御回路１１８において、パワースイッチ３２は、ＮチャネルＦＥＴであり、グランド線３８とグランド電圧ＧＮＤとの間に接続されている。ＮＯＲ回路７４の代わりにＯＲ回路７５が設けられている。その他の構成は図１５（ａ）と同じであり説明を省略する。
図１６（ｂ）に示すように、制御回路１１８ａには、ＯＲ回路７５が設けられていない。パワーゲーティング補信号ＰＧＢがパワースイッチ制御信号ＶＰＳとしてパワースイッチ３２のゲートに入力する。イネーブル信号ＥＮがＮＡＮＤ回路４８ａおよびインバータ２４に入力する。その他の構成は図１６（ａ）と同じであり説明を省略する。
図１６（ｃ）に示すように、パワーゲーティング補信号ＰＧＢがハイレベルのときパワースイッチ制御信号ＶＰＳがハイレベルとなり、パワーゲーティング補信号ＰＧＢがローレベルのときパワースイッチ制御信号ＶＰＳがローレベルとなる。その他の動作は図１５（ｃ）と同じであり説明を省略する。
図１３および図１４のように、インバータ回路１０ａおよび１０ｂにより形成されるループ内にクロックＣおよびＣＢに同期しオンおよびオフするパスゲート４５（スイッチ）を備える。図１５（ａ）から図１６（ｃ）のように、クロック供給回路４６は、インバータ回路１０ａおよび１０ｂがインバータモードのときパスゲート４４および４５にクロックＣおよびＣＢを供給し、シュミットトリガモードのときパスゲート４４および４５にクロックＣおよびＣＢを供給しない。このように、クロック供給回路４６のクロックＣおよびＣＢの供給と、制御回路２０の制御信号（電圧ＶＦＰおよびＶＦＮ）の供給を同期させてもよい。
また、シュミットトリガモードのときに、クロック供給回路４６がクロックＣおよびＣＢの供給を停止（クロックゲーティング）し、かつ電源供給回路３０が仮想電源電圧ＶＶＤＤを低くまたは仮想グランド電圧ＶＧＮＤを高くする。これにより、リーク電流を削減できる。このように、記憶回路において、クロックゲーティングを行なうときにシュミットトリガモードとし、かつパワーゲーティングを行なう。これにより、ダイナミックパワーとスタティックパワーの両方を削減できる。
以上のように、電源供給回路３０は、クロック供給回路４６がクロック信号を供給しないとき電源電圧として第１電圧を供給し、クロック供給回路４６がクロック信号を供給するとき電源電圧として第１電圧より高い第２電圧を供給する。このように、記憶回路において、クロックゲーティングとパワーゲーティングを同時に行なう。このような動作は、シュミットトリガモードとインバータモードとを有するインバータ回路を用い双安定回路４０を形成することにより、可能となる。記憶セルに双安定回路のデータをストアする不揮発性メモリ素子を設けることにより、クロックゲーティングとパワーゲーティングを同時に行なってもよい。実施例２の変形例５は、不揮発性メモリ素子を用いないため、不揮発性メモリ素子を用いるのに比べ高速動作が可能となる。さらに、実施例２の変形例５は、電源遮断のときに不揮発性メモリ素子にデータをストアしないため、データストアにともなうエネルギー消費も小さい。これにより、頻繁にパワーゲーティングを行ない、より効率的にエネルギー消費を削減できる。なお、不揮発性メモリ素子を用いずに、ＣＭＯＳ技術のみを用い、記憶回路においてクロックゲーティングとパワーゲーティングを同時に行なうことは、これまでできなかった。実施例１、２およびその変形例を用いることにより、はじめて可能となった。
実施例３は、電源供給回路３０としてパワースイッチを用いる例である。図１７（ａ）および図１７（ｂ）は、実施例３に係る電子回路の回路図である。図１７（ａ）に示すように、電子回路１０８ａでは、電源供給回路３０としてパワースイッチ３２が設けられている。パワースイッチ３２はＰチャネルＦＥＴである。パワースイッチ３２のソースは電源電圧ＶＤＤの電源、ドレインは電源線３６に接続されている。電源電圧ＶＤＤの電源は、例えば集積回路に供給される電源である。パワースイッチ３２は、ゲートに入力する電源信号により、仮想電源電圧ＶＶＤＤの電圧を切り替える。パワースイッチ３２をオンまたはオフすることで、パワースイッチ３２とインバータ回路との分圧比が変わる。パワースイッチ３２がオンのとき、仮想電源電圧ＶＶＤＤは電源電圧ＶＤＤに近い。パワースイッチ３２がオフのときは、仮想電源電圧ＶＶＤＤは電源電圧ＶＤＤよりかなり低くなる。このとき、インバータ回路１０に印加される電圧は、例えば、記憶回路では、シュミットトリガモードにおいてデータを保持できる電圧であり、ロジック回路では、シュミットトリガモードにおいて安定動作できる電圧である。その他の構成は実施例１の図２（ｂ）と同じであり、説明を省略する。
図１７（ｂ）に示すように、電子回路１０８ｂでは、電源供給回路３０はグランド側に接続されたパワースイッチ３２である。パワースイッチ３２はＮチャネルＦＥＴである。パワースイッチ３２のソースはグランド、ドレインはグランド線３８に接続されている。グランドは、例えば集積回路に設けられるグランドである。パワースイッチ３２は、ゲートに入力する電源信号により、仮想グランド電圧ＶＧＮＤの電圧を切り替える。パワースイッチ３２をオンまたはオフすることで、パワースイッチ３２とインバータ回路との分圧比が変わる。パワースイッチ３２がオンのとき、仮想グランド電圧ＶＧＮＤはグランド電圧に近い。パワースイッチ３２がオフのときは、仮想グランド電圧ＶＧＮＤはグランド電圧よりかなり高くなる。このとき、インバータ回路１０に印加される電圧は、例えば、記憶回路では、シュミットトリガモードにおいてデータを保持できる電圧であり、ロジック回路では、シュミットトリガモードにおいて安定動作できる電圧である。その他の構成は図１７（ａ）と同じであり、説明を省略する。
図１８は、実施例３の変形例１に係る電子回路の回路図である。図１８に示すように、電子回路１０９では、電源供給回路３０としてパワースイッチ３２が設けられている。その他の構成は実施例２の図６（ａ）と同じであり説明を省略する。実施例３および変形例１のように、電源供給回路３０はパワースイッチ３２でもよい。パワースイッチ３２が遮断されたときに仮想電源電圧ＶＶＤＤがデータの保持できる電圧とする（例えば、遮断時にこのような仮想電源電圧ＶＶＤＤが得られるようにパワースイッチ３２の大きさを設計する）ことにより、パワースイッチ３２を遮断しても記憶回路のデータを保持できる。パワースイッチ３２は、グランド線３８側のみに設けてもよく、電源線３６側とグランド線３８側の両方に設けてもよい。
また、パワースイッチ３２のソースとドレインとの間に、ダイオードを接続し、パワースイッチ３２が遮断したときの仮想電源電圧ＶＶＤＤまたは仮想グランド電圧ＶＧＮＤを生成してもよい。ダイオードはＭＯＳＦＥＴ等のトランジスタを用いて形成してもよい。さらに、パワースイッチ３２のソースとドレインとの間に、電流源を接続し、パワースイッチ３２が遮断したときの仮想電源電圧ＶＶＤＤまたは仮想グランド電圧ＶＧＮＤを生成してもよい。電流源はＭＯＳＦＥＴ等のトランジスタを用いて形成してもよい。さらに、パワースイッチ３２のゲートに印加される信号をハイレベルとローレベルの間の電圧とし、所望の仮想電源電圧ＶＶＤＤまたは仮想グランド電圧ＶＧＮＤを生成してもよい。
実施例４は、記憶回路とロジック回路を有する電子回路の例である。図１９（ａ）から図１９（ｃ）は、それぞれ実施例４、実施例４の変形例１および実施例４の変形例２に係る電子回路の回路図である。図１９（ａ）に示すように、電子回路１１０ａは記憶回路５０およびロジック回路５２を備えている。記憶回路５０は、例えば、キャッシュメモリまたはレジスタであり、実施例２のＳＲＡＭ記憶回路または実施例２の変形例２および３のラッチ回路を有するフリップフロップを備える。記憶回路５０およびロジック回路５２には電源線３６から仮想電源電圧ＶＶＤＤが供給される。電源供給回路３０はパワースイッチ３２を有する。パワースイッチ３２は仮想電源電圧ＶＶＤＤを切り替えるまたは電源電圧を遮断する。電圧が低い仮想電源電圧ＶＶＤＤは、記憶回路５０がシュミットトリガモードでデータを安定に保持できるようにパワースイッチ３２が設計されている。また、ロジック回路５２には後述する実施例５のロジック回路が搭載されていてもよい。これにより、シミュットトリガモードにおいて、ロジック回路５２は、安定に低電圧動作することができる。
記憶回路５０とロジック回路５２の組み合わせは、以下の３つが考えられる。第１に、記憶回路５０はシュミットトリガモードとインバータモードとが切り替え可能であり、ロジック回路５２は切り替えできない通常のロジック回路の場合である。第２に、記憶回路５０は切り替えができない通常の記憶回路であり、ロジック回路５２は切り替え可能な場合である。第３に、記憶回路５０およびロジック回路５２ともに切り替え可能な場合である。いずれの場合も切り替え可能な回路において、仮想電源電圧ＶＶＤＤの設計が重要となる。また、記憶回路５０およびロジック回路５２は複数のブロックを含んでもよい。さらに、記憶回路５０に周辺回路が含まれていてもよい。
実施例４によれば、記憶回路５０およびロジック回路５２に共通に仮想電源電圧ＶＶＤＤを供給するパワースイッチ３２を備える。これにより、パワースイッチ３２の数を減らせるため、小型化が可能となる。例えば、パワースイッチ３２の占有面積を小さくできる。
図１９（ｂ）に示すように、電子回路１１０ｂにおいては、記憶回路５０には電源線３６ａから仮想電源電圧ＶＶＤＤ１が供給され、ロジック回路５２に電源線３６ｂから仮想電源電圧ＶＶＤＤ２が供給される。電源供給回路３０はパワースイッチ３２ａおよび３２ｂを有する。パワースイッチ３２ａおよび３２ｂは、それぞれ仮想電源電圧ＶＶＤＤ１およびＶＶＤＤ２を切り替えるまたは電源電圧を遮断する。また、記憶回路５０およびロジック回路５２は複数のブロックを含んでもよい。さらに、記憶回路５０に周辺回路が含まれていてもよい。その他の構成は実施例４と同じであり説明を省略する。
実施例４の変形例１によれば、記憶回路５０とロジック回路５２に独立に仮想電源電圧ＶＶＤＤ１およびＶＶＤＤ２を供給するパワースイッチ３２ａおよび３２ｂを備える。これにより、記憶回路５０とロジック回路５２とで、異なる仮想電源電圧を異なる時間に切り替えることができる。
図１９（ｃ）に示すように、電子回路１１０ｃにおいては、パワースイッチ３２ａは、電源電圧ＶＤＤの電源から記憶回路５０に仮想電源電圧ＶＶＤＤ１を供給し、パワースイッチ３２ｂは、電源電圧ＶＤＤの電源からロジック回路５２に仮想電源電圧ＶＶＤＤ２を供給する。また、記憶回路５０およびロジック回路５２は複数のブロックを含んでもよい。さらに、記憶回路５０に周辺回路が含まれていてもよい。その他の構成は実施例４の変形例１と同じであり説明を省略する。
実施例４の変形例２によれば、電源線３６ａおよび３６ｂを省略できるため、レイアウトが簡略化され、また、占有面積を小さくできる。
実施例４およびその変形例においては、記憶回路５０にシュミットトリガモードとインバータモードとの切り替え可能な回路が含まれる場合、データ保持できる仮想電源電圧ＶＶＤＤとなるようにパワースイッチを設計する。ロジック回路５２にシュミットトリガモードとインバータモードとの切り替え可能な回路が含まれる場合、低電圧動作が安定に可能となる仮想電源電圧ＶＶＤＤとなるようにパワースイッチを設計する。また、パワースイッチは、１つのトランジスタで構成されていてもよいし、複数のトランジスタで構成されていてもよい。
実施例４およびその変形例において、電源供給回路３０をグランド側に設ける場合についても図１９（ａ）から図１９（ｃ）と同様の構成とすることができる。すなわち、記憶回路５０およびロジック回路５２を共通のグランド線に接続し、グランド線とグランドとの間にパワースイッチ３２を設けてもよい。また、記憶回路５０およびロジック回路５２をそれぞれグランド線に接続し、各グランド線とグランドとの間にそれぞれパワースイッチ３２を設けてもよい。さらに、グランド線を設けず、記憶回路５０およびロジック回路５２とグランドとの間にそれぞれパワースイッチ３２を設けてもよい。さらに、パワースイッチ３２を電源側とグランド側の両方に設けてもよい。
シュミットトリガモードにおいて低消費電力（または消費エネルギーが最小になる電圧）で動作させる例である。図２０は、実施例５におけるインバータ回路の伝達特性を示す図である。図２０に示すように、実施例５では、実施例１に比べシュミットトリガモードにおけるヒステリシスを実施例１より小さくする。例えば、ＦＥＴ１５および１６などの設定および／または電圧ＶＦＰおよびＶＦＮの設定により、ヒステリシスの大きさを変えることができる。
論理回路においては、シュミットトリガモードにおけるヒステリシスを小さくしてもよい。ヒステリシスが小さくても電圧の変化が急峻であれば、ノイズマージンが大きくなり、バラツキ耐性およびノイズ耐性に優れる。このため、低電源電圧における動作が可能となる。よって、シュミットトリガモードにおいて仮想電源電圧ＶＶＤＤを低くすれば、消費電力を抑制できる。例えば、仮想電源電圧ＶＶＤＤを、動作のエネルギー効率が極小となる電圧付近とすることができる。インバータモードにおいては、仮想電源電圧ＶＶＤＤを高くし、高速動作が可能となる。
記憶回路においても、シュミットトリガモードにおいて、実施例１よりヒステリシスを小さくし、仮想電源電圧ＶＶＤＤを、インバータモードより低くする。これにより、インバータモードよりは動作速度が遅いが、低消費電力で動作を行なうことができる。仮想電源電圧ＶＶＤＤは、実施例１のシュミットトリガモードの仮想電源電圧ＶＶＤＤより高くてもよい。
例えば、実施例４およびその変形例の記憶回路５０内の記憶セルおよび／またはロジック回路５２内の論理回路に実施例５を用いることができる。論理回路についてＮＡＮＤ回路を例に説明する。
図２１は、実施例５を用いたＮＡＮＤ回路の回路図である。図２１に示すように、電子回路１１２は、ＦＥＴ１１ａから１６を備える。電源線３６と出力ノードＮｏｕｔとの間に、ＦＥＴ１１ａと１２ａが直列に、ＦＥＴ１１ｂと１２ｂが直列に接続され、ＦＥＴ１１ａおよび１２ａと、ＦＥＴ１１ｂおよび１２ｂと、が並列に接続さえている。ＦＥＴ１１ａと１２ａとの間のノードと、ＦＥＴ１１ｂと１２ｂとの間のノードと、は共通化され中間ノードＮｍ１となる。
出力ノードＮｏｕｔとグランド線３８との間にＦＥＴ１３ａから１４ｂが直列に接続されている。ＦＥＴ１３ｂとＦＥＴ１４ａとの間のノードは中間ノードＮｍ２である。ＦＥＴ１１ａから１４ａのゲートは共通に入力ノードＮｉｎ１に接続され、ＦＥＴ１１ｂから１４ｂのゲートは共通に入力ノードＮｉｎ２に接続される。ＦＥＴ１５および１６の接続は実施例１と同じである。その他の構成は実施例１と同じであり、説明を省略する。
電子回路１１２によれば、入力ノードＮｉｎ１およびＮｉｎ２にＡおよびＢが入力する。出力ノードＮｏｕｔにはＡとＢのＮＡＮＤであるＣが出力される。シュミットトリガモードにおいて、仮想電源電圧ＶＶＤＤを低くする（例えば０．３Ｖ）ことにより、動作速度は遅いが消費電力を削減できる。インバータモードにおいて、仮想電源電圧ＶＶＤＤを高くする（例えば１．２Ｖ）ことにより、高速に動作することができる。以上ＮＡＮＤ回路を例に説明したが、ＮＡＮＤ回路以外の論理回路（例えば、ＯＲ回路、ＡＮＤ回路、ＸＯＲ回路、ＮＯＲ回路）にも実施例５を用いることがきる。
図２２（ａ）は、実施例６に係る電子回路のブロック図、図２２（ｂ）は、実施例６の各モードの動作を示す図である。図２２（ａ）に示すように、電子回路１１４は、記憶回路８６、制御回路２０および電源供給回路３０を備えている。記憶回路８６は、実施例２およびその変形例の双安定回路４０を有する。制御回路２０は記憶回路８６内のインバータ回路１０のモードを切り替える信号を出力する。電源供給回路３０は、電源線３６に仮想電源電圧ＶＶＤＤを供給する。電源供給回路３０がパワースイッチの場合、パワースイッチの接続は図１９（ａ）から図１９（ｃ）のいずれでもよい。また、グランド側にパワースイッチを接続してもよく、グランド側と電源電圧ＶＤＤ側の両方にパワースイッチを接続してもよい。
図２２（ｂ）に示すように、記憶回路８６内のインバータ回路がインバータモード（第２モード）のとき、図２０のようにヒステリシスはない。第２モードにおいて、電源供給回路３０は仮想電源電圧ＶＶＤＤとして高い電圧を供給すると、記憶回路８６は高速で動作する。シュミットトリガモードのときは第１モードと第３モードとがある。第１モードのとき、ヒステリシスは図２０の実施例１のように大きい。電源供給回路３０が仮想電源電圧ＶＶＤＤとして低い電圧を供給すると、記憶回路８６は低消費電力でデータを保持する。第３モードのとき、ヒステリシスは図２０の実施例５のように第１モードより小さい。また、第３モードの伝達特性は第２モードより急峻であり、第１モードと同じか緩慢である。第３モードのとき、電源供給回路３０が仮想電源電圧ＶＶＤＤとして第１電圧より高く第２電圧より低い第３電圧を供給すると、記憶回路８６は低速ではあるが低消費電力でも安定に動作する。
実施例６によれば、記憶回路８６内のインバータ回路１０は、第１モード、第２モード、および第３モードに切り替わる。制御回路２０は、インバータ回路１０に、第１信号および第２信号に加え、インバータ回路１０を第３モードとする第３信号を出力する。電源供給回路３０は、インバータ回路１０が第３モードのとき仮想電源電圧ＶＶＤＤとして第２電圧より低い第３電圧を供給する。記憶回路８６を３つのモードで動作できる。実施例６では、第３電圧を第１電圧より高く設定しているが、第３電圧を第１電圧と同じまたは低くしてもよい。
実施例１から６およびその変形例において説明した各ＦＥＴは、ＭＯＳＦＥＴ、ＭＩＳ（Metal Insulator Semiconductor）ＦＥＴ、ＭＥＳ（Metal Semiconductor）ＦＥＴ、ＦｉｎＦＥＴ、トンネルＦＥＴなどの同等の動作ができる電界効果トランジスタであればよい。
実施例１および２では、図５（ａ）および図１２（ａ）のように、電圧ＶＦＮおよびＶＦＰのハイレベルは仮想電源電圧ＶＶＤＤである。これは、例えば図２（ａ）の制御回路２０（例えばインバータ２２および２４）に供給される電源電圧を仮想電源電圧ＶＶＤＤとしているためである。さらに、制御回路２０に仮想グランド電圧ＶＧＮＤが供給される場合、電圧ＶＦＮおよびＶＦＰのローレベルは仮想グランド電圧ＶＧＮＤとなる。このように、制御回路２０に仮想電源電圧ＶＶＤＤおよび仮想グランド電圧ＶＧＮＤを供給することにより、制御回路２０の消費電力を削減できる。
一方、制御回路２０に供給される電源電圧およびグランド電圧を仮想電源電圧ＶＶＤＤおよび仮想グランド電圧ＶＧＮＤと異ならせることもできる。図２３（ａ）および図２３（ｂ）は、実施例７に係る電子回路の回路図である。図２３（ａ）に示すように、電子回路１１６ａにおいて、電源供給回路３０には電圧ＶＤＤが供給されている。インバータ２２および２４には、電源電圧として電圧ＶＤＤ２が供給され、グランド電圧として電圧ＧＮＤが供給されている。電圧ＶＦＰおよびＶＦＮのローレベルおよびハイレベルはそれぞれ電圧ＧＮＤおよび電圧ＶＤＤ２となる。その他の構成は実施例１の図２（ａ）と同じであり説明を省略する。例えば電圧ＶＤＤ２を電源供給回路３０に印加される電圧ＶＤＤとする。これにより、電源供給回路３０が供給する仮想電源電圧ＶＶＤＤに関係なく、電圧ＶＦＰおよびＶＦＮのハイレベルを電圧ＶＤＤとすることができる。
図２３（ｂ）に示すように、電子回路１１６ｂにおいて、電源供給回路３０はグランド側に設けられている。電源供給回路３０はグランド線３８に仮想グランド電圧ＶＧＮＤを供給する。インバータ２２および２４には、電源電圧として電圧ＶＤＤが供給され、グランド電圧として電圧ＧＮＤ２が供給されている。電圧ＶＦＰおよびＶＦＮのローレベルおよびハイレベルはそれぞれ電圧ＧＮＤ２および電圧ＶＤＤとなる。その他の構成は図２３（ａ）と同じであり説明を省略する。例えば電圧ＧＮＤ２を電源供給回路３０に供給されるグランド電圧ＧＮＤとする。これにより、電源供給回路３０が供給する仮想グランド電圧ＶＧＮＤに関係なく、電圧ＶＦＰおよびＶＦＮのローレベルをグランド電圧ＧＮＤとすることができる。
実施例７によれば、電圧ＶＦＰおよびＶＦＮのハイレベルおよびローレベルを仮想電源電圧ＶＶＤＤおよびグランド電圧ＶＧＮＤと異ならせることができる。例えば、電圧ＶＦＰおよびＶＦＮのハイレベルおよびローレベルをそれぞれ電圧ＶＤＤおよびＧＮＤとすることもできる。実施例２から実施例６およびその変形例においても、電圧ＶＦＰおよびＶＦＮは任意に設定できる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０、１０ａ、１０ｂ インバータ回路
１１−１６ ＦＥＴ
２０ 制御回路
２２−２６ インバータ
３０ 電源供給回路
４０ 双安定回路

Claims (3)

  1. 第１電源電圧が供給される第１電源と前記第１電源電圧より低い第２電源電圧が供給される第２電源との間に接続され、ループを形成する第１インバータおよび第２インバータと、前記ループ内にクロック信号に同期しオンおよびオフするスイッチと、を備える双安定回路と、
    前記スイッチに前記クロック信号を供給するクロック供給回路と、
    前記クロック供給回路が前記クロック信号を供給しないとき前記第１電源電圧と前記第２電源電圧との差である電源電圧として前記双安定回路がデータを保持できる電圧である第１電圧を供給し、前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第１電圧より高い第２電圧を供給する電源供給回路と、
    を具備し、
    前記第１インバータおよび前記第２インバータは第１モードと第２モードが切り替わるインバータ回路であり、
    前記電源供給回路は、前記第１インバータおよび前記第２インバータが前記第１モードでありかつ前記クロック供給回路が前記クロック信号を供給しないとき前記電源電圧として前記第１電圧を供給し、前記第１インバータおよび前記第２インバータが前記第２モードでありかつ前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第２電圧を供給し、
    前記第１モードは伝達特性にヒステリシスを有するモードであり前記第２モードは伝達特性にヒステリシスがないモードである、または、前記第１モードは前記第２モードより伝達特性が急峻であるモードであることを特徴とする電子回路。
  2. 第１電源電圧が供給される第１電源と前記第１電源電圧より低い第２電源電圧が供給される第２電源との間に接続され、ループを形成する第１インバータおよび第２インバータと、前記第１インバータおよび第２インバータのうち少なくとも１つ内にクロック信号に同期しオンおよびオフするスイッチと、を備える双安定回路と、
    前記スイッチに前記クロック信号を供給するクロック供給回路と、
    前記クロック供給回路が前記クロック信号を供給しないとき前記第１電源電圧と前記第２電源電圧との差である電源電圧として前記双安定回路がデータを保持できる電圧である第１電圧を供給し、前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第１電圧より高い第２電圧を供給する電源供給回路と、
    を具備し、
    前記第１インバータおよび前記第２インバータは第１モードと第２モードが切り替わるインバータ回路であり、
    前記電源供給回路は、前記第１インバータおよび前記第２インバータが前記第１モードでありかつ前記クロック供給回路が前記クロック信号を供給しないとき前記電源電圧として前記第１電圧を供給し、前記第１インバータおよび前記第２インバータが前記第２モードでありかつ前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第２電圧を供給し、
    前記第１モードは伝達特性にヒステリシスを有するモードであり前記第２モードは伝達特性にヒステリシスがないモードである、または、前記第１モードは前記第２モードより伝達特性が急峻であるモードであることを特徴とする電子回路。
  3. 前記双安定回路を有するマスタスレーブ型フリップフロップ回路を備える請求項１または２に記載の電子回路。
JP2019124905A 2015-04-01 2019-07-04 電子回路 Active JP6830681B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015075481 2015-04-01
JP2015075481 2015-04-01

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017509877A Division JP6553713B2 (ja) 2015-04-01 2016-03-24 電子回路

Publications (2)

Publication Number Publication Date
JP2019216423A JP2019216423A (ja) 2019-12-19
JP6830681B2 true JP6830681B2 (ja) 2021-02-17

Family

ID=57006758

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017509877A Active JP6553713B2 (ja) 2015-04-01 2016-03-24 電子回路
JP2019124905A Active JP6830681B2 (ja) 2015-04-01 2019-07-04 電子回路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2017509877A Active JP6553713B2 (ja) 2015-04-01 2016-03-24 電子回路

Country Status (6)

Country Link
US (1) US10355676B2 (ja)
EP (3) EP3644505B1 (ja)
JP (2) JP6553713B2 (ja)
CN (1) CN107408939B (ja)
TW (1) TWI625939B (ja)
WO (1) WO2016158691A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170088765A (ko) * 2016-01-25 2017-08-02 삼성전자주식회사 반도체 장치 및 그 구동 방법
CN107017771B (zh) * 2017-05-27 2019-05-14 电子科技大学 一种负电源转正电源转换电路及正电源转负电源转换电路
US11114348B2 (en) 2017-12-04 2021-09-07 Microsemi Soc Corp. Hybrid high-voltage low-voltage FinFET device
US10971216B2 (en) * 2017-12-04 2021-04-06 Microsemi Soc Corp. SRAM configuration cell for low-power field programmable gate arrays
CN107888165B (zh) * 2017-12-18 2024-02-23 中国电子科技集团公司第四十七研究所 低压总线信号锁存器
CN110245749B (zh) * 2018-03-08 2024-06-14 三星电子株式会社 用于执行同或运算的计算单元、神经网络及方法
CN110620569B (zh) * 2018-06-19 2023-09-08 瑞昱半导体股份有限公司 触发器电路
JP6926037B2 (ja) 2018-07-26 2021-08-25 株式会社東芝 シナプス回路、演算装置およびニューラルネットワーク装置
KR102627943B1 (ko) * 2018-12-13 2024-01-22 삼성전자주식회사 반도체 회로 및 반도체 회로의 레이아웃 시스템
CN113892232A (zh) * 2019-05-30 2022-01-04 国立研究开发法人科学技术振兴机构 电子电路和双稳态电路
US10812081B1 (en) 2019-09-27 2020-10-20 Apple Inc. Output signal control during retention mode operation
WO2021111772A1 (ja) * 2019-12-03 2021-06-10 富士電機株式会社 比較回路、半導体装置
JP7430425B2 (ja) 2020-02-10 2024-02-13 国立研究開発法人科学技術振興機構 双安定回路および電子回路
CN112821882B (zh) * 2020-12-30 2023-09-12 国家超级计算无锡中心 可切换工作点的高性能施密特触发器及切换工作点方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS591005B2 (ja) 1980-06-13 1984-01-10 沖電気工業株式会社 シユミツトトリガ回路
JPH09223948A (ja) * 1996-02-15 1997-08-26 Sharp Corp シフトレジスタ回路および画像表示装置
KR100236058B1 (ko) * 1997-04-24 1999-12-15 김영환 트리거 전압 조정이 가능한 슈미트 트리거 회로
JPH11214962A (ja) * 1997-11-19 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置
US6242948B1 (en) 1997-11-19 2001-06-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device
US6285213B1 (en) * 1997-11-19 2001-09-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device
JP2000013215A (ja) * 1998-04-20 2000-01-14 Nec Corp 半導体集積回路
JP2001111409A (ja) 1999-10-12 2001-04-20 Oki Micro Design Co Ltd 入力インタフェース回路
JP2001185996A (ja) * 1999-12-22 2001-07-06 Nec Ic Microcomput Syst Ltd 半導体装置の入力回路
US6448830B1 (en) * 2001-11-05 2002-09-10 International Business Machines Corporation Single-stage tri-state Schmitt trigger
US6870413B1 (en) * 2001-12-14 2005-03-22 Altera Corporation Schmitt trigger circuit with adjustable trip point voltages
JP3986393B2 (ja) * 2002-08-27 2007-10-03 富士通株式会社 不揮発性データ記憶回路を有する集積回路装置
JP4122954B2 (ja) * 2002-12-06 2008-07-23 沖電気工業株式会社 半導体集積回路
JP2004241021A (ja) 2003-02-04 2004-08-26 Fujitsu Ltd 記憶装置およびリーク電流低減方法
JP2005079360A (ja) * 2003-09-01 2005-03-24 Renesas Technology Corp 半導体集積回路
JP2005236972A (ja) 2004-01-21 2005-09-02 Ricoh Co Ltd 半導体集積回路
JP2008219491A (ja) * 2007-03-05 2008-09-18 Nec Electronics Corp マスタスレーブ型フリップフロップ回路およびラッチ回路
JP2008228192A (ja) * 2007-03-15 2008-09-25 Toshiba Corp 半導体集積回路
TWI345377B (en) * 2008-01-28 2011-07-11 Faraday Tech Corp Schmitt trigger as level detection circuit
US8115531B1 (en) 2008-03-31 2012-02-14 Lsi Corporation D flip-flop having enhanced immunity to single-event upsets and method of operation thereof
US8289755B1 (en) * 2008-10-01 2012-10-16 Altera Corporation Volatile memory elements with soft error upset immunity
US8305829B2 (en) * 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US9064550B2 (en) * 2011-10-24 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for word line suppression
WO2013172066A1 (ja) 2012-05-18 2013-11-21 独立行政法人科学技術振興機構 双安定回路と不揮発性素子とを備える記憶回路
JP6020076B2 (ja) 2012-11-16 2016-11-02 株式会社ソシオネクスト インタフェース回路及び半導体装置
US8736333B1 (en) * 2013-01-08 2014-05-27 Freescale Semiconductor, Inc. Schmitt trigger circuit with near rail-to-rail hysteresis
CN103927972B (zh) * 2013-12-05 2016-03-02 华南理工大学 栅极驱动单元及栅极扫描驱动器及其驱动方法

Also Published As

Publication number Publication date
JPWO2016158691A1 (ja) 2018-02-08
US20180069534A1 (en) 2018-03-08
CN107408939A (zh) 2017-11-28
US10355676B2 (en) 2019-07-16
JP6553713B2 (ja) 2019-07-31
EP3280051B1 (en) 2020-02-12
TW201703430A (zh) 2017-01-16
CN107408939B (zh) 2020-09-25
EP3644506B1 (en) 2023-10-18
EP3644505B1 (en) 2021-12-22
EP3644505A1 (en) 2020-04-29
WO2016158691A1 (ja) 2016-10-06
EP3280051A4 (en) 2018-03-28
EP3280051A1 (en) 2018-02-07
JP2019216423A (ja) 2019-12-19
TWI625939B (zh) 2018-06-01
EP3644506A1 (en) 2020-04-29

Similar Documents

Publication Publication Date Title
JP6830681B2 (ja) 電子回路
JP4873182B2 (ja) 半導体記憶装置及びその駆動方法
US7630229B2 (en) Semiconductor memory device
KR101463939B1 (ko) 반도체 디바이스
US8879304B2 (en) Memory circuit and word line control circuit
US8391097B2 (en) Memory word-line driver having reduced power consumption
KR100305992B1 (ko) 전력저감기구를 갖는 반도체 집적회로장치
TW202044252A (zh) 電子電路及雙穩態電路
JP6535120B2 (ja) 半導体装置
US7729180B2 (en) Semiconductor memory device
JP5745668B2 (ja) 半導体装置
JP2007201853A (ja) 半導体集積回路
JP2016177864A (ja) 半導体装置
CN106898375B (zh) 一种片上系统以及用于防止片上系统中的闭锁的方法
JP6383041B2 (ja) 半導体装置
JP2003298410A (ja) 半導体集積回路
JP2014164777A (ja) Ｓｒａｍ
JP2018156657A (ja) 半導体装置
JP2000082950A (ja) 半導体集積回路
JP2005293751A (ja) 半導体メモリ
JP2015135721A (ja) 半導体装置
JP2014041688A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190708

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210113

R150 Certificate of patent or registration of utility model

Ref document number: 6830681

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250