TW201703430A - 電子電路 - Google Patents

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TW201703430A
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Satoshi Sugahara
Shuichiro Yamamoto
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Abstract

本發明之電子電路具備：雙穩態電路，係將第1反向器及第2反向器連接為迴路狀，其中該第1反向器及第2反向器為連接於被供給電源電壓的正電源與負電源之間，切換第1模式與第2模式的反向器電路；控制電路，對前述反向器電路，輸出將前述反向器電路設為前述第1模式的第1訊號、及將前述反向器電路設為前述第2模式的第2訊號；及電源供給電路，於前述反向器電路為前述第1模式時，供給第1電壓來作為前述電源電壓，於前述反向器電路為前述第2模式時，供給比前述第1電壓高的第2電壓來作為前述電源電壓；前述第1模式是轉移特性上有遲滯的模式，前述第2模式是轉移特性上無遲滯的模式，及/或前述第1模式是轉移特性比前述第2模式陡峭的模式。

Description

電子電路 發明領域
本發明是關於一種電子電路；例如關於一種具有反向器電路的電子電路。
發明背景
作為減少CMOS(Complementary Metal Oxide Semiconductor：互補式金屬氧化物半導體)積體電路等積體電路之消耗電力的技術，例如，包括有電源閘控(PG)技術。在電源閘控技術中，電源關斷時的資訊保持是其課題所在。為了保持該類資訊，檢討在記憶電路使用非揮發性記憶體等非揮發性電路(專利文獻1)。又，為了減低積體電路的消耗電力而檢討低電壓驅動技術。
先行技術文獻 專利文獻
專利文獻1：國際公開案號2013/172066號
發明概要
然而，若於以往由CMOS所構成的記憶電路，使用非揮發性記憶體，則系統的運作速度等性能會劣化，進而使製造步驟複雜化。又，若減低邏輯電路的電源電壓，則電晶體的偏差耐受度及雜訊耐受度等電路性能會劣化，難以穩定運作。
本發明是有鑑於上述課題而完成，其目的在於減少電子電路的消耗電力。
本發明為一種電子電路，其特徵為具備：雙穩態電路，係將第1反向器及第2反向器連接為迴路狀，其中該第1反向器及第2反向器為連接於被供給電源電壓的正電源與負電源之間，切換第1模式與第2模式的反向器電路；控制電路，對前述反向器電路，輸出將前述反向器電路設為前述第1模式的第1訊號、及將前述反向器電路設為前述第2模式的第2訊號；及電源供給電路，於前述反向器電路為前述第1模式時，供給第1電壓來作為前述電源電壓，於前述反向器電路為前述第2模式時，供給比前述第1電壓高的第2電壓來作為前述電源電壓；前述第1模式是轉移特性上有遲滯的模式，前述第2模式是轉移特性上無遲滯的模式，及/或前述第1模式是轉移特性比前述第2模式陡峭的模式。
如上述構成，其中可採用如下構成：前述雙穩態電路是於前述第1模式下，保持資料，不進行資料的寫入及讀出；於前述第2模式下，進行資料的寫入及讀出。
如上述構成，其中可採用如下構成：前述電源供 給電路是於前述控制電路輸出前述第1訊號後，將前述第2電壓切換為前述第1電壓，並於前述控制電路輸出前述第2訊號前，將前述第1電壓切換為前述第2電壓。
如上述構成，其中可採用如下構成：前述反向器電路切換為前述第1模式、前述第2模式及第3模式；前述第3模式具有比前述第1模式小的前述遲滯，及/或轉移特性比前述第2模式陡峭；前述控制電路是對前述反向器電路，輸出將前述反向器電路設為前述第3模式的第3訊號；前述電源供給電路於前述反向器電路為前述第3模式時，供給比前述第2電壓低的第3電壓來作為前述電源電壓。
如上述構成，其構成可具備：開關，係在由前述第1反向器及前述第2反向器所形成的迴路內，與時脈訊號同步開啟及關閉；及時脈供給電路，於前述第1反向器及前述第2反向器為前述第1模式時，不對前述開關供給前述時脈訊號；於前述第1反向器及前述第2反向器為前述第2模式時，對前述開關供給前述時脈訊號。
如上述構成，其中可採用如下構成：前述反向器電路備有：第1P通道FET及第1N通道FET，源極分別連接於前述正電源與前述負電源，且至少一方為複數個串聯地連接；輸入節點，共通地連接於前述第1P通道FET的閘極及前述第1N通道FET的閘極；輸出節點，共通地連接於前述第1P通道FET的1個汲極及前述第1N通道FET的1個汲極；第2P通道FET及第2N通道FET其至少一方的第2FET，其源極及汲極之一方連接至設置於複數個第1FET間之中間節點， 該複數個第1FET為複數個串聯地連接的前述第1P通道FET及前述第1N通道FET之至少一方的，閘極則連接於前述輸出節點，前述源極及前述汲極之另一方連接於前述第1訊號及前述第2訊號輸入的控制節點，該至少一方的第2FET之導電型係與複數個串聯地連接的前述第1P通道FET及前述第1N通道FET中之至少一方的導電型為相同的導電型。
如上述構成，其中可採用如下構成：前述控制電路係對前述第2P通道FET的控制節點輸出低位準，及/或對前述第2N通道FET的控制節點輸出高位準來作為前述第1訊號，；對前述第2P通道FET的控制節點輸出高位準，及/或對前述第2N通道FET的控制節點輸出低位準來作為前述第2訊號。
如上述構成，其中可採用如下構成：前述第1P通道FET及前述第1N通道FET均串聯地連接有複數個；前述第2FET包含前述第2P通道FET及前述第2N通道FET；前述控制電路係對前述第2P通道FET的控制節點輸出低位準，且對前述第2N通道FET的控制節點輸出高位準來作為前述第1訊號，對前述第2P通道FET的控制節點輸出高位準，且對前述第2N通道FET的控制節點輸出低位準來作為前述第2訊號。
如上述構成，其中可採用如下構成：前述電源供給電路包含MOSFET，該MOSFET連接於前述正電源及前述負電源之至少一方與前述反向器電路之間。
本發明為一種電子電路，其特徵為具備：反向器 電路及控制電路；其中該反向器電路備有：第1P通道FET及第1N通道FET，其源極分別連接於被供給電源電壓的正電源與負電源，且至少一方為複數個串聯地連接；輸入節點，共通地連接於前述第1P通道FET的閘極及前述第1N通道FET的閘極；輸出節點，共通地連接於前述第1P通道FET的1個汲極及前述第1N通道FET的1個汲極；及第2P通道FET及第2N通道FET其至少一方的第2FET，其源極及汲極之一方連接至設置於複數個第1FET間之中間節點，該複數個第1FET為複數個串聯地連接的前述第1P通道FET及前述第1N通道FET之至少一方，閘極則連接於前述輸出節點，前述源極及前述汲極之另一方連接於控制節點，該至少一方的第2FET之導電型係與複數個串聯地連接的前述第1P通道FET及前述第1N通道FET中之至少一方的導電型為相同的導電型；該控制電路對前述第2FET的控制節點，輸出將前述反向器電路設為第1模式的第1訊號，以及將前述反向器電路設為第2模式的第2訊號；前述控制電路係對前述第2P通道FET的控制節點輸出低位準，及/或對前述第2N通道FET的控制節點輸出高位準來作為前述第1訊號；對前述第2P通道FET的控制節點輸出高位準，及/或對前述第2N通道FET的控制節點輸出低位準來作為前述第2訊號；前述第1模式是轉移特性上有遲滯的模式，前述第2模式是轉移特性上無遲滯的模式，及/或前述第1模式是轉移特性比前述第2模式陡峭的模式。
如上述構成，其中可採用如下構成：前述第1P 通道FET及前述第1N通道FET均串聯地連接有複數個；前述第2FET包含前述第2P通道FET及前述第2N通道FET；前述控制電路係對前述第2P通道FET的控制節點輸出低位準，且對前述第2N通道FET的控制節點輸出高位準來作為前述第1訊號，對前述第2P通道FET的控制節點輸出高位準，且對前述第2N通道FET的控制節點輸出低位準來作為前述第2訊號。
如上述構成，其構成可具備電源供給電路，於前述反向器電路為前述第1模式時，供給第1電壓來作為前述電源電壓，於前述反向器電路為前述第2模式時，供給比前述第1電壓高的第2電壓來作為前述電源電壓。
如上述構成，其構成可具備邏輯電路，該邏輯電路具有前述反向器電路。
本發明為一種電子電路，其特徵為具備：雙穩態電路，具備：第1反向器及第2反向器，其連接於被供給電源電壓的正電源與負電源之間，並形成迴路；及開關，其於前述迴路內，與時脈訊號同步開啟及關閉；時脈供給電路，對前述開關供給前述時脈訊號；及電源供給電路，於前述時脈供給電路不供給前述時脈訊號時，供給第1電壓來作為前述電源電壓，於前述時脈供給電路供給前述時脈訊號時，供給比前述第1電壓高的第2電壓來作為前述電源電壓。
藉由本發明，可減少電子電路的消耗電力。
10、10a、10b‧‧‧反向器電路
11~16、11a~14a、11b~14b、41、42、61~64‧‧‧FET
20、117、117a、118a‧‧‧控制電路
22、24、26、47、48、91、92、93、99a、99b‧‧‧反向器
30‧‧‧電源供給電路
32、32a、32b‧‧‧電源開關
36、36a、36b‧‧‧電源線
38‧‧‧接地線
40、90、90a‧‧‧雙穩態電路
44、45、95、96‧‧‧通道閘
46‧‧‧時脈供給電路
48a‧‧‧NAND電路
50、86‧‧‧記憶電路
52‧‧‧邏輯電路
70‧‧‧記憶體區
71‧‧‧行驅動器
72‧‧‧列驅動器
73‧‧‧控制部
74‧‧‧NOR電路
75‧‧‧OR電路
97、98‧‧‧閂鎖電路
100、100a、100b、104、104a、104b、106a、106b、108a、108b、109、110a、110b、110c、112、115、114、116、116a、116b‧‧‧電子電路
102‧‧‧記憶單元
BL、BLB‧‧‧位元線
C、CB‧‧‧時脈
CLK‧‧‧時脈訊號
CTRL‧‧‧控制訊號
D‧‧‧資料
Din、Nin、Nin1、Nin2‧‧‧輸入節點
EN‧‧‧賦能訊號
GND、GND2‧‧‧接地電壓
N1、N2‧‧‧記憶節點
NFN、NFP‧‧‧控制節點
Nm1、Nm2‧‧‧中間節點
Nout‧‧‧輸出節點
PG‧‧‧閘控訊號
PGB‧‧‧閘控互補訊號
V1、V2、VA、VB、VFN、VFP‧‧‧電壓
VDD、VDD2‧‧‧電源電壓
VGND‧‧‧虛擬接地電壓
Vin‧‧‧輸入電壓
Vout‧‧‧輸出電壓
VPS‧‧‧電源開關控制訊號
VVDD、VVDD1、VVDD2‧‧‧虛擬電源電壓
WL‧‧‧字元線
圖1(a)及圖1(b)是表示實施例1之電子電路的電路圖。
圖2(a)及圖2(b)是表示實施例1之變形例1的電子電路的電路圖。
圖3是表示實施例1之變形例1之反向器電路的轉移特性圖。
圖4(a)及圖4(b)是表示實施例1的變形例1之相對於時間的輸出電壓圖。
圖5(a)至圖5(e)是表示實施例1的變形例1的時序圖。
圖6(a)是表示實施例2的電子電路的記憶單元(cell)的電路圖，圖6(b)是表示電子電路的電路圖。
圖7(a)及圖7(b)是表示實施例2的記憶單元的特性圖。
圖8(a)及圖8(b)是表示實施例2的各反向器模式及斯密特觸發器模式的記憶單元的特性圖。
圖9(a)及圖9(b)分別表示實施例2的變形例1及2的電子電路的電路圖。
圖10是表示實施例2的變形例3的電子電路的電路圖。
圖11是表示實施例2的變形例4的電子電路的電路圖。
圖12(a)至圖12(e)是表示實施例2的變形例3的時序圖。
圖13是表示實施例2的變形例5的電子電路的電路圖。
圖14是表示實施例2的變形例6的電子電路的電路圖。
圖15(a)及圖15(b)是表示實施例2的變形例5的控制電路的電路圖，圖15(c)為時序圖。
圖16(a)及圖16(b)是表示實施例2的變形例5的控制電路的其他電路圖，圖16(c)為時序圖。
圖17(a)及圖17(b)是表示實施例3的電子電路的電路圖。
圖18是表示實施例3的變形例1的電子電路的電路圖。
圖19(a)至圖19(c)分別為實施例4、實施例4的變形例1及實施例4的變形例2的電子電路的電路圖。
圖20是表示實施例5的反向器電路的轉移特性圖。
圖21是表示採用實施例5的NAND電路的電路圖。
圖22(a)為實施例6的電子電路的方塊圖，圖22(b)是表示實施例6的各模式的運作圖。
圖23(a)及圖23(b)為實施例7的電子電路的電路圖。
用以實施發明之形態
CMOS積體電路的低電壓操作，對於使其低消耗電力化極為有效。在記憶電路中，藉由以低電壓保持資料，可減少待機時電力，其中減少待機時電力一事為記憶電路的重要課題。在邏輯電路中，藉由進行低電壓操作，運作速度雖會劣化，但可提高運算的能源效益。以下說明有關記憶電路及邏輯電路之低電壓操作的現狀及課題。
在記憶電路，重要課題之一是減少為保持資料而處於待機狀態時的電力(待機時電力)。電源閘控(PG)係作為CMOS積體電路的待機時電力減少技術而被廣泛利用。然而，於微處理器等邏輯系統中，在藉由PG進行電源關斷的區域 (供電域(power domain))內，一般使用揮發性的記憶電路。因此，在PG中供電域內的資料保持遂成為重要課題。
在不喪失記憶電路之資料的程度下，壓低供給電壓(例如電源電壓的8成程度)而保持資料的方法可採用於由SRAM(Static Random Access Memory：靜態隨機存取記憶體)等所構成的記憶電路。該方法下對待機時電力的減少雖有效果，但無法大幅降低保持資料用的電壓，故未達與電源關斷同等程度的電力減少效果。因此，該方法無法與原本的PG同等程度地減少待機時電力。
又，為了對記憶電路進行有效的PG，近年來檢討使用非揮發性記憶體保持資料。該方法即便關斷電源，仍可保持資料，因此可執行完全地電源關斷的PG，記憶電路之待機時電力的減少效果甚大。然而，使用非揮發性記憶體會造成電路性能劣化而構成問題。因此，已檢討數種嘗試，諸如引進可分離不使用非揮發性記憶體之記憶體動作與非揮發性記憶的非揮發性記憶電路等。然而，混合搭載非揮發性記憶體與CMOS邏輯電路時，仍存有許多課題，例如使製造步驟複雜化，並且伴隨於此之製造成本的增加等，尚未能實現。
於使用由斯密特觸發器反向器所構成的雙穩態電路的記憶電路，能夠以極低的電壓(例如0.3V或其以下)來保持資料。因此，可實現與電源關斷同等程度的待機時電力的大幅減少。然而，起因於斯密特觸發器反向器的構造，會發生其作速度劣化等電路性能劣化的問題。
因此，為了大幅減少記憶電路的待機時電力，要求以極低的電壓(例如關斷供電域的電源開關時產生的虛擬電源的電壓大多為0.2~0.3V程度)保持資料，以及於寫入及/或讀出等一般的記憶體動作中，可達以往的記憶電路(SRAM或正反器)程度而可充分進行高速動作。
接著，針對低電壓操作說明現狀及課題。近年來，隨身裝置等所採用的邏輯系統之藉由高能源效益化的超低消耗電力化技術日益重要。隨身裝置亦稱為“always-on(常開)”裝置。對隨身裝置的低消耗電力化，最大限度提高運算處理的能源效益，盡全力節省額外的能源消耗甚為重要。
一般而言，CMOS邏輯的消耗電力可隨著減低電源電壓而減少。然而，消耗能源並非隨電源電壓的減少而單純減少，若降低至某電壓，於該處具有極小點，若進一步降低電壓，則消耗能源反而增大。這是由於隨著低電壓化，CMOS的動作速度突然變慢，在此拉長的動作時間內所消耗的待機時(靜態)能源增大所致。
隨身裝置在背景的資訊處理不需要高速運算。由此可想而知，對該背景運算而言，能源消耗變為極小的低電壓化動作變得重要。然而，該能源極小點的電壓極低至0.3~0.5V程度，因雜訊或元件的偏差，難以使邏輯系統穩定運作。又，在非背景的一般電壓(全擺動)操作下，要求與智慧型手機等相同程度的高速資訊處理。
因此，於諸如隨身裝置的邏輯系統中，要求同時 達成在能源極小點之低電壓下的高能源效益及穩定運作、與一般電壓的高速運算。
於以下說明的實施例，提供一種記憶電路，其使用能以斯密特觸發器反向器模式(亦稱為斯密特觸發器模式)及一般的反向器模式動作，藉此可實現一般電壓驅動時的高速運作、與藉由非常低之電壓來保持資料。
又，提供一種邏輯電路，其使用能以斯密特觸發器模式及一般的反向器模式動作，藉此可實現能源效益高的低電壓動作、與藉由一般電壓驅動的高速運作。
[實施例1]
圖1(a)及圖1(b)是表示實施例1的電子電路的電路圖。如圖1(a)所示，電子電路100具備有反向器電路10、控制電路20及電源供給電路30。反向器電路10備有輸入節點Nin、輸出節點Nout、中間節點Nm1、Nm2及FET(Field Effect Transistor：場效電晶體)11至16。FET11、12及15為P通道FET，FET11及12為第1P通道FET，FET15為第2P通道FET。FET13、14及16為N通道FET，FET13及14為第1N通道FET，FET15為第2N通道FET。FET15及16作為連至由FET11至14所形成之反向器的回授電晶體而發揮功能。
於電源線36與接地線38之間，串聯地連接有複數個FET11至14。FET11的源極連接於電源線36，FET14的源極連接於接地線38。FET11的汲極及FET12的源極連接於中間節點Nm1。FET13的源極及FET14的汲極連接於中間節點Nm2。FET12及13的汲極共通地連接於輸出節點。FET11至 14的閘極共通地連接於輸入節點Nin。
FET15其源極及汲極的一方連接於中間節點Nm1，閘極連接於輸出節點Nout，源極及汲極的另一方連接於控制節點NFP。FET16其源極及汲極的一方連接於中間節點Nm2，閘極連接於輸出節點Nout，源極及汲極的另一方連接於控制節點NFN。
控制電路20對控制節點NFP及NFN，分別施加電壓VFP及VFN。電壓VFP及VFN為高位準或低位準。控制電路20若輸出高位準來作為電壓VFP、輸出低位準來作為電壓VFN，則反向器電路10會作為一般的反向器動作。此稱為反向器模式。控制電路20若輸出低位準來作為電壓VFP、輸出高位準來作為電壓VFN，則反向器電路10會作為斯密特觸發器反向器動作。將此稱為斯密特觸發器模式。再者，高位準及低位準相當於例如電源線36及接地線38的電壓。於反向器模式，高位準若是比低位準高的電壓即可。又，於斯密特觸發器模式，高位準若是比低位準高的電壓即可。反向器模式的高位準與斯密特觸發器模式的高位準為相同電壓，或不同電壓均可。反向器模式的低位準與斯密特觸發器模式的低位準為相同電壓，或不同電壓均可。例如高位準是從電源供給的電源電壓VDD(例如參考圖17(a))亦可，低位準是接地的電壓亦可。
電源供給電路30對電源線36與接地線38間，供給電源電壓。電源供給電路30例如從供給至電子電路的電源電壓，生成虛擬電源電壓VVDD，並供給至電源線36。又， 電源供給電路30切換第1電壓與高於第1電壓的第2電壓，來作為虛擬電源電壓VVDD。電源供給電路30為例如後述的電源開關、電壓調整器或DC(Direct Current：直流)-DC轉換器等。
於圖1(a)，電源供給電路30連接於電源線36，降低供給至電源線36與接地線38間的電源電壓時，使電源線36的虛擬電源電壓VVDD降低，提高電源電壓時，使虛擬電源電壓VVDD提高。亦可如圖1(b)所示，電源供給電路30連接於接地線38，降低供給至電源線36與接地線38間的電源電壓時，使接地線38的虛擬接地電壓VGND提高；提高電源電壓時，使虛擬接地電壓VGND降低。電源供給電路30亦可切換虛擬電源電壓VVDD與虛擬接地電壓VGND雙方。
圖2(a)及圖2(b)為實施例1之變形例1的電子電路的電路圖。如圖2(a)所示，於電子電路100a中，控制電路20具備有反向器22及24。控制訊號CTRL輸入於反向器24的輸入節點。反向器24的輸出節點連接於控制節點NFP，反向器22的輸入節點連接於反向器24的輸出節點，輸出節點連接於控制節點NFN。於反向器22及24，供給有虛擬電源電壓VVDD。其他構成與圖1(a)相同，省略說明。控制訊號CTRL為高位準時，反向器電路10成為斯密特觸發器模式；低位準時，反向器電路10成為反向器模式。
如圖2(b)所示，於電子電路100b中，反向器24的輸出節點連接於控制節點NFN，反向器22其輸入節點連接 於反向器24的輸出節點，其輸出節點連接於控制節點NFP。控制訊號CTRL為低位準時，反向器電路10成為斯密特觸發器模式，高位準時，反向器電路10成為反向器模式。亦可如圖2(a)，控制訊號CTRL從控制節點NFP側輸入。又，亦可如圖2(b)所示，控制訊號CTRL從控制節點NFN側輸入。
利用圖2(a)的電子電路100a模擬反向器特性。圖3是表示實施例1之變形例1的反向器電路的轉移特性圖。實線是控制訊號CTRL為低位準的反向器模式的轉移特性。虛線是控制訊號CTRL為高位準的斯密特觸發器模式的轉移特性。如圖3所示，於反向器模式下，FET15及16分別要將中間節點Nm1及Nm2設為高位準及低位準。因此，無轉移特性的遲滯，作為一般的反向器動作。於斯密特觸發器模式下，FET15及16將輸出節點Nout的訊號，分別對中間節點Nm1及Nm2進行正回授。因此，於轉移特性產生遲滯。又，輸出電壓Vout從高位準往低位準的變化、以及從低位準往高位準的變化陡峭。因此，於斯密特觸發器模式下，反向器電路10即便於虛擬電源電壓VVDD低時，仍可穩定動作。
圖4(a)及圖4(b)是表示實施例1的變形例1其對於時間的輸出電壓圖。一點短劃線表示輸入電壓Vin，點線表示不備有FET15及16的反向器，實線表示反向器模式，虛線表示斯密特觸發器模式。圖4(a)表示輸入電壓Vin從低位準切換為高位準時，圖4(b)表示從高位準切換為低位準時。如圖4(a)及圖4(b)所示，於斯密特觸發器模式下，輸出電壓Vout 的切換比反向器慢。於反向器模式下，由於FET15及16輔助上拉及下拉，因此與反向器相同程度地切換輸出電壓Vout。如此，於斯密特觸發器模式下，動作速度雖慢，但於反向器模式下，可進行高速動作。
圖5(a)至圖5(e)為實施例1的變形例1的時序圖。圖5(a)是表示對時間的控制節點NFN及NFP之電壓VFN及VFP的圖，圖5(b)是表示對時間的控制訊號CTRL及虛擬電源電壓VVDD的圖，圖5(c)是表示對時間的輸出電壓Vout及輸入電壓Vin的圖，圖5(d)是表示對時間之伴隨於反向器電路10、反向器22及24的交換的直通電流的圖，圖5(e)是表示對時間的消耗電流的圖。於圖5(e)，各電壓切換時的暫態響應因模擬的關係並不正確，但穩定後的電壓值正確。
於圖5(b)，控制訊號CTRL為高位準的期間是斯密特觸發器模式，低位準的期間是反向器模式。於反向器模式下，如圖5(a)所示，電壓VFP為高位準，電壓VFN為低位準。如圖5(c)所示，輸入電壓Vin為低位準時，輸出電壓Vout為高位準；輸入電壓Vin為高位準時，輸出電壓Vout為低位準。如圖5(d)所示，反向器電路10、反向器22及24的輸出切換時，流有直通電流。如圖5(e)所示，消耗電流為229nA。
於斯密特觸發器模式下，如圖5(b)所示，將虛擬電源電壓VVDD從1.2V依序切換並設定為0.8V及0.3V。1.2V是反向器電路10進行一般動作的虛擬電源電壓VVDD。0.8V相當於令一般的反向器動作成所謂的睡眠模式時的虛 擬電源電壓VVDD。0.3V是一般的反向器不動作的虛擬電源電壓VVDD。如圖5(a)及圖5(c)，電壓VFN及輸出電壓Vout大致隨著虛擬電源電壓VVDD變低。如圖5(e)，虛擬電源電壓VVDD為0.8V時，消耗電流為67nA，虛擬電源電壓VVDD為0.3V時，消耗電流為8nA。故，於斯密特觸發器模式下，藉由降低虛擬電源電壓VVDD(例如0.3V)，可抑制消耗電力。例如於反向器模式下，將虛擬電源電壓VVDD設為1.2V使其高速動作，於斯密特觸發器模式下，將虛擬電源電壓VVDD設為0.3V，可減少消耗電力。於斯密特觸發器模式下使虛擬電源電壓VVDD降低至0.3V時的消耗電力，是於反向器模式，將虛擬電源電壓VVDD設為1.2V時的數%。又，與一般的反向器的睡眠模式相比，亦可減低消耗電力。進而亦可進行低電壓動作。
若依據實施例1，反向器電路10連接於被供給電源電壓的電源線(正電源)與接地電源(負電源)之間，切換斯密特觸發器模式(第1模式)與反向器模式(第2模式)。控制電路20輸出將反向器電路10設為斯密特觸發器模式的第1訊號、及設為反向器模式的第2訊號。電源供給電路30是於斯密特觸發器模式時，供給第1電壓來作為電源電壓；於反向器模式時，供給比第1電壓高的第2電壓。藉此，可使反向器電路10設為反向器模式及斯密特觸發器模式而動作。於反向器模式，反向器電路10可進行高速動作。於斯密特觸發器模式，反向器電路10具有以低電源電壓亦可動作、且有遲滯之陡峭的轉移特性，可抑制消耗電力。第1模式是轉 移特性有遲滯的模式，且第2模式是轉移特性無遲滯的模式，及/或第1模式若比起第2模式，其轉移特性之輸出電壓相對於輸入電壓的變化陡峭即可。例如於記憶電路，在斯密特觸發器模式下，遲滯宜大為陡峭。於邏輯電路，在斯密特觸發器模式下，轉移特性宜比反向器模式陡峭。
反向器電路10的電路構成不限於圖1(a)及圖1(b)，若是依據來自控制電路20的訊號，切換轉移特性有無遲滯的電路即可。例如FET15、16若是對FET11及12、FET13及14，因應從控制電路20輸入的第1訊號及第2訊號，來回授輸出節點Nout之訊號的回授電路即可。又，在如圖1(a)及圖1(b)的電路構成的反向器電路10中，控制電路20對FET15及16的控制節點NFP及NFN，切換高位準及低位準而輸出來作為第1訊號及第2訊號。藉此，可切換反向器電路10的轉移特性有無遲滯。
控制電路20是對FET15的控制節點NFP輸出高位準，並對FET16的控制節點NFN輸出低位準，來作為設為反向器模式的第2訊號。又，控制電路20是對FET15的控制節點NFP輸出低位準，並對FET16的控制節點NFN輸出高位準，來作為設為斯密特觸發器模式的第1訊號。藉此，FET15及16可於控制節點NFP及NFN輸入第2訊號時，將反向器電路10設為反向器模式；於控制節點NFP及NFN輸入第1訊號時，將反向器電路10設為斯密特觸發器模式。
進而言之，控制電路20備有反向器(反向電路)22，其連接於FET15的控制節點NFP與FET16的控制節點NFN之 間。藉此，控制電路20可簡單地將控制節點NFP及NFN的電壓予以反向。
於模擬中，將反向器22及24的電源電壓設為虛擬電源電壓VVDD，但亦可為任意的電源電壓。又，控制電路20亦可不使用反向器22及24而生成第1訊號及第2訊號。例如控制電路20亦可為組合有NAND電路及/或NOR等邏輯閘的電路。
如圖5(b)，電源供給電路30在控制電路20輸出將反向器電路10設為斯密特觸發器模式的第1訊號後，將虛擬電源電壓VVDD從較高的第2電壓，切換為較低的第1電壓。電源供給電路30在控制電路20輸出將反向器電路10設為反向器模式的第2訊號前，將虛擬電源電壓VVDD從較低的第1電壓，切換為較高的第2電壓。藉此，虛擬電源電壓VVDD較低的第1電壓的期間，反向器電路10可穩定動作。例如於後述的實施例2，雙穩態電路可穩定保持資料。再者，反向器模式的轉移特性亦可為遲滯狹小的轉移特性。實質上無遲滯即可。例如如同斯密特觸發器模式，不特意形成遲滯即可。
[實施例2]
實施例2是利用實施例1的反向器電路的記憶電路例。圖6(a)是表示實施例2的電子電路之記憶單元的電路圖，圖6(b)是表示電子電路的電路圖。如圖6(a)所示，電子電路104備有記憶單元(cell)102、控制電路20及電源供給電路30。記憶單元102備有反向器電路10a及10b、FET41及42。 反向器電路10a及10b為實施例1的反向器電路10。反向器電路10a及10b連接為迴路狀，形成雙穩態電路40。亦即，反向器電路10a的輸出節點Nout連接於反向器電路10b的輸入節點Nin，反向器電路10b的輸出節點Nout連接於反向器電路10a的輸入節點Nin。反向器電路10a及10b的輸出節點Nout分別成為記憶節點N2及N1。FET41及42為N通道FET。FET41的源極及汲極的一方連接於記憶節點N2，源極及汲極的另一方連接於位元線BL，閘極連接於字元線WL。FET42的源極及汲極的一方連接於記憶節點N1，源極及汲極的另一方連接於位元線BLB，閘極連接於字元線WL。
如圖6(b)所示，電子電路104備有記憶體區70、行驅動器71、列驅動器72及控制部73。於記憶體區70內，記憶單元102排列為矩陣狀。行驅動器71是藉由位址訊號選擇行，並對選擇的行的位元線BL及BLB施加電壓等。列驅動器72是藉由位址訊號選擇列，對選擇的列的字元線WL施加電壓，並對選擇的列的控制線施加電壓VFP及VFN。控制部73控制行驅動器71及列驅動器72等。控制部73利用讀出電路及寫入電路(不圖示)，對例如藉由字元線WL、與位元線BL及BLB所選擇的記憶單元102，進行資料寫入，以及從記憶單元102進行資料讀出。
控制電路20及電源供給電路30的功能與實施例1及其變形例相同。控制電路20就各列逐一設置，或就各記憶單元102逐一設置均可。從簡化的觀點考量，控制電路20宜就各列逐一設置。電源供給電路30可共通設置於記憶體 區70內的記憶單元102，或可將記憶體區70分割為複數個區，就經分割的各區逐一設置。例如電源供給電路30亦可就各列逐一設置。
模擬記憶單元102的特性。圖7(a)及圖7(b)是表示實施例2的記憶單元的特性圖，是表示相對於記憶節點N1的電壓V1，記憶節點N2的電壓V2的圖。圖7(a)表示一開始由記憶節點N2成為記憶點(亦即，記憶節點N2為高位準)時。圖7(b)表示一開始由記憶節點N1成為記憶點(亦即，記憶節點N1為高位準)時。虛擬電源電壓VVDD設為0.3V進行模擬。
如圖7(a)及圖7(b)所示，於反向器模式下，對於記憶節點N1及N2有呈對稱的特性。另，於斯密特觸發器模式下，具有記憶點側的蝴蝶曲線的開口變大。這是由於如圖3，於斯密特觸發器模式下，反向器電路10的轉移特性有遲滯所致。進而言之，蝴蝶曲線的開口接近正方形。這是由於如圖3，相對於輸入電壓Vin，輸出電壓Vout急峻地變化所致。進入開口中的正方形其邊的長度對應於雜訊容限。亦即，若正方形大則表示雜訊容限大。圖7(b)的實線80及虛線82的正方形，分別表示反向器模式及斯密特觸發器模式的雜訊容限。於反向器模式，若將虛擬電源電壓VVDD設為0.3V，則雜訊容限變小。因此，若將虛擬電源電壓VVDD設為0.3V，則無法穩定保持記憶節點N1及N2的資料。於斯密特觸發器模式下，即便將虛擬電源電壓VVDD設為0.3V，雜訊容限仍達2倍程度之大。因此，即便將虛擬電源電壓 VVDD設為0.3V，仍可更穩定保持記憶節點N1及N2的資料。
圖8(a)及圖8(b)是表示實施例2分別在反向器模式及斯密特觸發器模式下之記憶單元的特性圖。如圖8(a)所示，於反向器模式，若使虛擬電源電壓VVDD小至0.3V、0.2V及0.15V，則雜訊容限降低。如圖8(b)所示，於斯密特觸發器模式下，虛擬電源電壓VVDD為0.3V、0.2V及0.15V時之記憶點側的雜訊容限比反向器模式大。於任一虛擬電源電壓VVDD，均比反向器模式更接近方形。
依據實施例2，電子電路104備有將反向器電路10a(第1反向器)及反向器電路10b(第2反向器)，連接為迴路狀的雙穩態電路40。藉此，於斯密特觸發器模式時，即便降低虛擬電源電壓VVDD，仍可穩定保持雙穩態電路40的資料。因此，若降低虛擬電源電壓VVDD來進行資料保持，可抑制資料保持時的待機時電力。於反向器模式時，升高虛擬電源電壓VVDD可進行高速動作。
圖9(a)及圖9(b)是分別表示實施例2之變形例1及2的電子電路的電路圖。如圖9(a)所示，於電子電路104a中，未於反向器電路10a及10b設置FET12及15。控制電路20具有反向器26。控制電路20的輸出連接於反向器電路10a及10b的控制節點NFN。其他構成與實施例2相同，省略說明。如圖9(b)所示，於電子電路104b中，未於反向器電路10a及10b設置FET13及16。控制電路20的輸出連接於反向器電路10a及10b的控制節點NFP。其他構成與實施例2相同，省略說 明。再者，於實施例2的變形例1及2未備有反向器26，控制訊號CTRL亦可直接輸入於控制節點NFN或NFP。
如實施例2的變形例1及2，P通道FET及N通道FET中之一方連接有複數個，另一方為1個亦可。FET15或16只連接於被複數連接的FET即可。如此，回授電路只對P通道FET及N通道FET中之一方回授的情況下，仍可進行反向器模式與斯密特觸發器模式的切換。
實施例2的變形例3及4為閂鎖電路。圖10為實施例2之變形例3的電子電路的電路圖。如圖10所示，電子電路106a備有雙穩態電路40、通道閘44、45、控制電路20、電源供給電路30及時脈供給電路46。雙穩態電路40是反向器電路10a及10b連接為迴路狀。通道閘44連接於雙穩態電路40的記憶節點N1與輸入節點Din之間。通道閘45連接於迴路內。控制電路20對反向器電路10a及10b內的控制節點NFP及NFN施加電壓VFP及VFN。電源供給電路30對電源線36供給虛擬電源電壓VVDD。時脈供給電路46備有反向器47及48。時脈供給電路46從時脈訊號CLK生成時脈C及CB，對通道閘44及45供給時脈C及CB。
圖11為實施例2之變形例4的電子電路的電路圖。如圖11所示，於電子電路106b中，通道閘44被置換為電路44a，該電路44為FET61至64串聯地連接於電源與接地之間的電路。FET61及62為P通道FET，FET63及64為N通道FET。FET61及64的閘極連接於輸入節點Din。於FET62及63的閘極，分別輸入時脈CB及C。亦可取代FET62及63而於FET61 及64的閘極，分別輸入時脈CB及C，FET62及63的閘極連接於輸入節點Din。FET62及63的汲極連接於記憶節點N1。於反向器電路10b的FET12及13的閘極，分別輸入有時脈C及CB。亦可取代反向器電路10b的FET12及13而於FET11及14的閘極，分別輸入時脈C及CB，FET12及13的閘極連接於記憶節點N2。其他構成與實施例2的變形例3相同，省略說明。如實施例2的變形例3及4，可於閂鎖電路使用實施例1及其變形例的反向器電路。
圖12(a)至圖12(e)為實施例2的變形例3的時序圖。圖12(a)是表示對於時間的控制節點NFN及NFP的電壓VFN及VFP的圖，圖12(b)是表示對於時間的控制訊號CLK及虛擬電源電壓VVDD的圖，圖12(c)是表示對於時間的記憶節點N1及N2的電壓V1及V2的圖，圖12(d)是表示對於時間之從電源線36往接地線38的直通電流的圖，圖12(e)是表示對於時間的消耗電流的圖。於圖12(e)，各電壓切換時的過度響應因模擬的關係並不正確，但穩定後的電壓值正確。
於反向器模式下，如圖12(e)所示，消耗電流為188nA。於斯密特觸發器模式下，如圖12(b)所示，若將虛擬電源電壓VVDD從1.2V切換0.3V，則如圖12(a)及圖12(c)所示，電壓VFN及電壓V2變低。如圖12(e)，虛擬電源電壓VVDD為0.3V時，消耗電流為5.5nA。如此，若設為斯密特觸發器模式，降低虛擬電源電壓VVDD，可抑制消耗電力。控制電路20及時脈供給電路46就各閂鎖電路逐一設置，或就複數個閂鎖電路一併設置均可。
實施例2的變形例5及6為主從型正反器電路例。圖13為實施例2的變形例5的電子電路的電路圖。如圖13所示，電子電路115備有閂鎖電路(D閂鎖電路)97及98。閂鎖電路97備有與實施例2相同的雙穩態電路40、通道閘44及45。記憶節點N1是經由反向器91而成為QB訊號。記憶節點N2是經由反向器92而成為Q訊號。記憶節點N1經由通道閘45而連接於閂鎖電路98。
閂鎖電路98備有雙穩態電路90a、通道閘95及96。雙穩態電路90a是不切換模式的一般的反向器99a及99b連接為迴路狀。於雙穩態電路90a的迴路內連接有通道閘96。於雙穩態電路90a，經由反向器93及通道閘95輸入有資料D。閂鎖電路97、98及時脈供給電路46連接於電源線36及接地線38。於電源線36，供給有虛擬電源電壓VVDD或電源電壓VDD，於接地線38，供給有虛擬接地電壓VGND或接地電壓GND。於控制電路20，供給有電壓VA及VB。VA為例如虛擬電源電壓VVDD或電源電壓VDD，VB為例如虛擬接地電壓VGND或接地電壓GND。VA及VB亦可為其他2值或3值的電壓。
如實施例2的變形例5，可於主從型正反器電路的閂鎖電路97，使用實施例2的變形例3或4的閂鎖電路。藉此，藉由將反向器電路10a及10b設為斯密特觸發器模式，即便降低供給至電源線36與接地線38之間的電壓，仍保持閂鎖電路97的資料。欲保持資料時，由於由閂鎖電路97保持資料即可，因此閂鎖電路98的反向器99a及99b亦可是不作為 斯密特觸發器模式動作的一般反向器電路。
圖14為實施例2的變形例6的電子電路的電路圖。如圖14所示，於電子電路116中，閂鎖電路98的雙穩態電路90所用之反向器電路10a及10b為實施例1及其變形例的反向器電路。其他構成與實施例2的變形例5相同，省略說明。
於實施例2的變形例6，閂鎖電路97及98的雙穩態電路40及90的反向器電路10a及10b，均為實施例1及其變形例的反向器電路。藉此，如於實施例5在後面所述，於斯密特觸發器模式，電子電路116可穩定進行低電壓動作。
於實施例2的變形例5，說明令控制訊號CTRL與時脈訊號CLK同步之例。圖15(a)及圖15(b)是表示實施例2之變形例5的控制電路的電路圖，圖15(c)為時序圖。如圖15(a)所示，控制電路117備有電源供給電路30、時脈供給電路46及控制電路20。電源供給電路30是使用如後述實施例3的電源開關32。電源開關32為P通道FET，連接於虛擬電源電壓VVDD的電源線36與電源電壓VDD的電源之間。虛擬電源電壓VVDD連接於時脈供給電路46及控制電路20。賦能訊號EN及電源閘控互補訊號PGB輸入於NOR電路74，NOR電路74的輸出為電源開關控制訊號VPS。時脈供給電路46具有NAND電路48a，於NAND電路48a輸入有賦能訊號EN及時脈訊號CLK。於控制訊號20的反向器24，輸入有賦能訊號EN。控制電路20及時脈供給電路46的其他構成與實施例2相同，省略說明。
如圖15(b)，於控制電路117a未設有NOR電路74。 電源閘控訊號PG是作為電源開關控制訊號VPS輸入於電源開關32的閘極。賦能訊號EN輸入於NAND電路48a及反向器24。其他構成與圖15(a)相同，省略說明。
如圖15(c)所示，賦能訊號EN及電源閘控互補訊號PGB為高位準(或電源開關控制訊號VPS為低位準)時，時脈供給電路46供給時脈C及CB，控制電路20輸出成為反向器模式的訊號(亦即電壓VFP為高位準，電壓VFN為低位準)。電源開關32開啟，虛擬電源電壓VVDD為高電壓。
於時間t1，賦能訊號EN為低位準。時脈供給電路46停止時脈C及CB的供給。控制電路20輸出成為斯密特觸發器模式的訊號(亦即電壓VFP為低位準，電壓VFN為高位準)。藉此，雙穩態電路40的反向器電路10a及10b成為斯密特觸發器模式。於時間t2，電源閘控互補訊號PGB為低位準(或電源開關控制訊號VPS為高位準)。藉此，電源開關32關斷，供給低電壓來作為虛擬電源電壓VVDD。閂鎖電路97以低電壓保持資料。
於時間t3，電源閘控互補訊號PGB為高位準(或電源開關控制訊號VPS為低位準)。藉此，電源開關32開啟，虛擬電源電壓VVDD成為高電壓。於時間t4，賦能訊號EN為高位準。時脈供給電路46開始時脈C及CB的供給。控制電路20供給成為反向器模式的訊號(電壓VFP及VFN)。
圖16(a)及圖16(b)是表示實施例2之變形例5的控制電路的其他電路圖，圖16(c)為時序圖。如圖16(a)所示，於控制電路118中，電源開關32為N通道FET，連接於接地 線38與接地電壓GND之間。取代NOR電路74而設置OR電路75。其他構成與圖15(a)相同，省略說明。
如圖16(b)所示，控制電路118a中未設置OR電路75。電源閘控互補訊號PGB作為電源開關控制訊號VPS輸入於電源開關32的閘極。賦能訊號EN輸入於NAND電路48a及反向器24。其他構成與圖16(a)相同，省略說明。
如圖16(c)所示，電源閘控互補訊號PGB為高位準時，電源開關控制訊號VPS成為高位準；電源閘控互補訊號PGB為低位準時，電源開關控制訊號VPS成為低位準。其他動作與圖15(c)相同，省略說明。
如圖13及圖14，在由反向器電路10a及10b所形成的迴路內，備有同步於時脈C及CB而開啟及關閉的通道閘45(開關)。如從圖15(a)至圖16(c)，時脈供給電路46在反向器電路10a及10b為反向器模式時，對通道閘44及45供給時脈C及CB；斯密特觸發器模式時，不對通道閘44及45供給時脈C及CB。如此，令時脈供給電路46的時脈C及CB的供給、與控制電路20的控制訊號(電壓VFP及VFN)的供給同步亦可。
又，於斯密特觸發器模式時，時脈供給電路46停止時脈C及CB的供給(時脈閘控)，且電源供給電路30降低虛擬電源電壓VVDD或升高虛擬接地電壓VGND。藉此，可減少漏電流。如此，於記憶電路中，在進行時脈閘控時設為斯密特觸發器模式，並且進行電源閘控。藉此，可減少動態功率及靜態功率雙方。
如以上，電源供給電路30是於時脈供給電路46不供給時脈訊號時，供給第1電壓來作為電源電壓，於時脈供給電路46供給時脈訊號時，供給比第1電壓高的第2電壓來作為電源電壓。如此，於記憶電路中，同時進行時脈閘控與電源閘控。像這樣的動作可藉由利用具有斯密特觸發器模式及反向器模式的反向器電路，形成雙穩態電路40來達成。亦可於記憶單元設置儲存雙穩態電路的資料的非揮發性記憶體元件，藉此同時進行時脈閘控與電源閘控。實施例2的變形例5由於未使用非揮發性記憶體元件，因此比起使用非發揮性記憶體元件可更高速動作。進而言之，實施例2的變形例5在電源關斷時，由於未於非揮發性記憶體元件儲存資料，因此伴隨於資料儲存的能源消耗亦小。藉此，可頻繁進行電源閘控，更有效率地減少能源消耗。再者，以往無法不使用非揮發性記憶體元件，而僅使用CMOS技術於記憶電路中同時進行時脈閘控與電源閘控。藉由採用實施例1、2及其變形例而首度實現。
[實施例3]
實施例3是使用電源開關作為電源供給電路30之例。圖17(a)及圖17(b)為實施例3之電子電路的電路圖。如圖17(a)所示，於電子電路108a中，設置電源開關32作為電源供給電路30。電源開關32為P通道FET。電源開關32的源極連接於電源電壓VDD的電源，汲極連接於電源線36。電源電壓VDD的電源是供給至例如積體電路的電源。電源開關32藉由輸入於閘極的電源訊號，切換虛擬電源電壓 VVDD的電壓。藉由開啟或關閉電源開關32，電源開關32與反向器電路的分壓比改變。電源開關32開啟時，虛擬電源電壓VVDD接近電源電壓VDD。電源開關32關閉時，虛擬電源電壓VVDD比電源電壓VDD低甚多。此時，於反向器電路10施加的電壓，是例如於記憶電路中，可於斯密特觸發器模式下保持資料的電壓，於邏輯電路中，可於斯密特觸發器模式下穩定動作的電壓。其他構成與實施例1的圖2(b)相同，省略說明。
如圖17(b)所示，於電子電路108b，電源供給電路30是連接於接地側的電源開關32。電源開關32為N通道FET。電源開關32的源極連接於接地，汲極連接於接地線38。接地是例如設置於積體電路的接地。電源開關32藉由輸入於閘極的電源訊號，切換虛擬接地電壓VGND的電壓。藉由開啟或關閉電源開關32，電源開關32與反向器電路的分壓比改變。電源開關32開啟時，虛擬接地電壓VGND接近接地電壓。電源開關32關閉時，虛擬接地電壓VGND比接地電壓高甚多。此時，施加於反向器電路10的電壓是例如於記憶電路中，可在斯密特觸發器模式下保持資料的電壓，於邏輯電路中，可在斯密特觸發器模式下穩定動作的電壓。其他構成與圖17(a)相同，省略說明。
圖18為實施例3之變形例1的電子電路的電路圖。如圖18所示，於電子電路109中，設置電源開關32作為電源供給電路30。其他構成與實施例2的圖6(a)相同，省略說明。如實施例3及變形例1，電源供給電路30亦可為電源開關32。 於電源開關32關斷時，虛擬電源電壓VVDD設為可保持資料的電壓(例如設計電源開關32的大小，使得關斷時可獲得虛擬電源電壓VVDD)，藉此即便關斷電源開關32，仍可保持記憶電路的資料。電源開關32只設置於接地線38側，或設置於電源線36側與接地線38側雙方均可。
又，亦可於電源開關32的源極與汲極之間，連接二極體，生成電源開關32關斷時的虛擬電源電壓VVDD或虛擬接地電壓VGND。二極體亦可使用MOSFET等電晶體來形成。進而言之，亦可於電源開關32的源極與汲極之間，連接電流源，生成電源開關32關斷時的虛擬電源電壓VVDD或虛擬接地電壓VGND。電流源亦可使用MOSFET等電晶體來形成。進而言之，亦可將施加於電源開關32的閘極的訊號，設為高位準與低位準之間的電壓，生成所需的虛擬電源電壓VVDD或虛擬接地電壓VGND。
[實施例4]
實施例4是具有記憶電路及邏輯電路的電子電路例。圖19(a)至圖19(c)分別為實施例4、實施例4的變形例1及實施例4的變形例2的電子電路的電路圖。如圖19(a)所示，電子電路110a備有記憶電路50及邏輯電路52。記憶電路50為例如快取記憶體或暫存器，備有具有實施例2之SRAM記憶電路或實施例2的變形例2及3之閂鎖電路的正反器。於記憶電路50及邏輯電路52，從電源線36供給有虛擬電源電壓VVDD。電源供給電路30具有電源開關32。電源開關32切換虛擬電源電壓VVDD或關斷電源電壓。設計電源開關32 以成為電壓低的虛擬電源電壓VVDD，使得記憶電路50可於斯密特觸發器模式穩定保持資料。又，亦可於邏輯電路52搭載後述實施例5的邏輯電路。藉此，於斯密特觸發器模式下，邏輯電路52可穩定進行低電壓動作。
記憶電路50與邏輯電路52的組合被認為有以下三種。第一，記憶電路50可切換斯密特觸發器模式與反向器模式，邏輯電路52是無法切換之一般邏輯電路的情況。第二，記憶電路50是無法切換之一般記憶電路，邏輯電路52可切換的情況。第三，記憶電路50及邏輯電路52均可切換的情況。於任一情況，就可切換的電路而言，虛擬電源電壓VVDD的設計甚為重要。又，記憶電路50及邏輯電路52亦可包含複數個區塊。進而言之，於記憶電路50亦可包含周邊電路。
依據實施例4其備有電源開關32，係對記憶電路50及邏輯電路52，共通地供給虛擬電源電壓VVDD。藉此減少電源開關32的數目，可達成小型化。例如可縮小電源開關32的佔有面積。
如圖19(b)所示，於電子電路110b中，對記憶電路50，從電源線36a供給虛擬電源電壓VVDD1，對邏輯電路52，從電源線36b供給虛擬電源電壓VVDD2。電源供給電路30具有電源開關32a及32b。電源開關32a及32b分別切換虛擬電源電壓VVDD1及VVDD2，或關斷電源電壓。又，記憶電路50及邏輯電路52亦可包含複數個區塊。進而言之，於記憶電路50亦可包含周邊電路。其他構成與實施例4相同， 省略說明。
依據實施例4的變形例1其備有電源開關32a及32b，係對記憶電路50及邏輯電路52，獨立供給虛擬電源電壓VVDD1及VVDD2。藉此，於記憶電路50及邏輯電路52，可於不同時間，切換不同的虛擬電源電壓。
如圖19(c)，於電子電路110c中，電源開關32a從電源電壓VDD的電源0供給虛擬電源電壓VVDD1至記憶電路5，電源開關32b從電源電壓VDD的電源，供給虛擬電源電壓VVDD2至邏輯電路52。又，記憶電路50及邏輯電路52亦可包含複數個區塊。進而言之，於記憶電路50亦可包含周邊電路。其他構成與實施例4的變形例1相同，省略說明。
依據實施例4的變形例2，由於可省略電源線36a及36b，因此佈局簡化，而且可縮小佔有面積。
於實施例4及其變形例，於記憶電路50包含可切換斯密特觸發器模式與反向器模式的電路時，設計電源開關成為可保持資料的虛擬電源電壓VVDD。於邏輯電路52包含可切換斯密特觸發器模式與反向器模式的電路時，設計電源開關以成為可穩定進行低電壓動作的虛擬電源電壓VVDD。又，電源開關由1個電晶體構成，或由複數個電晶體構成均可。
於實施例4及其變形例，關於將電源供給電路30設置於接地側的情況，亦可採用與圖19(a)至圖19(c)相同的構成。亦即，亦可將記憶電路50及邏輯電路52連接於共通的接地線，於接地線與接地之間設置電源開關32。又，亦 可將記憶電路50及邏輯電路52分別連接於接地線，於各接地線與接地之間，分別設置電源開關32。進而言之，亦可不設置接地線，於記憶電路50及邏輯電路52與接地之間，分別設置電源開關32。進而言之，亦可將電源開關32設置於電源側與接地側雙方。
[實施例5]
於斯密特觸發器模式下，以低消耗電力(或消耗能源最小的電壓)動作之例。圖20是表示實施例5之反向器電路的轉移特性圖。如圖20所示，於實施例5，與實施例1相比，其在斯密特觸發器模式的遲滯比實施例1小。例如藉由FET15及16等的設定，及/或電壓VFP及VFN的設定，可改變遲滯的大小。
於邏輯電路，使斯密特觸發器模式的遲滯變小亦可。遲滯雖小，若電壓變化急峻，則雜訊容限變大，偏差耐受度及雜訊耐受度良好。因此，可進行低電源電壓下的動作。故，若於斯密特觸發器模式降低虛擬電源電壓VVDD，可抑制消耗電力。例如可將虛擬電源電壓VVDD，設在動作之能源效益極小的電壓附近。於反向器模式下，升高虛擬電源電壓VVDD，可進行高速動作。
於記憶電路，於斯密特觸發器模式下，使遲滯比實施例1小，使虛擬電源電壓VVDD比反向器模式低。藉此，動作速度雖比反向器模式慢，但能以低消耗電力進行動作。虛擬電源電壓VVDD亦可比實施例1的斯密特觸發器模式的虛擬電源電壓VVDD高。
例如可於實施例4及其變形例的記憶電路50內的記憶單元，及/或於邏輯電路52內的邏輯電路，採用實施例5。關於邏輯電路，以NAND電路為例來說明。
圖21是採用實施例5的NAND電路的電路圖。如圖21所示，電子電路112備有FET11a至16。於電源線36與輸出節點Nout之間，FET11a及12a串聯地連接，FET11b及12b串聯地連接，FET11a及12a、與FET11b及12b並聯地連接。FET11a與12a之間的節點、及FET11b與12b之間的節點被共通化而成為中間節點Nm1。
於輸出節點Nout與接地線38之間，FET13a至14b串聯地連接。FET13b與FET14a之間的節點為中間節點Nm2。FET11a至14a的閘極共通地連接於輸入節點Nin1，FET11b至14b的閘極共通地連接於輸入節點Nin2。FET15及16的連接與實施例1相同。其他構成與實施例1相同，省略說明。
依據電子電路112，於輸入節點Nin1及Nin2輸入A及B。於輸出節點Nout，輸出A與B的NAND即C。於斯密特觸發器模式下，藉由降低虛擬電源電壓VVDD(例如0.3V)，動作速度雖慢，但可減少消耗電力。於反向器模式下，藉由升高虛擬電源電壓VVDD(例如1.2V)，可高速地動作。以上以NAND電路為例來說明，但於NAND電路以外的邏輯電路(例如OR電路、AND電路、XOR電路、NOR電路)，亦可採用實施例5。
[實施例6]
圖22(a)為實施例6的電子電路的方塊圖，圖22(b) 是表示實施例6的各模式的動作圖。如圖22(a)所示，電子電路114備有記憶電路86、控制電路20及電源供給電路30。記憶電路86具有實施例2及其變形例的雙穩態電路40。控制電路20輸出切換記憶電路86內的反向器電路10之模式的訊號。電源供給電路30對電源線36供給虛擬電源電壓VVDD。電源供給電路30為電源開關時，電源開關的連接為圖19(a)至圖19(c)的任一者均可。又，於接地側連接電源開關，或於接地側及電源電壓VDD側雙方連接電源開關均可。
如圖22(b)所示，記憶電路86內的反向器電路為反向器模式(第2模式)時，如圖20無遲滯。於第2模式下，電源供給電路30若供給較高的電壓來作為虛擬電源電壓VVDD，記憶電路86會以高速動作。斯密特觸發器模式時包括第1模式及第3模式。第1模式時，遲滯大如圖20的實施例1。電源供給電路30若供給較低的電壓來作為虛擬電源電壓VVDD，記憶電路86會以低消耗電力保持資料。第3模式時，遲滯如圖20的實施例5，比第1模式小。又，第3模式的轉移特性比第2模式陡峭，與第1模式則同樣或更緩慢。第3模式時，電源供給電路30若供給比第1電壓高、比第2電壓低的第3電壓來作為虛擬電源電壓VVDD，則記憶電路86雖低速，但以低消耗電力仍會穩定動作。
依據實施例6，記憶電路86內的反向器電路10切換為第1模式、第2模式及第3模式。控制電路20對反向器電路10，不只輸出第1訊號及第2訊號，還輸出將反向器電路10設為第3模式的第3訊號。電源供給電路30是於反向器電 路10為第3模式時，供給比第2電壓低的第3電壓來作為虛擬電源電壓VVDD。可使記憶電路86以3種模式動作。於實施例6，雖將第3電壓設定成高於第1電壓，但使第3電壓與第1電壓相同或較低亦可。
於實施例1至6及其變形例所說明的各FET，若是MOSFET、MIS(Metal Insulator Semiconductor：金屬-絕緣體-半導體)FET、MES(Metal Semiconductor：金屬-半導體)FET、FinFET、通道FET等可進行同等動作的場效電晶體即可。
[實施例7]
於實施例1及2，如圖5(a)及圖12(a)，電壓VFN及VFP的高位準為虛擬電源電壓VVDD。這是由於將例如供給至圖2(a)的控制電路20(例如反向器22及24)的電源電壓，設為虛擬電源電壓VVDD所致。進而言之，對控制電路20供給虛擬接地電壓VGND時，電壓VFN及VFP的低位準為虛擬接地電壓VGND。如此，藉由對控制電路20供給虛擬電源電壓VVDD及虛擬接地電壓VGND，可減少控制電路20的消耗電力。
另，亦可使供給至控制電路20的電源電壓及接地電壓，與虛擬電源電壓VVDD及虛擬接地電壓VGND相異。圖23(a)及圖23(b)為實施例7的電子電路的電路圖。如圖23(a)所示，於電子電路116a，對電源供給電路30供給有電壓VDD。對反向器22及24，供給有電壓VDD2來作為電源電壓，供給有電壓GND來作為接地電壓。電壓VFP及VFN的低位準及 高位準分別為電壓GND及電壓VDD2。其他構成與實施例1的圖2(a)相同，省略說明。例如將電壓VDD2設為施加於電源供給電路30的電壓VDD。藉此，無論電源供給電路30所供給的虛擬電源電壓VVDD為何，均可將電壓VFP及VFN的高位準設為電壓VDD。
如圖23(b)所示，於電子電路116b中，電源供給電路30設置於接地側。電源供給電路30供給虛擬接地電壓VGND至接地線38。對反向器22及24，供給電壓VDD來作為電源電壓，供給電壓GND2來作為接地電壓。電壓VFP及VFN的低位準及高位準分別為電壓GND2及電壓VDD。其他構成與圖23(a)相同，省略說明。例如將電壓GND2設為供給至電源供給電路30的接地電壓GND。藉此，無論電源供給電路30所供給的虛擬接地電壓VGND為何，均可將電壓VFP及VFN的低位準設為接地電壓GND。
依據實施例7，可使電壓VFP及VFN的高位準及低位準，與虛擬電源電壓VVDD及接地電壓VGND相異。例如亦可將電壓VFP及VFN的高位準及低位準，分別設為電壓VDD及GND。於實施例2至實施例6及其變形例，電壓VFP及VFN可任意設定。
以上詳述了本發明的較佳實施例，但本發明不限定於該特定的實施例，可於申請專利範圍所記載本發明的要旨的範圍內，施以各種變形、變更。
10‧‧‧反向器電路
11~16‧‧‧FET
20‧‧‧控制電路
30‧‧‧電源供給電路
36‧‧‧電源線
38‧‧‧接地線
100‧‧‧電子電路
NFN、NFP‧‧‧控制節點
Nin‧‧‧輸入節點
Nm1、Nm2‧‧‧中間節點
Nout‧‧‧輸出節點
VFN、VFP‧‧‧電壓
Vin‧‧‧輸入電壓
Vout‧‧‧輸出電壓
VVDD‧‧‧虛擬電源電壓

Claims (14)

  1. 一種電子電路，其特徵為具備：雙穩態電路，係將第1反向器及第2反向器連接為迴路狀，其中該第1反向器及第2反向器為連接於被供給電源電壓的正電源與負電源之間，切換第1模式與第2模式的反向器電路；控制電路，對前述反向器電路，輸出將前述反向器電路設為前述第1模式的第1訊號、及將前述反向器電路設為前述第2模式的第2訊號；及電源供給電路，於前述反向器電路為前述第1模式時，供給第1電壓來作為前述電源電壓，於前述反向器電路為前述第2模式時，供給比前述第1電壓高的第2電壓來作為前述電源電壓；前述第1模式是轉移特性上有遲滯的模式，前述第2模式是轉移特性上無遲滯的模式，及/或前述第1模式是轉移特性比前述第2模式陡峭的模式。
  2. 如請求項1之電子電路，其中前述雙穩態電路於前述第1模式下，保持資料，不進行資料的寫入及讀出；於前述第2模式下，進行資料的寫入及讀出。
  3. 如請求項1或2之電子電路，其中前述電源供給電路是於前述控制電路輸出前述第1訊號後，將前述第2電壓切換為前述第1電壓，並於前述控制電路輸出前述第2訊號前，將前述第1電壓切換為前述第2電壓。
  4. 如請求項1或2之電子電路，其中前述反向器電路切換為前述第1模式、前述第2模式及第3模式；前述第3模式具有比前述第1模式小的前述遲滯，及/或轉移特性比前述第2模式陡峭；前述控制電路對前述反向器電路，輸出將前述反向器電路設為前述第3模式的第3訊號；前述電源供給電路於前述反向器電路為前述第3模式時，供給比前述第2電壓低的第3電壓來作為前述電源電壓。
  5. 如請求項1或2之電子電路，其具備：開關，係在由前述第1反向器及前述第2反向器所形成的迴路內，與時脈訊號同步開啟及關閉；及時脈供給電路，於前述第1反向器及前述第2反向器為前述第1模式時，不對前述開關供給前述時脈訊號；於前述第1反向器及前述第2反向器為前述第2模式時，對前述開關供給前述時脈訊號。
  6. 如請求項1或2之電子電路，其中前述反向器電路備有：第1P通道FET及第1N通道FET，其源極分別連接於前述正電源與前述負電源，且至少一方為複數個串聯地連接；輸入節點，共通地連接於前述第1P通道FET的閘極及前述第1N通道FET的閘極；輸出節點，共通地連接於前述第1P通道FET的1個 汲極及前述第1N通道FET的1個汲極；第2P通道FET及第2N通道FET其至少一方的第2FET，其源極及汲極之一方連接至設置於複數個第1FET間之中間節點，該複數個第1FET為複數個串聯地連接的前述第1P通道FET及前述第1N通道FET之至少一方，閘極則連接於前述輸出節點，前述源極及前述汲極之另一方連接於前述第1訊號及前述第2訊號輸入的控制節點，該至少一方的第2FET之導電型係與複數個串聯地連接的前述第1P通道FET及前述第1N通道FET中之至少一方的導電型為相同的導電型。
  7. 如請求項6之電子電路，其中前述控制電路，對前述第2P通道FET的控制節點輸出低位準，及/或對前述第2N通道FET的控制節點輸出高位準來作為前述第1訊號；對前述第2P通道FET的控制節點輸出高位準，及/或對前述第2N通道FET的控制節點輸出低位準來作為前述第2訊號。
  8. 如請求項6之電子電路，其中前述第1P通道FET及前述第1N通道FET均串聯地連接有複數個；前述第2FET包含前述第2P通道FET及前述第2N通道FET；前述控制電路係對前述第2P通道FET的控制節點輸出低位準，且對前述第2N通道FET的控制節點輸出高 位準來作為前述第1訊號，對前述第2P通道FET的控制節點輸出高位準，且對前述第2N通道FET的控制節點輸出低位準來作為前述第2訊號。
  9. 如請求項1或2之電子電路，其中前述電源供給電路包含MOSFET，該MOSFET連接於前述正電源及前述負電源之至少一方與前述反向器電路之間。
  10. 一種電子電路，其特徵為具備：反向器電路及控制電路；其中該反向器電路備有：第1P通道FET及第1N通道FET，其源極分別連接於被供給電源電壓的正電源與負電源，且至少一方為複數個串聯地連接；輸入節點，共通地連接於前述第1P通道FET的閘極及前述第1N通道FET的閘極；輸出節點，共通地連接於前述第1P通道FET的1個汲極及前述第1N通道FET的1個汲極；及第2P通道FET及第2N通道FET其至少一方的第2FET，其源極及汲極之一方連接至設置於複數個第1FET間之中間節點，該複數個第1FET為複數個串聯地連接的前述第1P通道FET及前述第1N通道FET之至少一方，閘極則連接於前述輸出節點，前述源極及前述汲極之另一方連接於控制節點，該至少一方的第2FET之導電型係與複數個串聯地連接的前述第1P通道FET及前述第1N通道FET中之至少一方的導電型為相同的導電 型；該控制電路對前述第2FET的控制節點，輸出將前述反向器電路設為第1模式的第1訊號，以及將前述反向器電路設為第2模式的第2訊號；前述控制電路，對前述第2P通道FET的控制節點輸出低位準，及/或對前述第2N通道FET的控制節點輸出高位準來作為前述第1訊號；對前述第2P通道FET的控制節點輸出高位準，及/或對前述第2N通道FET的控制節點輸出低位準來作為前述第2訊號；前述第1模式是轉移特性上有遲滯的模式，前述第2模式是轉移特性上無遲滯的模式，及/或前述第1模式是轉移特性比前述第2模式陡峭的模式。
  11. 如請求項10之電子電路，其中前述第1P通道FET及前述第1N通道FET均串聯地連接有複數個；前述第2FET包含前述第2P通道FET及前述第2N通道FET；前述控制電路係對前述第2P通道FET的控制節點輸出低位準，且對前述第2N通道FET的控制節點輸出高位準來作為前述第1訊號，對前述第2P通道FET的控制節點輸出高位準，且對前述第2N通道FET的控制節點輸出低位準來作為前述第2訊號。
  12. 如請求項10或11之電子電路，其具備電源供給電路，係 於前述反向器電路為前述第1模式時，供給第1電壓來作為前述電源電壓，於前述反向器電路為前述第2模式時，供給比前述第1電壓高的第2電壓來作為前述電源電壓。
  13. 如請求項12之電子電路，其具備邏輯電路，該邏輯電路具有前述反向器電路。
  14. 一種電子電路，其特徵為具備：雙穩態電路，具備有：第1反向器及第2反向器，其連接於被供給電源電壓的正電源與負電源之間，並形成迴路；及開關，其於前述迴路內，與時脈訊號同步開啟及關閉；時脈供給電路，對前述開關供給前述時脈訊號；及電源供給電路，於前述時脈供給電路不供給前述時脈訊號時，供給第1電壓來作為前述電源電壓，於前述時脈供給電路供給前述時脈訊號時，供給比前述第1電壓高的第2電壓來作為前述電源電壓。
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