TWI486968B - 記憶電路與字元線控制電路 - Google Patents

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Description

記憶電路與字元線控制電路
本發明係有關於記憶體，特別是有關於記憶電路。
記憶電路包括多個記憶單元以儲存資料。記憶電路可運作於三種模式，包括啟動(active)模式、睡眠(sleep)模式、以及節能(power down)模式。當記憶電路運作於啟動模式中，資料可被正常地寫入記憶電路或由記憶電路讀出，但記憶電路的耗電量較高。當記憶電路運作於睡眠模式，記憶電路的耗電量減低，而之前寫入的資料仍舊可被保留於記憶電路中，但記憶電路無法接受新資料的寫入，也無法由記憶電路讀出資料。當記憶電路運作於節能模式，記憶電路的耗電量減到最低，且記憶電路無法保留之前寫入的資料。
第1A圖為一第一習知記憶電路100的區塊圖。習知記憶電路100包括兩個PMOS電晶體101、102以及一記憶單元陣列110。記憶單元陣列110包括多個記憶單元供資料儲存。PMOS電晶體101的面積較PMOS電晶體102的面積為大。PMOS電晶體101耦接於第一電壓端VDD與節點103之間，而PMOS電晶體102耦接於第一電壓端VDD與節點103之間，且記憶單元陣列110耦接於節點103與地電位GND之間。當記憶電路100於啟動模式中運作，一啟動信號啟動PMOS電晶體101，而睡眠信號關閉PMOS電晶體102。當記憶電路100於睡眠模式中運作，啟動信 號關閉PMOS電晶體101，而睡眠信號啟動PMOS電晶體102。當記憶電路100於節能模式中運作，啟動信號關閉PMOS電晶體101，而睡眠信號關閉PMOS電晶體102，以切斷記憶單元陣列100的供電。
因為第一習知記憶電路100的記憶單元陣列110於節能模式下的供電被切斷，當記憶電路100的運作模式由節能模式切換至啟動模式時，記憶電路100的所有子電路必須在正常運作之前被充電至啟動模式下的電位。對子電路的充電需要大量的耗能，因此需要長的充電時間(稱之為甦醒時間wakeup time)。當記憶電路100的運作模式由節能模式切換至啟動模式時，大的充電耗能(rushing power)會使記憶電路100的效能降低，而長的甦醒時間亦使記憶電路100的效能降低。
為了減少充電耗能，第1B圖的記憶電路170被提供。記憶電路170包括多個PMOS電晶體171~17n，以及多個延遲單元182~18(n-1)。PMOS電晶體171~17n耦接於第一電壓端VDD與節點VVDD之間，對記憶單元陣列供電。當睡眠信號自邏輯高電位切換至邏輯低電位，記憶電路的運作模式自睡眠模式切換至啟動模式，而睡眠信號被送至第一PMOS電晶體171的閘極以啟動第一PMOS電晶體171。延遲的睡眠信號接著被送至第二PMOS電晶體172的閘極以啟動第二PMOS電晶體172。PMOS電晶體171、172、…、17n因此循序被啟動以降低充電耗能。但記憶電路170的甦醒時間卻因此而被延長，因而降低了記憶電路170的效能。因此，需要一個記憶電路，於自節能模式切 換至啟動模式時的充電耗能及甦醒時間可有效地被減低。
有鑑於此，本發明之目的在於提供一種記憶電路，以解決習知技術存在之問題。
本發明提供一種記憶電路，包括一第一PMOS電晶體、一第二PMOS電晶體、一第一NMOS電晶體、一第二NMOS電晶體以及一記憶單元陣列。該第一PMOS電晶體耦接於一第一電壓端與一第一節點之間。該第二PMOS電晶體耦接於該第一電壓端與一第二節點之間。該第一NMOS電晶體，耦接於一第三節點與一第二電壓端之間。第二NMOS電晶體耦接於一第四節點與一第二電壓端之間。該記憶單元陣列包括多個記憶單元，其中該等記憶單元之至少一個包含一第一反相器及一第二反相器，其中該第一反相器之一正電源端耦接至該第一節點，該第一反相器之一負電源端耦接至該第三節點，該第二反相器之一正電源端耦接至該第二節點，且該第二反相器之一負電源端耦接至該第四節點。
本發明更提供一記憶電路，包括一第一PMOS電晶體、一第二PMOS電晶體、一第三PMOS電晶體、一第四PMOS電晶體、一第一NMOS電晶體、一第二NMOS電晶體、一第三NMOS電晶體、一第四NMOS電晶體、以及一記憶單元陣列。該第一PMOS電晶體耦接於一第五節點與一第一節點之間。該第二PMOS電晶體耦接於該第五節點與一第二節點之間。該第三PMOS電晶體耦接於一第一電 壓端及該第五節點之間，具有一閘極耦接至該第五節點。該第四PMOS電晶體耦接於該第一電壓端與該第五節點之間。該第一NMOS電晶體耦接於一第三節點與一第六節點之間。該第二NMOS電晶體耦接於一第四節點與該第六節點之間。該第三NMOS電晶體耦接於該第六節點與一第二電壓端之間，具有一閘極耦接至該第六節點。該第四NMOS電晶體耦接於該第六節點與該第二電壓端之間。該記憶單元陣列包括多個記憶單元，其中該等記憶單元中之至少一個包括一第一反相器及一第二反相器，其中該第一反相器之一正電源端耦接至該第一節點，該第一反相器之一負電源端耦接至該第三節點，該第二反相器之一正電源端耦接至該第二節點，而該第二反相器之一負電源端耦接至該第四節點。
本發明提供一種記憶電路。於一實施例中，該記憶電路包括一第一PMOS電晶體、一第二PMOS電晶體、一第三PMOS電晶體、一第四PMOS電晶體、一第五PMOS電晶體、一第一NMOS電晶體、一第二NMOS電晶體、一第三NMOS電晶體、一第四NMOS電晶體、一第五NMOS電晶體、以及一記憶單元陣列。該第一PMOS電晶體耦接於一第一電壓端以及一第一節點之間。該第二PMOS電晶體耦接於該第一電壓端與一第二節點之間。該第三PMOS電晶體耦接於該第一電壓端與一第五節點之間。該第四PMOS電晶體耦接於該第一節點與該第五節點之間，具有一閘極耦接至該第一節點。該第五PMOS電晶體耦接於該第二節點與該第五節點之間，具有一閘極耦接至該第二節 點。該第一NMOS電晶體耦接於一第三節點與一第二電壓端之間。該第二NMOS電晶體耦接於一第四節點與該第二電壓端之間。該第三NMOS電晶體耦接於一第六節點與該第二電壓端之間。該第四NMOS電晶體耦接於該第六節點與該第三節點之間，具有一閘極耦接至該第三節點。該第五NMOS電晶體耦接於該第六節點與該第四節點之間，具有一閘極耦接至該第四節點。該記憶單元陣列包括多個記憶單元，其中該等記憶單元中之至少一個包括一第一反相器及一第二反相器，其中該第一反相器之一正電源端耦接至該第一節點，該第一反相器之一負電源端耦接至該第三節點，該第二反相器之一正電源端耦接至該第二節點，而該第二反相器之一負電源端耦接至該第四節點。
本發明提供一種字元線控制電路，包括一第一PMOS電晶體、一第一NMOS電晶體、以及多個字元線驅動器。該第一PMOS電晶體耦接於一第一電壓端與一第一節點之間，具有一閘極耦接至一第一選擇信號。該第一NMOS電晶體耦接於一第二節點與一第二電壓端之間，具有一閘極耦接至一反相第一選擇信號，其中該反相第一選擇信號係藉反轉該第一選擇信號而得。該等字元線驅動器至少其中之一包括一第一反相器及一第二反相器，其中該第一反相器之一正電源端耦接至該第一電壓端，該第一反相器之一負電源端耦接至該第二節點，該第二反相器之一正電源端耦接至該第一節點，而該第二反相器之一負電源端耦接至該第二電壓端。
本發明之記憶電路於節能模式切換至啟動模式時的充 電耗能及甦醒時間可有效地被減低。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖示，作詳細說明如下：
第2圖為依據本發明之一記憶單元陣列之一記憶單元200的區塊圖。本發明的記憶單元陣列可包含各種形式的記憶單元，而不限於第2圖中所示。記憶單元200包含第一反相器220、第二反相器230、以及兩傳輸閘電晶體212與214。於此實施例中，第一反相器220的輸入端被耦接至第二反相器230的輸出端210。第二反相器220的輸入端被耦接至第一反相器220的輸出端205。換句話說，第一反相器220與第二反相器230係交錯耦接。第一傳輸閘電晶體212耦接於位元線BL與第一反相器220之輸出端205之間。第二傳輸閘電晶體214耦接於反位元線BLB與第二反相器220之輸出端210之間。字元線WL耦接至傳輸閘電晶體212與214的閘極以決定是否傳輸閘電晶體212與214被啟動。
於一實施例中，第一反相器220包括PMOS電晶體202以及NMOS電晶體204。PMOS電晶體202之閘極耦接至端點210，其汲極耦接至節點205。NMOS電晶體204之閘極耦接至端點210，其汲極耦接至節點205。PMOS電晶體202之源極為第一反相器220之正電源端並被耦接至第一節點NLH 。NMOS電晶體204之源極為第一反相器220之 負電源端並被耦接至第三節點NLG 。於一實施例中，第二反相器230包括PMOS電晶體206以及NMOS電晶體208。PMOS電晶體206之閘極耦接至節點205，其汲極耦接至節點210。NMOS電晶體208之閘極耦接至節點205，其汲極耦接至節點210。PMOS電晶體206之源極為第二反相器230之正電源端並被耦接至第二節點NRH 。NMOS電晶體208之源極為第二反相器230之負電源端並被耦接至第四節點NRG 。
第3圖為依據本發明之記憶電路300之第一實施例之部分區塊圖。於一實施例中，記憶電路300包括記憶單元陣列310、兩個PMOS電晶體302、306、兩個NMOS電晶體304、308、以及控制電路320。記憶單元陣列310包括多個記憶單元311~31K。至少一個記憶單元311~31K包括兩個反相器220及230，如同第2圖之記憶單元200。記憶單元311~31K之第一反相器220之正電源端耦接至第一節點NLH 。記憶單元311~31K之第一反相器220之負電源端耦接至第三節點NLG 。記憶單元311~31K之第二反相器230之正電源端耦接至第三節點NRH 。記憶單元311~31K之第二反相器230之負電源端耦接至第四節點NRG 。於一實施例中，每一記憶單元311~31K包括兩個反相器220及230，如同第2圖之記憶單元200。記憶單元311~31K之第一反相器220之正電源端耦接至第一節點NLH 。記憶單元311~31K之第一反相器220之負電源端耦接至第三節點NLG 。記憶單元311~31K之第二反相器230之正電源端耦接至第二節點NRH 。記憶單元311~31K之第二反相器230 之負電源端耦接至第四節點NRG 。
PMOS電晶體302之源極耦接至一第一電壓端VDD ，其汲極耦接至第一節點NLH 。PMOS電晶體306之源極耦接至一第一電壓端VDD ，其汲極耦接至第二節點NRH 。NMOS電晶體304之源極耦接至一第二電壓端GND，其汲極耦接至第三節點NLG 。NMOS電晶體308之源極耦接至一第二電壓端GND，其汲極耦接至第四節點NRG 。控制電路320可控制PMOS電晶體302、306之閘極電壓VPDL 、VPDR 並控制NMOS電晶體304、308之閘極電壓VNDLB 、VNDRB 。於一實施例中，記憶電路300可於三個模式下操作，分別為啟動模式、睡眠模式、以及節能模式。控制電路320可依據記憶電路300之操作模式產生閘極電壓VPDL 、VPDR 、VNDLB 、VNDRB ，以控制電晶體302、304、306、308。
當記憶電路300操作於節能模式時，記憶單元陣列310的記憶單元311~31K無法保持其中先前儲存的資料，但記憶單元陣列310之耗能可下降至最低等級。第4A圖顯示依據記憶電路300的不同模式操作的控制電路320產生的閘極電壓VPDL 、VPDR 、VNDLB 、以及VNDRB 。於另一實施例中，第4A圖之節能模式的閘極電壓VPDL 、VPDR 、VNDLB 、以及VNDRB 之電壓值可被反轉。舉例來說，於另一實施例中，節能模式之閘極電壓VPDL 、VPDR 、VNDLB 、以及VNDRB 之電壓值可為邏輯高電壓、邏輯低電壓、邏輯高電壓、邏輯低電壓。當記憶電路300操作於節能模式，控制電路320可產生邏輯低電位VPDL 於PMOS電晶體302之閘極以啟動 PMOS電晶體302。同時，控制電路320產生邏輯高電位VPDR 於PMOS電晶體306之閘極以關閉PMOS電晶體306。另外，控制電路320可產生邏輯低電位VNDLB 於NMOS電晶體304之閘極以關閉NMOS電晶體304。控制電路320亦產生邏輯高電位VNDRB 於NMOS電晶體308之閘極以啟動NMOS電晶體308。
當PMOS電晶體302被打開時，第一節點NLH 之電壓被上拉到第一電壓端VDD 。第一反相器220之輸出端的節點205之電壓因此被上拉至邏輯高電位。當NMOS電晶體308被打開時，第四節點NRG 之電壓被下拉到第二電壓端GND。第二反相器230之輸出端的節點210之電壓因此被下拉至邏輯低電位。另外，當NMOS電晶體204因節點210之邏輯低電壓被關閉時，耦接到NMOS電晶體204之源極的第三節點NLG 之電壓稍高於節點210之邏輯低電壓。同樣，當PMOS電晶體206因節點205之邏輯高電壓被關閉時，耦接到PMOS電晶體204之源極的第二節點NRH 之電壓稍低於節點205之邏輯高電壓。
當記憶電路300操作於啟動模式時，記憶單元陣列310的記憶單元311~31K中儲存的資料可被正常的讀取及寫入，但記憶單元陣列310之耗能上升至最高等級。當記憶電路300操作於啟動模式，控制電路320可產生邏輯低電位VPDL 、VPDR 於PMOS電晶體302、306之閘極以啟動PMOS電晶體302、306。同時，控制電路320產生邏輯高電位VNDLB 、VNDRB 於NMOS電晶體304、308之閘極以啟動NMOS電晶體304、308。當PMOS電晶體302、306被打 開時，第一節點NLH 、第二節點NRH 之電壓被上拉到第一電壓端VDD 。當NMOS電晶體304、308被打開時，第三節點NLG 、第四節點NRG 之電壓被下拉到第二電壓端GND。因此記憶單元311~31K被供給充足電源以維持資料存取之運作。
當記憶電路300操作於睡眠模式時，記憶單元311~31K中先前儲存的資料可被保存，但記憶單元陣列310之耗能下降至中級。當記憶電路300操作於睡眠模式，控制電路320可產生界限電壓(Threshold voltage)VPDL 、VPDR 於PMOS電晶體302、306之閘極以啟動PMOS電晶體302、306。同時，控制電路320產生界限電位VNDLB 、VNDRB 於NMOS電晶體304、308之閘極以啟動NMOS電晶體304、308。因此記憶單元311~31K與啟動模式相比被供給較低電源。
於一實施例中，控制電路320包括兩個反相器325、326以及四個控制邏輯321、322、323、324。於另一實施例中，反相器325、326可被省略。當節能信號VPD 於邏輯高電位時，記憶電路300可於節能模式運作。當睡眠信號VPST 於邏輯高電位時，記憶電路300可於睡眠模式運作。當節能信號VPD 與睡眠信號VPST 皆於邏輯低電位時，記憶電路300可於啟動模式運作。反相器325反轉節能信號VPD 以得到反轉節能信號VPDB 。反相器326反轉睡眠信號VPST 以得到反轉睡眠信號VPSB 。第一控制邏輯321可依據反轉節能信號VPDB 與睡眠信號VPST 以產生PMOS電晶體302之閘極電壓VPDL 。第4B圖顯示第一控制邏輯電路321之一實施例。第二控制邏輯322可依據反轉節能信號VPDB 與 睡眠信號VPST 以產生PMOS電晶體306之閘極電壓VPDR 。第4C圖顯示第二控制邏輯電路322之一實施例。第三控制邏輯323可依據節能信號VPD 與反轉睡眠信號VPSB 以產生NMOS電晶體304之閘極電壓VNDLB 。第4D圖顯示第三控制邏輯電路323之一實施例。第四控制邏輯324可依據節能信號VPD 與反轉睡眠信號VPSB 以產生NMOS電晶體308之閘極電壓VNDRB 。第4E圖顯示第四控制邏輯電路324之一實施例。
當第1A圖之習知記憶電路100於節能模式運作時，雖然PMOS電晶體101、102被關閉，但仍然有從節點103至地電位GND之漏電路徑。由於漏電，節點103之電壓於節能模式下逐漸由電壓VDD 下降至例如0.1 VDD 。當記憶電路100之運作模式由節能模式切換為啟動模式，記憶電路100需要一大電流以將節點103充電為VDD ，因此需要長的甦醒時間。與第1A圖的習知記憶電路100比較，第3圖之記憶電路300於節電模式中具有較少漏電流。當記憶電路300由節能模式切換為啟動模式時，記憶電路300不需大電流充電亦不需要快速充電的能量，因此記憶電路300之甦醒時間可減少。
PMOS電晶體302、306及NMOS電晶體304、308可減少漏電流。舉例來說，當記憶電路300於節能模式操作時，PMOS電晶體306之閘極電壓係邏輯高電位以關閉PMOS電晶體306，而NMOS電晶體304之閘極電壓係邏輯低電位以關閉NMOS電晶體304。節點NRH 之電壓因此低於PMOS電晶體306之閘極電壓VDD ，而節點NLG 之電 壓因此高於NMOS電晶體304之閘極電壓GND。由於PMOS電晶體306之閘極電壓於邏輯高電位VDD ，節點NRH 之電壓低於電壓VDD ，PMOS電晶體306之源極閘極壓差VSG 因此為負，以降低通過PMOS電晶體306之漏電流。因為NMOS電晶體304之閘極電壓於邏輯低電位GND，節點NLG 之電壓高於電壓GND，NMOS電晶體304之源極閘極壓差VGS 因此為負，以降低通過NMOS電晶體304之漏電流。同樣地，通過NMOS電晶體308及PMOS電晶體302之漏電流亦被降低。另外，於節電模式下，假使低於GND之電壓施加至NMOS電晶體304、308之閘極，通過NMOS電晶體304、308之漏電流可進一步降低。同理，於節電模式下，假使高於VDD 之電壓施加至PMOS電晶體302、306之閘極，通過PMOS電晶體302、306之漏電流可進一步降低。當記憶電路300由節能模式切換為啟動模式，第3圖之記憶電路300因此有較第1圖之習知記憶電路100為短之甦醒時間及低的消耗電源。記憶電路300之效能因此優於記憶電路100。
第5A圖為依據本發明之記憶電路600之實施例之部分電路圖。記憶電路600可運作於節能模式、啟動模式、以及睡眠模式。記憶電路600於各模式的運作方式與記憶電路300相類似。於一實施例中，記憶電路600包括PMOS電晶體602、604、606、608、NMOS電晶體612、614、616、618、記憶單元陣列620、以及控制電路(未顯示)。記憶單元陣列620包含多個記憶單元，於此實施例中，至少一記憶單元包含兩個反相器220、230，如第2圖所示。記憶單 元之第一反相器220之正電源端耦接至第一節點NLH 。記憶單元之第一反相器220之負電源端耦接至第三節點NLG 。記憶單元之第二反相器230之正電源端耦接至第二節點NRH 。記憶單元之第二反相器230之負電源端耦接至第四節點NRG 。於一實施例中，每一記憶單元包含兩個反相器220、230，如第2圖所示。所有記憶單元之第一反相器220之正電源端耦接至第一節點NLH 。所有記憶單元之第一反相器220之負電源端耦接至第三節點NLG 。記憶單元之第二反相器230之正電源端耦接至第二節點NRH 。記憶單元之第二反相器230之負電源端耦接至第四節點NRG 。
PMOS電晶體606、608耦接於第一電壓端VDD 與節點605之間。PMOS電晶體605之閘極耦接至節點605。PMOS電晶體602耦接於第一節點NLH 與節點605之間。PMOS電晶體604耦接於第二節點NRH 與節點605之間。NMOS電晶體616、618耦接於第二電壓端GND與節點615之間。NMOS電晶體616之閘極耦接至節點615。NMOS電晶體612耦接於第三節點NLG 與節點615之間。NMOS電晶體614耦接於第四節點NRG 與節點615之間。
控制電路可依據記憶電路600的操作模式控制PMOS電晶體602、604、608以及NMOS電晶體612、614、618的閘極電壓。第5B圖顯示不同操作模式下的PMOS電晶體602、604、608以及NMOS電晶體612、614、618的閘極電壓。當記憶電路600於節能模式時，控制電路可設定PMOS電晶體608、602以及NMOS電晶體612之閘極電壓VPS 、VPDL 、VNDLB 為邏輯低電位，並設定PMOS電晶體604 以及NMOS電晶體618、614之閘極電壓VPDR 、VPSB 、VNDRB 為邏輯高電位。當記憶電路600於啟動模式時，控制電路可設定PMOS電晶體608、602、604之閘極電壓VPS 、VPDL 、VPDR 為邏輯低電位，並設定NMOS電晶體618、612、614之閘極電壓VPSB 、VNDLB 、VNDRB 為邏輯高電位。當記憶電路600於睡眠模式時，控制電路可設定PMOS電晶體602、604以及NMOS電晶體618之閘極電壓VPSL 、VPDR 、VPSB 為邏輯低電位，並設定PMOS電晶體608以及NMOS電晶體612、614之閘極電壓VPS 、VNDLB 、VNDRB 為邏輯高電位。
第6A圖為依據本發明之記憶電路700之實施例之部分電路圖。記憶電路700可運作於節能模式、啟動模式、以及睡眠模式。記憶電路700於各模式的運作方式與記憶電路300相類似。於一實施例中，記憶電路700包括PMOS電晶體702、704、706、708、710、NMOS電晶體712、714、716、718、720、記憶單元陣列730、以及控制電路(未顯示)。記憶單元陣列730包含多個記憶單元，於此實施例中，至少一記憶單元包含兩個反相器220、230，如第2圖所示。記憶單元之第一反相器220之正電源端耦接至第一節點NLH 。記憶單元之第一反相器220之負電源端耦接至第三節點NLG 。記憶單元之第二反相器230之正電源端耦接至第二節點NRH 。記憶單元之第二反相器230之負電源端耦接至第四節點NRG 。於一實施例中，每一記憶單元包含兩個反相器220、230，如第2圖所示。記憶單元之第一反相器220之正電源端皆耦接至第一節點NLH 。記憶單元之第一反相器220之負電源端皆耦接至第三節點NLG 。記憶單元之 第二反相器230之正電源端皆耦接至第二節點NRH 。記憶單元之第二反相器230之負電源端皆耦接至第四節點NRG 。
PMOS電晶體702耦接於第一電壓端VDD 與第一節點NLH 之間。PMOS電晶體704耦接於第一電壓端VDD 與第二節點NRH 之間。PMOS電晶體710耦接於第一電壓端VDD 與節點705之間。PMOS電晶體706耦接於節點705與第一節點NLH 之間。PMOS電晶體706之閘極耦接至第一節點NLH 。PMOS電晶體708耦接於第二節點NRH 與節點705之間。PMOS電晶體708之閘極耦接至第二節點NRH 。NMOS電晶體712耦接於第三節點NLG 與第二電壓端GND之間。NMOS電晶體714耦接於第二電壓端GND與第四節點NRG 之間。NMOS電晶體720耦接於第二電壓端GND與節點715之間。NMOS電晶體716耦接於節點715與第三節點NLG 之間。NMOS電晶體716之閘極耦接至第三節點NLG 。NMOS電晶體718耦接於第四節點NRG 與節點715之間。NMOS電晶體718之閘極耦接至第四節點NRG 。
控制電路可依據記憶電路700的操作模式控制PMOS電晶體702、704、710以及NMOS電晶體712、714、720的閘極電壓。第6B圖顯示不同操作模式下的PMOS電晶體702、704、710以及NMOS電晶體712、714、720的閘極電壓。當記憶電路700於節能模式時，控制電路可設定PMOS電晶體702以及NMOS電晶體720、712之閘極電壓VPDL 、VPSB 、VNDLB 為邏輯低電位，並設定PMOS電晶體710、704以及NMOS電晶體714之閘極電壓VPS 、VPDR 、VNDRB 為邏輯高電位。當記憶電路700於啟動模式時，控 制電路可設定PMOS電晶體702、704以及NMOS電晶體720之閘極電壓VPDL 、VPDR 、VPSB 為邏輯低電位，並設定PMOS電晶體710、NMOS電晶體712、714之閘極電壓VPS 、VNDLB 、VNDRB 為邏輯高電位。當記憶電路700於睡眠模式時，控制電路可設定PMOS電晶體710以及NMOS電晶體712、714之閘極電壓VPS 、VNDLB 、VNDRB 為邏輯低電位，並設定PMOS電晶體702、704以及NMOS電晶體720之閘極電壓VPDL 、VPDR 、VPSB 為邏輯高電位。
第7A圖為依據本發明之字元線控制電路800之區塊圖。於一實施例中，字元線控制電路800包括NAND閘802、反相器804、NMOS電晶體806、PMOS電晶體808、以及多個字元線驅動器810。於另一實施例中，反相器804可被省略。NAND閘802可接收三個輸入信號XPA、XPB、XPC。NAND閘802可對三個輸入信號XPA、XPB、XPC進行NAND運算以產生一選擇信號。選擇信號直接耦接至PMOS電晶體808，PMOS電晶體808耦接於第一電壓端VDD 與第一節點NGWLD 之間。反相器804可反轉選擇信號以得到一反相選擇信號。反相選擇信號直接耦接至NMOS電晶體806，而NMOS電晶體806耦接於第二節點NGWLS 與第二電壓端GND之間。於一實施例中，多個字元線驅動器810之至少一個有一專屬選擇信號ZSEL與專屬字元線WL，並包括第一反相器與第二反相器。第一反相器之負電源端耦接至第二節點NGWLS ，第二反相器之正電源端耦接至第一節點NGWLD 。於一實施例中，多個字元線驅動器810之第一反相器之負電源端皆耦接至第二節點NGWLS ，第二 反相器之正電源端皆耦接至第一節點NGWLD 。
第7B圖為依據本發明之字元線驅動器810之區塊圖。於一實施例中，字元線驅動器810包括PMOS電晶體812、816、818、NMOS電晶體814、820，其中PMOS電晶體812及NMOS電晶體814形成第一反相器830，而PMOS電晶體818及NMOS電晶體820形成第二反相器840。PMOS電晶體812之源極耦接至第一電壓端VDD ，其閘極耦接至選擇信號ZSEL，其汲極耦接至反字元線WLB。NMOS電晶體814之源極耦接至第二節點NGWLS ，其閘極耦接至選擇信號ZSEL，其汲極耦接至反字元線WLB。PMOS電晶體816之源極耦接至第一電壓端VDD ，其閘極耦接至字元線WL，其汲極耦接至反字元線WLB。PMOS電晶體818之源極耦接至第一節點NGWLD ，其閘極耦接至反字元線WLB，其汲極耦接至字元線WL。NMOS電晶體820之源極耦接至第二電壓端GND，其閘極耦接至反字元線WLB，其汲極耦接至字元線WL。
當三個輸入信號XPA、XPB、XPC之電壓係於邏輯高電位，字元線控制電路800係於啟動模式，NAND閘802可產生邏輯低電壓作為選擇信號。選擇信號之邏輯低電位接著打開PMOS電晶體808，拉升第一節點NGWLD 之電壓直至第一電源端VDD。反相選擇信號之邏輯高電位接著打開NMOS電晶體806，下拉第二節點NGWLS 之電壓直至第二電源端GND。跨過第一電源端VDD與第二電源端GND之電源接著經由第一節點NGWLD 與第二節點NGWLS 被送至字元線驅動器810。第一反相器830接著反轉選擇信號 ZSEL之電壓以得到反字元線WLB之電壓，而第二反相器840接著反轉反字元線WLB之電壓以得到字元線WL之電壓。
相對的，當三個輸入信號XPA、XPB、XPC之電壓係於邏輯低電位，字元線控制電路800係於非啟動模式，NAND閘802可產生邏輯高電壓作為選擇信號。選擇信號之邏輯高電位接著關閉PMOS電晶體808，使第一節點NGWLD 之電壓浮動。反相選擇信號之邏輯低電位接著關閉NMOS電晶體806，使第二節點NGWLS 之電壓浮動。反字元線WLB之電壓接著被拉升至邏輯高電壓，而字元線WL之電壓接著被下拉至邏輯低電壓。
記憶體電路包括512個字元線控制電路800，而至少一字元線控制電路800包括4個字元線驅動器810。因此，記憶體電路包括2048個字元線。當一目標字元線被選取時，僅有對應於目標字元線之一字元線控制電路800進入啟動模式，所有511個其他的字元線控制電路800都在非啟動模式。由於字元線控制電路操作於啟動模式時有一漏電流，512個字元線控制電路中只有一個選取的字元線控制電路處於啟動模式，因此記憶電路之漏電流被減少為1/512，以改進記憶電路之效能。
第8圖為依據本發明之字元線控制電路被選取及未被選取之電壓之示意圖。假設有兩個字元線控制電路A與B。字元線控制電路B之一字元線被選取了。被選取之字元線控制電路B的NMOS電晶體806之閘級電壓被拉升至邏輯高電位，而被選取之字元線控制電路B的PMOS電晶 體808之閘級電壓被下拉至邏輯低電位，以使被選取之字元線控制電路B進入啟動模式。字元線控制電路A並無任何字元線被選取。未被選取之字元線控制電路A的NMOS電晶體806之閘級電壓被下拉至邏輯低電位，而未被選取之字元線控制電路A的PMOS電晶體808之閘級電壓被上拉至邏輯高電位，以使被選取之字元線控制電路B進入未啟動模式。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101、102‧‧‧PMOS電晶體
110‧‧‧記憶單元陣列
171,172,17(n-1),17n‧‧‧電晶體
181,182,18(n-1)‧‧‧延遲單元
202,206‧‧‧PMOS電晶體
204,208,212,214‧‧‧NMOS電晶體
320‧‧‧控制電路
321,322,323,324‧‧‧控制邏輯
325,326‧‧‧反相器
311,312,31K‧‧‧記憶單元
302,306‧‧‧PMOS電晶體
304,308‧‧‧NMOS電晶體
310‧‧‧記憶單元陣列
620‧‧‧記憶單元陣列
602,604,606,608‧‧‧PMOS電晶體
612,614,616,618‧‧‧NMOS電晶體
730‧‧‧記憶單元陣列
702,704,706,708,710‧‧‧PMOS電晶體
712,714,716,718,720‧‧‧NMOS電晶體
802‧‧‧NAND閘
804‧‧‧反相器
806‧‧‧NMOS電晶體
808‧‧‧PMOS電晶體
810‧‧‧字元線驅動器
812,816,818‧‧‧PMOS電晶體
814,820‧‧‧NMOS電晶體
第1A圖為一第一習知記憶電路的區塊圖；第1B圖為一記憶電路之電路圖；第2圖為依據本發明之一記憶單元陣列之一記憶單元的區塊圖；第3圖為依據本發明之記憶電路之第一實施例之部分區塊圖；第4A圖顯示依據不同模式操作的控制電路產生的閘極電壓；第4B圖顯示第一控制邏輯電路之一實施例；第4C圖顯示第二控制邏輯電路之一實施例；第4D圖顯示第三控制邏輯電路之一實施例；第4E圖顯示第四控制邏輯電路之一實施例； 第5A圖為依據本發明之記憶電路之實施例之部分電路圖；第5B圖顯示不同操作模式下的第5A圖之PMOS電晶體以及NMOS電晶體的閘極電壓；第6A圖為依據本發明之記憶電路之實施例之部分電路圖；第6B圖顯示不同操作模式下的第6A圖之PMOS電晶體以及NMOS電晶體的閘極電壓；第7A圖為依據本發明之字元線控制電路之區塊圖；第7B圖為依據本發明之字元線驅動器之區塊圖；第8圖為依據本發明之字元線控制電路被選取及未被選取之電壓之示意圖。
320‧‧‧控制電路
321,322,323,324‧‧‧控制邏輯
325,326‧‧‧反相器
311,312,31K‧‧‧記憶單元
302,306‧‧‧PMOS電晶體
304,308‧‧‧NMOS電晶體
310‧‧‧記憶單元陣列

Claims (15)

  1. 一種記憶電路，包括：一第一PMOS電晶體，耦接於一第一電壓端與一第一節點之間；一第二PMOS電晶體，耦接於該第一電壓端與一第二節點之間；一第一NMOS電晶體，耦接於一第三節點與一第二電壓端之間；一第二NMOS電晶體，耦接於一第四節點與該第二電壓端之間；以及一記憶單元陣列，包括多個記憶單元，其中該等記憶單元之至少一個包含一第一反相器及一第二反相器，其中該第一反相器之一正電源端耦接至該第一節點，該第一反相器之一負電源端耦接至該第三節點，該第二反相器之一正電源端耦接至該第二節點，且該第二反相器之一負電源端耦接至該第四節點；其中該記憶電路更包括可控制該第一PMOS電晶體、該第二PMOS電晶體、該第一NMOS電晶體、以及該第二NMOS電晶體之閘極電壓的一控制電路，當該記憶電路於一節能模式運作時，該控制電路控制該等閘極電壓以啟動該第一PMOS電晶體、關閉該第二PMOS電晶體、關閉該第一NMOS電晶體、並啟動該第二NMOS電晶體，以將該第一反相器之一輸出電壓提升至一邏輯高電壓，並將該第二反相器之一輸出電壓下拉至一邏輯低電壓。
  2. 如申請專利範圍第1項所述之記憶電路，其中該第 一反相器包括：一第三PMOS電晶體，具有一源極耦接至該第一節點；以及一第三NMOS電晶體，具有一源極耦接至該第三節點，一閘極耦接至該第三PMOS電晶體之閘極，以及一汲極耦接至該第三PMOS電晶體之汲極；且該第二反相器包括：一第四PMOS電晶體，具有一源極耦接至該第二節點，一閘極耦接至該第三PMOS電晶體之汲極，以及一汲極耦接至該第三PMOS電晶體之閘極；以及一第四NMOS電晶體，具有一源極耦接至該第四節點，一閘極耦接至該第四PMOS電晶體之閘極，以及一汲極耦接至該第四PMOS電晶體之汲極。
  3. 如申請專利範圍第1項所述之記憶電路，其中該記憶單元更包括：一第一傳輸閘電晶體，耦接於一位元線以及該第一反相器之一輸出端之間，具有一閘極耦接至一字元線；以及一第二傳輸閘電晶體，耦接於一反向位元線(bit bar line)以及該第二反相器之一輸出端之間，具有一閘極耦接至該字元線。
  4. 如申請專利範圍第1項所述之記憶電路，其中當該記憶電路於一啟動模式運作時，該控制電路控制該第一PMOS電晶體、該第二PMOS電晶體、該第一NMOS電晶體、以及該第二NMOS電晶體之該等閘極電壓以啟動該第一PMOS電晶體、啟動該第二PMOS電晶體、啟動該第一 NMOS電晶體、並啟動該第二NMOS電晶體，以使該記憶單元儲存資料。
  5. 如申請專利範圍第1項所述之記憶電路，其中當該記憶電路於一睡眠模式運作時，該控制電路控制該第一PMOS電晶體、該第二PMOS電晶體、該第一NMOS電晶體、以及該第二NMOS電晶體之該等閘極電壓至該第一PMOS電晶體、該第二PMOS電晶體、該第一NMOS電晶體、以及該第二NMOS電晶體之界限電壓(threshold voltage)，以使該記憶單元以較少的功率消耗保存所儲存之資料。
  6. 如申請專利範圍第5項所述之記憶電路，其中該控制電路包括：一第一控制邏輯，依據一反相節能信號以及一睡眠信號控制該第一PMOS電晶體之閘極電壓；一第二控制邏輯，依據該反相節能信號以及該睡眠信號控制該第二PMOS電晶體之閘極電壓；一第三控制邏輯，依據一節能信號以及一反相睡眠信號控制該第一NMOS電晶體之閘極電壓；以及一第四控制邏輯，依據該節能信號以及該反相睡眠信號控制該第二NMOS電晶體之閘極電壓；其中該反相節能信號係藉反轉該節能信號而得，該節能信號表示是否該記憶電路係於該節能模式中操作，而該反相睡眠信號係藉反轉該睡眠信號而得，該睡眠信號表示是否該記憶電路係於該睡眠模式中操作。
  7. 一記憶電路，包括： 一第一PMOS電晶體，耦接於一第五節點與一第一節點之間；一第二PMOS電晶體，耦接於該第五節點與一第二節點之間；一第三PMOS電晶體，耦接於一第一電壓端及該第五節點之間，具有一閘極耦接至該第五節點；一第四PMOS電晶體，耦接於該第一電壓端與該第五節點之間；一第一NMOS電晶體，耦接於一第三節點與一第六節點之間；一第二NMOS電晶體，耦接於一第四節點與該第六節點之間；一第三NMOS電晶體，耦接於該第六節點與一第二電壓端之間，具有一閘極耦接至該第六節點；一第四NMOS電晶體，耦接於該第六節點與該第二電壓端之間；以及一記憶單元陣列，包括多個記憶單元，其中該等記憶單元中之至少一個包括一第一反相器及一第二反相器，其中該第一反相器之一正電源端耦接至該第一節點，該第一反相器之一負電源端耦接至該第三節點，該第二反相器之一正電源端耦接至該第二節點，而該第二反相器之一負電源端耦接至該第四節點。
  8. 如申請專利範圍第7項所述之記憶電路，其中該第一反相器包括：一第五PMOS電晶體，具有一源極耦接至該第一節點； 一第五NMOS電晶體，具有一源極耦接至該第三節點，一閘極耦接至該第五PMOS電晶體之閘極，以及一汲極耦接至該第五PMOS電晶體之汲極；且該第二反相器包括：一第六PMOS電晶體，具有一源極耦接至該第二節點，一閘極耦接至該第五PMOS電晶體之汲極，以及一汲極耦接至該第五PMOS電晶體之閘極；一第六NMOS電晶體，具有一源極耦接至該第四節點，一閘極耦接至該第六PMOS電晶體之閘極，以及一汲極耦接至該第六PMOS電晶體之汲極。
  9. 如申請專利範圍第7項所述之記憶電路，其中該記憶電路更包括可控制該第一PMOS電晶體、該第二PMOS電晶體、該第四PMOS電晶體、該第一NMOS電晶體、該第二NMOS電晶體、以及該第四NMOS電晶體之閘極電壓的一控制電路，當該記憶電路於一節能模式運作時，該控制電路產生一邏輯低電壓於該第一PMOS電晶體、該第四PMOS電晶體、以及該第一NMOS電晶體之閘極，並產生一邏輯高電壓於該第二PMOS電晶體、該第二NMOS電晶體、以及該第四NMOS電晶體之閘極，以將該第一反相器之一輸出電壓提升至該邏輯高電壓，並將該第二反相器之一輸出電壓下拉至該邏輯低電壓。
  10. 如申請專利範圍第9項所述之記憶電路，其中當該記憶電路於一啟動模式運作時，該控制電路產生一邏輯低電壓於該第一PMOS電晶體、該第二PMOS電晶體、以及該第四PMOS電晶體之閘極以開啟該第一PMOS電晶體、 該第二PMOS電晶體、以及該第四PMOS電晶體；並產生一邏輯高電壓於該第一NMOS電晶體、該第二NMOS電晶體、以及該第四NMOS電晶體之閘極以開啟該第一NMOS電晶體、該第二NMOS電晶體、以及該第四NMOS電晶體，以使該記憶單元儲存資料。
  11. 如申請專利範圍第9項所述之記憶電路，其中當該記憶電路於一睡眠模式運作時，該控制電路產生一邏輯低電壓於該第一PMOS電晶體、該第二PMOS電晶體、以及該第四NMOS電晶體之閘極，並產生一邏輯高電壓於該第一NMOS電晶體、該第二NMOS電晶體、以及該第四PMOS電晶體之閘極，以使該記憶單元以較少的功率消耗保存所儲存之資料。
  12. 一種記憶電路，包括：一第一PMOS電晶體，耦接於一第一電壓端以及一第一節點之間；一第二PMOS電晶體，耦接於該第一電壓端與一第二節點之間；一第三PMOS電晶體，耦接於該第一電壓端與一第五節點之間；一第四PMOS電晶體，耦接於該第一節點與該第五節點之間，具有一閘極耦接至該第一節點；一第五PMOS電晶體，耦接於該第二節點與該第五節點之間，具有一閘極耦接至該第二節點；一第一NMOS電晶體，耦接於一第三節點與一第二電壓端之間； 一第二NMOS電晶體，耦接於一第四節點與該第二電壓端之間；一第三NMOS電晶體，耦接於一第六節點與該第二電壓端之間；一第四NMOS電晶體，耦接於該第六節點與該第三節點之間，具有一閘極耦接至該第三節點；一第五NMOS電晶體，耦接於該第六節點與該第四節點之間，具有一閘極耦接至該第四節點；以及一記憶單元陣列，包括多個記憶單元，其中該等記憶單元中之至少一個包括一第一反相器及一第二反相器，其中該第一反相器之一正電源端耦接至該第一節點，該第一反相器之一負電源端耦接至該第三節點，該第二反相器之一正電源端耦接至該第二節點，而該第二反相器之一負電源端耦接至該第四節點。
  13. 如申請專利範圍第12項所述之記憶電路，其中該記憶電路更包括可控制該第一PMOS電晶體、該第二PMOS電晶體、該第三PMOS電晶體、該第一NMOS電晶體、該第二NMOS電晶體、以及該第三NMOS電晶體之閘極電壓的一控制電路，當該記憶電路於一節能模式運作時，該控制電路產生一邏輯低電壓於該第一PMOS電晶體、該第一NMOS電晶體、以及該第三NMOS電晶體之閘極，並產生一邏輯高電壓於該第二PMOS電晶體、該第三PMOS電晶體、以及該第二NMOS電晶體之閘極，以將該第一反相器之一輸出電壓提升至該邏輯高電壓，並將該第二反相器之一輸出電壓下拉至該邏輯低電壓。
  14. 如申請專利範圍第13項所述之記憶電路，其中當該記憶電路於一啟動模式運作時，該控制電路產生一邏輯低電壓於該第一PMOS電晶體、該第二PMOS電晶體、以及該第三NMOS電晶體之閘極以開啟第一PMOS電晶體與該第二PMOS電晶體，並產生一邏輯高電壓於該第一NMOS電晶體、該第二NMOS電晶體、以及該第三PMOS電晶體之閘極以開啟該第一NMOS電晶體與該第二NMOS電晶體，以使該記憶單元儲存資料。
  15. 如申請專利範圍第13項所述之記憶電路，其中當該記憶電路於一睡眠模式運作時，該控制電路產生一邏輯高電壓於該第一PMOS電晶體、該第二PMOS電晶體、以及該第三NMOS電晶體之閘極，並產生一邏輯低電壓於該第一NMOS電晶體、該第二NMOS電晶體、以及該第三PMOS電晶體之閘極，以使該記憶單元以較少的功率消耗保存所儲存之資料。
TW101124169A 2011-07-06 2012-07-05 記憶電路與字元線控制電路 TWI486968B (zh)

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US13/176,852 US8559212B2 (en) 2011-07-06 2011-07-06 Memory circuit and word line control circuit

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