TWI633423B - 具有複數個操作模式的記憶體及其操作方法 - Google Patents

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Abstract

本文介紹具有正常模式及省電模式之一種記憶體。該記憶體具有位元線預充電電路系統，該電路系統在正常模式期間選擇性地將一對位元線耦接至預充電節點以將位元線充電至給定電壓位準。在省電模式期間，位元線與預充電節點絕緣。提供電壓控制電路系統以在正常模式期間將預充電節點維持在第一電壓位準，及在省電模式期間將預充電節點維持在小於第一電壓位準之第二電壓位準。藉由在省電模式期間減少預充電節點處之電壓位準，可減少在自省電模式切換至正常模式時產生之合閘電流量，及此舉使得在自省電模式返回至正常模式時能夠減少喚醒時間。

Description

具有複數個操作模式的記憶體及其操作方法
本發明係關於具有省電模式之記憶體。
記憶體可具有省電模式，在該模式中，記憶體之某些部分停用以減少漏電。然而，典型的省電模式需要較長時間以喚醒至正常作業模式，及喚醒時間之此較長潛時在諸多需要以較短間隔時間存取記憶體之應用中並不實用。使用記憶體之裝置往往無法等待多個週期以便記憶體自省電模式中喚醒。儘管預測方案可用以傳輸此訊號：記憶體應比實際需要提早多個週期才開始喚醒，但此訊號傳輸通常需要複雜或不可行的預測方案，該等預測方案在實際系統中難以實施。因此，實際上，諸多記憶體不使用任一中間漏電節省模式。實際上用於實踐中之唯一省電模式往往是完全掉電模式，在該模式中，全部記憶體關閉，該模式具有極長喚醒時間，因此只有當處理器亦掉電時適用。
由此，本發明技術設法提供具有比現有省電模式更快的喚醒時間之省電模式。
自一個態樣可見，本發明提供具有複數個操作模式 之記憶體，該等操作模式包括正常模式及省電模式，該記憶體包括：儲存電路系統，經配置以儲存資料值；一對位元線，用於存取由儲存電路系統儲存之資料值；位元線預充電電路系統，經配置以在正常模式期間選擇性地將位元線耦接至預充電節點以將該等位元線充電至該預充電節點之電壓位準，及在省電模式期間使位元線與預充電節點絕緣；及電壓控制電路系統，經配置以控制預充電節點之電壓位準；其中，在正常模式期間，電壓控制電路系統經配置以將預充電節點維持在第一電壓位準；及在省電模式期間，電壓控制電路系統經配置以將預充電節點維持在小於第一電壓位準之第二電壓位準。
記憶體具有位元線以用於存取儲存在其儲存電路系 統中之資料值。對資料值之讀取及寫入存取可藉由使用位元線執行。記憶體亦可具有位元線預充電電路系統，以用於藉由將位元線耦接至具有給定電壓位準之預充電節點，來將該等位元線預充電至彼電壓位準。通常情況下，可在執行讀取或寫入操作之前預充電位元線，以確保在先前之讀取或寫入存取之後保持在該等位元線上之任一電壓位準不影響後續之讀取或寫入存取。然而，預充電該等位元線導致漏電之代價，因此為了減少漏電，可提供省電模式，在該模式中，位元線與預充電節點絕緣。
通常情況下，當從省電模式返回正常操作模式時， 在記憶體內之中間節點經充電時流動合閘電流。如若該合閘電流過大，則此情況可導致系統中包括記憶體之其他部分中之電壓位準下降。電壓下降可導致彼等其他部分中之操作錯誤。因此，典型設計藉由提供菊鏈延遲邏輯以使時序交錯來限制合閘電流之大小，記憶體之不同部分以該等時序自省電模式中喚醒。藉由減少同時喚醒之電路系統之數量，可減少尖峰合閘電流。然而，此延遲邏輯在記憶體完全地覺醒之前導致長久延遲，及此情況是現有省電模式具有較長喚醒時間從而使該等模式難以在實踐中使用之原因。
相反，本技術提供電壓控制電路系統以用於控制位 元線預充電電路系統之預充電節點之電壓位準。在正常模式期間，電壓控制電路系統將預充電節點維持在第一電壓位準，以便當位元線經預充電時使位元線到達第一電壓位準。 在省電模式期間，電壓控制電路系統將預充電節點維持在小於第一電壓位準之第二電壓位準，此舉在隨後自省電模式返回至正常模式時減少合閘電流之大小。因此，可在不提供菊鏈延遲邏輯之情況下限制合閘電流，及因此，可針對具有給定大小之合閘電流而減少與自省電模式切換至正常模式關連之喚醒時間。藉由減少喚醒時間，此舉賦能省電模式得以更頻繁使用，因為該省電模式可被用於連續的記憶體存取之間的較小間隔時間。藉由更常使用省電模式，可減少記憶體之整體功耗。
由於多數個互補之不同效應，在省電模式期間減少 預充電節點之電壓位準可減少合閘電流大小。首先，可減少 預充電節點與位元線之間的電壓差，使得在位元線在返回至正常模式時再次充電之情況下，預充電節點與位元線之間流動之電流較小。
另外，電壓控制電路系統可耦接在位元線預充電電 路系統之預充電節點與第一節點之間以用於供應第一電壓位準。由於預充電節點此刻並非直接耦接至第一節點，而是經由電壓控制電路系統耦接至第一節點，因此在第一節點與位元線之間存在額外阻抗，當位元線在返回至正常模式時經充電至第一電壓位準時，該額外阻抗減少電流流量。
電壓控制電路系統可採用多種形式。在一個實例 中，電壓控制電路系統可包括耦接在第一節點與預充電節點之間之省電電晶體。在正常模式期間，省電電晶體可處於導電狀態以便將預充電節點充電至第一節點之第一電壓位準。 在省電模式中，省電電晶體可處於較弱之導電狀態下。在一個實施例中，此情況可導致預充電節點具有小於第一電壓位準之浮動電壓。在另一實施例中，電壓控制電路系統內可能包括其他元件以用於調節預充電節點之電壓位準，及將省電電晶體切換至較弱導電狀態可允許其他電路提供電壓降低。
在另一實例中，電壓控制電路系統可包括電壓限制 電路系統，在省電模式期間，該電壓限制電路系統在第一節點與預充電節點之間提供壓降，使得預充電節點之電壓位準小於第一電壓位準。在省電模式期間，此舉更精確地調節預充電節點之電壓位準，從而防止浮動電壓。藉由將預充電節點維持在已減少之非浮動電壓位準，預充電節點在自省電模 式返回時充電至第一電壓位準不會耗時較長，從而減少合閘電流量。
例如，電壓限制電路系統可包括二極體連接之電晶 體，該電晶體耦接在第一節點與預充電節點之間。二極體連接之電晶體之閘極端子在至少省電模式期間耦接至該電晶體之汲極端子，使得第一節點與預充電節點之間發生壓降，該壓降對應於二極體連接之電晶體之臨限電壓。
在另一實例中，可提供電壓限制電路系統及省電電 晶體，該兩者與彼此並列，使得在正常模式期間省電電晶體為導電的，及此舉使預充電節點之電壓位準達到第一電壓位準，而在省電模式期間，省電電晶體導電性較弱，使得電壓限制電路系統將預充電節點電壓位準降至第二電壓位準。
位元線預充電電路系統可接收預充電訊號，該訊號 決定在正常模式期間該位元線預充電電路系統是否將位元線耦接至預充電節點。如若預充電訊號具有第一狀態，則位元線耦接至預充電節點，而如若預充電訊號具有第二狀態，則位元線與預充電節點絕緣。通常情況下，在讀取或寫入操作之預充電階段期間之第一狀態下提供預充電訊號，以將位元線預充電至第一電壓位準，然後切換至第二狀態以將預充電節點自位元線解耦，使得在後續之讀取或寫入操作期間該等位元線之電壓位準變更以表示正在被讀取或寫入之資料值。
在省電模式期間，可在第二狀態下將預充電訊號提 供至位元線預充電電路系統，以便位元線與預充電節點絕緣。當切換至正常模式時，預充電訊號可在切換至正常模式 之同時或稍後切換至第一狀態。
在省電模式期間，不僅使位元線預充電電路系統掉 電以將位元線自預充電節點解耦，亦可能使儲存電路系統自身部分掉電。然而，當自省電模式中喚醒時，此舉可產生更大的合閘電流，從而難以提供足夠快速之喚醒時間，因為可能必須提供更多菊鏈延遲。
因此，為了提供自省電模式之快速喚醒，儲存電路 系統較佳可在省電模式期間保持供電。由此，省電模式可為僅位元線掉電模式，在該模式中，藉由使位元線放電而減少漏電，但儲存單元保持有效。此模式仍可提供顯著省電，因為位元線具有給定電容，及繼續執行預充電週期，在該預充電週期中使位元線重複充電可能消耗大量功率，在省電模式期間可節省此大量功率。
正常模式及省電模式無需是記憶體之唯一操作模式。例如，記憶體亦可具有使其完全與電源絕緣之掉電模式。在該功率模式中，儲存電路系統及位元線預充電電路系統皆可掉電。記憶體可具有掉電電晶體，該電晶體耦接在第一節點與用於接收第一電壓位準之電壓供應輸入之間。在正常模式及省電模式期間，掉電電晶體可處於導電狀態。在掉電模式中，掉電電晶體可處於導電性較弱狀態以使第一節點與電壓供應節點絕緣。由此，當在相對較長時段內無需存取記憶體之時，可使用掉電模式，而省電模式可用以在連續存取記憶體之間的短期內提供省電，因為省電模式之喚醒時間可遠少於掉電模式之喚醒時間。
儘管本技術可應用於各種類型之記憶體，但本技術 在記憶體包括靜態隨機存取記憶體(static random access memory；SRAM)時尤其有用，因為位元線中之漏電代表SRAM功耗之大部分。
自又一態樣可見，本發明提供具有複數個操作模式 之記憶體，該等操作模式包括正常模式及省電模式，該記憶體包括：儲存手段，用於儲存資料值；一對位元線手段，用於存取由儲存手段儲存之資料值；位元線預充電手段，經配置以在正常模式期間選擇性地將位元線手段耦接至預充電節點手段，以便將該位元線手段充電至該預充電節點手段之電壓位準，及在省電模式期間使位元線手段與預充電節點手段絕緣；及電壓控制手段，用於控制預充電節點手段之電壓位準；其中，在正常模式期間，電壓控制手段經配置以將預充電節點手段維持在第一電壓位準；及在省電模式期間，電壓控制手段經配置以將預充電節點手段維持在小於第一電壓位準之第二電壓位準。
自另一態樣可見，本發明提供具有複數個操作模式 之記憶體之操作方法，該等操作模式包括正常模式及省電模式，該記憶體包括儲存電路系統及一對位元線，該儲存電路系統經配置以儲存資料值，及該對位元線用於存取由該儲存電路系統所儲存之資料值；該方法包括：在正常模式期間，將預充電節點維持在第一電壓位 準，及選擇性地將位元線耦接至預充電節點以將該等位元線充電至預充電節點之第一電壓位準；及在省電模式期間，使位元線與預充電節點絕緣，及將預充電節點維持在小於第一電壓位準之第二電壓位準。
本發明之上述及其他目標、特徵，及優勢將在說明 性實施例之以下詳細描述中顯而易見，應結合附圖閱讀該詳細描述。
2‧‧‧記憶體
4‧‧‧記憶體單元
6‧‧‧交叉耦接反相器
8‧‧‧第一節點
10‧‧‧第二節點
12‧‧‧位元線
14‧‧‧位元線
16‧‧‧字線
20‧‧‧位元線預充電電路系統
30‧‧‧電壓控制電路系統
32‧‧‧源極端子
34‧‧‧汲極端子
50‧‧‧步驟
52‧‧‧步驟
54‧‧‧步驟
56‧‧‧步驟
58‧‧‧步驟
60‧‧‧步驟
62‧‧‧步驟
64‧‧‧步驟
70‧‧‧步驟
72‧‧‧步驟
74‧‧‧步驟
76‧‧‧步驟
80‧‧‧步驟
90‧‧‧組
第1圖示意地圖示具有省電模式之記憶體之實例；第2圖是一表，該表展示第1圖中之記憶體之不同操作模式；第3圖是一流程圖，該圖圖示使該記憶體處於不同操作模式之方法；第4圖及第5圖圖示模擬結果，該等結果圖示合閘電流之減少；及第6圖圖示交錯時序之實例，不同記憶體單元組以該等時序自省電模式中喚醒，當使用本技術之省電模式時，不再需要交錯時序。
第1圖示意地圖示用於儲存資料值之記憶體2之一部分。第1圖圖示一行記憶體單元4，每一單元儲存少許資料值。記憶體2具有數個該種行以形成以列及行排列而成之單元4陣列。每一記憶體單元4包括一對交叉耦接反相器6，該等反相器形成閂鎖，該閂鎖可處於兩個相反狀態以分別表示 位元值0及1。在該等狀態中之一者下，閂鎖之第一節點8為邏輯高(1)及第二節點10為邏輯低(0)，而在另一狀態下，第一節點8為邏輯低及第二節點10為邏輯高。每一行記憶體單元具有一對位元線12、14，該對位元線用以存取儲存在單元4中之值。存取控制電晶體A0、A1將每一記憶體單元4耦接至位元線12、14。對應於每一列記憶體單元4之字線16控制哪個存取控制電晶體A0、A1為導電的。可使用對應行之位元線12、14及對應列之字線16選擇待寫入或讀取之特定單元4。
記憶體2具有位元線預充電電路系統20以用於選擇 性地將位元線12、14預充電至預充電節點VVDP之電壓位準。位元線預充電電路系統具有一對預充電電晶體P7、P8，該對電晶體中每一者耦接在預充電節點VVDP與各位元線12、14中一者之間。預充電訊號PRC應用於預充電電晶體P7、P8之閘極。當預充電訊號PRC低時，则預充電電晶體P7、P8具有導電性以將位元線12、14耦接至預充電節點VVDP。 當預充電訊號PRC高時，则預充電電晶體P7、P8具有較弱導電性以使位元線與預充電節點絕緣。位元線預充電電路系統20亦包括平衡電晶體P9，該電晶體在預充電訊號PRC低時將位元線12、14耦接在一起及具有導電性，及在預充電訊號PRC高時具有較弱導電性。
在讀取或寫入操作之預充電階段期間，預充電訊號PRC降低以使得預充電電晶體P7、P8及平衡電晶體P9接通。預充電電晶體P7、P8將位元線12、14充電至VVDP節點處 之第一電壓位準。平衡電晶體P9均衡化位元線12、14之電壓位準以確保位元線12、14之任一後續電壓位準差完全歸因於在讀取或寫入操作中被讀取或寫入之資料值。在預充電階段結束時，預充電訊號PRC達到高以使位元線12、14與彼此及與預充電節點VVDP解耦。
對於讀取操作，選中單元4之字線16經啟動以開啟 對應之存取電晶體A0、A1，及將該被選單元耦接至位元線12、14。依據由儲存單元儲存之位元值，位元線12、14中之一者之電壓位準將降至與儲存單元4之對應節點8、10之電壓位準匹配。記憶體2具有交叉耦接電晶體P5、P6，該等電晶體耦接在位元線12、14之間以加強位元線狀態之此變更，以便在位元線12、14中之一者之電壓位準降低時此變更使與另一位元線12、14關連之電晶體P5、P6接通，從而將另一位元線12、14耦接至VVDP節點，以將該節點維持在高電壓位準。藉由使用耦接至位元線12、14之感測放大器感測兩個位元線12、14之電壓位準，及基於位元線12、14中哪一者高及哪一者低來決定位元值為0或1。
對於寫入操作，在預充電階段結束之後，位元線12、 14中之一者經驅動至高及另一者經驅動至低以對應於待寫入至所選儲存單元4之位元值。然後，對應於所選之儲存單元4之字線16經啟動以使對應之存取電晶體A0、A1導電，以便在位元線12、14上被驅動之值被寫入所選之儲存單元4，從而使閂鎖在必要時反轉狀態。
記憶體2具有電壓控制電路系統30以用於控制 VVDP節點之電壓位準，在預充電階段期間，位元線耦接至該VVDP節點。電壓控制電路系統具有掉電電晶體P0、省電電晶體P1，及二極體連接之電晶體P2。掉電電晶體P0連接在電源輸入VDD與第一節點VDDP之間，及控制掉電模式之進出，在該掉電模式中，記憶體2為完全掉電。掉電電晶體P0接收掉電控制訊號PD，該控制訊號PD在低時控制掉電電晶體P0以具有導電性以容許VDD位準被傳遞至第一節點VDDP，該第一節點VDDP為其他組件供電。當掉電控制訊號PD升高時，掉電電晶體P0導電性降低以使其他組件與電源VDD絕緣。儘管第1圖中為簡明起見而未圖示，但儲存單元4可具有類似於電晶體P0之掉電電晶體，以用於在掉電控制訊號PD轉變至高時使儲存單元掉電，及在訊號PD再次變低時重新啟動儲存單元4。
省電電晶體P1及二極體連接之電晶體P2在第一節 點VDDP與預充電節點VVDP之間並聯耦接。省電電晶體P1接收省電控制訊號PS。在正常模式期間，省電控制訊號PS為低，及省電電晶體P1具有導電性以容許VDD位準自第一節點VDDP傳遞至預充電節點VVDP。由此，在正常模式期間，藉由使預充電訊號PRC變低來啟動預充電訊號PRC使位元線12、14被充電至預充電節點VVDP處之VDD電壓位準。
在省電模式期間，預充電訊號PRC變高以關閉電晶 體P7、P8、P9，及使位元線與預充電節點VVDP解耦。例如，儘管在正常模式期間預充電訊號PRC回應於時鐘訊號週期而在其低位準與高位準之間切換，以在每一週期中提供預充電 階段，但在省電模式期間，時鐘訊號可經閘控以將預充電訊號保持在高位準。此舉藉由避免在重複充電位元線12、14中之電容時導致之漏電而省電。
同樣，在省電模式期間，省電訊號PS轉變至高，從 而關閉省電電晶體P1。此舉使得二極體連接之電晶體P2成為第一節點VDDP與預充電節點VVDP之間的主要導電路徑。 二極體連接之電晶體之源極端子32耦接至第一節點VDDP，及其汲極端子34耦接至預充電節點VVDP。二極體連接之電晶體P2之閘極端子36耦接至汲極端子34，此耦接意味著在第一節點VDDP與預充電節點VVDP之間在二極體連接之電晶體P2上存在臨限壓降，從而使得預充電節點VVDP處之電壓位準相對於VDD位準而降低。此情況有助於在自省電模式返回至正常模式時限制合閘電流尖峰之大小。
第2圖展示一表，該表指示用以選擇正常模式、省 電模式及掉電模式之掉電訊號PD之值、省電訊號PS之值，及預充電訊號PRC之值，及預充電節點VVDP在每一功率模式期間之電壓位準。在第1圖所圖示之實例中，預充電節點電壓位準小於VDD，相差之量取決於二極體連接之電晶體P2之臨限電壓而定。
亦有可能完全省略二極體連接之電晶體P2，以便在 省電模式期間沒有連接第一節點VDDP與預充電節點VVDP之導電電晶體。在此情況下，預充電節點VVDP處之電壓位準將浮動至小於VDD之位準。
第3圖圖示處於各個操作模式下的記憶體2之操作 方法。在步驟50中，決定所需之操作模式。例如，第1圖中可能未圖示一些控制電路系統，該等控制電路系統決定記憶體將在哪一模式下操作。如若記憶體應在正常模式下操作，則在步驟52中，控制電路系統藉由使掉電訊號PD及省電訊號PS變低來開啟電晶體P0、P1。在步驟54中，此舉使預充電節點VVDP達到VDD位準。在步驟56中，決定預充電訊號PRC之位準。如若預充電訊號為低，則在步驟58中，預充電電晶體P7、P8及平衡電晶體P9開啟，及在步驟60中，位元線12、14耦接至VVDP節點以將位元線充電至VDD電壓位準。另一方面，如若預充電訊號為高，則在步驟62中，預充電電晶體P7及P8及平衡電晶體P9關閉，及在步驟64中，此舉使位元線與VVDP模式絕緣。
另一方面，如若在步驟50中，決定記憶體應在省電 模式下操作，則在步驟70中，掉電訊號為低及電晶體P0仍開啟。在步驟72中，藉由使省電訊號PS及預充電訊號PRC變高而關閉電晶體P1、P7、P8，及P9。此舉使位元線12、14與VVDP節點絕緣(步驟74)以藉由避免預充電位元線而減少功耗。因為省電電晶體P1已關閉，因此二極體連接之電晶體P2是主要導電路徑及該電晶體藉由在VDDP與VVDP節點之間提供壓降來限制VVDP節點電壓。此舉使預充電節點VVDP降至下降電壓(步驟76)，該下降電壓與VDD位準相差一量，該量取決於二極體連接之電晶體P2之臨限電壓而定。當系統自省電模式經喚醒返回正常模式時，在預充電電晶體P7、P8源極處之下降電壓有助於減少合閘電流大小。
如若在步驟50中決定記憶體應切換至掉電模式，則 在步驟80中，藉由使掉電訊號PD變高以關閉掉電電晶體P0，從而在步驟82中使其他組件與VDD電源絕緣。在掉電模式中，儲存單元亦可能掉電，使得儲存單元丟失其所儲存之資料值。此舉提供更深層之省電模式，但此模式下與位元線預充電器掉電之省電模式相比喚醒之耗時更久，但儲存單元4仍然有效。
第4圖及第5圖是圖示模擬結果之圖表，該等模擬 結果表示自省電模式至正常模式之喚醒。第4圖圖示四個步驟之喚醒之實例。如第6圖所示，記憶體2可包括記憶體單元或記憶體行之四個組90，該等組可在不同時間單獨喚醒。 藉由交錯各個組90之切換時序，可減少尖峰合閘電流。第4圖之中間曲線圖示自省電模式觸發喚醒之訊號，該訊號可用以觸發省電控制訊號PS及預充電訊號PRC以使該兩者切換至低以返回正常模式。如第4圖之頂部曲線所示，利用四個組90在不同切換時間喚醒，位元線充電得以交錯。如底部曲線中所示，尖峰合閘電流約為182毫安左右，該電流在大多數應用中是可接受位準。
第5圖圖示另一個模擬結果，其中，記憶體2在一個步驟中喚醒，而不是四個步驟。第6圖中所圖示之全部組90可同時喚醒。可預期，此情況將產生更大之尖峰合閘電流。然而，如第5圖之底部曲線所示，尖峰合閘電流約為194毫安，此電流並非顯著不同於第4圖中之電流。因此，提供延遲線以用於交錯記憶體2之不同組90之喚醒時序並非必要。 在省電模式期間藉由使用二極體連接之電晶體P2使預充電電晶體P7、P8源偏壓之本發明技術足以實現合閘電流減少。模擬已顯示，尖峰合閘電流比先前技術約小30%，從而賦能喚醒序列比合閘電流之同一位準快四倍。
藉由減少尖峰合閘電流，可加快喚醒序列，因為不 再需要提供眾多延遲線以用於交錯切換時序，及依據記憶體大小，有可能完全消除該種延遲線。藉由提供更快的喚醒時間，可在記憶體存取之間的更小間隙期間更常使用省電模式。省電模式可用以提供「小憩」，記憶體2在此情況下藉由停用位元線而暫時減少在無需記憶體存取期間之漏電。必要時，記憶體可自省電模式中快速恢復以服務另一記憶體存取，無需預測邏輯以預測何時將需要此操作。
儘管第1圖圖示具有省電模式之記憶體2之特定實 例，但亦可進行潤飾。例如，可省略二極體連接之電晶體P2以便省電電晶體P1是將第一節點VDDP耦接至預充電節點VVDP之唯一電晶體。在此情況下，在省電模式期間預充電節點VVDP之電壓位準將浮動以便小於VVD位準，預充電節點VVDP在正常模式期間具有該VVD位準。
同樣，可能提供單個電晶體，該單個電晶體提供省 電電晶體P1及二極體連接之電晶體P2之功能。例如，汲極端子34與二極體電晶體之閘極端子36之間的耦接可為選擇性的，以便該等端子僅在省電模式期間耦接，及在正常模式期間，二極體連接之電晶體P2之閘極端子36可改為耦接至省電訊號PS。切換電晶體可用以選擇省電訊號PS與汲極端 子34中之哪一者應耦接至二極體連接之電晶體P2之閘極端子36。
儘管本發明之說明性實施例已在本文中藉由參考附圖進行詳細描述，但將理解，本發明並非限定於彼等精確實施例，及熟習該項技術者在不背離本發明範疇及精神之情況下可在彼等實施例中實現多種變更及潤飾，所附之申請專利範圍定義本發明之範疇及精神。

Claims (11)

  1. 一種記憶體，該記憶體具有複數個操作模式，該等操作模式包括一正常模式及一省電模式，該記憶體包括：儲存電路系統，該儲存電路系統經配置以儲存一資料值；一對位元線，該對位元線用於存取由該儲存電路系統儲存的該資料值；位元線預充電電路系統，該位元線預充電電路系統經配置以在該正常模式期間選擇性地將該等位元線耦接至一預充電節點，以將該等位元線充電至該預充電節點的一電壓位準，及在該省電模式期間使該等位元線與該預充電節點絕緣；電壓控制電路系統，該電壓控制電路系統經配置以控制該預充電節點的該電壓位準；其中，在該正常模式期間，該電壓控制電路系統經配置以將該預充電節點維持在一第一電壓位準，及在該省電模式期間，該電壓控制電路系統經配置以將該預充電節點維持在小於該第一電壓位準的一第二電壓位準，其中該電壓控制電路系統包含電壓限制電路系統，該電壓限制電路系統經配置以在該省電模式期間在該第一節點與該預充電節點之間提供一壓降，其中該電壓限制電路系統包括一二極體連接之電晶體，該電晶體耦接在該第一節點與該預充電節點之間。
  2. 如請求項1所述之記憶體，其中該二極體連接之電晶體具有耦接至該第一節點之一源極端子、耦接至該預充電節點 之一汲極端子，及至少在該省電模式期間耦接至該汲極端子之一閘極端子。
  3. 一種記憶體，該記憶體具有複數個操作模式，該等操作模式包括一正常模式及一省電模式，該記憶體包括：儲存電路系統，該儲存電路系統經配置以儲存一資料值；一對位元線，該對位元線用於存取由該儲存電路系統儲存的該資料值；位元線預充電電路系統，該位元線預充電電路系統經配置以在該正常模式期間選擇性地將該等位元線耦接至一預充電節點，以將該等位元線充電至該預充電節點的一電壓位準，及在該省電模式期間使該等位元線與該預充電節點絕緣；電壓控制電路系統，該電壓控制電路系統經配置以控制該預充電節點的該電壓位準；其中，在該正常模式期間，該電壓控制電路系統經配置以將該預充電節點維持在一第一電壓位準，及在該省電模式期間，該電壓控制電路系統經配置以將該預充電節點維持在小於該第一電壓位準的一第二電壓位準，其中該電壓控制電路系統耦接在該預充電節點與一第一節點之間以用於供應該第一電壓位準；以及一掉電電晶體，該掉電電晶體耦接在該第一節點與用於接收該第一電壓位準的一電壓供應輸入之間，其中在該正常模式及該省電模式中，該掉電電晶體處於一導電狀態，及該記憶體具有一掉電模式，在該掉電模式中，該掉電電晶體處於一較弱導電狀態以使該第一節點與該電壓供應節點絕緣。
  4. 如請求項3所述之記憶體，其中該電壓控制電路系統包括一省電電晶體，該省電電晶體耦接在該第一節點與該預充電節點之間；及該省電電晶體經配置以在該正常模式期間處於一導電狀態，及在該省電模式期間處於一較弱導電狀態。
  5. 如請求項3所述之記憶體，其中該電壓控制電路系統包括電壓限制電路系統，該電壓限制電路系統經配置以在該省電模式期間在該第一節點與該預充電節點之間提供一壓降。
  6. 如請求項3所述之記憶體，其中該位元線預充電電路系統經配置以接收一預充電訊號；及在該正常模式期間，該位元線預充電電路系統經配置以在該預充電訊號具有一第一狀態時將該等位元線耦接至該預充電節點，及在該預充電訊號具有一第二狀態時使該等位元線與該預充電節點絕緣。
  7. 如請求項6所述之記憶體，其中在該省電模式期間，該預充電訊號具有該第二狀態。
  8. 如請求項3所述之記憶體，其中在該省電模式期間，該儲存電路系統保持供電。
  9. 如請求項3所述之記憶體，其中該記憶體包括SRAM。
  10. 一種記憶體，該記憶體具有複數個操作模式，該等操作模式包括一正常模式及一省電模式，該記憶體包括：儲存手段，用於儲存一資料值；一對位元線手段，用於存取由該儲存手段儲存的該資料值；位元線預充電手段，經配置以在該正常模式期間選擇性地將該位元線手段耦接至一預充電節點手段，以便將該位元線手段充電至該預充電節點手段的一電壓位準，及在該省電模式期間使該位元線手段與該預充電節點手段絕緣；電壓控制手段，用於控制該預充電節點手段之該電壓位準，其中，在該正常模式期間，該電壓控制手段經配置以將該預充電節點手段維持在一第一電壓位準，及在該省電模式期間，該電壓控制手段經配置以將該預充電節點手段維持在小於該第一電壓位準的一第二電壓位準，其中該電壓控制手段耦接在該預充電節點與用於供應該第一電壓位準的一第一節點之間；以及掉電電晶體手段，耦接在該第一節點與用於接收該第一電壓位準的一電壓供應輸入之間，其中在該正常模式及該省電模式中，該掉電電晶體手段處於一導電狀態，且在一掉電模式中，該掉電電晶體手段處於一較弱導電狀態(相較於該導電狀態)以使該第一節點與該電壓供應節點絕緣。
  11. 一種操作具有複數個操作模式之一記憶體的方法，該等操作模式包括一正常模式及一省電模式，該記憶體包括儲存電路系統及一對位元線，該儲存電路系統經配置以儲存一資料值，該對位元線用於存取由該儲存電路系統所儲存的該資料值，該方法包括以下步驟：在該正常模式期間，將一預充電節點維持在一第一電壓位準，及選擇性地將該等位元線耦接至該預充電節點以將該等位元線充電至該預充電節點的該第一電壓位準；及在該省電模式期間，使該等位元線與該預充電節點絕緣，及將該預充電節點維持在小於該第一電壓位準的一第二電壓位準，其中該電壓控制電路系統耦接在該預充電節點與用於供應該第一電壓位準的一第一節點之間；以及在耦接在該第一節點與一電壓供應輸入之間的一掉電電晶體處接收該第一電壓位準，其中在該正常模式及該省電模式中，該掉電電晶體處於一導電狀態，且在一掉電模式中，該掉電電晶體處於一較弱導電狀態(相較於該導電狀態)以使該第一節點與該電壓供應節點絕緣。
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