KR102238255B1 - 전력 절감 모드를 갖는 메모리 - Google Patents

전력 절감 모드를 갖는 메모리 Download PDF

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Abstract

메모리는 정상 모드와 전력 절감 모드를 갖는다. 메모리는, 정상 모드 중에 한쌍의 비트라인들을 프리차지 노드에 선택적으로 접속하여 이들 비트라인을 일정한 전압 레벨로 충전하는 비트라인 프리차지 회로를 갖는다. 전력 절감 모드 중에는, 비트라인들이 프리차지 노드로부터 분리된다. 정상 모드 중에서 프리차지 노드를 제 1 전압 레벨로 유지하고 전력 절감 모드 중에는 제 1 전압 레벨보다 낮은 제 2 전압 레벨로 유지하기 위해 전압 제어회로가 설치된다. 전력 절감 모드 중에 프리차지 노드의 전압 레벨을 줄임으로써, 전력 절감 모드로부터 정상 모드로 전환할 때 발생하는 돌입전류의 크기를 줄일 수 있으며, 이것은 전력 절감 모드로부터 정상 모드로 복귀할 때 웨이크업 시간이 줄어들 수 있게 한다.

Description

전력 절감 모드를 갖는 메모리{MEMORY HAVING POWER SAVING MODE}
본 발명은 전력 절감 모드를 갖는 메모리에 관한 것이다.
메모리는, 메모리의 특정한 부분을 비활성화하여 누설을 줄이는 전력 절감 모드를 가질 수도 있다. 그러나, 일반적인 전력 절감 모드는 정규의 동작 모드로 웨이크업(wake up)하는데 긴 시간을 필요로 하며, 이와 같은 긴 대기시간의 웨이크업 시간은 짧은 시간에 메모리를 액세스할 필요가 있는 다수의 어플리케이션에서는 실용적이지 않다. 메모리를 이용하는 장치가 전력 절감 모드로부터 메모리가 웨이크업하는데 다수의 사이클을 대기할 여유가 없는 경우가 많다. 예측 기법을 사용하여 메모리가 실제로 요구되는 것보다 이르게 다수의 사이클의 웨이크업을 개시해야 한다는 것을 신호로 보낼 수도 잇기는 하지만, 이것은 일반적으로 실제의 시스템에서 구현하기 곤란한 복잡하거나 실현불가능한 예측 기법을 필요로 한다. 따라서, 실제로는 다수의 메모리가 중간의 누설 절감 모드를 이용하지 않는다. 실용적으로 실제 사용되고 유일한 전력 절감 모드는, 전체 메모리가 오프되는 완전 전원 차단 모드인 경우가 많은데, 이것은 매우 긴 웨이크업 시간을 가지므로, 프로세서가 마찬가지로 전원 차단되었을 때에만 적합하다.
따라서, 본 발명은 기존의 전력 절감 모드보다 더 빠른 웨이크업 시간을 갖는 전력 절감 모드를 제공하는 것을 목적으로 한다.
일면에 따르면, 본 발명은, 정상 모드와 전력 절감 모드를 포함하는 복수의 동작 모드를 갖는 메모리로서,
데이터 값을 기억하도록 구성된 기억회로와,
상기 기억회로에 의해 기억된 상기 데이터 값을 액세스하는 한쌍의 비트라인과,
상기 정상 모드 중에는, 상기 비트라인들을 프리차지 노드에 선택적으로 접속하여 상기 비트라인들을 상기 프리차지 노드의 전압 레벨로 충전하고, 상기 전력 절감 모드 중에는, 상기 프리차지 노드로부터 상기 비트라인들을 분리하도록 구성된 비트라인 프리차지 회로와,
상기 프리차지 노드의 전압 레벨을 제어하도록 구성된 전압 제어회로를 구비하고,
상기 정상 모드 중에는, 상기 전압 제어회로가 상기 프리차지 노드를 제 1 전압 레벨로 유지하도록 구성되고,
상기 전력 절감 모드 중에는, 상기 전압 제어회로가 상기 프리차지 노드를 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨로 유지하도록 구성되고,
상기 전압 제어회로는 상기 프리차지 노드와 상기 제 1 전압 레벨을 공급하는 제 1 노드 사이에 접속되고,
상기 전압 제어회로는,
상기 제 1 노드와 상기 프리차지 노드 사이에 접속되고, 상기 전력 절감 모드 중에는, 상기 제 1 노드와 상기 프리차지 노드 사이의 전압 강하를 제공하도록 구성된 다이오드 접속 트랜지스터 및
상기 다이오드 접속 트랜지스터와 병렬로 상기 제1 노드와 상기 프리차지 노드 사이에 접속되고, 상기 정상 모드 동안에는, 통전 상태 및 상기 전력 절감 모드 동안에는, 오프 상태에 존재하도록 구성된 전력 절감 트랜지스터와 상기 전력 절감 모드 동안에는, 상기 다이오드 접속 트랜지스터의 게이트 단자를 상기 다이오드 접속 트랜지스터의 드레인 단자에 선택적으로 접속하고, 상기 정상 모드 동안에는, 상기 드레인 단자로부터 상기 게이트 단자를 분리하는 스위칭 트랜지스터 중 하나를 구비하는, 메모리를 제공한다.
메모리는 그것의 기억회로에 기억된 데이터 값을 액세스하는 비트라인들을 갖는다. 데이터 값에 대한 판독 및 기록 액세스가 이들 비트라인을 사용하여 행해진다. 메모리는, 비트라인들을 일정한 전압 레벨을 갖는 프리차지 노드에 접속함으로써, 비트라인들을 이 전압 레벨로 프리차지하는 비트라인 프리차지 회로를 더 가져도 된다. 일반적으로 비트라인들은 판독 또는 기록 동작을 행하기 전에 프리차지되어, 이전의 판독 또는 기록 액세스 이후에 비트라인들 위에 잔류하는 전압 레벨들이 그후의 판독 또는 기록 액세스에 영향을 미치지 않도록 보장한다. 그러나, 비트라인들을 프리차지하는 것은 누설 비용을 초래하므로, 누설을 줄이기 위해, 비트라인들이 프리차지 노드로부터 분리되는 전력 절감 모드가 설치될 수 있다.
일반적으로, 전력 절감 모드로부터 정상 동작 모드로 복귀할 때, 메모리 내부의 중간 모드들이 충전될 때 돌입전류(inrush current)가 흐른다. 돌입전류가 너무 크면, 메모리를 포함하는 시스템의 다른 나머지 부분들에서 전압 레벨이 떨어질 수도 있다. 이 전압 강하는 이들 나머지 부분들에서 동작의 에러를 일으킬 수 있다. 따라서, 전형적인 설계는, 데이지 체인(daisy-chain) 지연 로직을 설치하여, 메모리의 서로 다른 부분들이 전력 절감 모드로부터 웨이크업하는 타이밍에 시차를 두게 함으로써 돌입전류의 크기를 제한한다. 동시에 웨이트업하는 회로의 양을 줄임으로써, 피크 돌입전류를 줄일 수 있다. 그러나, 이와 같은 지연 로직은 메모리가 완전히 웨이크업하기 전에 긴 지연을 일으키며, 이것이 바로 기존의 전력 절감 모드가 긴 웨이크업 시간을 가져 실용적으로 사용하기 곤란하게 만드는 이유이다.
이와 달리, 본 발명은, 비트라인 프리차지 회로의 프리차지 노드의 전압 레벨을 제어하는 전압 제어회로를 제공한다. 정상 모드 중에는, 전압 제어회로가 프리차지 노드를 제 1 전압 레벨로 유지함으로써, 비트라인들이 프리차지될 때, 비트라인들이 제 1 전압 레벨로 된다. 전력 절감 모드 중에는, 전압 제어회로가 프리차지 노드를 제 1 전압 레벨보다 작은 제 2 전압 레벨로 유지하여, 전력 절감 모드로부터 정상 모드로 나중에 복귀할 때 돌입전류의 크기를 줄인다. 따라서, 데이지 체인 지연 로직을 설치하지 않고도 돌입전류를 제한할 수 있으므로, 일정한 크기의 돌입전류에 대해, 전력 절감 모드로부터 정상 모드로 전환되는 것과 관련된 웨이크업 시간을 줄일 수 있다. 웨이크업 시간을 줄임으로써, 이와 같은 구성은, 연속적인 메모리 액세스들 사이의 더 작은 구간에서 전력 절감 모드가 사용될 수 있기 때문에, 전력 절감 모드가 더 빈번하게 사용될 수 있게 한다. 전력 절감 모드를 더 자주 사용함으로써, 메모리의 전반적인 소비 전력을 저감할 수 있다.
전력 절감 모드 중에 프리차지 모드의 전압 레벨을 줄이는 것은 서로 보완하는 다수의 다른 효과로 인해 돌입전류의 크기를 줄일 수도 있다. 먼저, 프리차지 모드와 비트라인들 사이의 전압차가 줄어들어, 비트라인들이 정상 모드로 복귀시에 다시 충전될 때, 프리차지 모드와 비트라인들 사이에서 더 적은 전류가 흐른다.
또한, 전압 제어회로가 비트라인 프리차지 회로의 프리차지 노드와 제 1 전압 레벨을 공급하는 제 1 노드 사이에 접속되어도 된다. 프리차지 노드가, 제 1 노드에 직접 접속되는 것 대신에, 전압 제어회로를 거쳐 제 1 노드에 접속되므로, 제 1 노드와 비트라인들 사이에 추가적인 임피던스가 존재하여, 비트라인들이 정상 모드로 복귀할 때 제 1 전압 레벨로 충전되는 경우에 흐르는 전류의 양을 줄인다.
전압 제어회로는 다양한 형태를 취해도 된다. 한가지 예에서는, 전압 제어회로가 제 1 노드와 프리차지 노드 사이에 접속되는 전력 절감 트랜지스터를 구비해도 된다. 정상 모드에서는, 전력 절감 트랜지스터가 통전 상태에 존재하여 프리차지 노드를 제 1 노드의 제 1 전압 레벨로 충전한다. 전력 절감 모드에서는, 전력 절감 트랜지스터가 오프 상태(off state)에 놓인다. 일 실시예에서, 이것은 프리차지 노드가 제 1 전압 레벨보다 작은 부유전압(floating voltage)을 갖게 할 수 있다. 다른 실시예에서는, 프리차지 노드의 전압 레벨을 조정하는 다른 구성요소가 전압 제어회로 내부에 존재해도 되고, 전력 절감 모드로부터 오프 상태로 전환하는 것은 이 다른 회로가 전압 감소를 제공할 수 있도록 한다.
다른 예에서는, 전압 제어회로가, 전력 절감 모드 중에 제 1 노드와 프리차지 노드 사이에 전압 강하를 제공하여 프리차지 노드의 전압 레벨에 제 1 전압 레벨보다 작아지도록 하는 전압 제한회로를 구비해도 된다. 이와 같은 구성은 전력 절감 모드 중에 프리차지 노드의 전압 레벨을 더 정밀하게 조정하여, 부유전압을 방지한다. 프리차지 모드를 줄어든 비부유(non-floating) 전압 레벨로 유지함으로써, 프리차지 모드가 전력 절감 모드로부터 복귀할 때 제 1 전압 레벨로 충전하는데 오랜 시간이 걸리지 않으므로, 돌입전류의 양을 줄인다.
에를 들어, 전압 제한회로는 제 1 노드와 프리차지 노드 사이에 접속된 다이오드 접속(diode-connected) 트랜지스터를 구비해도 된다. 다이오드 접속 트랜지스터는 적어도 전력 절감 모드에서 그것의 게이트 단자가 그것의 드레인 단자에 접속되어, 다이오드 접속 트랜지스터의 임계전압에 대응하는 전압 강하가 제 1 노드와 프리차지 노드 사이에서 일어난다.
다른 예에서는, 전압 제한회로와 전력 절감 트랜지스터가 서로 병렬로 설치됨으로써, 정상 모드 중에, 전력 절감 트랜지스터가 통전이 되어 이것이 프리차지 노드의 전압 레벨을 제 1 전압 레벨로 만드는 한편, 전력 절감 모드 중에는, 전력 절감 트랜지스터가 오프되어 전압 제한회로가 프리차지 노드 전압 레벨을 제 2 전압 레벨로 떨어뜨린다.
비트라인 프리차지 회로는, 정상 모드 중에 비트라인 프리차지 회로가 비트라인들을 프리차지 모드에 접속하는지 여부를 판정하는 프리차지 신호를 수신해도 된다. 프리차지 신호가 제 1 상태를 가지면, 비트라인들이 프리차지 노드에 접속되는 반면에, 프리차지 신호가 제 2 상태를 가지면, 비트라인들이 프리차지 모드로부터 분리된다. 일반적으로, 프리차지 신호는 판독 또는 기록 동작의 프리차지 단계 중에 제 1 상태로 주어져 비트라인들을 제 1 전압 레벨로 프리차지한 후, 제 2 상태로 전환되어 비트라인들로부터 프리차지 노드를 분리시킴으로써, 다음의 판독 또는 기록 동작 중에, 비트라인들의 전압 레벨이 변화하여 판독되거나 기록되고 있는 데이터 값들을 표시한다.
전력 절감 노드 중에는, 프리차지 신호가 비트라인 프리차지 회로에 제 2 상태로 주어짐으로써, 비트라인들이 프리차지 노드로부터 분리된다. 정상 모드로 전환될 때, 프리차지 신호가 정상 모드로의 전환과 동시에, 또는 나중에 제 1 상태로 전환된다.
비트라인들을 프리차지 노드로부터 분리하기 위해 비트라인 프리차지 회로의 전원을 차단하는 것 뿐만 아니라, 전력 절감 모드 중에, 기억회로 그 차체의 일부의 전원을 차단하는 것도 가능할 수 있다. 그러나, 이와 같은 구성은 전력 절감 모드로부터 웨이크업할 때 더 큰 돌입전류를 발생함으로써, 더 많은 데이터 체인 지연을 설치하는 것이 필요할지도 모르기 때문에, 충분히 빠른 웨이크업 시간을 제공하는 것을 곤란하게 만들 수도 있다.
따라서, 전력 절감 모드로부터 신속한 웨이크업을 제공하기 위해서는, 기억회로가 전력 절감 모드 중에 전원이 공급된 채로 유지되는 것이 바람직할 수도 있다. 따라서, 전력 절감 모드는, 비트라인들을 방전시킴으로써 누설이 감소되지만 기억 셀들이 액티브하게 유지되는 비트라인 전용(bitline-only) 전원 차단 모드이어도 된다. 이와 같은 구성은, 비트라인들이 일정한 정전용량을 갖고, 비트라인들이 반복적으로 충전되는 프리차지 사이클들을 계속하여 행하는 것이 상당한 양의 전력을 소모하고, 이것을 전력 절감 모드 중에 절감할 수 있으므로, 상당한 전력 절감을 여전히 제공할 수 있다.
정상 모드와 전력 절감 모드가 메모리의 유일한 동작 모드일 필요는 없다. 예를 들어, 메모리는, 메모리가 전원으로부터 완전히 분리되는 전원 차단 모드를 가져도 된다. 전원 차단 모드에서는, 기억회로와 비트라인 프리차지 회로 모두가 전원이 차단된다. 메모리는 제 1 모드와 제 1 전압 레벨을 수신하는 전압 공급 입력 사이에 접속된 전원 차단 트랜지스터를 가져도 된다. 정상 모드 및 전력 절감 모드 중에, 전원 차단 트랜지스터는 통전 상태에 있어도 된다. 전원 차단 모드에서는, 전원 차단 트랜지스터가 전압 공급 노드로부터 상기 제 1 노드를 분리하기 위하여 오프 상태에 존재한다. 따라서, 전력 절감 모드의 웨이크업 시간이 전원 차단 모드의 웨이크업 시간보다 훨씬 짧으므로, 비교적 장시간 동안 메모리 액세스가 필요하지 않을 때 전원 차단 모드를 사용할 수 있는 반면에, 연속된 메모리 액세스들 사이의 짧은 구간 동안에 전력 절약을 제공하기 위해 전력 절감 모드를 사용할 수 있다.
본 발명을 다양한 종류의 메모리에 적용할 수 있기는 하지만, 비트라인들의 누설이 SRAM의 상당한 부분의 소비전력을 표시하기 때문에, 메모리가 스태틱 랜덤 액세스 메모리(CRAM)를 구비할 때 특히 유용하다.
또 다른 일면에 따르면, 본 발명은, 정상 모드와 전력 절감 모드를 포함하는 복수의 동작 모드를 갖는 메모리로서,
데이터 값을 기억하는 기억수단과,
상기 기억수단에 의해 기억된 상기 데이터 값을 액세스하는 한쌍의 비트라인수단과,
상기 정상 모드 중에는, 상기 비트라인수단들을 프리차지 노드수단에 선택적으로 접속하여 상기 비트라인수단들을 상기 프리차지 노드수단의 전압 레벨로 충전하고, 상기 전력 절감 모드 중에는, 상기 프리차지 노드수단으로부터 상기 비트라인수단들을 분리하도록 구성된 비트라인 프리차지 수단과,
상기 프리차지 노드수단의 전압 레벨을 제어하는 전압 제어수단을 구비하고,
상기 정상 모드 중에는, 상기 전압 제어수단이 상기 프리차지 노드수단을 제 1 전압 레벨로 유지하도록 구성되고,
상기 전력 절감 모드 중에는, 상기 전압 제어수단이 상기 프리차지 노드수단을 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨로 유지하도록 구성되고,
상기 전압 제어수단은 상기 프리차지 노드수단과 상기 제 1 전압 레벨을 공급하는 제 1 노드수단 사이에 접속되고,
상기 전압 제어수단은,
상기 제 1 노드수단과 상기 프리차지 노드수단 사이에 접속되고, 상기 전력 절감 모드 중에는, 상기 제 1 노드수단과 상기 프리차지 노드수단 사이의 전압 강하를 제공하도록 구성된 다이오드 접속 트랜지스터 및
상기 다이오드 접속 트랜지스터와 병렬로 상기 제1 노드수단과 상기 프리차지 노드수단과 사이에 접속되고, 상기 정상 모드 동안에는, 통전 상태 및 상기 전력 절감 모드 동안에는, 오프 상태에 존재하도록 구성된 전력 절감 트랜지스터와 상기 전력 절감 모드 동안에는, 상기 다이오드 접속 트랜지스터의 게이트 단자를 상기 다이오드 접속 트랜지스터의 드레인 단자에 선택적으로 접속하고, 상기 정상 모드 동안에는, 상기 드레인 단자로부터 상기 게이트 단자를 분리하는 스위칭 트랜지스터 중 하나를 구비하는, 메모리를 제공한다.
또 다른 일면에 따르면, 본 발명은, 정상 모드와 전력 절감 모드를 포함하는 복수의 동작 모드를 갖고, 데이터 값을 기억하도록 구성된 기억회로와 상기 기억회로에 의해 기억된 상기 데이터 값을 액세스하는 한쌍의 비트라인들을 구비한 메모리의 작동방법으로서,
상기 정상 모드 중에, 전압 제어회로를 사용하여 프리차지 노드를 제 1 전압 레벨로 유지하고, 비트라인 프리차지 회로를 사용하여 상기 비트라인들을 상기 프리차지 노드에 선택적으로 접속하여 상기 비트라인들을 상기 프리차지 노드의 상기 제 1 전압 레벨로 충전하는 단계와,
상기 전력 절감 모드 중에, 상기 비트라인 프리차지 회로를 사용하여 상기 비트라인들을 상기 프리차지 노드로부터 분리하고, 상기 전압 제어회로를 사용하여 상기 프리차지 노드를 상기 제 1 전압 레벨보다 작은 제 2 전압 레벨로 유지하는 단계를 포함하고,
상기 전압 제어회로는 상기 프리차지 노드와 상기 제 1 전압 레벨을 공급하는 제 1 노드 사이에 접속되고,
상기 전압 제어회로는,
상기 제 1 노드와 상기 프리차지 노드 사이에 접속되고, 상기 전력 절감 모드 중에는, 상기 제 1 노드와 상기 프리차지 노드 사이의 전압 강하를 제공하도록 구성된 다이오드 접속 트랜지스터 및
상기 다이오드 접속 트랜지스터와 병렬로 상기 제1 노드와 상기 프리차지 노드 사이에 접속되고, 상기 정상 모드 동안에는, 통전 상태 및 상기 전력 절감 모드 동안에는, 오프 상태에 존재하도록 구성된 전력 절감 트랜지스터와 상기 전력 절감 모드 동안에는, 상기 다이오드 접속 트랜지스터의 게이트 단자를 상기 다이오드 접속 트랜지스터의 드레인 단자에 선택적으로 접속하고, 상기 정상 모드 동안에는, 상기 드레인 단자로부터 상기 게이트 단자를 분리하는 스위칭 트랜지스터 중 하나를 구비하는, 메모리 작동방법을 제공한다.
본 발명의 상기한 목적, 특징 및 이점은 다음의 첨부도면을 참조하여 주어지는 이하의 실시예의 상세한 설명으로부터 명백해질 것이다.
도 1은 전력 절감 모드를 갖는 메모리의 일례를 개략적으로 나타낸 것이고,
도 2는 도 1에 도시된 메모리의 다양한 동적 모드를 나타낸 테이블이고,
도 3은 메모리를 다양한 동작 모드로 위치시키는 방법을 나타낸 흐름도이고,
도 4 및 도 5는 돌입전류의 감소를 나타낸 시뮬레이션 결과를 도시한 것이고,
도 6은 본 발명의 전력 절감 모드를 사용할 때 더 이상 불필요한, 전력 절감 모드로부터 메모리 셀들의 다양한 뱅크들이 웨이크업되는 타이밍에 시차를 두는 예를 나타낸 것이다.
도 1은 데이터 값들을 기억하는 메모리(2)의 일부를 개략적으로 나타낸 것이다. 도 1에는 데이터 값의 비트를 각각 기억하는 메모리 셀들(4)의 열이 도시되어 있다. 메모리(2)는 다수의 이와 같은 열들을 구비하여 다수의 행 및 열로 배치된 셀들(4)의 어레이를 구성한다. 각각의 메모리 셀(4)은 0 및 1의 비트값들을 각각 표시하기 위해 2개의 반대 상태로 놓일 수 있는 래치를 구성하는 한쌍의 교차 접속된(cross coupled) 인버터들(6)을 구비한다. 이들 상태 중에서 한 개에서는, 래치의 제 1 노드(8)가 논리 하이(1)이고 제 2 노드가 논리 로우(0)인 반면에, 나머지 상태에서는 제 1 노드(8)가 논리 로우이고 제 2 노드(10)가 논리 하이이다. 메모리 셀들의 각각의 열은 이들 셀(4)에 기억된 값들을 액세스하는데 사용되는 한쌍의 비트라인들(12, 14)을 갖는다. 액세스 제어 트랜지스터들 A0, A1은 각각의 메모리 셀들(4)을 비트라인들(12, 14)에 접속한다. 각 행의 메모리 셀들(4)에 대응하는 워드라인들(16)은 어떤 액세스 제어 트랜지스터들 A0, A1이 통전이 되는지를 제어한다. 기록하거나 판독될 특정한 셀(4)은 대응하는 열의 비트라인들(12, 14)과 대응하는 행의 워드라인(16)을 사용하여 선택될 수 있다.
메모리(2)는 비트라인들(12, 14)을 프리차지 노드 VVDP의 전압 레벨로 선택적으로 프리차지하는 비트라인 프리차지 회로(20)를 구비한다. 비트라인 프리차지 회로는 프리차지 노드 VVDP와 각각의 비트라인들(12, 14) 중에서 한 개 사이에서 각각 접속되는 한쌍의 프리차지 트랜지스터 P7, P8을 갖는다. 프리차지 신호 PRC가 프리차지 트랜지스터 P7, P8의 게이트에 인가된다. 프리차지 신호 PRC가 로우일 때, 프리차지 트랜지스터들 P7, P8이 통전이 되어 비트라인들(12, 14)를 프리차지 노드 VVDP에 접속한다. 프리차지 신호 PRC가 하이이면, 프리차지 트랜지스터들 P7, P8이 오프되어 프리차지 노드로부터 비트라인들을 분리한다. 비트라인 프리차지 회로(20)는, 비트라인들(12, 14)를 함께 접속하고 프리차지 신호 PRC가 로우일 때에는 통전이 되고 프리차지 신호 PRC가 하이일 때에는 오프되는 밸런싱 트랜지스터(balancing transistor) P9을 더 구비한다.
판독 또는 기록 동작의 프리차지 단계 중에는, 프리차지 신호 PRC가 로우가 되므로 프리차지 트랜지스터 P7, P8 및 밸런싱 트랜지스터 P9이 온된다. 프리차지 트랜지스터 P7, P8을 비트라인들(12, 14)을 VVDP 노드에서 제 1 전압 레벨로 충전한다. 밸런싱 트랜지스터 P9은 비트라인들(12, 14)의 전압 레벨을 균등하게 함으로써, 비트라인들(12, 14)의 나중의 전압 레벨의 차이가 오로지 판독 또는 기록 동작에서 판독 또는 기록되고 있는 데이터 값들에만 기인하도록 보장한다. 프리차지 단계의 종료시에, 프리차지 신호 PRC가 하이가 되어 비트라인들(12, 14)을 서로 분리하고 프리차지 노드 VVDP로부터 분리한다.
판독 동작에 대해서는, 선택된 셀(4)에 대한 워드라인(16)이 활성화되어 대응하는 액세스 트랜지스터들 A0, A1을 온시키고 이 선택된 셀을 비트라인들(12, 14)에 접속한다. 기억 셀에 의해 기억된 비트값에 따라, 비트라인들(12, 14) 중에서 한 개의 전압 레벨이 하강하여 기억 셀(4)의 대응하는 노드(8, 10)의 전압 레벨과 일치시킨다. 메모리(2)는 비트라인들(12, 14) 사이에 접속된 교차 접속된 트랜지스터들 P5, P6를 구비하여 이와 같은 비트라인 상태의 변화를 강화시킴으로써, 비트라인들(12, 14) 중에서 한 개의 전압 레벨이 떨어질 때, 이것이 나머지 비트라인(12, 14)과 관련된 트랜지스터 P5, P6가 온되도록 하여, 이 나머지 비트라인(12, 14)을 VVDP 노드에 접속함으로써 이것을 하이 전압 레벨로 유지한다. 이 2개의 비트라인들(12, 14)의 전압 레벨은 비트라인들(12, 14)에 접속된 센스 앰프를 사용하여 감지되고, 비트라인들(12, 14) 중에서 어느 것이 하이이고 어느 것에 로우인지에 근거하여 0 또는 1의 비트값이 판정된다.
기록 동작에 대해서는, 프리차지 단계의 종료 이후에, 선택된 기억 셀(4)에 기록할 비트값에 대응하도록 비트라인들(12, 14) 중에서 한 개가 하이로 구동되고 나머지가 로우로 구동된다. 그후, 선택된 기억 셀(4)에 대응하는 워드라인(16)을 활성화하여 대응하는 액세스 트랜지스터들 A0, A1을 통전이 되도록 함으로써, 비트라인들(12, 14) 상에 수동된 값들이 선택된 기억 셀(4)에 기록되도록 하여, 필요한 경우에는 래치가 상태를 플립(flip)하게 만든다.
메모리(2)는, 프리차지 단계 중에 비트라인들이 접속되는 VVDP 노드의 전압 레벨을 제어하는 전압 제어회로(30)를 갖는다. 전압 제어회로는 전원 차단 트랜지스터 P0, 전력 절감 트랜지스터 P1 및 다이오드 접속 트랜지스터 P2를 갖는다. 전원 차단 트랜지스터 P0는 전원 입력 VDD와 제 1 노드 VDDP 사이에 접속되어, 메모리(2)가 완전히 전원 차단되는 전원 차단 모드로의 전환을 제어한다. 전원 차단 트랜지스터 P0는 전원 차단 제어신호 PD를 수신하고, 이 전원 차단 제어신호가 로우일 때 전원 차단 트랜지스터 P0가 통전이 되도록 제어하여 VDD 레벨이 제 1 노드 VDDP로 전달될 수 있도록 하고, 이 제 1 노드로부터 나머지 부품들에 전력이 공급된다. 전원 차단 제어신호 PD가 하이가 되면, 전원 차단 트랜지스터 P0가 오프되어 전원 VDD로부터 다른 부품들을 분리한다. 간략을 기하기 위해 도 1에는 도시하지 않았지만, 전원 차단 제어신호 PD가 하이로 전이할 때에는 기억 셀들의 전원을 차단하고 신호 PD가 다시 로우가 되면 기억 셀들(4)을 재기동하기 위해 트랜지스터 P0와 유사한 전원 차단 트랜지스터들을 기억 셀들(4)이 가져도 된다.
전력 절감 트랜지스터 P1 및 다이오드 접속 트랜지스터 P2는 제 1 노드 VDDP와 프리차지 노드 VVDP 사이에서 병렬 접속되어 있다. 전력 절감 트랜지스터 P1은 전력 절감 제어신호 PS를 수신한다. 정상 모드 중에는, 전력 절감 제어신호 PS가 로우이고 전력 절감 트랜지스터 P1이 통전되어 제 1 노드 VDDP로부터 프리차지 노드 VVDP로 VDD 레벨이 통과할 수 있도록 한다. 따라서, 정상 모드 중에는, 프리차지 신호 PRC를 로우로 함으로써 프리차지 신호 PRC를 활성화하면 비트라인들(12, 14)들이 프리차지 노드 VVDP에서 VDD 전압 레벨로 충전된다.
전력 절감 모드 중에, 프리차지 신호 PRC가 하이로 되어 트랜지스터들 P7, P8, P9을 오프하고 프리차지 노드 VVDP로부터 비트라인들을 분리한다. 예를 들면, 정상 모드 중에는 프리차지 신호 PRC가 클록신호의 사이클들에 응답하여 그것의 로우 레벨과 하이 레벨 사이에서 전환되어 각각의 사이클에 프리차지 단계를 제공하는 반면에, 전력 절감 모드 중에는, 클록신호가 게이트되어 프리차지 신호를 하이 레벨로 유지해도 된다. 이와 같은 구성은 비트라인들(12, 14)의 정전용량을 반복적으로 충전함에 있어서 발생하는 누설을 방지함으로써 전력을 절감한다.
또한, 전력 절감 모드 중에, 전력 절감 신호 PS가 하이로 천이하여, 전력 절감 트랜지스터 P1을 오프시킨다. 이에 따라 다이오드 접속 트랜지스터 P2가 제 1 노드 VDDP와 프리차지 노드 VVDP 사이의 지배적인 통전 경로로 된다. 다이오드 접속 트랜지스터는 그것의 소스 단자(32)가 제 1 노드 VDDP에 접속되고 그것의 드레인 단자(34)가 프리차지 노드 VVDP에 접속된다. 다이오드 접속 트랜지스터 P2의 게이트 단자(36)는 드레인 단자(34)에 접속되는데, 이것은, 제 1 노드 VDDP와 프리차지 노드 VVDP 사이의 다이오드 접속 트랜지스터 P2의 양단에 임계전압 강하가 존재하여, VDD 레벨에 대해 프리차지 노드 VVDP의 전압 레벨이 하강하게 만든다는 것을 의미한다. 이것은 전력 절감 모드로부터 정상 모드로 복귀시에 돌입전류 급등(spike)의 크기를 제한하는데 도움이 된다.
도 2는 정상 모드, 전력 절감 모드 및 전원 차단 모드를 선택하는데 사용된 전원 차단 신호 PD, 전력 절감 신호 PS 및 프리차지 신호 PRC의 값과 각각의 전력 모드 중의 프리차지 노드 VVDP의 전압 레벨을 나타낸 표이다. 도 1에 도시된 예에서는, 프리차지 노드 전압 레벨이 다이오드 접속 트랜지스터 P2의 임계전압에 의존하는 양만큼 VDD보다 작다.
또한, 다이오드 접속 트랜지스터 P2를 모두 생략하여, 전력 절감 모드 중에 제 1 노드 VDDP와 프리차지 노드 VVDP를 접속하는 통전하는 트랜지스터가 존재하지 않도록 하는 것도 가능할 수도 있다. 이와 같은 경우에, 프리차지 노드 VVDP에서의 전압 레벨이 VD보다 작은 레벨로 부유할 것이다.
도 3은 각각의 동작 모드에서 메모리(2)를 작동하는 방법을 나타낸 것이다. 스텝 50에서는, 원하는 동작 모드가 결정된다. 예를 들어, 메모리가 어떤 모드에서 동작해야 하는지 결정하는 도 1에 미도시된 제어회로가 존재하여도 된다. 메모리를 정상 모드에서 동작시키고자 하면, 스텝 52에서, 제어회로가 전원 차단 신호 PD 및 전력 절감 신호 PD를 로우로 함으로써 트랜지스터들 P0, P1을 온시킨다. 이것은 스텝 54에서 프리차지 노드 VVDP를 VDD 레벨로 만든다. 스텝 56에서는, 프리차지 신호 PRC의 레벨에 결정된다. 프리차지 신호가 로우이면, 스텝 58에서 프리차지 트랜지스터들 P7, P8과 밸런싱 트랜지스터 P9이 온되고 스텝 60에서 비트라인들(12, 14)이 VVDP 노드에 접속되어 비트라인들을 VDD 전압 레벨로 충전한다. 한편, 프리차지 신호가 하이이면, 스텝 62에서 프리차지 트랜지스터들 P7 및 P8과 밸런싱 트랜지스터 P9이 오프되고 이것이 스텝 64에서 비트라인들을 VVDP 모드로부터 분리한다.
한편, 스텝 50에서 메모리가 전력 절감 모드에서 동작해야 하는 것으로 판정된 경우에는, 스텝 70에서 전원 차단 신호가 로우가 되고 트랜지스터 P0가 여전히 온이 된다. 스텝 72에서, 전력 절감 신호 PS 및 프리차지 신호 PRC를 하이로 함으로써 트랜지스터들 P1, P7, P8이 오프된다. 이것은 VVDP 모드로부터 비트라인들(12, 14)을 분리함으로써(스텝 74) 비트라인의 프리차지를 금지함으로써 소비전력을 줄인다. 전력 절감 트랜지스터 P1이 오프되었기 때문에, 다이오드 접속 트랜지스터 P2가 우세한 통전 경로가 되어, VDDP와 VVDP 노드들 사이에 전압 강하를 제공함으로써 VVDP 노드의 전압을 제한한다. 이것은 프리차지 노드 VVDP가 감소된 전압으로 하강하게 만드는데(스텝 76), 이 감소된 전압은 다이오드 접속 트랜지스터 P2의 임계전압에 의존하는 양만큼 VDD 레벨과 차이가 난다. 프리차지 트랜지스터들 P7, P8의 소스에서의 이와 같은 감소된 전압은, 시스템이 전력 절감 모드로부터 정상 모드로 다시 웨이크업할 때, 돌입전류의 크기를 줄이는데 도움이 된다.
스텝 50에서 메모리가 전원 차단 모드로 전환되어야 하는 것으로 판정되는 경우에는, 스텝 80에서 전원 차단 신호 PD를 하이로 함으로써 전원 차단 트랜지스터 P0가 오프되어, 스텝 82에서 VDD 전원으로부터 나머지 부품들을 분리한다. 전원 차단 모드에서는, 기억 셀들도 전원이 차단되어 기억된 데이터 값들을 잃어버릴 수도 있다. 이것은 더 깊은(deeper) 전력 절감 모드를 제공하지만, 비트라인 프라차저의 전원이 차단되기는 하지만 기억 셀들(4)이 활성 상태로 유지되는 전력 절감 모드에 비해 웨이크업하는데 시단이 더 오래 걸리는 전력 절감 모드를 제공한다.
도 4 및 도 5는 전력 절감 모드로부터 정상 모드로의 웨이크업을 표시하는 시뮬레이션 결과를 나타낸 그래프이다. 도 4에는 4단계 웨이크업의 일례가 도시되어 있다. 도 6에 도시된 것과 같이, 메모리(2)는 서로 다른 시간에 별개로 웨이크업될 수 있는 4개의 뱅크(90)의 메모리 셀들 또는 메모리 열들을 구비해도 된다. 각각의 뱅크(90)에 대한 전환 타이밍에 시차를 둠으로써, 피크 돌입전류를 줄일 수 있다. 도 4의 중간 도면은 전력 절감 모드로부터 웨이크업을 기동하는 신호를 나타낸 것으로 이 신호를 사용하여 전력 절감 제어신호 PS 및 프리차지 신호 PRC를 기동하여 로우로 전환함으로써 정상 모드로 복귀한다. 도 4의 상단 도면에 나타낸 것과 같이, 4개의 뱅크(90)가 사로 다른 전환 시간에 웨이크업하여, 비트라인 충전에 시차가 두어진다. 하부 도면에 나타낸 것과 같이, 피크 돌입전류가 약 182밀리암페어가 되는데, 이것은 대부분의 응용에서 허용되는 레벨이다.
도 5는 메모리(2)가 4단계가 아니고 1단게로 웨이크업되는 또 다른 시뮬레이션 결과를 나타낸 것이다. 도 6에 도시된 모든 뱅크(90)가 동시에 웨이크업되어도 된다. 이것이 훨씬 더 큰 피크 돌입전류를 발생할 것이라고 예측할 것이다. 그러나, 도 5의 하부 도면에 나타낸 것과 같이, 피크 돌입전류가 약 194밀리암페어인데, 이것은 도 4에서와 크게 다르지 않다. 따라서, 메모리(2)의 서로 다른 뱅크들(90)의 웨이크업 타이밍에 시차를 두기 위해 지연 라인을 설치하는 것이 필수적인 것은 아니다. 다이오드 접속 트랜지스터 P2를 이용하여 전력 절감 모드 중에 프리차지 트랜지스터들 P7, P8을 소스 바이어싱(source biasing)하는 본 발명은 돌입전류 저감을 달성하는데 충분하다. 시뮬레이션에 따르면, 이전 기술에 비해 피크 돌입전류가 약 30% 작아, 동일한 레벨의 돌입전류에 대해 웨이크업 시퀀스가 4배 더 빠르게 할 수 잇다는 것을 알 수 있다.
피크 돌입전류를 줄임으로써, 전환 타이밍에 시차를 두게 하기 위해 다수의 지연 라인을 설치하는 것이 더 이상 불필요하고, 메모리의 크기에 따라, 이와 같은 지연 라인을 모두 제거하는 것이 가능할 수도 있기 때문에, 웨이크업 시퀀스의 속도를 올릴 수 있다. 더 빠른 웨이크업 시간을 제공함으로써, 메모리 액세스들 사이의 더 작은 간격(gap)들 동안에 전력 절감 모드를 더 빈번하게 사용할 수 있다. 전력 절감 모드를 이용하여, 비트라인들을 비활성화함으로써, 메모리 액세스가 필요하지 않은 순간 동안에 메모리(2)가 일시적으로 누설을 줄이는 "잠깐 자는 것(quick nap)"을 제공할 수 있다. 다른 메모리 액세스를 제공하는 것이 언제 필요할지 예측하기 위한 예측 로직을 필요로 하지 않으면서도, 필요한 경우에 메모리가 신속하게 전력 절감 모드로부터 되돌아와 다른 메모리 액세스를 제공할 수 있다.
도 1에는 전력 절감 모드를 갖는 메모리(2)의 특정한 예사 도시되어 있지만, 변형이 이루어질 수도 있다. 예를 들어, 다이오드 접속 트랜지스터 P2를 생략하여, 전력 절감 트랜지스터 P1이 제 1 노드 VDDP를 프리차지 모드 VVDP로 접속하는 유일한 트랜지스터가 될 수도 있다. 이와 같은 경우에는, 전력 절감 모드 중에 전압 레벨 및 프리차지 노드 VVDP가 부유하므로, 정상 모드 중의 VDD 레벨보다 작아질 것이다.
또한, 전력 절감 트랜지스터 P1 및 다이오드 접속 트랜지스터 P2의 기능을 제공하는 한 개의 트랜지스터를 제공하는 것이 가능할 수도 있다. 예를 들면, 다이오드 접속 트랜지스터의 드레인 단자(34) 및 게이트 단자(36) 사이의 접속이 선택적이 됨으로써, 전력 절감 모드 중에서만 이들 단자가 접속되고, 정상 모드 중에는 다이오드 접속 트랜지스터 P2의 게이트 단자(36)가 전력 절감 신호 PS에 접속되어도 된다. 전력 절감 신호 PS와 드레인 단자(34) 중 어느 것을 다이오드 접속 트랜지스터 P2의 게이트 단자(36)에 접속해야 하는지 선택하기 위해 스위칭 트랜지스터를 사용할 수도 있다.
이상에서 첨부도면을 참조하여 본 발명의 예시적인 실시예를 상세히 설명하였지만, 본 발명은 이들 실시예에 한정되지 않으며, 첨부된 특허청구범위에 기재된 본 발명의 보호범위 및 사상을 벗어나지 않으면서 본 기술분야의 당업자에 의해 다양한 변형 및 변화가 행해질 수 있다는 것은 자명하다.

Claims (13)

  1. 정상 모드와 전력 절감 모드를 포함하는 복수의 동작 모드를 갖는 메모리로서,
    데이터 값을 기억하도록 구성된 기억회로와,
    상기 기억회로에 의해 기억된 상기 데이터 값을 액세스하는 한쌍의 비트라인과,
    상기 정상 모드 중에는, 상기 비트라인들을 프리차지 노드에 선택적으로 접속하여 상기 비트라인들을 상기 프리차지 노드의 전압 레벨로 충전하고, 상기 전력 절감 모드 중에는, 상기 프리차지 노드로부터 상기 비트라인들을 분리하도록 구성된 비트라인 프리차지 회로와,
    상기 프리차지 노드의 전압 레벨을 제어하도록 구성된 전압 제어회로를 구비하고,
    상기 정상 모드 중에는, 상기 전압 제어회로가 상기 프리차지 노드를 제 1 전압 레벨로 유지하도록 구성되고,
    상기 전력 절감 모드 중에는, 상기 전압 제어회로가 상기 프리차지 노드를 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨로 유지하도록 구성되고,
    상기 전압 제어회로는 상기 프리차지 노드와 상기 제 1 전압 레벨을 공급하는 제 1 노드 사이에 접속되고,
    상기 전압 제어회로는,
    상기 제 1 노드와 상기 프리차지 노드 사이에 접속되고, 상기 전력 절감 모드 중에는, 상기 제 1 노드와 상기 프리차지 노드 사이의 전압 강하를 제공하도록 구성된 다이오드 접속 트랜지스터 및
    상기 다이오드 접속 트랜지스터와 병렬로 상기 제1 노드와 상기 프리차지 노드 사이에 접속되고, 상기 정상 모드 동안에는, 통전 상태 및 상기 전력 절감 모드 동안에는, 오프 상태에 존재하도록 구성된 전력 절감 트랜지스터와 상기 전력 절감 모드 동안에는, 상기 다이오드 접속 트랜지스터의 게이트 단자를 상기 다이오드 접속 트랜지스터의 드레인 단자에 선택적으로 접속하고, 상기 정상 모드 동안에는, 상기 드레인 단자로부터 상기 게이트 단자를 분리하는 스위칭 트랜지스터 중 하나를 구비하는, 메모리.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1항에 있어서,
    상기 비트라인 프리차지 회로는 프리차지 신호를 수신하도록 구성되고,
    상기 정상 모드 중에, 상기 비트라인 프리차지 회로가, 상기 프리차지 신호가 제 1 상태를 가는 경우에는 상기 비트라인들을 상기 프리차지 노드에 접속하고, 상기 프리차지 신호가 제 2 상태를 갖는 경우에는 상기 프리차지 노드로부터 상기 비트라인들을 분리하도록 구성된 메모리.
  8. 제 7항에 있어서,
    상기 전력 절감 모드 중에, 상기 프리차지 신호가 상기 제 2 상태를 갖는 메모리.
  9. 제 1항에 있어서,
    상기 전력 절감 모드 중에, 상기 기억회로가 전원이 공급된 상태로 유지되는 메모리.
  10. 제 1항에 있어서,
    상기 제 1 노드와 상기 제 1 전압 레벨을 수신하는 전압 공급 입력 사이에 접속된 전원 차단 트랜지스터를 구비하고,
    상기 정상 모드 및 전력 절감 모드에서는, 상기 전원 차단 트랜지스터가 통전 상태에 존재하고,
    상기 메모리는, 상기 전원 차단 트랜지스터가 전압 공급 노드로부터 상기 제 1 노드를 분리하기 위하여 오프 상태에 존재하는 전원 차단 모드를 갖는, 메모리.
  11. 제 1항에 있어서,
    상기 메모리는 SRAM을 구비한 메모리.
  12. 정상 모드와 전력 절감 모드를 포함하는 복수의 동작 모드를 갖는 메모리로서,
    데이터 값을 기억하는 기억수단과,
    상기 기억수단에 의해 기억된 상기 데이터 값을 액세스하는 한쌍의 비트라인수단과,
    상기 정상 모드 중에는, 상기 비트라인수단들을 프리차지 노드수단에 선택적으로 접속하여 상기 비트라인수단들을 상기 프리차지 노드수단의 전압 레벨로 충전하고, 상기 전력 절감 모드 중에는, 상기 프리차지 노드수단으로부터 상기 비트라인수단들을 분리하도록 구성된 비트라인 프리차지 수단과,
    상기 프리차지 노드수단의 전압 레벨을 제어하는 전압 제어수단을 구비하고,
    상기 정상 모드 중에는, 상기 전압 제어수단이 상기 프리차지 노드수단을 제 1 전압 레벨로 유지하도록 구성되고,
    상기 전력 절감 모드 중에는, 상기 전압 제어수단이 상기 프리차지 노드수단을 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨로 유지하도록 구성되고,
    상기 전압 제어수단은 상기 프리차지 노드수단과 상기 제 1 전압 레벨을 공급하는 제 1 노드수단 사이에 접속되고,
    상기 전압 제어수단은,
    상기 제 1 노드수단과 상기 프리차지 노드수단 사이에 접속되고, 상기 전력 절감 모드 중에는, 상기 제 1 노드수단과 상기 프리차지 노드수단 사이의 전압 강하를 제공하도록 구성된 다이오드 접속 트랜지스터 및
    상기 다이오드 접속 트랜지스터와 병렬로 상기 제1 노드수단과 상기 프리차지 노드수단과 사이에 접속되고, 상기 정상 모드 동안에는, 통전 상태 및 상기 전력 절감 모드 동안에는, 오프 상태에 존재하도록 구성된 전력 절감 트랜지스터와 상기 전력 절감 모드 동안에는, 상기 다이오드 접속 트랜지스터의 게이트 단자를 상기 다이오드 접속 트랜지스터의 드레인 단자에 선택적으로 접속하고, 상기 정상 모드 동안에는, 상기 드레인 단자로부터 상기 게이트 단자를 분리하는 스위칭 트랜지스터 중 하나를 구비하는, 메모리.
  13. 정상 모드와 전력 절감 모드를 포함하는 복수의 동작 모드를 갖고, 데이터 값을 기억하도록 구성된 기억회로와 상기 기억회로에 의해 기억된 상기 데이터 값을 액세스하는 한쌍의 비트라인들을 구비한 메모리의 작동방법으로서,
    상기 정상 모드 중에, 전압 제어회로를 사용하여 프리차지 노드를 제 1 전압 레벨로 유지하고, 비트라인 프리차지 회로를 사용하여 상기 비트라인들을 상기 프리차지 노드에 선택적으로 접속하여 상기 비트라인들을 상기 프리차지 노드의 상기 제 1 전압 레벨로 충전하는 단계와,
    상기 전력 절감 모드 중에, 상기 비트라인 프리차지 회로를 사용하여 상기 비트라인들을 상기 프리차지 노드로부터 분리하고, 상기 전압 제어회로를 사용하여 상기 프리차지 노드를 상기 제 1 전압 레벨보다 작은 제 2 전압 레벨로 유지하는 단계를 포함하고,
    상기 전압 제어회로는 상기 프리차지 노드와 상기 제 1 전압 레벨을 공급하는 제 1 노드 사이에 접속되고,
    상기 전압 제어회로는,
    상기 제 1 노드와 상기 프리차지 노드 사이에 접속되고, 상기 전력 절감 모드 중에는, 상기 제 1 노드와 상기 프리차지 노드 사이의 전압 강하를 제공하도록 구성된 다이오드 접속 트랜지스터 및
    상기 다이오드 접속 트랜지스터와 병렬로 상기 제1 노드와 상기 프리차지 노드 사이에 접속되고, 상기 정상 모드 동안에는, 통전 상태 및 상기 전력 절감 모드 동안에는, 오프 상태에 존재하도록 구성된 전력 절감 트랜지스터와 상기 전력 절감 모드 동안에는, 상기 다이오드 접속 트랜지스터의 게이트 단자를 상기 다이오드 접속 트랜지스터의 드레인 단자에 선택적으로 접속하고, 상기 정상 모드 동안에는, 상기 드레인 단자로부터 상기 게이트 단자를 분리하는 스위칭 트랜지스터 중 하나를 구비하는, 메모리 작동방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099169B1 (en) * 2010-04-27 2015-08-04 Tagmatech, Llc Memory device and method thereof
US9360928B2 (en) 2012-07-27 2016-06-07 Atmel Corporation Dual regulator systems
US9658682B2 (en) 2012-07-27 2017-05-23 Atmel Corporation Reference voltage circuits in microcontroller systems
US9257153B2 (en) * 2012-09-21 2016-02-09 Atmel Corporation Current monitoring circuit for memory wakeup time
JP6353668B2 (ja) * 2014-03-03 2018-07-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9245601B2 (en) * 2014-06-04 2016-01-26 Nvidia Corporation High-density latch arrays
KR102184740B1 (ko) * 2014-06-16 2020-11-30 에스케이하이닉스 주식회사 전자 장치 및 그를 포함하는 전자 시스템
JP6540006B2 (ja) * 2014-12-11 2019-07-10 株式会社ソシオネクスト ビット線プリチャージ回路、スタティックｒａｍ、電子デバイスおよびスタティックｒａｍのビット線プリチャージ方法
US9484084B2 (en) 2015-02-13 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Pulling devices for driving data lines
KR20160105100A (ko) * 2015-02-27 2016-09-06 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
US9484115B1 (en) * 2015-05-13 2016-11-01 Nvidia Corporation Power savings via selection of SRAM power source
US9336860B1 (en) * 2015-05-20 2016-05-10 International Business Machines Corporation Complementary bipolar SRAM
TWI581154B (zh) * 2016-03-09 2017-05-01 友達光電股份有限公司 觸控顯示裝置
US20230402092A1 (en) * 2022-06-08 2023-12-14 Arm Limited Bitline Precharge Techniques

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070081409A1 (en) * 2005-09-23 2007-04-12 Wuu John J Reduced bitline leakage current

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6731564B1 (en) * 2003-03-18 2004-05-04 Texas Instruments Incorporated Method and system for power conservation in memory devices
JP2006048190A (ja) * 2004-08-02 2006-02-16 Seiko Epson Corp 情報処理装置および電力制御方法
KR100649834B1 (ko) * 2004-10-22 2006-11-28 주식회사 하이닉스반도체 반도체 메모리 소자의 누설 전류 제어 장치
US7570527B2 (en) * 2005-06-02 2009-08-04 Texas Instruments Incorporated Static random-access memory having reduced bit line precharge voltage and method of operating the same
US7372746B2 (en) * 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
TW200826409A (en) * 2006-12-07 2008-06-16 Inventec Corp Power-saving circuit and power-saving method
KR100849719B1 (ko) * 2006-12-29 2008-08-01 주식회사 하이닉스반도체 프리차지 전압공급회로 및 반도체 장치
US20080285367A1 (en) * 2007-05-18 2008-11-20 Chang Ho Jung Method and apparatus for reducing leakage current in memory arrays
KR100904734B1 (ko) * 2007-10-29 2009-06-26 주식회사 하이닉스반도체 프리차지 전압공급회로 및 이를 이용한 반도체 메모리 장치
US8780658B2 (en) * 2009-03-03 2014-07-15 Qualcomm Incorporated Leakage reduction in memory devices
US7995410B2 (en) * 2009-06-26 2011-08-09 Apple Inc. Leakage and NBTI reduction technique for memory
TW201115321A (en) * 2009-10-21 2011-05-01 Acer Inc Electronic device and power management method thereof
US8630139B2 (en) * 2011-11-30 2014-01-14 International Business Machines Corporation Dual power supply memory array having a control circuit that dynamically selects a lower of two supply voltages for bitline pre-charge operations and an associated method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070081409A1 (en) * 2005-09-23 2007-04-12 Wuu John J Reduced bitline leakage current

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