KR100649834B1 - 반도체 메모리 소자의 누설 전류 제어 장치 - Google Patents

반도체 메모리 소자의 누설 전류 제어 장치 Download PDF

Info

Publication number
KR100649834B1
KR100649834B1 KR1020040084639A KR20040084639A KR100649834B1 KR 100649834 B1 KR100649834 B1 KR 100649834B1 KR 1020040084639 A KR1020040084639 A KR 1020040084639A KR 20040084639 A KR20040084639 A KR 20040084639A KR 100649834 B1 KR100649834 B1 KR 100649834B1
Authority
KR
South Korea
Prior art keywords
bit line
output
voltage
signal
unit
Prior art date
Application number
KR1020040084639A
Other languages
English (en)
Other versions
KR20060035235A (ko
Inventor
지성수
장채규
정회권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040084639A priority Critical patent/KR100649834B1/ko
Priority to US11/148,567 priority patent/US20060087898A1/en
Priority to JP2005189487A priority patent/JP5073181B2/ja
Publication of KR20060035235A publication Critical patent/KR20060035235A/ko
Application granted granted Critical
Publication of KR100649834B1 publication Critical patent/KR100649834B1/ko
Priority to US12/044,484 priority patent/US7724594B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Abstract

본 발명은 반도체 메모리 소자의 누설 전류 제어 장치에 관한 것으로써, 특히, 반도체 메모리 소자의 게이트 레지듀(Gate Residue)에 의한 공정 결함의 발생시 비트라인으로부터 워드라인으로 흐르는 누설전류를 효과적으로 제거함으로서 불필요한 전류 소모를 줄일 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 프리차지 구간동안 코아전압/2의 전압레벨로 승압되어 있는 비트라인을 접지전압 레벨로 제어하여 비트라인으로부터 워드라인 브릿지(Bridge)에 흐르는 불필요한 누설전류를 제거할 수 있도록 한다.

Description

반도체 메모리 소자의 누설 전류 제어 장치{Leakage current control device of semiconductor memory device}
도 1 및 도 2는 종래의 반도체 메모리 소자에 있어서 누설전류의 경로를 설명하기 위한 도면.
도 3은 본 발명에 따른 반도체 메모리 소자의 누설 전류 제어 장치에 관한 회로도.
도 4는 본 발명에 따른 반도체 메모리 소자의 누설 전류 제어 장치의 각 제어신호에 관한 파형도.
도 5는 본 발명에 따른 반도체 메모리 소자의 누설 전류 제어 장치에 관한 시뮬레이션도.
도 6은 본 발명에 따른 반도체 메모리 소자의 누설 전류 제어 장치에 관한 다른 실시예.
도 7은 도 6의 비트라인 전압 제어부에 관한 상세 회로도.
도 8은 본 발명의 반도체 메모리 소자의 누설 전류 제어 장치에 관한 또 다른 실시예.
본 발명은 반도체 메모리 소자의 누설 전류 제어 장치에 관한 것으로써, 특히, 게이트 레지듀(Gate Residue)에 의한 공정 결함의 발생시 누설전류를 효과적으로 제거할 수 있도록 하는 기술이다.
반도체를 이용한 대부분의 디램 공정(Plannar Process)에서는 게이트 레지듀(Gate Residue) 공정 결함이 발생하게 되는데, 이러한 결함에 의해 서로 다른 메탈을 쇼트시키는 브릿지(Bridge) 현상이 발생하게 된다.
결국, 이러한 메탈간의 브릿지 현상으로 인하여 불필요한 전류 경로가 생성되어 메모리의 전력 소모를 증가시킴으로써 제품의 성능을 열화시키게 되는 문제점이 있다.
도 1 및 도 2는 이러한 게이트 레지듀(Gate Residue) 공정 결함에 의한 누설전류의 경로를 설명하기 위한 도면이다.
반도체 메모리 소자는 게이트 레지듀 현상으로 인하여 워드라인 WL과 비트라인 BL이 저항 R과 캐패시터 C로 연결된다. 그리고, 반도체 메모리 소자가 프리차지 되는 구간 동안 워드라인 WL은 접지전압 레벨로 천이하고, 비트라인 BL은 코아전압/2(비트라인 프리차지 전압 VBLP) 레벨의 상태를 유지한다.
그런데, 이러한 상태가 오랫동안 지속될 경우 비트라인 BL에서 워드라인 WL으로 전류 경로가 형성되어 불필요한 전류가 소모되는 문제점이 있다. 이러한 공정 결함은 반도체 메모리 소자의 선폭이 더욱 미세화되면서 순수한 공정상의 보완만으로 해결하기가 어렵게 된다.
특히, 저전력 메모리 제품의 스탠바이 모드시에는 최대한 적은 전력 소모를 위해 데이타를 유지하기 위한 최소한의 리프레쉬 동작을 수행해야만 한다. 그런데, 이러한 저전력 메모리 제품의 스탠바이 모드시 게이트 레지듀 현상에 의한 누설 전류가 발생할 경우 불필요한 전류가 소모되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 프리차지 또는 스탠바이 구간동안 코아전압/2의 전압레벨로 승압되어 있는 비트라인쌍을 접지전압 레벨로 제어하여 워드라인으로 흐르는 불필요한 누설전류를 제거할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 누설 전류 제어 장치는, 블럭선택신호의 활성화 여부에 따라 엑티브 구간동안 활성화되는 구동 제어신호를 생성하는 제어신호 생성부; 및 프리차지 구간동안 구동 제어신호에 턴온되어 비트라인의 전압 레벨을 접지전압 레벨로 천이시켜 비트라인에서 워드라인으로 형성되는 전류 경로를 차단하는 복수개의 전류 차단 구동소자를 구비함을 특징으로 한다.
그리고, 본 발명은 블럭 선택신호의 조합에 의해 생성된 구동 제어신호에 따라 리프레쉬가 수행되는 블럭을 검출하는 리프레쉬 블럭 검출부; 스탠바이 모드시 리프레쉬 블럭 검출부의 출력을 일정시간 래치하여 출력하는 제어신호 입력부; 및 제어신호 입력부의 출력 상태에 따라 리프레쉬 동작시 비트라인에 비트라인 프리차지 전압을 공급하고, 스탠바이 모드시 상기 비트라인에 접지전압을 공급하는 전압 제어부를 구비함을 특징으로 한다.
또한, 본 발명은 블럭 선택신호를 감지하여 선택된 셀 어레이 블럭의 활성화 여부를 제어하는 블럭 검출부; 블럭 검출부의 출력과 특정 로직 신호를 조합하여 해당 셀 어레이 블럭을 활성화시키기 위한 제어신호를 출력하는 로직부; 및 로직부의 출력 상태에 따라 리프레쉬 동작시 셀 어레이 블럭의 비트라인에 비트라인 프리차지 전압을 공급하고, 스탠바이 모드시 상기 비트라인에 접지전압을 공급하는 전압 제어부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 소자의 누설 전류 제어 장치에 관한 회로도이다.
본 발명은 제어신호 생성부(10), 서브워드라인 구동부(20), 센스앰프 SA 및 복수개의 전류 차단 구동소자(30~35)를 구비한다.
그 상세 구성을 살펴보면, 제어신호 생성부(10)는 낸드게이트 ND1,ND2와 인버터 IV1~IV3를 구비한다.
여기서, 낸드게이트 ND1는 로직 하이의 신호와 블럭선택신호 BSS를 낸드연산하여 구동 제어신호 GTRSD를 출력한다. 인버터 IV1,IV2는 구동 제어신호 GTRSD를 반전한다. 그리고, 낸드게이트 ND2는 로직 하이의 신호와 블럭선택신호 BSS를 낸드연산하여 구동 제어신호 GTRSD를 출력한다. 인버터 IV3는 구동 제어신호 GTRSD를 반전한다.
그리고, 복수개의 전류 차단 구동소자(30~35)는 비트라인쌍 BL,BLB과 접지전압단 사이에 각각 연결되어 게이트 단자를 통해 인버터 IV1~IV3의 출력이 인가되는 복수개의 NMOS트랜지스터를 구비한다.
이러한 구조를 갖는 본 발명의 동작과정을 도 4의 파형도 및 도 5의 시뮬레이션도를 참조하여 설명하면 다음과 같다.
먼저, 비트라인쌍 BL,BLB은 워드라인 WL이 엑티브 되기 이전에 비트라인 프리차지 전압(코아전압 VCORE/2) 레벨로 프리차지된다.
그리고, 해당하는 워드라인 WL이 엑티브 될 경우 워드라인 WL이 디코딩되는 것보다 상대적으로 빠른 블럭 선택신호 BSS가 로우가 된다. 이에 따라, 낸드게이트 ND1,ND2의 출력인 구동 제어신호 GTRSD가 센스앰프 SA의 유효구간 동안 하이가 된다.
따라서, 인버터 IV1~IV3의 출력이 로우가 되어 모든 전류 차단 구동소자(30~35)가 턴오프 상태를 유지한다. 이에 따라, 엑티브 구간동안 비트라인쌍 BL,BLB이 비트라인 프리차지 전압 VBLP(코아전압/2) 레벨로 프리차지되어 일반적인 메모리 동작을 그대로 수행한다.
즉, 블럭 선택 신호 BSS에 의해 선택된 하나의 해당 워드라인 WL을 중심으로 상/하에 존재하는 센스앰프 SA는 컨밴셔널 신호 CS(Conventional Signal)에 의해 구동된다.
반면에, 해당하는 워드라인 WL의 엑티브 동작이 종료되면 블럭 선택신호 BSS가 하이가 된다. 그리고, 낸드게이트 ND1,ND2의 출력인 구동 제어신호 GTRSD가 로 우로 천이된다.
따라서, 인버터 IV1~IV3의 출력이 하이가 되어 모든 전류 차단 구동소자(30~35)가 턴온된다. 이에 따라, 게이트 레지듀 현상이 발생된 셀 어레이의 비트라인쌍 BL,BLB이 접지전압 레벨이 되어 불필요한 전류의 누설 경로를 차단한다.
결국, 본 발명은 엑티브 구간동안 코아(Core)와 연결된 비트라인 BL에 비트라인 프리차지 전압 VBLP(코아전압/2)을 공급하고, 프리차지 구간동안 비트라인 BL에 접지전압을 공급하도록 한다. 이에 따라, 셀 C로부터 워드라인 WL을 통해 서브 홀(Subhole)에 위치한 서브워드라인 구동부(20)에 흐르는 누설 전류의 경로를 차단할 수 있도록 한다.
한편, 도 6은 본 발명에 따른 반도체 메모리 소자의 누설 전류 제어 장치에 관한 다른 실시예이다.
본 발명은 리프레쉬 카운터(40), 리프레쉬 블럭 검출부(50), 제어신호 입력부(60), 래치부(70), 로직부(80) 및 전압 제어부(90)를 구비한다.
여기서, 리프레쉬 카운터(40)는 리프레쉬 카운팅을 수행하여 워드라인, 블럭 선택 및 뱅크 선택 신호를 조합한 구동 제어신호 GTRSD를 리프레쉬 블럭 검출부(50)에 출력한다. 이때, 구동 제어신호 GTRSD는 워드라인 WL을 발생시키는 신호들이 디코딩되는 시간보다 상대적으로 빠르기 때문에 이 신호를 이용하여 전압 제어부(90)의 구동을 제어하게 된다. 그리고, 리프레쉬 블럭 검출부(50)는 구동 제어신호 GTRSD에 따라 리프레쉬가 수행되는 블럭을 검출하여 n비트의 제어신호를 출력한다.
제어신호 입력부(60)는 복수개의 인버터 IV4~IV5, 복수개의 낸드게이트 ND3~ND8 및 복수개의 래치 R1~R6를 구비한다.
여기서, 복수개의 인버터 IV4~IV5는 리프레쉬 블럭 검출부(50)로부터 인가되는 n비트의 제어신호를 반전한다. 그리고, 복수개의 낸드게이트 ND3~ND8는 복수개의 인버터 IV4~IV5의 출력과 스탠바이 신호 STBY를 낸드연산한다. 또한, 복수개의 래치 R1~R6는 엑티브 신호 ACT에 따라 복수개의 낸드게이트 ND3~ND8의 출력을 일정 시간동안 래치한다.
이러한 제어신호 입력부(60)는 엑티브 신호 ACT가 "0"이고, 스탠바이 신호 STBY가 "0"일 경우 그 동작이 오프된다. 그리고, 엑티브 신호 ACT가 "0"이고, 스탠바이 신호 STBY가 "1"일 경우 그 동작이 활성화된다. 또한, 엑티브 신호 ACT가 "1"이고, 스탠바이 신호 STBY가 "돈케어(Don't Care)"일 경우 그 동작이 오프된다.
또한, 래치부(70)는 복수개의 래치 R7~R12를 구비하여, 제어신호 입력부(60)의 출력을 일정시간 동안 래치한다. 그리고, 로직부(80)는 래치부(70)의 출력과 로직 하이 신호를 낸드연산한다.
또한, 전압 제어부(90)는 복수개의 비트라인 전압 제어부(91~96)를 구비하여 로직부(80)의 출력에 따라 비트라인 프리차지 전압 VBLP을 제어하여 셀 어레이 F0~F4에 선택적으로 출력한다.
도 7은 도 6의 비트라인 전압 제어부(91~96)에 관한 상세 회로도이다. 여기서, 복수개의 비트라인 전압 제어부(91~96)는 그 구성이 모두 동일하므로 본 발명에서는 비트라인 전압 제어부(91)를 그 실시예로써 설명한다.
비트라인 전압 제어부(91)는 인버터 IV9~IV12와 NMOS트랜지스터 N1,N2를 구비한다.
여기서, 인버터 IV9는 낸드게이트 ND9의 출력을 반전하고, 인버터 IV10는 인버터 IV9의 출력을 반전한다. 그리고, 인버터 IV11,IV12는 인버터 IV9의 출력을 비반전 지연한다.
또한, NMOS트랜지스터 N1는 비트라인 프리차지 전압 VBLP 인가단과 출력노드 NODE 사이에 연결되어 게이트 단자를 통해 인버터 IV10의 출력이 인가된다. MOS트랜지스터 N2는 접지전압 VSS 인가단과 출력노드 NODE 사이에 연결되어 게이트 단자를 통해 인버터 IV12의 출력이 인가된다.
이러한 비트라인 전압 제어부(91)의 출력노드 NODE는 센스앰프 SA의 비트라인 프리차지부(100)에 연결되어 스탠바이 모드시 프리차지 구간동안 비트라인쌍 BL,BLB을 접지전압 VSS 레벨로 제어한다. 그리고, 비트라인 전압 제어부(91)의 출력노드 NODE는 프리차지부(101)에 연결되어 스탠바이 모드시 프리차지 구간동안 비트라인쌍 BL,BLB을 접지전압 VSS 레벨로 제어한다.
이러한 구조를 갖는 본 발명의 동작과정을 설명하면 다음과 같다.
먼저, 리프레쉬 카운터(40)는 리프레쉬 모드시 리프레쉬 동작을 카운팅하여 블럭 선택 신호를 조합하여 생성된 구동 제어신호 GTRSD를 센스앰프 SA의 유효구간 동안 하이로 출력한다.
그리고, 리프레쉬 카운터(40)는 리프레쉬 모드시 생성된 어드레스를 이용하여 해당하는 블럭이 순차적으로 엑세스되도록 하고, 비트라인 프리차지 전압 VBLP 으로 승압시킬 블럭을 미리 설정한다. 이때, 리프레쉬 카운터(40)에 의해 카운팅된 리프레쉬 블럭이 N번째일 경우 N+1번째 블럭에 미리 비트라인 프리차지 전압(코아전압 VCORE/2)을 공급하도록 한다.
즉, 해당하는 워드라인 WL이 엑티브 될 경우 엑티브 신호 ACT가 "1"이 되고, 스탠바이 신호 STBY가 "돈케어(Don't Care)" 상태가 되어 제어신호 입력부(60)의 동작이 오프 상태가 된다. 이에 따라, 메모리가 노말 동작 모드로 전환될 경우 비트라인 프리차지 전압 VBLP의 공급을 중지하고 일반적인 메모리 동작을 그대로 수행한다.
반면에, 워드라인 WL이 엑티브 되기 어전에 프리차지 구간 동안 구동 제어신호 GTRSD는 로우로 천이된다. 그리고, 해당하는 워드라인 WL의 엑티브 동작이 종료되면 엑티브 신호 ACT가 "0"이 되고, 스탠바이 신호 STBY에 의해 제어신호 입력부(60)의 동작이 제어된다. 즉, 스탠바이 신호 STBY가 "0"일 경우 그 동작이 오프되고, 스탠바이 신호 STBY가 "1"일 경우 그 동작이 활성화된다.
따라서, 스탠바이 모드시 스탠바이 신호 STBY가 "1"이 되면 래치부(70)는 로직부(80)에 하이 신호를 출력하게 되고, 로직부(80)는 전압 제어부(90)에 로우 신호를 출력한다.
다음에, 비트라인 전압 제어부(91)는 인버터 IV9,IV11,IV12의 출력에 의해 NMOS트랜지스터 N2가 턴온된다. 이에 따라, 비트라인 프리차지부(100)의 NMOS트랜지스터 N4,N5의 공통 연결 노드에 접지전압 VSS를 공급한다. 그리고, 프리차지부(100)의 NMOS트랜지스터 N7,N8의 공통 연결 노드에 접지전압을 공급한다.
이어서, 비트라인 이퀄라이징 신호 BLEQ가 하이가 되면 NMOS트랜지스터 N3~N8가 턴온되어 비트라인쌍 BL,BLB은 접지전압 레벨이 된다. 이에 따라, 게이트 레지듀 현상이 발생된 셀 어레이의 비트라인쌍 BL,BLB이 접지전압 레벨이 되어 불필요한 전류의 누설 경로를 차단한다.
한편, 엑티브 신호 ACT가 "0"인 상태에서 스탠바이 신호 STBY가 "0"일 경우 제어신호 동작부(60)의 동작이 오프된다. 이에 따라, 래치부(70)는 로직부(80)에 로우 신호를 출력하게 되고, 로직부(80)는 전압 제어부(90)에 하이 신호를 출력한다.
다음에, 비트라인 전압 제어부(91)는 인버터 IV9,IV10의 출력에 의해 NMOS트랜지스터 N1가 턴온된다. 이에 따라, 비트라인 프리차지부(100)의 NMOS트랜지스터 N4,N5의 공통 연결 노드에 비트라인 프리차지 전압(코아전압 VCORE/2)을 공급한다. 그리고, 프리차지부(100)의 NMOS트랜지스터 N7,N8의 공통 연결 노드에 비트라인 프리차지 전압(코아전압 VCORE/2)을 공급한다.
이어서, 비트라인 이퀄라이징 신호 BLEQ가 하이가 되면 NMOS트랜지스터 N3~N8가 턴온되어 비트라인쌍 BL,BLB은 프리차지 전압(코아전압 VCORE/2) 레벨로 프리차지된다.
결국, 본 발명은 스탠바이 모드시 리프레쉬가 수행되는 블럭과 다음 리프레쉬가 수행되는 블럭에만 비트라인 코아(Core)와 연결된 비트라인 BL에 비트라인 프리차지 전압 VBLP(코아전압/2)을 공급한다. 그리고, 프리차지 구간동안 나머지 블럭들의 비트라인 BL에 접지전압을 공급하도록 한다.
이에 따라, 리프레쉬가 수행되지 않는 나머지 블럭들이 비트라인 프리차지 전압 VBLP에 의해 영향을 받지 않도록 한다.
한편, 도 8은 본 발명의 반도체 메모리 소자의 누설 전류 제어 장치에 관한 또 다른 실시예이다.
본 발명은 블럭 검출부(110), 로직부(120) 및 전압 제어부(130)를 구비한다.
여기서, 블럭 검출부(110)는 복수개의 블럭선택 신호 감지부(111~114)를 구비하여 블럭 선택 신호 BSS에 의해 선택된 블럭의 활성화 여부를 제어한다. 그리고, 로직부(120)는 복수개의 낸드게이트 ND16~ND20를 구비하여, 블럭 검출부(110)의 출력을 논리연산한다. 또한, 전압 제어부(130)는 복수개의 비트라인 전압 제어부(131)를 구비하는데, 그 상세 구성은 도 7과 동일하므로 그 상세한 구성의 설명은 생략하기로 한다.
이러한 구성을 갖는 도 8의 실시예는 해당하는 워드라인 WL이 엑티브 될 경우 워드라인 WL이 디코딩되는 것보다 상대적으로 빠른 블럭 선택신호 BSS를 이용하여 비트라인 전압 제어부(130)의 동작을 제어한다.
이에 따라, 엑티브 구간동안 비트라인쌍 BL,BLB이 비트라인 프리차지 전압 VBLP(코아전압/2) 레벨로 프리차지되어 일반적인 메모리 동작을 그대로 수행한다.
즉, 블럭 선택 신호 BSS에 의해 선택된 하나의 해당 워드라인 WL을 중심으로 상/하에 존재하는 센스앰프 SA는 컨밴셔널 신호 CS(Conventional Signal)에 의해 구동된다.
반면에, 해당하는 워드라인 WL의 엑티브 동작이 종료되면 블럭 선택신호 BSS 가 하이가 되어, 비트라인 BL에 접지전압을 공급하도록 한다. 이에 따라, 게이트 레지듀 현상이 발생된 셀 어레이의 비트라인쌍 BL,BLB이 접지전압 레벨이 되어 불필요한 전류의 누설 경로를 차단한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 반도체를 이용한 모든 제품에 적용되어 메모리 코아의 구조적인 변경 없이 게이트 레지듀 현상에 의한 메모리의 성능 열화를 개선하고, 프리차지 또는 스탠바이 모드시 불필요한 전류 및 전력 소모를 줄임으로써 제품의 성능을 향상시키도록 한다.

Claims (17)

  1. 블럭선택신호의 활성화 여부에 따라 엑티브 구간동안 활성화되는 구동 제어신호를 생성하는 제어신호 생성부; 및
    프리차지 구간동안 상기 구동 제어신호에 턴온되어 비트라인의 전압 레벨을 접지전압 레벨로 천이시켜 상기 비트라인에서 워드라인으로 형성되는 전류 경로를 차단하는 복수개의 전류 차단 구동소자
    를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  2. 제 1항에 있어서, 엑티브 모드시 상기 구동 제어신호가 활성화되어 센스앰프의 동작 유효구간 동안 상기 비트라인을 비트라인 프리차지 전압 레벨로 제어함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  3. 제 1항에 있어서, 상기 제어신호 생성부는
    상기 블럭선택신호의 활성화시 상기 구동 제어신호를 로우로 출력하는 구동소자; 및
    상기 구동소자의 출력을 반전하는 인버터를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  4. 제 3항에 있어서, 상기 구동소자는 로직 하이 신호와 상기 블럭선택신호를 낸드연산하는 낸드게이트임을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  5. 제 1항 또는 제 2항에 있어서, 상기 복수개의 전류 차단 구동소자 각각은 접지전압단과 상기 비트라인 사이에 연결되어 게이트 단자를 통해 반전된 상기 구동 제어신호가 인가되는 NMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  6. 제 1항 또는 제 2항에 있어서, 상기 블럭 선택신호에 따라 선택된 하나의 해당 워드라인을 기준으로 상/하에 구비된 복수개의 센스앰프가 구동됨을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  7. 블럭 선택신호의 조합에 의해 생성된 구동 제어신호에 따라 리프레쉬가 수행되는 블럭을 검출하는 리프레쉬 블럭 검출부;
    스탠바이 모드시 상기 리프레쉬 블럭 검출부의 출력을 일정시간 래치하여 출력하는 제어신호 입력부; 및
    상기 제어신호 입력부의 출력 상태에 따라 리프레쉬 동작시 비트라인에 비트라인 프리차지 전압을 공급하고, 상기 스탠바이 모드시 상기 비트라인에 접지전압을 공급하는 전압 제어부를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  8. 제 7항에 있어서,
    리프레쉬 동작을 카운팅하여 특정 리프레쉬 구간에서 상기 구동 제어신호를 출력하는 리프레쉬 카운터;
    상기 제어신호 입력부의 출력을 일정시간 래치하여 N개의 제어신호를 출력하는 래치부;
    상기 N개의 제어신호와 특정 로직 신호를 논리연산하여 N+1개의 제어신호를 상기 전압 제어부에 출력하는 로직부를 더 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  9. 제 8항에 있어서, 상기 N+1개의 제어신호에 따라 리프레쉬가 수행되는 셀 어레이 블럭과 다음 리프레쉬가 수행되는 셀 어레이 블럭이 활성화됨을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  10. 제 8항에 있어서, 상기 로직부는 상기 특정 로직 신호와 상기 래치부의 출력을 낸드연산하는 복수개의 낸드게이트를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  11. 제 8항에 있어서, 상기 전압 제어부는 복수개의 비트라인 전압 제어부를 구비하고 상기 복수개의 비트라인 전압 제어부 각각은
    상기 로직부의 출력을 비반전 지연하는 제 2인버터부;
    상기 로직부의 출력을 반전 지연하는 제 3인버터부;
    상기 제 2인버터부의 출력 상태에 따라 상기 비트라인에 비트라인 프리차지 전압을 공급하는 제 1구동소자; 및
    상기 제 3인버터부의 출력 상태에 따라 상기 비트라인에 접지전압을 공급하는 제 2구동소자를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  12. 제 7항에 있어서, 상기 제어신호 입력부는
    상기 리프레쉬 블럭 검출부로부터 인가되는 N비트의 출력신호를 반전하는 제 1인버터부;
    상기 인버터부의 출력과 특정 레벨의 신호와, 상기 스탠바이 모드시 활성화되는 스탠바이 신호를 논리연산하는 논리부; 및
    엑티브 신호의 활성화시 상기 논리부의 출력을 일정시간 래치하는 제 1래치부를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  13. 제 7항에 있어서, 상기 제 1구동소자와 상기 제 2구동소자의 공통 연결노드와 연결되어, 비트라인 이퀄라이징 신호의 활성화시 상기 비트라인에 상기 프리차지 전압 또는 상기 접지전압을 선택적으로 공급하는 비트라인 프리차지부를 더 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  14. 블럭 선택신호를 감지하여 선택된 셀 어레이 블럭의 활성화 여부를 제어하는 블럭 검출부;
    상기 블럭 검출부의 출력과 특정 로직 신호를 조합하여 해당 셀 어레이 블럭을 활성화시키기 위한 제어신호를 출력하는 로직부; 및
    상기 로직부의 출력 상태에 따라 리프레쉬 동작시 상기 셀 어레이 블럭의 비트라인에 비트라인 프리차지 전압을 공급하고, 상기 스탠바이 모드시 상기 비트라인에 접지전압을 공급하는 전압 제어부를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  15. 제 14항에 있어서, 상기 로직부는 상기 블럭 검출부로부터 인가되는 N개의 제어신호와 상기 특정 로직 신호를 논리연산하여 N+1개의 제어신호를 상기 전압 제어부에 출력함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  16. 제 15항에 있어서, 상기 로직부는 상기 특정 로직 신호와 상기 N개의 제어신호를 낸드연산하는 복수개의 낸드게이트를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
  17. 제 14항에 있어서, 상기 전압 제어부는 복수개의 비트라인 전압 제어부를 구비하고 상기 복수개의 비트라인 전압 제어부 각각은
    상기 로직부의 출력을 비반전 지연하는 제 1인버터부;
    상기 로직부의 출력을 반전 지연하는 제 2인버터부;
    상기 제 1인버터부의 출력 상태에 따라 상기 비트라인에 비트라인 프리차지 전압을 공급하는 제 1구동소자; 및
    상기 제 2인버터부의 출력 상태에 따라 상기 비트라인에 접지전압을 공급하는 제 2구동소자를 구비함을 특징으로 하는 반도체 메모리 소자의 누설 전류 제어 장치.
KR1020040084639A 2004-10-22 2004-10-22 반도체 메모리 소자의 누설 전류 제어 장치 KR100649834B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040084639A KR100649834B1 (ko) 2004-10-22 2004-10-22 반도체 메모리 소자의 누설 전류 제어 장치
US11/148,567 US20060087898A1 (en) 2004-10-22 2005-06-09 Leakage current control device of semiconductor memory device
JP2005189487A JP5073181B2 (ja) 2004-10-22 2005-06-29 半導体メモリ素子の漏洩電流制御装置
US12/044,484 US7724594B2 (en) 2004-10-22 2008-03-07 Leakage current control device of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040084639A KR100649834B1 (ko) 2004-10-22 2004-10-22 반도체 메모리 소자의 누설 전류 제어 장치

Publications (2)

Publication Number Publication Date
KR20060035235A KR20060035235A (ko) 2006-04-26
KR100649834B1 true KR100649834B1 (ko) 2006-11-28

Family

ID=36206031

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040084639A KR100649834B1 (ko) 2004-10-22 2004-10-22 반도체 메모리 소자의 누설 전류 제어 장치

Country Status (3)

Country Link
US (2) US20060087898A1 (ko)
JP (1) JP5073181B2 (ko)
KR (1) KR100649834B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068556B2 (en) * 2004-03-09 2006-06-27 Lattice Semiconductor Corporation Sense amplifier systems and methods
KR100656434B1 (ko) * 2005-11-09 2006-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 누설 전류 감소 회로
KR101215641B1 (ko) * 2006-12-26 2012-12-26 에스케이하이닉스 주식회사 반도체 장치의 전류저감회로
US7944747B2 (en) * 2008-03-17 2011-05-17 Samsung Electronics Co., Ltd. Flash memory device and method for programming flash memory device having leakage bit lines
KR100958805B1 (ko) * 2008-09-03 2010-05-24 주식회사 하이닉스반도체 반도체 메모리 소자의 전원 공급 장치 및 방법
JP5621704B2 (ja) * 2011-05-11 2014-11-12 富士通セミコンダクター株式会社 半導体記憶装置
US8599633B2 (en) * 2012-05-06 2013-12-03 Elite Semiconductor Memory Technology Inc. Method for reducing standby current of semiconductor memory device
TWI466115B (zh) * 2012-07-20 2014-12-21 Elite Semiconductor Esmt 減少半導體記憶裝置待機電流之方法
US8947968B2 (en) * 2013-07-08 2015-02-03 Arm Limited Memory having power saving mode
US10236036B2 (en) * 2017-05-09 2019-03-19 Micron Technology, Inc. Sense amplifier signal boost
US10566036B2 (en) 2018-06-15 2020-02-18 Micron Technology, Inc. Apparatuses and method for reducing sense amplifier leakage current during active power-down
US11568948B2 (en) * 2021-02-12 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04183000A (ja) * 1990-11-16 1992-06-30 Nec Kyushu Ltd 半導体メモリ
JPH05128858A (ja) * 1991-11-05 1993-05-25 Oki Electric Ind Co Ltd 半導体記憶装置
JPH07334987A (ja) * 1994-04-15 1995-12-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR19980087084A (ko) * 1997-05-19 1998-12-05 세키자와 다다시 반도체 메모리 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2816512B2 (ja) 1992-07-27 1998-10-27 三菱電機株式会社 半導体記憶装置
JPH07272483A (ja) 1994-04-01 1995-10-20 Hitachi Ltd 半導体メモリ
KR0152168B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 기억장치
JP4084428B2 (ja) * 1996-02-02 2008-04-30 富士通株式会社 半導体記憶装置
KR100234365B1 (ko) * 1997-01-30 1999-12-15 윤종용 반도체 메모리장치의 리프레쉬 방법 및 회로
US5898633A (en) 1997-05-21 1999-04-27 Motorola, Inc. Circuit and method of limiting leakage current in a memory circuit
US6317370B2 (en) * 1998-01-12 2001-11-13 Micron Technology, Inc. Timing fuse option for row repair
US5909388A (en) * 1998-03-31 1999-06-01 Siemens Aktiengesellschaft Dynamic random access memory circuit and methods therefor
JP3863313B2 (ja) * 1999-03-19 2006-12-27 富士通株式会社 半導体記憶装置
JP3624811B2 (ja) * 2000-09-05 2005-03-02 セイコーエプソン株式会社 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP2002208298A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp 半導体記憶装置
JP2003188351A (ja) 2001-12-17 2003-07-04 Hitachi Ltd 半導体集積回路
JP4229230B2 (ja) * 2003-05-06 2009-02-25 インターナショナル・ビジネス・マシーンズ・コーポレーション ダイナミック型半導体記憶装置及びそのビット線プリチャージ方法
US6954397B2 (en) * 2003-07-24 2005-10-11 Texas Instruments Incorporated Circuit for reducing standby leakage in a memory unit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04183000A (ja) * 1990-11-16 1992-06-30 Nec Kyushu Ltd 半導体メモリ
JPH05128858A (ja) * 1991-11-05 1993-05-25 Oki Electric Ind Co Ltd 半導体記憶装置
JPH07334987A (ja) * 1994-04-15 1995-12-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR19980087084A (ko) * 1997-05-19 1998-12-05 세키자와 다다시 반도체 메모리 장치

Also Published As

Publication number Publication date
US20060087898A1 (en) 2006-04-27
JP5073181B2 (ja) 2012-11-14
KR20060035235A (ko) 2006-04-26
US7724594B2 (en) 2010-05-25
JP2006120301A (ja) 2006-05-11
US20080151662A1 (en) 2008-06-26

Similar Documents

Publication Publication Date Title
JP5073181B2 (ja) 半導体メモリ素子の漏洩電流制御装置
US7158430B2 (en) Bit line sense amplifier control circuit
JP4354917B2 (ja) 半導体記憶装置
US8779800B2 (en) Control signal generation circuit and sense amplifier circuit using the same
JP2000149547A (ja) 半導体記憶装置
JP2008269772A (ja) カラムリダンダンシ回路
US6236605B1 (en) Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier
KR20040004813A (ko) 워드라인 구동 회로
JP5119795B2 (ja) 半導体メモリ、半導体メモリのテスト方法およびシステム
US7606095B2 (en) Semiconductor memory device having a precharge voltage supply circuit capable of reducing leakage current between a bit line and a word line in a power-down mode
JP5127435B2 (ja) 半導体記憶装置
KR100700331B1 (ko) 셀프 리프레쉬 전류 제어 장치
KR100535131B1 (ko) 페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한로우 디코더 제어회로
KR100294450B1 (ko) 반도체메모리장치의어레이내부전원전압발생회로
KR20060075072A (ko) 메모리 장치의 프리차지 타이밍 제어 방법 및 그 장치
JP5564829B2 (ja) 半導体記憶装置及びその制御方法
KR100403320B1 (ko) 셀프 리프레쉬 동작시 오버드라이빙 제어장치
KR100483003B1 (ko) 반도체 메모리 장치
KR20140060684A (ko) 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
KR20010104901A (ko) 데이터 출력 시간을 단축할 수 있는 동기형 집적 회로메모리 장치
JP2012243341A (ja) 半導体装置
KR100253285B1 (ko) 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로
KR100709445B1 (ko) 데이터 버스 프리차지 제어 장치
KR100721014B1 (ko) 반도체 메모리 장치의 제어수단 및 방법
KR100891528B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111024

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee